JP2015167218A5 - - Google Patents

Claims (15)

1. 複数のメモリを有する半導体装置であって、
   前記メモリは、第１のデータ保持部を有する揮発性メモリと、第２のデータ保持部を有する不揮発性メモリと、を有し、
   前記第２のデータ保持部は、第１のトランジスタ及び第１の容量素子を有し、
   前記第１のトランジスタのソース及びドレインの一方は、前記第１のデータ保持部と電気的に接続され、
   前記第１のトランジスタのソース及びドレインの他方は、前記第１の容量素子の一方の電極と電気的に接続され、
   前記第１の容量素子の一方の電極は、前記第１のトランジスタのソースまたはドレインとして機能する電極と同じ層に設けられ、
   前記第１の容量素子の他方の電極は、前記第１のトランジスタのゲートとして機能する電極と同じ層に設けられ、
   前記複数のメモリがそれぞれ有する前記第１のトランジスタのゲートとして機能する電極は、配線と電気的に接続され、
   前記配線は、前記第１の容量素子の他方の電極とは異なる層に設けられていることを特徴とする半導体装置。
2. 請求項１において、
   前記第２のデータ保持部は、前記第１のトランジスタを非導通状態とし、前記第１のトランジスタのソース及びドレインの他方と、前記第１の容量素子の一方の電極との間に電荷を保持することで、前記第１のデータ保持部に記憶されたデータの保持を行うことを特徴とする半導体装置。
3. 請求項１または２において、
   前記第１のトランジスタは、半導体層が酸化物半導体であることを特徴とする半導体装置。
4. 請求項１乃至３のいずれか一において、
   前記第１のトランジスタは、トップゲート構造のトランジスタであることを特徴とする半導体装置。
5. 請求項１乃至４のいずれか一において、
   前記第１のデータ保持部は、半導体層がシリコンである第２のトランジスタを用いて構成された回路であることを特徴とする半導体装置。
6. 請求項５において、
   前記第２のトランジスタ上に前記第１のトランジスタが積層して設けられていることを特徴とする半導体装置。
7. 請求項６において、
   前記第１のトランジスタが設けられた層と、前記第２のトランジスタが設けられた層との間に、前記第１のトランジスタ及び前記第２のトランジスタを電気的に接続するための配線層が設けられていることを特徴とする半導体装置。
8. 複数のメモリを有する半導体装置であって、
   前記メモリは、第１のデータ保持部及び第２のデータ保持部を有する揮発性メモリと、第３のデータ保持部及び第４のデータ保持部を有する不揮発性メモリと、を有し、
   前記第３のデータ保持部は、第１のトランジスタ及び第１の容量素子を有し、
   前記第４のデータ保持部は、第２のトランジスタ及び第２の容量素子を有し、
   前記第１のトランジスタのソース及びドレインの一方は、前記第１のデータ保持部と電気的に接続され、
   前記第１のトランジスタのソース及びドレインの他方は、第１の容量素子の一方の電極と電気的に接続され、
   前記第２のトランジスタのソース及びドレインの一方は、前記第２のデータ保持部と電気的に接続され、
   前記第２のトランジスタのソース及びドレインの他方は、第２の容量素子の一方の電極と電気的に接続され、
   前記第１の容量素子の一方の電極は、前記第１のトランジスタのソースまたはドレインとして機能する電極と同じ層に設けられ、
   前記第１の容量素子の他方の電極、及び前記第２の容量素子の他方の電極は、前記第１のトランジスタのゲートとして機能する電極、及び前記第２のトランジスタのゲートとして機能する電極と同じ層に設けられ、
   前記第１のトランジスタのゲートとして機能する電極、及び前記第２のトランジスタのゲートとして機能する電極は、配線と電気的に接続され、
   前記配線は、前記第１の容量素子の他方の電極、及び前記第２の容量素子の他方の電極とは異なる層に設けられていることを特徴とする半導体装置。
9. 請求項８において、
   前記第１のトランジスタ及び前記第２のトランジスタの半導体層におけるチャネル形成領域は、高電源電位を与える配線に重畳して設けられていることを特徴とする半導体装置。
10. 請求項８または９において、
    前記第３のデータ保持部は、前記第１のトランジスタを非導通状態とし、前記第１のトランジスタのソース及びドレインの他方と、前記第１の容量素子の一方の電極との間に電荷を保持することで、前記第１のデータ保持部に記憶されたデータの保持を行い、
    前記第４のデータ保持部は、前記第２のトランジスタを非導通状態とし、前記第２のトランジスタのソース及びドレインの他方と、前記第２の容量素子の一方の電極との間に電荷を保持することで、前記第２のデータ保持部に記憶されたデータの保持を行うことを特徴とする半導体装置。
11. 請求項８乃至１０のいずれか一において、
    前記第１のトランジスタ及び前記第２のトランジスタは、半導体層が酸化物半導体であることを特徴とする半導体装置。
12. 請求項８乃至１１のいずれか一において、
    前記第１のトランジスタ及び前記第２のトランジスタは、トップゲート構造のトランジスタであることを特徴とする半導体装置。
13. 請求項８乃至１２のいずれか一において、
    前記第１のデータ保持部及び前記第２のデータ保持部は、半導体層がシリコンである第３のトランジスタを用いて構成された回路であることを特徴とする半導体装置。
14. 請求項１３において、
    前記第３のトランジスタ上に前記第１のトランジスタ及び前記第２のトランジスタが積層して設けられていることを特徴とする半導体装置。
15. 請求項１４において、
    前記第１のトランジスタ及び前記第２のトランジスタが設けられた層と、前記第３のトランジスタが設けられた層との間には、前記第１のトランジスタ、前記第２のトランジスタ、及び前記第３のトランジスタを電気的に接続するための配線層が設けられていることを特徴とする半導体装置。