JP2016508671A5

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Publication number: JP2016508671A5
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Filing date: 2014-01-29
Publication date: 2017-03-02
Anticipated expiration: 2034-01-29

Description

さらなる実施形態によると、第２のＰ＋拡散は、第２のＮ−ボディの中に実装されてもよい。さらなる実施形態によると、第２のＰ＋拡散および第２のＮ＋拡散は、ともに接続され、ドライバセルの出力のための接続を提供してもよい。
本発明は、例えば、以下を提供する。
（項目１）
静電放電保護を有するオープンドレイン出力ドライバセルであって、
Ｎ−ウェルと、
前記Ｎ−ウェル内に拡散される第１のＰ−ボディであって、第１のＰ＋拡散および第１のＮ＋拡散を備える、第１のＰ−ボディと、
前記Ｎ−ウェル内に拡散される第２のＰ−ボディであって、第２のＰ＋拡散および第２のＮ＋拡散を備える、第２のＰ−ボディと、
前記第１のＰ−ボディの一部および前記Ｎ−ウェルの一部にわたる第１のゲートおよび第１の絶縁酸化物であって、前記第１のゲートは、前記出力ドライバセルの制御を提供する、第１のゲートおよび第１の絶縁酸化物と、
前記第２のＰ−ボディの一部および前記Ｎ−ウェルの一部にわたる第２のゲートおよび第２の絶縁酸化物と、
を備え、
前記第１のＰ＋拡散および前記第１のＮ＋拡散は、ともに接続され、前記出力ドライバセルのためのソースおよびボディコンタクトを提供し、
前記第２のＰ＋拡散、前記第２のＮ＋拡散、および前記第２のゲートは、ともに接続され、前記出力ドライバセルのためのドレインを提供し、
静電放電（ＥＳＤ）および逆電圧保護ダイオードは、前記第１および第２のＰ−ボディ間に形成される、オープンドレイン出力ドライバセル。
（項目２）
前記第２のゲートは、レジスタを通して、前記第２のＰ＋拡散および前記第２のＮ＋拡散に接続される、項目１に記載のオープンドレイン出力ドライバセル。
（項目３）
前記第２のゲートは、トリガ回路を通して、前記第２のＰ＋拡散および前記第２のＮ＋拡散に接続される、項目１に記載のオープンドレイン出力ドライバセル。
（項目４）
前記２つのＰ−ボディの領域間のＮ−ウェル領域は、共通ドリフト領域を作成する、項目１に記載のオープンドレイン出力ドライバセル。
（項目５）
前記２つのＰ−ボディ領域間のＮ−ウェル共通ドリフト領域は、拡散コンタクトを有さず、それによって、その構造を可能な限り狭小化する、項目４に記載のオープンドレイン出力ドライバセル。
（項目６）
Ｎ＋拡散コンタクトが、前記Ｎ−ウェル共通ドリフト領域の中に挿入される、項目４に記載のオープンドレイン出力ドライバセル。
（項目７）
Ｎ＋拡散コンタクトが、前記Ｎ−ウェル共通ドリフト領域の中に挿入され、前記Ｎ−ウェル共通ドリフト領域へのアクセスを提供する、項目６に記載のオープンドレイン出力ドライバセル。
（項目８）
Ｎ＋拡散コンタクトが、前記Ｎ−ウェル共通ドリフト領域の中に挿入され、分散ベース接続に接続される、項目６に記載のオープンドレイン出力ドライバセル。
（項目９）
前記第１のＰ＋拡散および前記第１のＮ＋拡散は、負電源に接続される、項目１に記載のオープンドレイン出力ドライバセル。
（項目１０）
前記第１のＰ＋拡散および前記第１のＮ＋拡散は、ソース側分散ベースに接続される、項目１に記載のオープンドレイン出力ドライバセル。
（項目１１）
第３のＰ＋拡散および第３のＮ＋拡散をさらに備える、項目１０に記載のオープンドレイン出力ドライバセル。
（項目１２）
前記第３のＰ＋拡散および前記第３のＮ＋拡散は、負電源に接続される、項目１１に記載のオープンドレイン出力ドライバセル。
（項目１３）
前記第２のＰ＋拡散および前記第２のＮ＋拡散は、前記オープンドレイン出力に接続される、項目１に記載のオープンドレイン出力ドライバセル。
（項目１４）
前記第２のＰ＋拡散および前記第２のＮ＋拡散は、ドレイン側分散ベースに接続される、項目１に記載のオープンドレイン出力ドライバセル。
（項目１５）
第４のＰ＋拡散および第４のＮ＋拡散をさらに備える、項目１４に記載のオープンドレイン出力ドライバセル。
（項目１６）
前記第４のＰ＋拡散および前記第４のＮ＋拡散は、前記オープンドレイン出力に接続される、項目１５に記載のオープンドレイン出力ドライバセル。
（項目１７）
前記Ｎ−ウェルは、Ｎ−型埋込層（ＮＢＬ）上に加工される、項目１に記載のオープンドレイン出力ドライバセル。
（項目１８）
前記Ｎ−ウェルを囲繞する高電圧ウェルをさらに備える、項目１に記載のオープンドレイン出力ドライバセル。
（項目１９）
前記Ｎ−ウェルは、Ｐ−型基板上に加工される、項目１に記載のオープンドレイン出力ドライバセル。
（項目２０）
前記Ｎ−ウェルは、Ｐ−型ウエハ上に加工される、項目１に記載のオープンドレイン出力ドライバセル。
（項目２１）
前記Ｎ−ウェルは、埋込酸化物（ＢＯＸ）層上に加工される、項目１に記載のオープンドレイン出力ドライバセル。
（項目２２）
項目１に記載のオープンドレイン出力ドライバセルを備える、ローカルインターコネクトネットワーク（ＬＩＮ）バスドライバ。
（項目２３）
静電放電保護を有するオープンドレイン出力ドライバセルであって、
Ｐ−ウェルと、
前記Ｐ−ウェル内に拡散される第１のＮ−ボディであって、第１のＮ＋拡散および第１のＰ＋拡散を備える、第１のＮ−ボディと、
前記Ｐ−ウェル内に拡散される第２のＮ−ボディであって、第２のＮ＋拡散および第２のＰ＋拡散を備える、第２のＮ−ボディと、
前記第１のＮ−ボディの一部および前記Ｐ−ウェルの一部にわたる第１のゲートおよび第１の絶縁酸化物であって、前記第１のゲートは、前記出力ドライバセルの制御を提供する、第１のゲートおよび第１の絶縁酸化物と、
前記第２のＮ−ボディの一部および前記Ｐ−ウェルの一部にわたる第２のゲート構造および第２の絶縁酸化物と、
を備え、
前記第１のＮ＋拡散および前記第１のＰ＋拡散は、ともに接続され、前記出力ドライバセルのためのソースおよびボディコンタクトを提供し、
前記第２のＮ＋拡散、前記第２のＰ＋拡散、および前記第２のゲートは、ともに接続され、前記出力ドライバセルへのドレイン接続を提供し、
静電放電（ＥＳＤ）および逆電圧保護ダイオードが、前記第１および第２のＮ−ボディ間に形成される、オープンドレイン出力ドライバセル。
（項目２４）
前記第２のゲートは、レジスタを通して、前記第２のＮ＋拡散および前記第２のＰ＋拡散に接続される、項目２３に記載のオープンドレイン出力ドライバセル。
（項目２５）
前記第２のゲートは、トリガ回路を通して、前記第２のＮ＋拡散および前記第２のＰ＋拡散に接続される、項目２３に記載のオープンドレイン出力ドライバセル。
（項目２６）
前記２つのＮ−ボディ領域間のＰ−ウェル領域は、共通ドリフト領域を作成する、項目２３に記載のオープンドレイン出力ドライバセル。
（項目２７）
前記２つのＮ−ボディ領域間のＰ−ウェル共通ドリフト領域は、拡散コンタクトを有さず、それによって、その構造を可能な限り狭小化する、項目２６に記載のオープンドレイン出力ドライバセル。
（項目２８）
Ｐ＋拡散コンタクトは、前記Ｐ−ウェル共通ドリフト領域の中に挿入される、項目２６に記載のオープンドレイン出力ドライバセル。
（項目２９）
Ｐ＋拡散コンタクトは、前記Ｐ−ウェル共通ドリフト領域の中に挿入され、前記Ｐ−ウェル共通ドリフト領域へのアクセスを提供する、項目２８に記載のオープンドレイン出力ドライバセル。
（項目３０）
Ｐ＋拡散コンタクトは、前記Ｐ−ウェル共通ドリフト領域の中に挿入され、分散ベース接続に接続される、項目２８に記載のオープンドレイン出力ドライバセル。
（項目３１）
前記第１のＰ＋拡散および前記第１のＮ＋拡散は、正電源に接続される、項目２３に記載のオープンドレイン出力ドライバセル。
（項目３２）
前記第１のＰ＋拡散および前記第１のＮ＋拡散は、ソース側分散ベースに接続される、項目２３に記載のオープンドレイン出力ドライバセル。
（項目３３）
第３のＰ＋拡散および第３のＮ＋拡散をさらに備える、項目３２に記載のオープンドレイン出力ドライバセル。
（項目３４）
前記第３のＰ＋拡散および前記第３のＮ＋拡散は、正電源に接続される、項目３３に記載のオープンドレイン出力ドライバセル。
（項目３５）
前記第２のＰ＋拡散および前記第２のＮ＋拡散は、前記オープンドレイン出力に接続される、項目２３に記載のオープンドレイン出力ドライバセル。
（項目３６）
前記第２のＰ＋拡散および前記第２のＮ＋拡散は、ドレイン側分散ベースに接続される、項目２３に記載のオープンドレイン出力ドライバセル。
（項目３７）
第４のＰ＋拡散および第４のＮ＋拡散をさらに備える、項目３６に記載のオープンドレイン出力ドライバセル。
（項目３８）
前記第４のＰ＋拡散および前記第４のＮ＋拡散は、前記オープンドレイン出力に接続される、項目３７に記載のオープンドレイン出力ドライバセル。
（項目３９）
前記Ｐ−ウェルは、Ｎ−型埋込層（ＮＢＬ）上に加工される、項目２３に記載のオープンドレイン出力ドライバセル。
（項目４０）
前記Ｐ−ウェルを囲繞する高電圧ウェルをさらに備える、項目２３に記載のオープンドレイン出力ドライバセル。
（項目４１）
前記Ｐ−ウェルは、Ｎ−型基板上に加工される、項目２３に記載のオープンドレイン出力ドライバセル。
（項目４２）
前記Ｐ−ウェルは、Ｎ−型ウエハ上に加工される、項目２３に記載のオープンドレイン出力ドライバセル。
（項目４３）
前記Ｐ−ウェルは、埋込酸化物（ＢＯＸ）層上に加工される、項目２３に記載のオープンドレイン出力ドライバセル。
（項目４４）
集積回路デバイスのための保護回路であって、
２つのソース領域および関連付けられたゲートを備える、セルを備え、第１のソース領域は、負電源電圧に接続されるように構成され、そのゲートは、制御信号によって駆動され、前記第２のソース領域は、そのゲートと接続され、前記第２のソース領域は、前記セルのドレイン出力として作用する、保護回路。
（項目４５）
前記セルは、高電圧ウェル内に配列される、項目４４に記載の保護回路。
（項目４６）
前記セルの下に配列される埋込層をさらに備える、項目４５に記載の保護回路。
（項目４７）
前記第２のソース領域は、逆阻止ダイオードを形成し、前記第１のソース領域は、前記逆阻止ダイオードと直列に結合されたＭＯＳトランジスタの一部である、項目４４に記載の保護回路。
（項目４８）
前記第１および第２のソース領域は、第１の伝導性型のウェル内に配列され、その中に前記第１および第２の伝導性型のコンタクトゾーンが埋め込まれる、第２の伝導性型のボディを備える、項目４４に記載の保護回路。
（項目４９）
ソース領域のコンタクトゾーンは、金属層に接続される、項目４８に記載の保護回路。
（項目５０）
前記コンタクトゾーンは、金属ビアを用いて前記金属層に接続される、項目４９に記載の保護回路。
（項目５１）
前記第１および第２のゲートは、スプリットゲートとして形成される、項目４４に記載の保護回路。
（項目５２）
集積回路デバイスのための保護回路であって、
共通ドレイン領域および２つのソース領域および関連付けられたゲートを伴う２つの横型ＭＯＳトランジスタを備える、セルであって、前記２つの横型ＭＯＳトランジスタの第１のＭＯＳトランジスタは、前記第１のソース領域を介して、供給電圧に接続されるように構成され、そのゲートは、制御信号によって駆動され、前記第２のＭＯＳトランジスタは、ダイオードとして接続される、セルを備え、
前記ゲートは、前記第２のソース領域と結合され、
前記第２のソース／ボディ領域は、前記セルのドレイン出力として作用する、
保護回路。
（項目５３）
前記共通ドレイン領域は、接続されないままである、項目５２に記載の保護回路。
（項目５４）
前記第２のＭＯＳトランジスタは、前記第１のＭＯＳトランジスタと直列の逆阻止ダイオードを形成する、項目５２に記載の保護回路。
（項目５５）
共通ドレイン領域は、前記逆阻止ダイオードとして機能する、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとの間の中間点へのアクセスを提供するように適合される、項目５４に記載の保護回路。
（項目５６）
前記セルは、高電圧ウェル内に配列される、項目５２に記載の保護回路。
（項目５７）
前記セルの下に配列される埋込層をさらに備える、項目５６に記載の保護回路。
（項目５８）
前記第１および第２のソース領域は、第１の伝導性型のウェル内に配列され、その中に前記第１および第２の伝導性型のコンタクトゾーンが埋め込まれる、第２の伝導性型のボディを備える、項目５２に記載の保護回路。
（項目５９）
ソース領域のコンタクトゾーンは、金属層に接続される、項目５８に記載の保護回路。
（項目６０）
前記コンタクトゾーンは、金属ビアを用いて前記金属層に接続される、項目５９に記載の保護回路。
（項目６１）
前記第１および第２のＭＯＳトランジスタのゲートは、スプリットゲートとして形成される、項目５２に記載の保護回路。
（項目６２）
前記供給電圧は、正である、項目５２に記載の保護回路。
（項目６３）
前記供給電圧は、負である、項目５２に記載の保護回路。
（項目６４）
静電放電保護を有するオープンドレイン出力ドライバセルであって、
Ｎ−ウェルと、
前記Ｎ−ウェル内に拡散される第１のＰ−ボディであって、第１のＰ＋拡散および第１のＮ＋拡散を備える、第１のＰ−ボディと、
前記Ｎ−ウェル内に拡散される第２のＰ−ボディであって、第２のＰ＋拡散を備える、第２のＰ−ボディと、
前記第１のＰ−ボディの一部および前記Ｎ−ウェルの一部にわたるゲートおよび絶縁酸化物であって、前記ゲートは、前記出力ドライバセルの制御を提供する、ゲートおよび絶縁酸化物と、
を備え、
前記第２のＰ＋拡散は、前記出力ドライバセルへの接続を提供し、
静電放電（ＥＳＤ）および逆電圧保護ダイオードは、前記第１および第２のＰ−ボディ間に形成される、オープンドレイン出力ドライバセル。
（項目６５）
第２のＮ＋拡散は、前記第２のＰ−ボディの中に実装される、項目６４に記載の保護回路。
（項目６６）
前記第２のＰ＋拡散および前記第２のＮ＋拡散は、ともに接続され、前記ドライバセルの出力のための接続を提供する、項目６５に記載の保護回路。
（項目６７）
静電放電保護を有するオープンドレイン出力ドライバセルであって、
Ｐ−ウェルと、
前記Ｐ−ウェル内に拡散される第１のＮ−ボディであって、第１のＰ＋拡散および第１のＮ＋拡散を備える、第１のＮ−ボディと、
前記Ｐ−ウェル内に拡散される第２のＮ−ボディであって、第２のＮ＋拡散を備える、第２のＮ−ボディと、
前記第１のＮ−ボディの一部および前記Ｐ−ウェルの一部にわたるゲートおよび絶縁酸化物であって、前記ゲートは、前記出力ドライバセルの制御を提供する、ゲートおよび絶縁酸化物と、
を備え、
前記第２のＮ＋拡散は、前記出力ドライバセルへの接続を提供し、
静電放電（ＥＳＤ）および逆電圧保護ダイオードが、前記第１および第２のＮ−ボディ間に形成される、オープンドレイン出力ドライバセル。
（項目６８）
第２のＰ＋拡散は、前記第２のＮ−ボディの中に実装される、項目６７に記載の保護回路。
（項目６９）
前記第２のＰ＋拡散および前記第２のＮ＋拡散は、ともに接続され、前記ドライバセルの出力のための接続を提供する、項目６８に記載の保護回路。

Claims

静電放電保護を有するオープンドレイン出力ドライバセルであって、
Ｎ−ウェルと、
前記Ｎ−ウェル内に拡散される第１のＰ−ボディであって、第１のＰ＋拡散および第１のＮ＋拡散を備える、第１のＰ−ボディと、
前記Ｎ−ウェル内に拡散される第２のＰ−ボディであって、第２のＰ＋拡散および第２のＮ＋拡散を備える、第２のＰ−ボディと、
前記第１のＰ−ボディの一部および前記Ｎ−ウェルの一部にわたる第１のゲートおよび第１の絶縁酸化物であって、前記第１のゲートは、前記出力ドライバセルの制御を提供する、第１のゲートおよび第１の絶縁酸化物と、
前記第２のＰ−ボディの一部および前記Ｎ−ウェルの一部にわたる第２のゲートおよび第２の絶縁酸化物と、
を備え、
前記第１のＰ＋拡散および前記第１のＮ＋拡散は、ともに接続され、前記出力ドライバセルのためのソースおよびボディコンタクトを提供し、
前記第２のＰ＋拡散、前記第２のＮ＋拡散、および前記第２のゲートは、ともに接続され、前記出力ドライバセルのためのドレインを提供し、
静電放電（ＥＳＤ）および逆電圧保護ダイオードは、前記第１および第２のＰ−ボディ間に形成される、オープンドレイン出力ドライバセル。
前記第２のゲートは、レジスタを通して、前記第２のＰ＋拡散および前記第２のＮ＋拡散に接続される、請求項１に記載のオープンドレイン出力ドライバセル。
前記第２のゲートは、トリガ回路を通して、前記第２のＰ＋拡散および前記第２のＮ＋拡散に接続される、請求項１に記載のオープンドレイン出力ドライバセル。
前記２つのＰ−ボディの領域間のＮ−ウェル領域は、共通ドリフト領域を作成する、請求項１に記載のオープンドレイン出力ドライバセル。
前記２つのＰ−ボディ領域間のＮ−ウェル共通ドリフト領域は、拡散コンタクトを有さず、それによって、その構造を可能な限り狭小化する、請求項４に記載のオープンドレイン出力ドライバセル。
Ｎ＋拡散コンタクトが、前記Ｎ−ウェル共通ドリフト領域の中に挿入される、請求項４に記載のオープンドレイン出力ドライバセル。
Ｎ＋拡散コンタクトが、前記Ｎ−ウェル共通ドリフト領域の中に挿入され、前記Ｎ−ウェル共通ドリフト領域へのアクセスを提供する、請求項６に記載のオープンドレイン出力ドライバセル。
Ｎ＋拡散コンタクトが、前記Ｎ−ウェル共通ドリフト領域の中に挿入され、分散ベース接続に接続される、請求項６に記載のオープンドレイン出力ドライバセル。
前記第１のＰ＋拡散および前記第１のＮ＋拡散は、負電源に接続される、請求項１に記載のオープンドレイン出力ドライバセル。
前記第１のＰ＋拡散および前記第１のＮ＋拡散は、ソース側分散ベースに接続される、請求項１に記載のオープンドレイン出力ドライバセル。
第３のＰ＋拡散および第３のＮ＋拡散をさらに備える、請求項１０に記載のオープンドレイン出力ドライバセル。
前記第３のＰ＋拡散および前記第３のＮ＋拡散は、負電源に接続される、請求項１１に記載のオープンドレイン出力ドライバセル。
前記第２のＰ＋拡散および前記第２のＮ＋拡散は、前記オープンドレイン出力に接続される、請求項１に記載のオープンドレイン出力ドライバセル。
前記第２のＰ＋拡散および前記第２のＮ＋拡散は、ドレイン側分散ベースに接続される、請求項１に記載のオープンドレイン出力ドライバセル。
第４のＰ＋拡散および第４のＮ＋拡散をさらに備える、請求項１４に記載のオープンドレイン出力ドライバセル。
前記第４のＰ＋拡散および前記第４のＮ＋拡散は、前記オープンドレイン出力に接続される、請求項１５に記載のオープンドレイン出力ドライバセル。
前記Ｎ−ウェルは、Ｎ−型埋込層（ＮＢＬ）上に加工される、請求項１に記載のオープンドレイン出力ドライバセル。
前記Ｎ−ウェルを囲繞する高電圧ウェルをさらに備える、請求項１に記載のオープンドレイン出力ドライバセル。
前記Ｎ−ウェルは、Ｐ−型基板上に加工される、請求項１に記載のオープンドレイン出力ドライバセル。
前記Ｎ−ウェルは、Ｐ−型ウエハ上に加工される、請求項１に記載のオープンドレイン出力ドライバセル。
前記Ｎ−ウェルは、埋込酸化物（ＢＯＸ）層上に加工される、請求項１に記載のオープンドレイン出力ドライバセル。
請求項１に記載のオープンドレイン出力ドライバセルを備える、ローカルインターコネクトネットワーク（ＬＩＮ）バスドライバ。
静電放電保護を有するオープンドレイン出力ドライバセルであって、
Ｐ−ウェルと、
前記Ｐ−ウェル内に拡散される第１のＮ−ボディであって、第１のＮ＋拡散および第１のＰ＋拡散を備える、第１のＮ−ボディと、
前記Ｐ−ウェル内に拡散される第２のＮ−ボディであって、第２のＮ＋拡散および第２のＰ＋拡散を備える、第２のＮ−ボディと、
前記第１のＮ−ボディの一部および前記Ｐ−ウェルの一部にわたる第１のゲートおよび第１の絶縁酸化物であって、前記第１のゲートは、前記出力ドライバセルの制御を提供する、第１のゲートおよび第１の絶縁酸化物と、
前記第２のＮ−ボディの一部および前記Ｐ−ウェルの一部にわたる第２のゲート構造および第２の絶縁酸化物と、
を備え、
前記第１のＮ＋拡散および前記第１のＰ＋拡散は、ともに接続され、前記出力ドライバセルのためのソースおよびボディコンタクトを提供し、
前記第２のＮ＋拡散、前記第２のＰ＋拡散、および前記第２のゲートは、ともに接続され、前記出力ドライバセルへのドレイン接続を提供し、
静電放電（ＥＳＤ）および逆電圧保護ダイオードが、前記第１および第２のＮ−ボディ間に形成される、オープンドレイン出力ドライバセル。
前記第２のゲートは、レジスタを通して、前記第２のＮ＋拡散および前記第２のＰ＋拡散に接続される、請求項２３に記載のオープンドレイン出力ドライバセル。
前記第２のゲートは、トリガ回路を通して、前記第２のＮ＋拡散および前記第２のＰ＋拡散に接続される、請求項２３に記載のオープンドレイン出力ドライバセル。
前記２つのＮ−ボディ領域間のＰ−ウェル領域は、共通ドリフト領域を作成する、請求項２３に記載のオープンドレイン出力ドライバセル。
前記２つのＮ−ボディ領域間のＰ−ウェル共通ドリフト領域は、拡散コンタクトを有さず、それによって、その構造を可能な限り狭小化する、請求項２６に記載のオープンドレイン出力ドライバセル。
Ｐ＋拡散コンタクトは、前記Ｐ−ウェル共通ドリフト領域の中に挿入される、請求項２６に記載のオープンドレイン出力ドライバセル。
Ｐ＋拡散コンタクトは、前記Ｐ−ウェル共通ドリフト領域の中に挿入され、前記Ｐ−ウェル共通ドリフト領域へのアクセスを提供する、請求項２８に記載のオープンドレイン出力ドライバセル。
Ｐ＋拡散コンタクトは、前記Ｐ−ウェル共通ドリフト領域の中に挿入され、分散ベース接続に接続される、請求項２８に記載のオープンドレイン出力ドライバセル。
前記第１のＰ＋拡散および前記第１のＮ＋拡散は、正電源に接続される、請求項２３に記載のオープンドレイン出力ドライバセル。
前記第１のＰ＋拡散および前記第１のＮ＋拡散は、ソース側分散ベースに接続される、請求項２３に記載のオープンドレイン出力ドライバセル。
第３のＰ＋拡散および第３のＮ＋拡散をさらに備える、請求項３２に記載のオープンドレイン出力ドライバセル。
前記第３のＰ＋拡散および前記第３のＮ＋拡散は、正電源に接続される、請求項３３に記載のオープンドレイン出力ドライバセル。
前記第２のＰ＋拡散および前記第２のＮ＋拡散は、前記オープンドレイン出力に接続される、請求項２３に記載のオープンドレイン出力ドライバセル。
前記第２のＰ＋拡散および前記第２のＮ＋拡散は、ドレイン側分散ベースに接続される、請求項２３に記載のオープンドレイン出力ドライバセル。
第４のＰ＋拡散および第４のＮ＋拡散をさらに備える、請求項３６に記載のオープンドレイン出力ドライバセル。
前記第４のＰ＋拡散および前記第４のＮ＋拡散は、前記オープンドレイン出力に接続される、請求項３７に記載のオープンドレイン出力ドライバセル。
前記Ｐ−ウェルは、Ｎ−型埋込層（ＮＢＬ）上に加工される、請求項２３に記載のオープンドレイン出力ドライバセル。
前記Ｐ−ウェルを囲繞する高電圧ウェルをさらに備える、請求項２３に記載のオープンドレイン出力ドライバセル。
前記Ｐ−ウェルは、Ｎ−型基板上に加工される、請求項２３に記載のオープンドレイン出力ドライバセル。
前記Ｐ−ウェルは、Ｎ−型ウエハ上に加工される、請求項２３に記載のオープンドレイン出力ドライバセル。
前記Ｐ−ウェルは、埋込酸化物（ＢＯＸ）層上に加工される、請求項２３に記載のオープンドレイン出力ドライバセル。
集積回路デバイスのための保護回路であって、
２つのソース領域および関連付けられたゲートを備える、セルを備え、第１のソース領域は、負電源電圧に接続されるように構成され、そのゲートは、制御信号によって駆動され、前記第２のソース領域は、そのゲートと接続され、前記第２のソース領域は、前記セルのドレイン出力として作用する、保護回路。
前記セルは、高電圧ウェル内に配列される、請求項４４に記載の保護回路。
前記セルの下に配列される埋込層をさらに備える、請求項４５に記載の保護回路。
前記第２のソース領域は、逆阻止ダイオードを形成し、前記第１のソース領域は、前記逆阻止ダイオードと直列に結合されたＭＯＳトランジスタの一部である、請求項４４に記載の保護回路。
前記第１および第２のソース領域は、第１の伝導性型のウェル内に配列され、かつ、第２の伝導性型のボディを備え、前記第２の伝導性型のボディの中に前記第１および第２の伝導性型のコンタクトゾーンが埋め込まれる、請求項４４に記載の保護回路。
ソース領域の前記コンタクトゾーンは、金属層に接続される、請求項４８に記載の保護回路。
前記コンタクトゾーンは、金属ビアを用いて前記金属層に接続される、請求項４９に記載の保護回路。
前記第１および第２のゲートは、スプリットゲートとして形成される、請求項４４に記載の保護回路。
集積回路デバイスのための保護回路であって、
共通ドレイン領域ならびに２つのソース領域および関連付けられたゲートを伴う２つの横型ＭＯＳトランジスタを備える、セルであって、前記２つの横型ＭＯＳトランジスタの第１のＭＯＳトランジスタは、前記第１のソース領域を介して、供給電圧に接続されるように構成され、そのゲートは、制御信号によって駆動され、前記第２のＭＯＳトランジスタは、ダイオードとして接続される、セルを備え、
前記ゲートは、前記第２のソース領域と結合され、
前記第２のソース／ボディ領域は、前記セルのドレイン出力として作用する、
保護回路。
前記共通ドレイン領域は、接続されないままである、請求項５２に記載の保護回路。
前記第２のＭＯＳトランジスタは、前記第１のＭＯＳトランジスタと直列の逆阻止ダイオードを形成する、請求項５２に記載の保護回路。
共通ドレイン領域は、前記第１のＭＯＳトランジスタと、前記逆阻止ダイオードとして機能する前記第２のＭＯＳトランジスタとの間の中間点へのアクセスを提供するように適合される、請求項５４に記載の保護回路。
前記セルは、高電圧ウェル内に配列される、請求項５２に記載の保護回路。
前記セルの下に配列される埋込層をさらに備える、請求項５６に記載の保護回路。
前記第１および第２のソース領域は、第１の伝導性型のウェル内に配列され、かつ、第２の伝導性型のボディを備え、前記第２の伝導性型のボディの中に前記第１および第２の伝導性型のコンタクトゾーンが埋め込まれる、請求項５２に記載の保護回路。
ソース領域の前記コンタクトゾーンは、金属層に接続される、請求項５８に記載の保護回路。
前記コンタクトゾーンは、金属ビアを用いて前記金属層に接続される、請求項５９に記載の保護回路。
前記第１および第２のＭＯＳトランジスタのゲートは、スプリットゲートとして形成される、請求項５２に記載の保護回路。
前記供給電圧は、正である、請求項５２に記載の保護回路。
前記供給電圧は、負である、請求項５２に記載の保護回路。
静電放電保護を有するオープンドレイン出力ドライバセルであって、
Ｎ−ウェルと、
前記Ｎ−ウェル内に拡散される第１のＰ−ボディであって、第１のＰ＋拡散および第１のＮ＋拡散を備える、第１のＰ−ボディと、
前記Ｎ−ウェル内に拡散される第２のＰ−ボディであって、第２のＰ＋拡散を備える、第２のＰ−ボディと、
前記第１のＰ−ボディの一部および前記Ｎ−ウェルの一部にわたるゲートおよび絶縁酸化物であって、前記ゲートは、前記出力ドライバセルの制御を提供する、ゲートおよび絶縁酸化物と、
を備え、
前記第２のＰ＋拡散は、前記出力ドライバセルへの接続を提供し、
静電放電（ＥＳＤ）および逆電圧保護ダイオードは、前記第１および第２のＰ−ボディ間に形成される、オープンドレイン出力ドライバセル。
第２のＮ＋拡散は、前記第２のＰ−ボディの中に実装される、請求項６４に記載のオープンドレイン出力ドライバセル。
前記第２のＰ＋拡散および前記第２のＮ＋拡散は、ともに接続され、前記ドライバセルの出力のための接続を提供する、請求項６５に記載のオープンドレイン出力ドライバセル。
静電放電保護を有するオープンドレイン出力ドライバセルであって、
Ｐ−ウェルと、
前記Ｐ−ウェル内に拡散される第１のＮ−ボディであって、第１のＰ＋拡散および第１のＮ＋拡散を備える、第１のＮ−ボディと、
前記Ｐ−ウェル内に拡散される第２のＮ−ボディであって、第２のＮ＋拡散を備える、第２のＮ−ボディと、
前記第１のＮ−ボディの一部および前記Ｐ−ウェルの一部にわたるゲートおよび絶縁酸化物であって、前記ゲートは、前記出力ドライバセルの制御を提供する、ゲートおよび絶縁酸化物と、
を備え、
前記第２のＮ＋拡散は、前記出力ドライバセルへの接続を提供し、
静電放電（ＥＳＤ）および逆電圧保護ダイオードが、前記第１および第２のＮ−ボディ間に形成される、オープンドレイン出力ドライバセル。
第２のＰ＋拡散は、前記第２のＮ−ボディの中に実装される、請求項６７に記載のオープンドレイン出力ドライバセル。
前記第２のＰ＋拡散および前記第２のＮ＋拡散は、ともに接続され、前記ドライバセルの出力のための接続を提供する、請求項６８に記載のオープンドレイン出力ドライバセル。