JP2000323976A

JP2000323976A - 出力バッファ回路

Info

Publication number: JP2000323976A
Application number: JP11129180A
Authority: JP
Inventors: Yuji Takahashi; 裕二高橋
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1999-05-10
Filing date: 1999-05-10
Publication date: 2000-11-24

Abstract

(57)【要約】【課題】出力バッファ回路の面積効率を高く、製造工
程を簡素にして製造コストを抑えながら、出力信号を高
速に、かつリンギングの発生を伴うことなく駆動する。【解決手段】駆動トランジスタの出力側に、第１のダ
イオード２のアノード、第２のダイオード３のカソー
ド、第１の抵抗４の第１のノードがそれぞれ接続され、
第１のダイオード２のカソード、第２のダイオード３の
アノード、第１の抵抗４の第２のノード同士の接続点を
新たな出力とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
用いられる、内部の信号を外部に出力するための出力バ
ッファ回路に関するものである。

【０００２】

【従来の技術】近年における半導体集積回路の設計・製
造技術の進歩はめざましく、１チップ中に数百万個のＦ
ＥＴが集積されることは特に珍しいことではない。数ミ
クロン及びサブミクロンオーダーの設計ルールにて設計
されたＭＯＳＦＥＴ等により、メモリ・ＣＰＵ等の半導
体素子が構成されている。

【０００３】しかしながら、それらのＭＯＳＦＥＴが全
て同一のサイズにて製造されているわけではない。ＣＭ
ＯＳプロセスでは、基本的に、トランジスタとしてエン
ハンスメント型およびディプリーション型のＰチャネル
およびＮチャネルのＭＯＳＦＥＴを製造可能である。そ
れらのサイズ（厳密には絶縁膜の厚さ等も含まれるが、
ここでは説明の便宜上、ゲート長及びゲート幅に限定す
る）は、回路を構成するＭＯＳＦＥＴの個数及び回路の
役割を考慮して決定される。例えば、メモリセル等の多
数繰り返される回路は、チップのサイズに非常に影響す
るため、プロセスが許容する最小付近のサイズのＭＯＳ
ＦＥＴにより構成される。一方、出力バッファ回路等の
駆動力が必要とされる回路は、電流を多く流すことが可
能なように、ゲート幅の大なるＭＯＳＦＥＴにより構成
される。通常、出力バッファ回路を構成するＭＯＳＦＥ
Ｔのゲート幅は、メモリセルを構成するＭＯＳＦＥＴの
ゲート幅よりも２桁程度大である。

【０００４】出力バッファ回路は、半導体集積回路内の
信号を外部に出力する際に、その信号の電流容量・駆動
力を増加させることを目的として設けられる。何故なら
ば、メモリセル等を構成するＭＯＳＦＥＴは、そのゲー
ト幅による電流容量・駆動力の点で不十分なため、外部
に接続される回路を高速に駆動することが困難だからで
ある。半導体集積回路内においてＭＯＳＦＥＴが相互に
接続される場合とは異なり、出力バッファ回路は、デバ
イスの端子を経て、システムを構成する他のデバイスに
接続される。このため、出力バッファ回路は、システム
の基板の配線容量・接続されるデバイスの端子容量等を
駆動するのに十分な能力を持つ必要がある。一般に、メ
モリセルを構成するＭＯＳＦＥＴのゲート幅は、０．数
〜数［μｍ］程度であるのに対し、出力バッファ回路を
構成するＭＯＳＦＥＴのゲート幅は、数十〜数百［μ
ｍ］程度を要する。

【０００５】半導体集積回路における、出力バッファ回
路の設けられる位置を図８に示す。図８は、一般的な樹
脂封止パッケージの内部構成を示したものである。１１
３はシリコンチップ、１１４は端子、１１５は封止用の
樹脂、１１６は金線、１１７はバッファ回路（出力バッ
ファ回路及び入力バッファ回路・入出力バッファ回
路）、１１８はアイランドである。端子１１４及びアイ
ランド１１８は、図示しないリードフレームの一部分で
ある。特別な場合（ＴＥＧ等）を除き、金線１１６の長
さを最小とするために、通常、バッファ回路１１７はシ
リコンチップ１１３の端部に設けられる。

【０００６】図９は、従来の出力バッファ回路の一般的
な回路構成を示す。１０５は第１の電位（通常電源電
位）に接続される端子、１０６は第２の電位（通常接地
電位）に接続される端子、１０７は駆動用Ｐチャネルエ
ンハンスメントＭＯＳＦＥＴ、１０８は駆動用Ｎチャネ
ルエンハンスメントＭＯＳＦＥＴ、１０１は出力端子で
ある。

【０００７】駆動用ＰチャネルエンハンスメントＭＯＳ
ＦＥＴ１０７および駆動用Ｎチャネルエンハンスメント
ＭＯＳＦＥＴ１０８のそれぞれのゲートは、図示しない
駆動回路により駆動される。駆動用Ｐチャネルエンハン
スメントＭＯＳＦＥＴ１０７のみがＯＮされた場合に
は、第１の電位が出力端子１０１に出力される。また、
駆動用ＮチャネルエンハンスメントＭＯＳＦＥＴ１０８
のみがＯＮされた場合には、第２の電位が出力端子１０
１に出力される。更に、出力バッファ回路が入力バッフ
ァ回路の機能を兼ねており、入力バッファ回路として機
能する場合には、駆動用ＰチャネルエンハンスメントＭ
ＯＳＦＥＴ１０７および駆動用Ｎチャネルエンハンスメ
ントＭＯＳＦＥＴ１０８は、共にＯＦＦとされる。

【０００８】ここで、出力バッファ回路周辺の寄生素子
について考察する。図８において、金線１１６およびリ
ードフレームによる、寄生素子を考慮した従来の出力バ
ッファ回路の構成を図１０に示す。上述の通り、１０５
は第１の電位（通常電源電位）に接続される端子、１０
６は第２の電位（通常接地電位）に接続される端子、１
０７は駆動用ＰチャネルエンハンスメントＭＯＳＦＥ
Ｔ、１０８は駆動用ＮチャネルエンハンスメントＭＯＳ
ＦＥＴ、１０１は出力端子であり、１１９は金線１１６
およびリードフレームの抵抗成分、１２０は金線１１６
およびリードフレームのインダクタンス成分、１２１は
出力容量である。出力端子１０１に他のデバイスが接続
された状態では、出力容量１２１は負荷容量を含む。

【０００９】図１０において、駆動用Ｐチャネルエンハ
ンスメントＭＯＳＦＥＴ１０７がＯＦＦ、および駆動用
ＮチャネルエンハンスメントＭＯＳＦＥＴ１０８がＯＮ
の状態から、駆動用ＰチャネルエンハンスメントＭＯＳ
ＦＥＴ１０７がＯＮ、および駆動用Ｎチャネルエンハン
スメントＭＯＳＦＥＴ１０８がＯＦＦとなり、出力容量
１２１を充電して出力端子１０１に第１の電位を出力す
る場合を考察する。

【００１０】この場合における等価回路は、図１１に示
すように、１２２を入力（入力端子）、１２３を出力
（出力端子）、１２４を金線１１６およびリードフレー
ム更に駆動用ＰチャネルエンハンスメントＭＯＳＦＥＴ
１０７のＯＮ抵抗等の抵抗成分全体、１２５を金線１１
６およびリードフレーム等のインダクタンス成分全体、
１２６を出力容量および負荷容量等の容量成分全体とす
る、ＲＬＣ回路と考えられる。

【００１１】抵抗成分全体１２４をＲ［Ω］、インダク
タンス成分全体１２５をＬ［Ｈ］、容量成分全体１２６
をＣ［Ｆ］とした場合に、Ｒ＜√（４Ｌ／Ｃ）［Ω］（１）なる関係を満たすならば、入力１２２への印加電圧を図
１２の曲線Ａに示すように１番目の電位すなわち通常接
地電位（第２の電位）から２番目の電位すなわち通常電
源電位（第１の電位）にステップ状に変化させた場合の
出力１２３の電圧の変化は、図１２の曲線Ｂに示すよう
に変化する。すなわち、電位が一度目標値（第１の電
位）を超えた後、目標値との差は振動しながら減衰し、
電位は最終的に目標値に到達する。なお、図中、横軸ｔ
は時間であり、また、曲線Ａ・Ｂは、説明の便宜上縦方
向に並べて描いているが、縦軸は各曲線に固有であり、
各曲線の縦軸（電位）の値は互いに無関係である。

【００１２】一方、図１０において、駆動用Ｐチャネル
エンハンスメントＭＯＳＦＥＴ１０７がＯＮ、および駆
動用ＮチャネルエンハンスメントＭＯＳＦＥＴ１０８が
ＯＦＦの状態から、駆動用Ｐチャネルエンハンスメント
ＭＯＳＦＥＴ１０７がＯＦＦ、および駆動用Ｎチャネル
ＭＯＳＦＥＴ１０８がＯＮとなり、出力容量１２１を放
電して出力端子１０１に第２の電位を出力する場合を考
察する。

【００１３】この場合における等価回路は、図１３に示
すように、１２２を入力（入力端子）、１２３を出力
（出力端子）、１２７を金線１１６およびリードフレー
ム更に駆動用ＮチャネルエンハンスメントＭＯＳＦＥＴ
１０８のＯＮ抵抗等の抵抗成分全体、１２５を金線１１
６およびリードフレーム等のインダクタンス成分全体、
１２６を出力容量および負荷容量等の容量成分全体とす
る、ＲＬＣ回路と考えられる。

【００１４】抵抗成分全体１２４をＲ［Ω］、インダク
タンス成分全体１２５をＬ［Ｈ］、容量成分全体１２６
をＣ［Ｆ］とした場合に、上記（１）式の関係を満たす
ならば、入力１２２への印加電圧を図１４の曲線Ａに示
すように上述の２番目の電位すなわち通常電源電位（第
１の電位）から上述の１番目の電位すなわち通常接地電
位（第２の電位）にステップ状に変化させた場合の出力
１２３の電圧の変化は、図１４の曲線Ｂに示すように変
化する。すなわち、電位が一度目標値（第２の電位）を
超えた後、目標値との差は振動しながら減衰し、電位は
最終的に目標値に到達する。なお、図１２同様、図１４
中、横軸ｔは時間であり、また、各曲線Ａ・Ｂの縦軸
（電位）の値は互いに無関係である。

【００１５】図１２および図１４に示す出力１２３の電
圧の変化は、好ましいものではない。何故ならば、図１
２中のａの部分および図１４中のｃの部分では、それぞ
れ第１の電位以上および第２の電位以下のため、その程
度により、通常は流れない方向に電流が流れることがあ
り、プロセス的なダメージの原因となるからである。ま
た、図１２中のｂの部分および図１４中のｄの部分で
は、ＣＰＵ等によるメモリからのデータの読み出し時等
の場合を想定すると、ＣＰＵがデータを読み込むタイミ
ングがｂおよびｄの付近であるならば、データを読み違
える原因となる。更に、このような振動波形（リンギン
グ）は高周波であるため、不要輻射を発生させ、ＥＭＩ
（ＥｌｅｃｔｒｏＭａｇｎｅｔｉｃＩｎｔｅｒｆｅｒｅ
ｎｃｅ、電磁波による電子機器への干渉）の原因となる
からである。昨今の電子機器の高速化に伴って不要輻射
は増大の傾向にあり、その発生および防止に関する対策
が不十分ならば、不要輻射の発生源のみならず、周辺の
他の回路に対しても回路中のノードの電位が変動させら
れ、結果として誤動作を発生させる可能性がある。今
日、医療機関において携帯電話等の使用が制限される場
合があるのも、医療機器によっては微小電圧を取り扱う
ため、ＥＭＩによる誤動作の発生の可能性を極めて嫌う
からである。

【００１６】このようなことから、リンギングの発生を
抑えるため、前記（１）式において左辺≧右辺の関係を
満足するように、抵抗を出力に対して直列に挿入するこ
とが考えられる。この抵抗は、リンギングを制動する役
割から、制動抵抗と呼ばれている。制動抵抗は通常、デ
バイス外部にユーザにより挿入される。その抵抗値とし
ては、経験的に数十〜数百［Ω］が選択される。ただ
し、この方法は、出力波形の立ち上がりおよび立ち下が
りの速度（スルーレート）を犠牲にする短所をも合わせ
持つものである。

【００１７】図１５は、前記の短所を改善した、特開平
６−３３４１３１号公報に開示された出力バッファ回路
である。２２７は電源電位ＶＤＤに接続される端子、２
２８は接地電位ＶＥＥに接続される端子、２２９は電源
線の抵抗成分、２３０は電源線のインダクタンス成分、
２３１は接地線の抵抗成分、２３２は接地線のインダク
タンス成分、２３３は出力端子におけるインダクタンス
成分、２３４は負荷容量、２３５はＰチャネルエンハン
スメントＭＯＳＦＥＴＱ１、２３６はそのゲートに入力
される駆動信号Ｎ１、２３７はＮチャネルエンハンスメ
ントＭＯＳＦＥＴＱ２、２３８はそのゲートに入力され
る駆動信号Ｎ２、２３９および２４０はＮチャネルディ
プリーションＭＯＳＦＥＴＱ３である。図１５におい
て、出力端子における抵抗成分は、電源線のように長く
形成されることはないので無視できるという理由から、
省略されている。

【００１８】図１７に、上記公報に記載の出力バッファ
回路におけるエンハンスメントＭＯＳＦＥＴ（ＥＭＯ
Ｓ）とディプリーションＭＯＳＦＥＴ（ＤＭＯＳ）の製
造方法を示す。図１７（ａ）に示すように、半導体基板
上において、選択酸化技術により、素子形成領域（ＥＭ
ＯＳ形成領域３０１、ＤＭＯＳ形成領域３０２）には、
ゲート絶縁膜３０３となる薄い酸化膜を形成し、素子形
成領域以外には、フィールド絶縁膜３０４となる厚い酸
化膜（ＬＯＣＯＳ）を形成する。

【００１９】次に、図１７（ｂ）に示すように、ＤＭＯ
Ｓ形成領域３０２には図示しないマスクが形成されて、
ＥＭＯＳ形成領域３０１のみに、エンハンスメントＭＯ
ＳＦＥＴのしきい値電圧を制御する不純物ＮＥがイオン
注入される。次に、図１７（ｃ）に示すように、ＥＭＯ
Ｓ形成領域３０１には図示しないマスクが形成されて、
ＤＭＯＳ形成領域３０２のみに、ディプリーションＭＯ
ＳＦＥＴのしきい値電圧を制御する不純物ＮＤがイオン
注入される。

【００２０】次に、図１７（ｄ）に示すように、ＥＭＯ
Ｓ形成領域３０１およびＤＭＯＳ形成領域３０２の双方
において、ゲート絶縁膜３０３上にゲート電極３０５が
形成される。次に、図１７（ｅ）に示すように、上記ゲ
ート電極３０５およびフィールド絶縁膜３０４をマスク
として、ソース（Ｓ）またはドレイン（Ｄ）（図中、３
０６で示す）を形成するために、Ｎ型の不純物がイオン
注入される。

【００２１】図１５に示す出力バッファ回路は以下のよ
うに動作する。すなわち、Ｐチャネルエンハンスメント
ＭＯＳＦＥＴＱ１（２３５）およびＮチャネルエンハン
スメントＭＯＳＦＥＴＱ２（２３７）に縦続接続された
ＮチャネルディプリーションＭＯＳＦＥＴＱ３（２３
９）のオン抵抗が、出力電圧を第１の電位から第２の電
位に変化させる際に、最初は低く徐々に高くなる性質を
利用して、出力電圧のスルーレートを犠牲にすることな
くリンギングの発生を抑えるものである。

【００２２】

【発明が解決しようとする課題】図１５に示した出力バ
ッファ回路は、ディプリーションＭＯＳＦＥＴを構成要
件とするものである。図１６に、ゲート・ソース間電圧
Ｖｇｓとドレイン・ソース間電流Ｉｄｓとの関係を示
す。ディプリーションＭＯＳＦＥＴは、エンハンスメン
トＭＯＳＦＥＴと異なり、同図に示すように、Ｖｇｓ＝
０においてもＯＮ状態を保つものである。

【００２３】ＭＯＳＦＥＴにより構成されるロジック回
路では、各ＭＯＳＦＥＴは、飽和ＯＮまたはＯＦＦのい
ずれかの状態をとることにより、論理１または０を出力
する。

【００２４】Ｎチャネルの場合には、ディプリーション
ＭＯＳＦＥＴをＯＦＦさせるには、そのゲートに負電圧
を印加する必要がある。したがって、ＭＯＳＦＥＴを飽
和ＯＮまたはＯＦＦ状態とするためのゲート電圧の選択
容易性から、ロジック回路を構成するＭＯＳＦＥＴとし
ては、通常は、エンハンスメントＭＯＳＦＥＴが使用さ
れている。

【００２５】一方、ディプリーションＭＯＳＦＥＴは、
ダイオード接続形態とされることにより、電流をバイア
スして基準電圧を発生させたり、負荷抵抗として用いら
れたりする程度である。また、これらの機能はエンハン
スメントＭＯＳＦＥＴでも実現可能である。このよう
に、ディプリーションＭＯＳＦＥＴの使用される頻度は
エンハンスメントＭＯＳＦＥＴの使用される頻度に比較
して非常に低く、半導体集積回路中のＭＯＳＦＥＴが全
てエンハンスメントＭＯＳＦＥＴにより構成されている
場合も珍しいことではない。ゲートアレイ等のロジック
系のデバイスの場合は特にそうである。

【００２６】このような場合であっても図１５に示す出
力バッファ回路を採用するとすれば、この出力バッファ
回路中のディプリーションＭＯＳＦＥＴを構成する目的
のみに、ディプリーションＭＯＳＦＥＴ形成のための工
程が更に必要となる。これは非常に不経済である。すな
わち、このような工程が更に必要となる分、半導体集積
回路の製造コストが増大する。

【００２７】また、エンハンスメントＭＯＳＦＥＴとデ
ィプリーションＭＯＳＦＥＴとを隣接して配置するため
には、エンハンスメントＭＯＳＦＥＴとディプリーショ
ンＭＯＳＦＥＴとが互いの特性に影響を与えないように
するために、同一導電型のエンハンスメントＭＯＳＦＥ
Ｔを隣接して配置する場合よりも、素子分離領域をより
広く設けなければならない。したがって、使用するディ
プリーションＭＯＳＦＥＴが増加することにより、チッ
プ面積が増加する。そのため、面積効率が低下するの
で、半導体集積回路の製造コストが増大する。

【００２８】本発明は、このような問題点に鑑みなされ
たものであり、その目的は、出力信号を高速に、かつリ
ンギングの発生を伴うことなく駆動することができ、さ
らに、面積効率を高く、製造工程を簡素にして、半導体
集積回路の製造コストを抑えることができる出力バッフ
ァ回路を提供することにある。

【００２９】

【課題を解決するための手段】上記の課題を解決するた
め、請求項１記載の出力バッファ回路は、内部の駆動部
からの信号を外部に出力するための出力バッファ回路に
おいて、上記駆動部の出力側に、第１のダイオードのア
ノード、第２のダイオードのカソード、および第１の抵
抗の第１のノードがそれぞれ接続され、第１のダイオー
ドのカソード、第２のダイオードのアノード、および第
１の抵抗の第２のノード同士の接続点を新たな出力とす
ることを特徴としている。

【００３０】すなわち、駆動トランジスタ等の駆動部の
出力側に抵抗を直列に接続し、その抵抗のもう一方の端
を新たな出力とし、その抵抗の両端に順方向および逆方
向のダイオード、すなわち、狭義のダイオード素子また
はダイオード接続されたエンハンスメントＭＯＳＦＥＴ
をそれぞれ接続するものである。

【００３１】ここでは、説明の便宜上、上記駆動部の両
端の電位のうち、通常電源電位を第１の電位と称し、通
常接地電位を第２の電位と称する。

【００３２】上記の構成により、まず、第１の電位を出
力する場合、第１のダイオードは順方向バイアス、第２
のダイオードは逆方向バイアスとなり、第１のダイオー
ドは第１の抵抗を短絡するように動作する。この結果、
出力電圧の立ち上がり開始付近での、第１のダイオー
ド、第２のダイオードおよび第１の抵抗による合成抵抗
は、第１の抵抗に比較して低いものとなる。したがっ
て、出力電圧は第２の電位から急速に上昇する。すなわ
ち、出力波形の立ち上がりの速度（スルーレート）を高
速にすることができる。

【００３３】出力電圧の電位が次第に上昇して第１の電
位に接近すると、第１のダイオードの両端の電圧は次第
に減少する。この結果、第１のダイオードによる第１の
抵抗の短絡の程度は減少してゆき、第１のダイオードの
両端の電圧がしきい値電圧（ＶＦ）以下となったとき、
第１のダイオードはＯＦＦ状態となる。よって、出力電
圧の立ち上がり終了付近での、第１のダイオード、第２
のダイオードおよび第１の抵抗による合成抵抗は、第１
のダイオードおよび第２のダイオードが共にＯＦＦ状態
であることから、第１の抵抗が支配的となる。したがっ
て、出力電圧の立ち上がり終了付近での制動抵抗の値
は、出力電圧の立ち上がり開始付近よりも増加して、本
来の目的である出力電圧の制動を果たす。すなわち、図
１２に示したような目標値（第１の電位）に達したとき
に出力電圧の振動（リンギング）を効果的に防止するこ
とができる。

【００３４】次に、第２の電位を出力する場合、第１の
ダイオードは逆方向バイアス、第２のダイオードは順方
向バイアスとなり、第２のダイオードは第１の抵抗を短
絡するように動作する。この結果、出力電圧の立ち下が
り開始付近での、第１のダイオード、第２のダイオード
および第１の抵抗による合成抵抗は、第１の抵抗に比較
して低いものとなる。したがって、出力電圧は第１の電
位から急速に下降する。すなわち、出力波形の立ち下が
りの速度（スルーレート）を高速にすることができる。

【００３５】出力電圧の電位が次第に下降して第２の電
位に接近すると、第２のダイオードの両端の電圧は次第
に減少する。この結果、第２のダイオードによる第１の
抵抗の短絡の程度は減少してゆき、第２のダイオードの
両端の電圧がしきい値電圧（ＶＦ）以下となったとき、
第２のダイオードはＯＦＦ状態となる。よって、出力電
圧の立ち下がり終了付近での、第１のダイオード、第２
のダイオードおよび第１の抵抗による合成抵抗は、第１
のダイオードおよび第２のダイオードが共にＯＦＦ状態
であることから、第１の抵抗が支配的となる。したがっ
て、出力電圧の立ち下がり終了付近での制動抵抗の値
は、出力電圧の立ち下がり開始付近よりも増加して、本
来の目的である出力電圧の制動を果たす。すなわち、図
１４に示したような従来の場合と異なり、目標値（第２
の電位）に達したときに出力電圧の振動（リンギング）
を効果的に防止することができる。

【００３６】それゆえ、出力信号を高速に、かつリンギ
ングの発生を伴うことなく駆動することができる。

【００３７】また、エンハンスメントＭＯＳＦＥＴのみ
による構成としたことにより、従来のようにディプリー
ションＭＯＳＦＥＴを更に導入する際の素子分離領域を
設ける必要がなく、面積効率の高い半導体集積回路を提
供することができる。併せて、ディプリーションＭＯＳ
ＦＥＴ形成のための工程を必要としないため、このよう
な出力バッファ回路の製造コストを抑えることができ
る。

【００３８】すなわち、出力信号を高速に、かつリンギ
ングの発生を伴うことなく駆動することができ、さら
に、面積効率を高く、かつ製造工程を簡素にして、出力
バッファ回路の製造コストを抑えることができる。

【００３９】

【発明の実施の形態】〔実施の形態１〕本発明の実施の
一形態について図１ないし図３に基づいて説明すれば、
以下の通りである。図１は、本実施の形態に係る出力バ
ッファ回路である。１は出力端子、２は第１のダイオー
ド、３は第２のダイオード、４は第１の抵抗、５は第１
の電位（通常電源電位）に接続される端子、６は第２の
電位（通常接地電位）に接続される端子、７は駆動用Ｐ
チャネルエンハンスメントＭＯＳＦＥＴ、８は駆動用Ｎ
チャネルエンハンスメントＭＯＳＦＥＴである。上記駆
動用ＰチャネルエンハンスメントＭＯＳＦＥＴ７および
駆動用ＮチャネルエンハンスメントＭＯＳＦＥＴ８によ
り、駆動トランジスタ（駆動部）が形成されている。

【００４０】すなわち、駆動トランジスタの出力側に、
第１のダイオード２のアノード、第２のダイオード３の
カソード、第１の抵抗４の第１のノード（図中、左側）
がそれぞれ接続され、第１のダイオード２のカソード、
第２のダイオード３のアノード、第１の抵抗４の第２の
ノード（図中、右側）それぞれの接続点を新たな出力と
する。

【００４１】つまり、駆動トランジスタの出力側に第１
の抵抗４が直列に接続され、その第１の抵抗４のもう一
方の端を新たな出力（出力端子１）とし、その第１の抵
抗４の両端に順方向および逆方向のダイオード（第１の
ダイオード２および第２のダイオード３）をそれぞれ接
続している。第１のダイオード２および第２のダイオー
ド３は、公知の半導体プロセスにおいては、拡散法また
はイオン注入法等によって得られるＰＮ接合により構成
される。また、第１の抵抗４は、ポリシリコン層等によ
り構成される。

【００４２】図１について図２を用いて説明する。な
お、図中、横軸ｔは時間であり、また、各曲線ａ〜ｆ
は、説明の便宜上縦方向に並べて描いているが、縦軸は
各曲線に固有であり、各曲線の縦軸の値は互いに無関係
である。先ず、時刻ｔ０以前において、駆動用Ｐチャネ
ルエンハンスメントＭＯＳＦＥＴ７（曲線ａ）がＯＦ
Ｆ、および駆動用ＮチャネルエンハンスメントＭＯＳＦ
ＥＴ８（曲線ｂ）がＯＮの状態で、出力端子１に第２の
電位を出力している（曲線ｄ）状態であるとする。この
状態から、時刻ｔ０において、駆動用Ｐチャネルエンハ
ンスメントＭＯＳＦＥＴ７がＯＮ、および駆動用Ｎチャ
ネルエンハンスメントＭＯＳＦＥＴ８がＯＦＦとなり、
出力端子１に第１の電位を出力する場合について説明す
る。このＯＮ・ＯＦＦ切り替えにより、第１のダイオー
ド２のアノードの電位Ｖａ１は急速に上昇する（曲線
ｃ）。

【００４３】この場合、第１のダイオード２は順方向バ
イアス、および第２のダイオード３は逆方向バイアスと
される。すなわち、第１のダイオード２は、同図中、曲
線ｅに示すように、第１の抵抗４を短絡するように動作
する。この結果、出力電圧の立ち上がり開始付近での、
第１のダイオード２、第２のダイオード３および第１の
抵抗４による合成抵抗は、同図中、曲線ｆに示すよう
に、第１の抵抗４に比較して低いものとなる。このた
め、出力電圧の電位Ｖｋ１（曲線ｄ）は、第２の電位
（図中、時刻ｔ０以前）から第１の電位へ向けて急速に
上昇することが可能となる。すなわち、出力波形の立ち
上がりの速度（スルーレート）を高速にすることができ
る。

【００４４】更に、曲線ｄに示すように出力電圧の電位
Ｖｋ１が次第に上昇して第１の電位に接近し、曲線ｅに
示すように第１のダイオード２の両端の電圧（Ｖａ１−
Ｖｋ１）は次第に減少する。この結果、第１のダイオー
ド２による第１の抵抗の短絡の程度は減少してゆき、第
１のダイオード２の両端の電圧がしきい値電圧（ＶＦ）
以下となったとき（時刻ｔ１）、第１のダイオード２は
ＯＦＦ状態となる。よって、出力電圧の立ち上がり終了
付近（時刻ｔ１）での、第１のダイオード２、第２のダ
イオード３および第１の抵抗４による合成抵抗は、第１
のダイオード２および第２のダイオード３が共にＯＦＦ
状態であることから、第１の抵抗４が支配的となる。結
果として、出力電圧の立ち上がり終了付近での制動抵抗
の値は、出力電圧の立ち上がり開始付近よりも増加し
て、本来の目的である出力電圧の制動を果たす。このよ
うにして、出力電圧の電位Ｖｋ１（曲線ｄ）が第１の電
位に達する。すなわち、曲線ｄに示すように、図１２に
示したような従来の場合と異なり、目標値（第１の電
位）に達したときに出力電圧の振動（リンギング）を効
果的に防止することができていることがわかる。

【００４５】次に、図１について図３を用いて説明す
る。なお、図２同様、図３中、横軸ｔは時間であり、ま
た、各曲線ａ〜ｆの縦軸の値は互いに無関係である。最
初は、時刻ｔ０以前において、駆動用Ｐチャネルエンハ
ンスメントＭＯＳＦＥＴ７（曲線ａ）がＯＮ、および駆
動用ＮチャネルエンハンスメントＭＯＳＦＥＴ８（曲線
ｂ）がＯＦＦの状態で、出力端子１に第１の電位を出力
している（曲線ｄ）状態であるとする。この状態から、
時刻ｔ０において、駆動用Ｐチャネルエンハンスメント
ＭＯＳＦＥＴ７がＯＦＦ、および駆動用Ｎチャネルエン
ハンスメントＭＯＳＦＥＴ８がＯＮとなり、出力端子１
に第２の電位を出力する場合について説明する。このＯ
Ｎ・ＯＦＦ切り替えにより、第２のダイオード３のカソ
ードの電位Ｖｋ２は急速に下降する（曲線ｃ）。

【００４６】この場合、第１のダイオード２は逆方向バ
イアス、および第２のダイオード３は順方向バイアスと
される。すなわち、第２のダイオード３は、同図中、曲
線ｅに示すように、第１の抵抗４を短絡するように動作
する。この結果、出力電圧の立ち下がり開始付近での、
第１のダイオード２、第２のダイオード３および第１の
抵抗４による合成抵抗は、同図中、曲線ｆに示すよう
に、第１の抵抗４に比較して低いものとなる。このた
め、出力電圧の電位Ｖａ２（曲線ｄ）は、第１の電位
（図中、時刻ｔ０以前）から第２の電位へ向けて急速に
下降することが可能となる。すなわち、出力波形の立ち
下がりの速度（スルーレート）を高速にすることができ
る。

【００４７】更に、曲線ｄに示すように出力電圧の電位
Ｖａ２が次第に下降して第２の電位に接近し、曲線ｅに
示すように第２のダイオード３の両端の電圧（Ｖａ２−
Ｖｋ２）は次第に減少する。この結果、第２のダイオー
ド３による第１の抵抗の短絡の程度は減少してゆき、第
２のダイオード３の両端の電圧がしきい値電圧（ＶＦ）
以下となったとき（時刻ｔ１）、第２のダイオード３は
ＯＦＦ状態となる。よって、出力電圧の立ち下がり終了
付近（時刻ｔ１）での、第１のダイオード２、第２のダ
イオード３および第１の抵抗４による合成抵抗は、第１
のダイオード２および第２のダイオード３が共にＯＦＦ
状態であることから、第１の抵抗４が支配的となる。結
果として、出力電圧の立ち下がり終了付近での制動抵抗
の値は、出力電圧の立ち下がり開始付近よりも増加し
て、本来の目的である出力電圧の制動を果たす。このよ
うにして、出力電圧の電位Ｖａ２（曲線ｄ）が第２の電
位に達する。すなわち、曲線ｄに示すように、図１４に
示したような従来の場合と異なり、目標値（第２の電
位）に達したときに出力電圧の振動（リンギング）を効
果的に防止することができていることがわかる。

【００４８】〔実施の形態２〕本発明の他の実施の形態
について図４に基づいて説明すれば、以下の通りであ
る。図４から図７に関しては、図１における第１のダイ
オード２および第２のダイオード３を、Ｐチャネルまた
はＮチャネルのエンハンスメントＭＯＳＦＥＴにより構
成したものである。各部の動作は図１と同一である。

【００４９】図４は、本実施の形態に係る出力バッファ
回路である。１は出力端子、４は第１の抵抗、５は第１
の電位（通常電源電位）に接続される端子、６は第２の
電位（通常接地電位）に接続される端子、７は駆動用Ｐ
チャネルエンハンスメントＭＯＳＦＥＴ、８は駆動用Ｎ
チャネルエンハンスメントＭＯＳＦＥＴ、９は第１のＰ
チャネルエンハンスメントＭＯＳＦＥＴ、１０は第１の
ＮチャネルエンハンスメントＭＯＳＦＥＴである。

【００５０】すなわち、第１のダイオードは、アノード
がソース、カソードがドレインとゲートとの接続点から
なる第１のＰチャネルエンハンスメントＭＯＳＦＥＴ９
により構成され、第２のダイオードは、カソードがソー
ス、アノードがドレインとゲートとの接続点からなる第
１のＮチャネルエンハンスメントＭＯＳＦＥＴ１０によ
り構成されている。

【００５１】図４において、第１のＰチャネルエンハン
スメントＭＯＳＦＥＴ９は、そのドレインとゲートとが
接続されることにより、図１における第１のダイオード
２として動作する。一方、第１のＮチャネルエンハンス
メントＭＯＳＦＥＴ１０は、そのドレインとゲートとが
接続されることにより、図１における第２のダイオード
３として動作する。

【００５２】〔実施の形態３〕本発明の他の実施の形態
について図５に基づいて説明すれば、以下の通りであ
る。図５は、本実施の形態に係る出力バッファ回路であ
る。１は出力端子、４は第１の抵抗、５は第１の電位
（通常電源電位）に接続される端子、６は第２の電位
（通常接地電位）に接続される端子、７は駆動用Ｐチャ
ネルエンハンスメントＭＯＳＦＥＴ、８は駆動用Ｎチャ
ネルエンハンスメントＭＯＳＦＥＴ、９は第１のＰチャ
ネルエンハンスメントＭＯＳＦＥＴ、１１は第２のＰチ
ャネルエンハンスメントＭＯＳＦＥＴである。

【００５３】すなわち、第１のダイオードは、アノード
がソース、カソードがドレインとゲートとの接続点から
なる第１のＰチャネルエンハンスメントＭＯＳＦＥＴ９
により構成され、第２のダイオードは、カソードがドレ
インとゲートとの接続点、アノードがソースからなる第
２のＰチャネルエンハンスメントＭＯＳＦＥＴ１１によ
り構成されている。

【００５４】図５において、第１のＰチャネルエンハン
スメントＭＯＳＦＥＴ９は、そのドレインとゲートとが
接続されることにより、図１における第１のダイオード
２として動作する。一方、第２のＰチャネルエンハンス
メントＭＯＳＦＥＴ１１は、そのドレインとゲートとが
接続されることにより、図１における第２のダイオード
３として動作する。

【００５５】〔実施の形態４〕本発明の他の実施の形態
について図６に基づいて説明すれば、以下の通りであ
る。図６は、本実施の形態に係る出力バッファ回路であ
る。１は出力端子、４は第１の抵抗、５は第１の電位
（通常電源電位）に接続される端子、６は第２の電位
（通常接地電位）に接続される端子、７は駆動用Ｐチャ
ネルエンハンスメントＭＯＳＦＥＴ、８は駆動用Ｎチャ
ネルエンハンスメントＭＯＳＦＥＴ、９は第１のＰチャ
ネルエンハンスメントＭＯＳＦＥＴ、１０は第１のＮチ
ャネルエンハンスメントＭＯＳＦＥＴである。

【００５６】すなわち、第１のダイオードは、アノード
がドレインとゲートとの接続点、カソードがソースから
なる第１のＮチャネルエンハンスメントＭＯＳＦＥＴ１
０により構成され、第２のダイオードは、カソードがド
レインとゲートとの接続点、アノードがソースからなる
第１のＰチャネルエンハンスメントＭＯＳＦＥＴ９によ
り構成されている。

【００５７】図６において、第１のＮチャネルエンハン
スメントＭＯＳＦＥＴ１０は、そのドレインとゲートと
が接続されることにより、図１における第１のダイオー
ド２として動作する。一方、第１のＰチャネルエンハン
スメントＭＯＳＦＥＴ９は、そのドレインとゲートとが
接続されることにより、図１における第２のダイオード
３として動作する。

【００５８】〔実施の形態５〕本発明の他の実施の形態
について図７に基づいて説明すれば、以下の通りであ
る。図７は、本実施の形態に係る出力バッファ回路であ
る。１は出力端子、４は第１の抵抗、５は第１の電位
（通常電源電位）に接続される端子、６は第２の電位
（通常接地電位）に接続される端子、７は駆動用Ｐチャ
ネルエンハンスメントＭＯＳＦＥＴ、８は駆動用Ｎチャ
ネルエンハンスメントＭＯＳＦＥＴ、１０は第１のＮチ
ャネルエンハンスメントＭＯＳＦＥＴ、１２は第２のＮ
チャネルエンハンスメントＭＯＳＦＥＴである。

【００５９】すなわち、第１のダイオードは、アノード
がドレインとゲートとの接続点、カソードがソースから
なる第１のＮチャネルエンハンスメントＭＯＳＦＥＴ１
０により構成され、第２のダイオードは、カソードがソ
ース、アノードがドレインとゲートとの接続点からなる
第２のＮチャネルエンハンスメントＭＯＳＦＥＴ１２に
より構成されている。

【００６０】図７において、第１のＮチャネルエンハン
スメントＭＯＳＦＥＴ１０は、そのドレインとゲートと
が接続されることにより、図１における第１のダイオー
ド２として動作する。一方、第２のＮチャネルエンハン
スメントＭＯＳＦＥＴ１２は、そのドレインとゲートと
が接続されることにより、図１における第２のダイオー
ド３として動作する。

【００６１】なお、本発明は上記各実施の形態に限られ
るものではなく、その趣旨を逸脱しない範囲で種々変形
して実施することが可能であることは言うまでもない。
例えば、上記各実施の形態では、出力の形態として、駆
動トランジスタとしてＰチャネルエンハンスメントＭＯ
ＳＦＥＴおよびＮチャネルエンハンスメントＭＯＳＦＥ
Ｔを組み合わせた場合を示したが、駆動トランジスタは
全て同一導電型のものでもよい。また、出力の形態は駆
動トランジスタのみによる必要はなく、駆動トランジス
タと負荷抵抗との組み合わせ、オープンドレイン（オー
プンコレクタ）形式、トーテムポール形式等であっても
よい。更に、上記各実施の形態では全てが半導体集積回
路中に集積される場合を説明したが、全てが半導体集積
回路内に集積されなければならない必要はなく、一部を
半導体集積回路外にて構成してもよい。

【００６２】また、本発明に係る出力バッファ回路を、
下記のように構成してもよい。すなわち、駆動トランジ
スタの出力側に抵抗を直列に接続し、その抵抗のもう一
方の端を新たな出力とし、その抵抗の両端に順方向およ
び逆方向のダイオードまたは、ダイオード接続されたエ
ンハンスメントＭＯＳＦＥＴをそれぞれ接続する。

【００６３】すなわち、駆動トランジスタの出力側に、
第１のダイオードのアノード、第２のダイオードのカソ
ード、第１の抵抗の第１のノードがそれぞれ接続され、
第１のダイオードのカソード、第２のダイオードのアノ
ード、第１の抵抗の第２のノードそれぞれの接続点を新
たな出力とする。

【００６４】また、例えば、第１のダイオードは、アノ
ードがソース、カソードがドレインとゲートの接続点か
らなる第１のＰチャネルエンハンスメントＭＯＳＦＥＴ
により構成され、第２のダイオードは、カソードがソー
ス、アノードがドレインとゲートの接続点からなる第１
のＮチャネルエンハンスメントＭＯＳＦＥＴにより構成
される。

【００６５】また、例えば、第１のダイオードは、アノ
ードがソース、カソードがドレインとゲートの接続点か
らなる第１のＰチャネルエンハンスメントＭＯＳＦＥＴ
により構成され、第２のダイオードは、カソードがドレ
インとゲートの接続点、アノードがソースからなる第２
のＰチャネルエンハンスメントＭＯＳＦＥＴにより構成
される。

【００６６】また、例えば、第１のダイオードは、アノ
ードがドレインとゲートの接続点、カソードがソースか
らなる第１のＮチャネルエンハンスメントＭＯＳＦＥＴ
により構成され、第２のダイオードは、カソードがドレ
インとゲートの接続点、アノードがソースからなる第１
のＰチャネルエンハンスメントＭＯＳＦＥＴにより構成
される。

【００６７】また、例えば、第１のダイオードは、アノ
ードがドレインとゲートの接続点、カソードがソースか
らなる第１のＮチャネルエンハンスメントＭＯＳＦＥＴ
により構成され、第２のダイオードは、カソードがソー
ス、アノードがドレインとゲートの接続点からなる第２
のＮチャネルエンハンスメントＭＯＳＦＥＴにより構成
される。

【００６８】

【発明の効果】以上のように、本発明の請求項１記載の
出力バッファ回路は、上記駆動トランジスタの出力側
に、第１のダイオードのアノード、第２のダイオードの
カソード、および第１の抵抗の第１のノードがそれぞれ
接続され、第１のダイオードのカソード、第２のダイオ
ードのアノード、および第１の抵抗の第２のノード同士
の接続点を新たな出力とする構成である。

【００６９】これにより、第１の電位（通常電源電位）
を出力する場合、第１のダイオードは第１の抵抗を短絡
するように動作するので、出力電圧は第２の電位（通常
接地電位）から急速に上昇する。出力電圧の電位が第１
の電位に接近すると、第１のダイオードはＯＦＦ状態と
なり、このときに支配的である第１の抵抗により、制動
抵抗は、出力電圧の立ち上がり開始付近よりも増加す
る。また、第２の電位を出力する場合、第２のダイオー
ドは第１の抵抗を短絡するように動作するので、出力電
圧は第１の電位から急速に下降する。出力電圧の電位が
第２の電位に接近すると、第２のダイオードはＯＦＦ状
態となり、このときに支配的である第１の抵抗により、
制動抵抗は、出力電圧の立ち下がり開始付近よりも増加
する。

【００７０】したがって、ディプリーションＭＯＳＦＥ
Ｔを用いることなく、エンハンスメントＭＯＳＦＥＴの
みで、出力信号を高速に、かつリンギングの発生を伴う
ことなく駆動することができる。それゆえ、面積効率を
高く、かつ製造工程を簡素にして製造コストを抑えなが
ら、出力バッファ回路からの出力信号を高速に、かつリ
ンギングの発生を伴うことなく駆動することができると
いう効果を奏する。

【図面の簡単な説明】

【図１】本発明に係る出力バッファ回路の一構成例を示
す回路図である。

【図２】図１において第１の電位を出力端子に出力する
際の各部の動作を示す説明図である。

【図３】図１において第２の電位を出力端子に出力する
際の各部の動作を示す説明図である。

【図４】本発明に係る出力バッファ回路の他の構成例を
示す回路図である。

【図５】本発明に係る出力バッファ回路のさらに他の構
成例を示す回路図である。

【図６】本発明に係る出力バッファ回路のさらに他の構
成例を示す回路図である。

【図７】本発明に係る出力バッファ回路のさらに他の構
成例を示す回路図である。

【図８】一般的な樹脂封止パッケージの内部構成を示す
平面図である。

【図９】従来の出力バッファ回路の一般的な回路構成を
示す回路図である。

【図１０】金線およびリードフレームによる寄生素子を
考慮した従来の出力バッファ回路の構成を示す回路図で
ある。

【図１１】図１０において第１の電位を出力する際の等
価回路を示す回路図である。

【図１２】図１１において第１の電位を出力する際に出
力が振動する場合があることを示す説明図である。

【図１３】図１０において第２の電位を出力する際の等
価回路を示す回路図である。

【図１４】図１３において第２の電位を出力する際に出
力が振動する場合があることを示す説明図である。

【図１５】従来の出力バッファ回路の構成を示す回路図
である。

【図１６】ＮチャネルディプリーションＭＯＳＦＥＴお
よびＮチャネルエンハンスメントＭＯＳＦＥＴのＶｄｓ
を一定とした際のＶｇｓ−Ｉｄｓ特性を示す説明図であ
る。

【図１７】（ａ）ないし（ｅ）は、ディプリーションＭ
ＯＳＦＥＴおよびエンハンスメントＭＯＳＦＥＴの製造
工程を示す説明図である。

【符号の説明】

１出力端子２第１のダイオード３第２のダイオード４第１の抵抗５第１の電位に接続される端子６第２の電位に接続される端子７駆動用ＰチャネルエンハンスメントＭＯＳＦＥＴ
（駆動部）８駆動用ＮチャネルエンハンスメントＭＯＳＦＥＴ
（駆動部）９第１のＰチャネルエンハンスメントＭＯＳＦＥＴ
（第１のダイオード、第２のダイオード）１０第１のＮチャネルエンハンスメントＭＯＳＦＥ
Ｔ（第１のダイオード、第２のダイオード）１１第２のＰチャネルエンハンスメントＭＯＳＦＥ
Ｔ（第２のダイオード）１２第２のＮチャネルエンハンスメントＭＯＳＦＥ
Ｔ（第２のダイオード）１１３シリコンチップ１１４端子１１５封止用の樹脂１１６金線１１７バッファ回路１１８アイランド１１９金線およびリードフレームの抵抗成分１２０金線およびリードフレームのインダクタンス
成分１２１出力容量１２２等価回路の入力１２３等価回路の出力１２４等価回路の抵抗成分全体１２５等価回路のインダクタンス成分全体１２６等価回路の容量成分全体１２７等価回路の抵抗成分全体２２７電源電位ＶＤＤに接続される端子２２８接地電位ＶＥＥに接続される端子２２９電源線の抵抗成分２３０電源線のインダクタンス成分２３１接地線の抵抗成分２３２接地線のインダクタンス成分２３３出力端子におけるインダクタンス成分２３４負荷容量２３５ＰチャネルエンハンスメントＭＯＳＦＥＴＱ
１２３６駆動信号Ｎｌ２３７ＮチャネルエンハンスメントＭＯＳＦＥＴＱ
２２３８駆動信号Ｎ２２３９ＮチャネルディプリーションＭＯＳＦＥＴＱ
３２４０ＮチャネルディプリーションＭＯＳＦＥＴＱ
４

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０３Ｋ 17/687 Ｆターム(参考） 5F038 AZ06 BE07 BH04 BH07 BH12 BH19 CA10 CD08 EZ20 5F048 AA07 AB07 AC03 AC10 CC16 5J055 AX02 AX25 AX44 AX47 AX64 BX16 CX26 DX01 DX13 DX14 DX15 DX22 DX56 EY01 EY12 EY23 EZ61 EZ66 GX01 GX04

Claims

【特許請求の範囲】

【請求項１】内部の駆動部の信号を外部に出力するため
の出力バッファ回路において、上記駆動部の出力側に、第１のダイオードのアノード、
第２のダイオードのカソード、および第１の抵抗の第１
のノードがそれぞれ接続され、第１のダイオードのカソ
ード、第２のダイオードのアノード、および第１の抵抗
の第２のノード同士の接続点を新たな出力とすることを
特徴とする出力バッファ回路。