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Description
本発明は、電界効果トランジスタのデバイス構造に関し、より具体的には、半導体製造の分野に属する、高電圧で適用されるJFET(Junction Field Effect Transistor;接合型電界効果トランジスタ)に関する。
電界効果トランジスタは、例えば、増幅器回路、バイアス回路若しくは降圧回路、始動回路又は可変抵抗等に適用される種々のシミュレーション回路を設計するために広く用いられる。高電圧デバイスに対して新たに現れつつある要求として、電界効果トランジスタの様々な種類の降伏電圧(breakdown voltage)を改善する方法が、高電圧電界効果トランジスタの設計目標になってきている。
MOSFET(Metal−Oxide−Semiconductor Field Effect Transistor;金属酸化膜半導体電界効果トランジスタ)において、プレーナ拡散(planar diffusion)技術を用いたDMOS(Double−diffused MOS;二重拡散MOS)は、高電流駆動能力、低いオン抵抗、及び高い降伏電圧等の特徴を備えるので、DMOSは、パワーデバイスにより広く用いられている。ここでは、LDMOSFET(Lateral Double−diffused MOSFET;横型二重拡散MOS)は、CMOS技術により適合するため、DMOSが広く用いられている。通常、DMOSデバイスには、活性領域とドレイン領域との間にドリフト領域が設けられ、ドリフト領域の不純物濃度は比較的低い。LDMOSが高電圧に接続されると、ドリフト領域は高インピーダンスを有するので、ドリフト領域は比較的高電圧に耐えることができる。さらに、LDMOSの多結晶層又は金属層が、ドリフト領域の酸素領域の上に延び、フィールド電極プレートとして働き、これにより、ドリフト領域の表面電場が弱まり、降伏電圧を改善するという利点がもたらされる。
JFETにおいては、LDMOSFETとは異なり、JFETのドレイン電極電圧が、ドレイン電極及びゲート電極のPN接合に印加され、破壊点は、通常、表面上ではなく本体内に配置される。従って、フィールド電極によっても又は他のタイプによっても、JFETの降伏電圧を改善することができない。つまり、従来のJFETはPN接合により制限され、降伏電圧は約20〜30ボルトであり、そのため高電圧場におけるJFETの適用が制限される。
しかしながら、新たに現れつつある高電圧半導体集積回路技術においては、電力管理チップのようなチップの要件を満たすために、高電圧MOSトランジスタだけではなく、高降伏電圧を有しかつCMOS/LDMOS集積回路製造技術に適合する高電圧JFETも必要とされる。
本発明により解決されるべき技術的問題は、高降伏電圧を有しかつCMOS/LDMOS集積回路に適合する高電圧JFETを提供することである。
上記の技術的問題を解決するために、本発明により次のような解決法が採用される。: 高電圧接合型電界効果トランジスタが、
第1導電型エピタキシャル層を備えた半導体基板と、
第1導電型エピタキシャル層上に配置された第2導電型ドリフト領域と、
第2導電型ドリフト領域内に配置された第2導電型ドレイン高ドープ(heavily doped)領域と、
第2導電型ドリフト領域上及び第2導電型ドレイン高ドープ領域の1つの側に配置されたドレイン側フィールド酸化物領域と、
第2導電型ドリフト領域の1つの側に配置され、第1導電型エピタキシャル層により第2導電型ドリフト領域から分離される、第1導電型ウェル領域と、
第1導電型ウェル領域上に配置された第2導電型ソース高ドープ領域及び第1導電型ゲート高ドープ領域、並びに第2導電型ソース高ドープ領域と第1導電型ゲート高ドープ領域との間に設けられ、第1導電型ゲート高ドープ領域から第2導電型ソース高ドープ領域を分離するゲート・ソース側フィールド酸化物領域と、
第2導電型ソース高ドープ領域と第2導電型ドリフト領域との間に配置された第2導電型チャネル層と、
第2導電型チャネル層上に配置され、ドレイン側フィールド酸化物領域の表面の一部分まで延びるフィールド電極プレート、並びにフィールド電極プレートと第2導電型チャネル層との間及び同じくフィールド電極プレートと第2導電型ドリフト領域との間に設けられた誘電体層と、
を含み、
ドレイン電極が、第2導電型ドレイン高ドープ領域から電気的に導出され、ソース電極が、フィールド電極プレートと第2導電型ソース高ドープ領域との接続から電気的に導出され、ゲート電極が、第1導電型ゲート高ドープ領域から電気的に導出される。
第1導電型エピタキシャル層を備えた半導体基板と、
第1導電型エピタキシャル層上に配置された第2導電型ドリフト領域と、
第2導電型ドリフト領域内に配置された第2導電型ドレイン高ドープ(heavily doped)領域と、
第2導電型ドリフト領域上及び第2導電型ドレイン高ドープ領域の1つの側に配置されたドレイン側フィールド酸化物領域と、
第2導電型ドリフト領域の1つの側に配置され、第1導電型エピタキシャル層により第2導電型ドリフト領域から分離される、第1導電型ウェル領域と、
第1導電型ウェル領域上に配置された第2導電型ソース高ドープ領域及び第1導電型ゲート高ドープ領域、並びに第2導電型ソース高ドープ領域と第1導電型ゲート高ドープ領域との間に設けられ、第1導電型ゲート高ドープ領域から第2導電型ソース高ドープ領域を分離するゲート・ソース側フィールド酸化物領域と、
第2導電型ソース高ドープ領域と第2導電型ドリフト領域との間に配置された第2導電型チャネル層と、
第2導電型チャネル層上に配置され、ドレイン側フィールド酸化物領域の表面の一部分まで延びるフィールド電極プレート、並びにフィールド電極プレートと第2導電型チャネル層との間及び同じくフィールド電極プレートと第2導電型ドリフト領域との間に設けられた誘電体層と、
を含み、
ドレイン電極が、第2導電型ドレイン高ドープ領域から電気的に導出され、ソース電極が、フィールド電極プレートと第2導電型ソース高ドープ領域との接続から電気的に導出され、ゲート電極が、第1導電型ゲート高ドープ領域から電気的に導出される。
好ましい実施形態において、第2導電型チャネル層は、イオン注入により形成された第2導電型注入層である。
好ましい実施形態において、フィールド電極プレートは多結晶層又は金属層である。
好ましい実施形態において、高電圧電界効果トランジスタは、その両側に第2導電型ウェル領域を備えており、第2導電型ディープウェル領域が、第1導電型エピタキシャル層の下に設けられて、高電圧電界効果トランジスタを分離する。
好ましい実施形態において、耐高電圧構造体が、第1導電型ウェル領域の反対側の第2導電型ドリフト領域の1つの側に設けられる。
好ましい実施形態において、第1導電型はP型であり、前記第2導電型はN型である。
好ましい実施形態において、第1導電型はN型であり、前記第2導電型はP型である。
別の実施形態による高電圧接合型電界効果トランジスタが、
第1導電型エピタキシャル層を備えた半導体基板と、
第1導電型エピタキシャル層上に配置された第2導電型ドリフト領域と、
第2導電型ドリフト領域内に配置された第2導電型ドレイン高ドープ領域と、
第2導電型ドレイン高ドープ領域の両側に配置され、両方とも第2導電型ドリフト領域上に配置された、2つのドレイン側フィールド酸化物領域と、
第2導電型ドリフト領域の両側に配置され、各々が第1導電型エピタキシャル層により第2導電型ドリフト領域から分離される、2つの第1導電型ウェル領域と、
第1導電型ウェル領域の各々の中の第2導電型ソース高ドープ領域及び第1導電型ゲート高ドープ領域、並びに第2導電型ソース高ドープ領域と第1導電型ゲート高ドープ領域との間に設けられて、第1導電型ゲート高ドープ領域から第2導電型ソース高ドープ領域を分離するゲート・ソース側フィールド酸化物領域と、
各々が1つの第2導電型ソース高ドープ領域と第2導電型ドリフト領域との間に配置された、2つの第2導電型チャネル層と、
それぞれ2つの第2導電型チャネル層上に配置され、各々が対応するドレイン側フィールド酸化物領域の表面の一部分まで延びる2つのフィールド電極プレート、並びにフィールド電極プレートと第2導電型チャネル層との間及び同じくフィールド電極プレートと第2導電型ドリフト領域との間に設けられた誘電体層と、
を含み、
ドレイン電極が、2つの第2導電型ドレイン高ドープ領域から電気的に導出され、ソース電極が、ドレイン電極の反対側の2つのフィールド電極プレートと2つの第2導電型ソース高ドープ領域との接続から電気的に導出され、ゲート電極が、ドレイン電極の両側の2つの第1導電型ゲート高ドープ領域の接続から電気的に導出される。
第1導電型エピタキシャル層を備えた半導体基板と、
第1導電型エピタキシャル層上に配置された第2導電型ドリフト領域と、
第2導電型ドリフト領域内に配置された第2導電型ドレイン高ドープ領域と、
第2導電型ドレイン高ドープ領域の両側に配置され、両方とも第2導電型ドリフト領域上に配置された、2つのドレイン側フィールド酸化物領域と、
第2導電型ドリフト領域の両側に配置され、各々が第1導電型エピタキシャル層により第2導電型ドリフト領域から分離される、2つの第1導電型ウェル領域と、
第1導電型ウェル領域の各々の中の第2導電型ソース高ドープ領域及び第1導電型ゲート高ドープ領域、並びに第2導電型ソース高ドープ領域と第1導電型ゲート高ドープ領域との間に設けられて、第1導電型ゲート高ドープ領域から第2導電型ソース高ドープ領域を分離するゲート・ソース側フィールド酸化物領域と、
各々が1つの第2導電型ソース高ドープ領域と第2導電型ドリフト領域との間に配置された、2つの第2導電型チャネル層と、
それぞれ2つの第2導電型チャネル層上に配置され、各々が対応するドレイン側フィールド酸化物領域の表面の一部分まで延びる2つのフィールド電極プレート、並びにフィールド電極プレートと第2導電型チャネル層との間及び同じくフィールド電極プレートと第2導電型ドリフト領域との間に設けられた誘電体層と、
を含み、
ドレイン電極が、2つの第2導電型ドレイン高ドープ領域から電気的に導出され、ソース電極が、ドレイン電極の反対側の2つのフィールド電極プレートと2つの第2導電型ソース高ドープ領域との接続から電気的に導出され、ゲート電極が、ドレイン電極の両側の2つの第1導電型ゲート高ドープ領域の接続から電気的に導出される。
好ましい実施形態において、第2導電型チャネル層は、イオン注入により形成された第2導電型注入層である。
好ましい実施形態において、フィールド電極プレートは多結晶層又は金属層である。
好ましい実施形態において、高電圧電界効果トランジスタは、その両側に第2導電型ウェル領域を備えており、第2導電型ディープウェル領域が、第1導電型エピタキシャル層の下に設けられて、高電圧電界効果トランジスタを分離する。
好ましい実施形態において、第1導電型はP型であり、前記第2導電型はN型である。
好ましい実施形態において、第1導電型はN型であり、前記第2導電型はP型である。
本発明の高電圧JFETは、LDMOSの耐高電圧構造体を参考とし、エピタキシャル層の表面上にチャネルを配置し、チャネルとドレイン側フィールド酸化物領域上に設けられたフィールド電極プレートでRESUEF原理を用いて、JFETの降伏電圧を大幅に高める。チャネル注入層の注入条件を制御することにより、高電圧JFETのピンチ・オフ電圧を調整することができる。高電圧半導体集積回路製造技術の要件を満たすために、高電圧JFETの製造技術は、従来のCMOS/LDMOS集積回路製造技術に適合する。
添付図面を参照して、本発明の技術的解決法が、以下に明確かつ完全に説明される。説明される実施形態は、本発明の実施形態の全てではなく、単に一部分にすぎないことは明らかである。本発明の実施形態に基づいて当業者により得られる全ての他の実施形態は、創造的努力なしに、本発明の保護範囲内に入るであろう。
以下に、本発明の実施形態における添付図面を参照して、本発明の実施形態の技術的解決法を明確に説明する。明らかに、説明される実施形態は、本発明の実施形態の全てではなく、単に一部分にすぎない。本発明の実施形態に従って当業者により得られる全ての他の実施形態は、創造的努力なしに、本発明の保護範囲内に入るであろう。
背景で説明されるように、PN接合による制限として、従来のJFETの降伏電圧は、約20〜30ボルトである。高電圧半導体集積回路技術の要件を満たすために、本発明は、より高い入力電圧に適合され、CMOS/LDMOS集積回路製造技術に適合する、高電圧JFETを提供する。デバイスの構造は、図面を参照して以下に具体的に説明される。
実施形態1
図1を参照すると、高電圧JFETが、第1導電型エピタキシャル層100を備えた半導体基板と;第1導電型エピタキシャル層100上に配置された第2導電型ドリフト領域110と;第2導電型ドリフト領域110内に配置された第2導電型ドレイン高ドープ領域120と;第2導電型ドリフト領域110上及び第2導電型ドレイン高ドープ領域120の1つの側に配置されたドレイン側フィールド酸化物領域130と;第2導電型ドリフト領域110の1つの側に配置され、第1導電型エピタキシャル層100により第2導電型ドリフト領域110から分離される第1導電型ウェル領域140と;第1導電型ウェル領域140上に配置された第2導電型ソース高ドープ領域150及び第1導電型ゲート高ドープ領域160、並びに第2導電型ソース高ドープ領域150と第1導電型ゲート高ドープ領域160との間に設けられ、上記2つの領域150、160を分離するゲート・ソース側フィールド酸化物領域170と;第2導電型ソース高ドープ領域150と第2導電型ドリフト領域110との間に配置された第2導電型チャネル層180と;第2導電型チャネル層180上に配置され、ドレイン側フィールド酸化物領域130の表面の一部分に延びるフィールド電極プレート190、並びにフィールド電極プレート190と第2導電型チャネル層180との間及びフィールド電極プレート190と第2導電型ドリフト領域110との間に設けられた誘電体層191と;第2導電型ドレイン高ドープ領域120から電気的に導出されたドレイン電極Dと;フィールド電極プレート190と第2導電型ソース高ドープ領域150との接続から電気的に導出されたソース電極Sと;第1導電型ゲート高ドープ領域160から電気的に導出されたゲート電極Gとを含む。
図1を参照すると、高電圧JFETが、第1導電型エピタキシャル層100を備えた半導体基板と;第1導電型エピタキシャル層100上に配置された第2導電型ドリフト領域110と;第2導電型ドリフト領域110内に配置された第2導電型ドレイン高ドープ領域120と;第2導電型ドリフト領域110上及び第2導電型ドレイン高ドープ領域120の1つの側に配置されたドレイン側フィールド酸化物領域130と;第2導電型ドリフト領域110の1つの側に配置され、第1導電型エピタキシャル層100により第2導電型ドリフト領域110から分離される第1導電型ウェル領域140と;第1導電型ウェル領域140上に配置された第2導電型ソース高ドープ領域150及び第1導電型ゲート高ドープ領域160、並びに第2導電型ソース高ドープ領域150と第1導電型ゲート高ドープ領域160との間に設けられ、上記2つの領域150、160を分離するゲート・ソース側フィールド酸化物領域170と;第2導電型ソース高ドープ領域150と第2導電型ドリフト領域110との間に配置された第2導電型チャネル層180と;第2導電型チャネル層180上に配置され、ドレイン側フィールド酸化物領域130の表面の一部分に延びるフィールド電極プレート190、並びにフィールド電極プレート190と第2導電型チャネル層180との間及びフィールド電極プレート190と第2導電型ドリフト領域110との間に設けられた誘電体層191と;第2導電型ドレイン高ドープ領域120から電気的に導出されたドレイン電極Dと;フィールド電極プレート190と第2導電型ソース高ドープ領域150との接続から電気的に導出されたソース電極Sと;第1導電型ゲート高ドープ領域160から電気的に導出されたゲート電極Gとを含む。
第1導電型がP型として選択された場合、第2導電型はN型として選択され、デバイスはNチャネルJFETとなる。第1導電型がN型として選択され、第2導電型がP型として選択された場合、デバイスはPチャネルJFETとなる。ドレイン電極D、ソース電極S、ゲート電極Gは、金属配線から導出することができ、これは当業者には周知であり、本明細書には詳細に説明しない。
ゲート電極Gは、第1導電型ゲート高ドープ領域160を介して第1導電型ウェル領域140に接続され、第1導電型ウェル領域140と第2導電型チャネル層180との間の欠乏領域が、ゲート電極電圧に影響を受けることがあり、それによりJFETの電流及びオンオフが制御される。好ましくは、第2導電型チャネル層180は、イオン注入により形成された第2導電型注入層であり、注入条件を制御することにより、電界効果トランジスタのピンチ・オフ電圧を調整することができる。
JFETのドレイン端子は、LDMOSの耐高電圧構造体を参考とし、第2導電型ドリフト領域110、ドレイン側フィールド酸化物領域130を備え、フィールド電極プレート190はドレイン側フィールド酸化物領域130の表面の一部分まで延び、チャネルはエピタキシャル層の表面上に配置され、RESURE原理を用いてJFETの降伏電圧を大幅に高める。フィールド電極プレート190は、多結晶層又は金属層とすることができる。実施形態において、フィールド電極プレート190は多結晶層であることが好ましい。フィールド電極プレート190は、ソース電極Sに接続され、同じ電位を保持する。こうした金属配線のために、第1導電型ウェル領域140と第2導電型チャネル層180との間の欠乏領域によってのみ、ピンチ・オフ電圧を制御することができる。フィールド電極プレート190の電位が浮遊接続された場合、誘導電位により、ピンチ・オフ電圧の変動が生じることがある。フィールド電極プレート190が、ゲート電極G、すなわち第1導電型ウェル領域140に接続された場合、これにより生じた逆バイアスは、図1の部分A上の第2導電型ドリフト領域110の電荷を容易に排出し、ピンチ・オフ電圧が第2導電型チャネル層180の技術条件によって制御できなくなり、トランジスタが早期にカットオフ領域に入ることがある。
さらに、デバイスを基板から分離し、異なる設計の要件を満たすために、高電圧電界効果トランジスタは、その両側の第2導電型ウェル領域101と、第1導電型エピタキシャル層100の下の第2導電型ディープウェル領域102とを備えており、これにより、高電圧電界効果トランジスタを分離するための分離構造体が形成される。
本実施形態の好ましいソリューションとして、高圧を、高圧JFETのドレイン電極Dに印加し、低濃度及び大きいサイズを有するウェル領域のような耐高圧構造体、すなわち従来のウェル分離構造体を、第1導電型ウェル領域140の反対側の第2導電型ドリフト領域110の側に設け、これにより、高電圧の印加時にJFETがもたらす周囲デバイスへの影響を回避することができる。
実施形態2
図2を参照すると、別の1つの高圧JFETが、第1導電型エピタキシャル層200を備えた半導体基板と;第1導電型エピタキシャル層200上に配置された第2導電型ドリフト領域210と;第2導電型ドリフト領域210内に配置された第2導電型ドレイン高ドープ領域220と;第2導電型ドレイン高ドープ領域220の両側に配置され、両方とも第2導電型ドリフト領域210上に配置された、第1のドレイン側フィールド酸化物領域230及び第2のドレイン側フィールド酸化物領域2300と;第2導電型ドリフト領域210の両側に配置され、両方とも第1導電型エピタキシャル層200により第2導電型ドリフト領域210から分離される、第1の第1導電型ウェル領域240及び第2の第1導電型ウェル領域2400と;第1の第1導電型ウェル領域240内に配置された第1の第2導電型ソース高ドープ領域260及び第1の第1導電型ゲート高ドープ領域250、並びに第1の第2導電型ソース高ドープ領域260と第1の第1導電型ゲート高ドープ領域250との間に配置され、上記2つの高ドープ領域260、250を分離する第1のゲート・ソース側フィールド酸化物領域270と;第2の第1導電型ウェル領域2400内に配置された第2の第2導電型ソース高ドープ領域2600及び第2の第1導電型ゲート高ドープ領域2500、並びに第2の第2導電型ソース高ドープ領域2600と第2の第1導電型ゲート高ドープ領域2500との間に配置され、上記2つの高ドープ領域2600、2500を分離する第2のゲート・ソース側フィールド酸化物領域2700と;第1の第2導電型ソース高ドープ領域250と第2導電型ドリフト領域210との間に配置された第1の第2導電型チャネル層280と;第2の第2導電型ソース高ドープ領域2500と第2導電型ドリフト領域210との間に配置された第2の第2導電型チャネル層2800と;それぞれ、第1の第2導電型チャネル層280及び第2の第2導電型チャネル層2800上に配置され、かつ、第1のドレイン側フィールド酸化物領域230及び第2のドレイン側フィールド酸化物領域2300の表面の一部分まで延びる第1のフィールド電極プレート290及び第2の多結晶領域フィールド電極プレート2900と、第1のフィールド電極プレート290と第1の第2導電型チャネル層280との間及び同じく第1のフィールド電極プレート290と第2導電型ドリフト領域210との間に設けられた第1の誘電体層291と、第2のフィールド電極プレート2900と第2の第2導電型チャネル層2800との間及び同じく第2のフィールド電極プレート2900と第2導電型ドリフト領域210との間に設けられた第2の誘電体層2910と;第2導電型ドレイン高ドープ領域220から電気的に導出されるドレイン電極Dと;ドレイン電極Dの両側の、第1のフィールド電極プレート290と第2のフィールド電極プレート2900、並びに第1の第2導電型ソース高ドープ領域250と第2の第2導電型ソース高ドープ領域2500との接続から電気的に導出されるソース電極Sと;ドレイン電極Dの両側の、第1の第2導電型ソース高ドープ領域260と第2の第2導電型ソース高ドープ領域2600との接続から電気的に導出されるゲート電極Gとを含む。
図2を参照すると、別の1つの高圧JFETが、第1導電型エピタキシャル層200を備えた半導体基板と;第1導電型エピタキシャル層200上に配置された第2導電型ドリフト領域210と;第2導電型ドリフト領域210内に配置された第2導電型ドレイン高ドープ領域220と;第2導電型ドレイン高ドープ領域220の両側に配置され、両方とも第2導電型ドリフト領域210上に配置された、第1のドレイン側フィールド酸化物領域230及び第2のドレイン側フィールド酸化物領域2300と;第2導電型ドリフト領域210の両側に配置され、両方とも第1導電型エピタキシャル層200により第2導電型ドリフト領域210から分離される、第1の第1導電型ウェル領域240及び第2の第1導電型ウェル領域2400と;第1の第1導電型ウェル領域240内に配置された第1の第2導電型ソース高ドープ領域260及び第1の第1導電型ゲート高ドープ領域250、並びに第1の第2導電型ソース高ドープ領域260と第1の第1導電型ゲート高ドープ領域250との間に配置され、上記2つの高ドープ領域260、250を分離する第1のゲート・ソース側フィールド酸化物領域270と;第2の第1導電型ウェル領域2400内に配置された第2の第2導電型ソース高ドープ領域2600及び第2の第1導電型ゲート高ドープ領域2500、並びに第2の第2導電型ソース高ドープ領域2600と第2の第1導電型ゲート高ドープ領域2500との間に配置され、上記2つの高ドープ領域2600、2500を分離する第2のゲート・ソース側フィールド酸化物領域2700と;第1の第2導電型ソース高ドープ領域250と第2導電型ドリフト領域210との間に配置された第1の第2導電型チャネル層280と;第2の第2導電型ソース高ドープ領域2500と第2導電型ドリフト領域210との間に配置された第2の第2導電型チャネル層2800と;それぞれ、第1の第2導電型チャネル層280及び第2の第2導電型チャネル層2800上に配置され、かつ、第1のドレイン側フィールド酸化物領域230及び第2のドレイン側フィールド酸化物領域2300の表面の一部分まで延びる第1のフィールド電極プレート290及び第2の多結晶領域フィールド電極プレート2900と、第1のフィールド電極プレート290と第1の第2導電型チャネル層280との間及び同じく第1のフィールド電極プレート290と第2導電型ドリフト領域210との間に設けられた第1の誘電体層291と、第2のフィールド電極プレート2900と第2の第2導電型チャネル層2800との間及び同じく第2のフィールド電極プレート2900と第2導電型ドリフト領域210との間に設けられた第2の誘電体層2910と;第2導電型ドレイン高ドープ領域220から電気的に導出されるドレイン電極Dと;ドレイン電極Dの両側の、第1のフィールド電極プレート290と第2のフィールド電極プレート2900、並びに第1の第2導電型ソース高ドープ領域250と第2の第2導電型ソース高ドープ領域2500との接続から電気的に導出されるソース電極Sと;ドレイン電極Dの両側の、第1の第2導電型ソース高ドープ領域260と第2の第2導電型ソース高ドープ領域2600との接続から電気的に導出されるゲート電極Gとを含む。
第1導電型がP型として選択された場合、第2導電型はN型として選択され、従って、デバイスはNチャネルJFETとなり、第1導電型がN型として選択された場合、第2導電型はP型として選択され、従って、デバイスはPチャネルJFETとなる。ドレイン電極D、ソース電極S、ゲート電極Gは、金属配線から導出することができ、これは当業者には周知であり、本明細書には具体的詳細を説明しない。
好ましくは、第1の第2導電型チャネル層280及び第2の第2導電型チャネル層2800の両方とも、イオン注入により形成された第2導電型注入層である。
好ましくは、フィールド電極プレート190は、多結晶層又は金属層とすることができる。本実施形態においては、多結晶層である。
好ましくは、高電圧電界効果トランジスタは、その両側の2つの第2導電型ウェル領域201と、これにより高電圧電界効果トランジスタを分離する、第1導電型エピタキシャル層200の下の第2導電型ディープウェル領域202とを備えることができる。
こうした構造体と実施形態1により与えられるJFETとの間の差は、ドレイン電極Dの両側に活性構造体(ソース電極及びゲート電極)が備わっており、こうした設計は、高電圧の印加時にJFETがもたらす周囲デバイスへの影響を回避でき、耐高電圧構造体を付加的に追加する必要もなく、チップ表面積を節約できることである。こうした二重ソース端子及びゲート端子の設計は、デバイスの性能も向上させる。
上記のJFETデバイスを製造するために、フォトエッチング工程を追加すること、及び第2導電型注入層を注入してチャネル領域を形成することに加えて、他の工程及びその製造条件も、従来のCMOS/LDMOS集積回路製造技術に適合する。
本ソリューションの実現可能性を検証するために、これにより製造されたデバイスの試験が行われた。
図3及び図4を参照すると、図3は、Id−Vgsのドレイン電極電流−ゲートソース電圧の特性グラフであり、図4は、Id−Vdsのドレイン電極電流−ドレインソース電極電圧の特性グラフであり、そのピンチ・オフ電圧は、約−6ボルトであり、その降伏電圧は全て約50ボルトより上である。
本発明により与えられる高電圧JFETは、耐高電圧性という要件を満たすだけでなく、良好なJFET IV特性ももたらし、CMOS/LDMOS集積回路製造技術に適し、従って、統合が容易である。
上述の開示された実施形態は、当業者が本発明を実装又は使用するのを可能にすることができる。当業者であれば、他の実施形態の実施において、本発明の趣旨又は範囲の一般的な原理から逸脱することなく、本明細書に定められたような、これらの実施形態の種々の修正をなし得ることが、当業者には明らかであろう。従って、本発明は、本明細書で示される実施形態に限定されるものではなく、最も広い範囲の原理及び新規な特徴と一致するように開示した本明細書に従う。
100、200:第1導電型エピタキシャル層
101:第2導電型ウェル領域
102:第2導電型ディープウェル領域
110、210:第2導電型ドリフト領域
120、220:第2導電型ドレイン高ドープ領域
130、230、2300:ドレイン側フィールド酸化物領域
140、240、2400:第1導電型ウェル領域
150:第2導電型ソース高ドープ領域
160:第1導電型ゲート高ドープ領域
170:ゲートソース高ドープ領域
180、280、2800:第2導電型チャネル層
190、290、2900:フィールド電極プレート
191、291、2910:誘電体層
250、2500:第1導電型ゲート高ドープ領域
260、2600:第2導電型ソース高ドープ領域
270、2700:ゲート・ソース側フィールド酸化物領域
D:ドレイン電極
S:ソース電極
G:ゲート電極
101:第2導電型ウェル領域
102:第2導電型ディープウェル領域
110、210:第2導電型ドリフト領域
120、220:第2導電型ドレイン高ドープ領域
130、230、2300:ドレイン側フィールド酸化物領域
140、240、2400:第1導電型ウェル領域
150:第2導電型ソース高ドープ領域
160:第1導電型ゲート高ドープ領域
170:ゲートソース高ドープ領域
180、280、2800:第2導電型チャネル層
190、290、2900:フィールド電極プレート
191、291、2910:誘電体層
250、2500:第1導電型ゲート高ドープ領域
260、2600:第2導電型ソース高ドープ領域
270、2700:ゲート・ソース側フィールド酸化物領域
D:ドレイン電極
S:ソース電極
G:ゲート電極
Claims (13)
- 第1導電型エピタキシャル層を備えた半導体基板と、
前記第1導電型エピタキシャル層上に配置された第2導電型ドリフト領域と、
前記第2導電型ドリフト領域内に配置された第2導電型ドレイン高ドープ領域と、
前記第2導電型ドリフト領域上及び前記第2導電型ドレイン高ドープ領域の1つの側に配置されたドレイン側フィールド酸化物領域と、
前記第2導電型ドリフト領域の1つの側に配置され、前記第1導電型エピタキシャル層により前記第2導電型ドリフト領域から分離される、第1導電型ウェル領域と、
前記第1導電型ウェル領域上に配置された第2導電型ソース高ドープ領域及び第1導電型ゲート高ドープ領域、並びに前記第2導電型ソース高ドープ領域と前記第1導電型ゲート高ドープ領域との間に設けられ、前記第1導電型ゲート高ドープ領域から前記第2導電型ソース高ドープ領域を分離するゲート・ソース側フィールド酸化物領域と、
前記第2導電型ソース高ドープ領域と前記第2導電型ドリフト領域との間に配置された第2導電型チャネル層と、
前記第2導電型チャネル層上に配置され、前記ドレイン側フィールド酸化物領域の表面の一部分まで延びるフィールド電極プレート、並びに前記フィールド電極プレートと前記第2導電型チャネル層との間及び同じく前記フィールド電極プレートと前記第2導電型ドリフト領域との間に設けられた誘電体層と、
を含み、
ドレイン電極が、前記第2導電型ドレイン高ドープ領域から電気的に導出され、ソース電極が、前記フィールド電極プレートと前記第2導電型ソース高ドープ領域との接続から電気的に導出され、ゲート電極が、前記第1導電型ゲート高ドープ領域から電気的に導出されることを特徴とする、高電圧接合型電界効果トランジスタ。 - 前記第2導電型チャネル層は、イオン注入により形成された第2導電型注入層であることを特徴とする、請求項1に記載の高電圧接合型電界効果トランジスタ。
- 前記フィールド電極プレートは多結晶層又は金属層であることを特徴とする、請求項1に記載の高電圧接合型電界効果トランジスタ。
- 前記高電圧接合型電界効果トランジスタは、その両側に第2導電型ウェル領域を備えており、第2導電型ディープウェル領域が、前記第1導電型エピタキシャル層の下に設けられて、前記高電圧電界効果トランジスタを分離することを特徴とする、請求項1に記載の高電圧接合型電界効果トランジスタ。
- 耐高電圧構造体が、前記第1導電型ウェル領域の反対側の前記第2導電型ドリフト領域の1つの側に設けられることを特徴とする、請求項1に記載の高電圧接合型電界効果トランジスタ。
- 前記第1導電型はP型であり、前記第2導電型はN型であることを特徴とする、請求項1に記載の高電圧接合型電界効果トランジスタ。
- 前記第1導電型はN型であり、前記第2導電型はP型であることを特徴とする、請求項1に記載の高電圧接合型電界効果トランジスタ。
- 第1導電型エピタキシャル層を備えた半導体基板と、
前記第1導電型エピタキシャル層上に配置された第2導電型ドリフト領域と、
前記第2導電型ドリフト領域内に配置された第2導電型ドレイン高ドープ領域と、
前記第2導電型ドレイン高ドープ領域の両側に配置され、両方とも前記第2導電型ドリフト領域上に配置された、2つのドレイン側フィールド酸化物領域と、
前記第2導電型ドリフト領域の両側に配置され、各々が前記第1導電型エピタキシャル層により前記第2導電型ドリフト領域から分離される、2つの第1導電型ウェル領域と、 前記第1導電型ウェル領域の各々の中の第2導電型ソース高ドープ領域及び第1導電型ゲート高ドープ領域、並びに前記第2導電型ソース高ドープ領域と前記第1導電型ゲート高ドープ領域との間に設けられて、前記第1導電型ゲート高ドープ領域から前記第2導電型ソース高ドープ領域を分離するゲート・ソース側フィールド酸化物領域と、
各々が1つの第2導電型ソース高ドープ領域と前記第2導電型ドリフト領域との間に配置された、2つの第2導電型チャネル層と、
それぞれ前記2つの第2導電型チャネル層上に配置され、各々が対応するドレイン側フィールド酸化物領域の表面の一部分まで延びる2つのフィールド電極プレート、並びに前記フィールド電極プレートと前記第2導電型チャネル層との間及び同じく前記フィールド電極プレートと前記第2導電型ドリフト領域との間に設けられた誘電体層と、
を含み、
ドレイン電極が、前記2つの第2導電型ドレイン高ドープ領域から電気的に導出され、ソース電極が、前記ドレイン電極の両側の前記2つのフィールド電極プレートと前記2つの第2導電型ソース高ドープ領域との接続から電気的に導出され、ゲート電極が、前記ドレイン電極の両側の、前記2つの第1導電型ゲート高ドープ領域の接続から電気的に導出されることを特徴とする、高電圧接合型電界効果トランジスタ。 - 前記第2導電型チャネル層は、イオン注入により形成された第2導電型注入層であることを特徴とする、請求項8に記載の高電圧接合型電界効果トランジスタ。
- 前記フィールド電極プレートは多結晶層又は金属層であることを特徴とする、請求項8に記載の高電圧接合型電界効果トランジスタ。
- 前記高電圧接合型電界効果トランジスタは、その両側に第2導電型ウェル領域を備えており、第2導電型ディープウェル領域が、前記第1導電型エピタキシャル層の下に設けられて、前記高電圧電界効果トランジスタを分離することを特徴とする、請求項8に記載の高電圧接合型電界効果トランジスタ。
- 前記第1導電型はP型であり、前記第2導電型はN型であることを特徴とする、請求項8に記載の高電圧接合型電界効果トランジスタ。
- 前記第1導電型はN型であり、前記第2導電型はP型であることを特徴とする、請求項8に記載の高電圧接合型電界効果トランジスタ。
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