WO2013185604A1 - 一种高压结型场效应晶体管 - Google Patents

一种高压结型场效应晶体管 Download PDF

Info

Publication number
WO2013185604A1
WO2013185604A1 PCT/CN2013/077119 CN2013077119W WO2013185604A1 WO 2013185604 A1 WO2013185604 A1 WO 2013185604A1 CN 2013077119 W CN2013077119 W CN 2013077119W WO 2013185604 A1 WO2013185604 A1 WO 2013185604A1
Authority
WO
WIPO (PCT)
Prior art keywords
conductivity type
heavily doped
region
high voltage
effect transistor
Prior art date
Application number
PCT/CN2013/077119
Other languages
English (en)
French (fr)
Inventor
韩广涛
Original Assignee
无锡华润上华半导体有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 无锡华润上华半导体有限公司 filed Critical 无锡华润上华半导体有限公司
Priority to US14/407,599 priority Critical patent/US9543451B2/en
Priority to EP13804198.3A priority patent/EP2860762B1/en
Priority to JP2015516426A priority patent/JP6109931B2/ja
Publication of WO2013185604A1 publication Critical patent/WO2013185604A1/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1058—Channel region of field-effect devices of field-effect transistors with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices

Definitions

  • the second conductivity type channel layer is a second conductivity type injection layer formed by ion implantation.
  • Field plates respectively located above the second conductivity type channel layer, the field plate extending to a portion of the surface of the drain field oxide region, the field plate and the second conductivity type channel layer and a dielectric layer is disposed between the drift regions of the second conductivity type;
  • a channel layer 180 located in the second conductivity type channel layer a field plate 190 above 180, the field plate 190 extends to a portion of the surface of the drain field oxide region 130, the field plate 190 and the second conductive type channel layer 180 and the second conductive
  • a dielectric layer 191 is disposed between the type drift regions 110; the drain D is electrically extracted by the second conductivity type drain heavily doped region 120; the source S is heavily doped by the field plate 190 and the second conductivity type source
  • the impurity region 150 is electrically connected and then led out; the gate G is electrically led out by the first conductivity type gate heavily doped region 160.
  • the field plate 190 may be a poly (poly) layer or a metal layer, and this embodiment is a polycrystalline layer.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

一种高压结型场效应晶体管，包括：第一导电类型外延层（100）上的第二导电类型漂移区（110）；第二导电类型漂移区（110）中的第二导电类型漏极重掺杂区（120）；第二导电类型漏极重掺杂区（120）—侧、第二导电类型漂移区（110）上的漏端场氧区（130）；第二导电类型漂移区（110）—侧的第一导电类型阱区（140）；第一导电类型阱区（140）上的第二导电类型源极重掺杂区（150）和第一导电类型栅极重掺杂区（160）及栅源端场氧区（170）；第二导电类型源极重掺杂区（150）与第二导电类型漂移区（110）之间的第二导电类型沟道层（180）；第二导电类型沟道层（180）之上的介电层（191）和场极板（190）；其漏极（D）由第二导电类型漏极重掺杂区（120）引出，源极（S）由场极板（190）与第二导电类型源极重掺杂区（150）连接后引出，栅极（G）由第一导电类型栅极重掺杂区（160）引出。该晶体管具有高的崩溃电压，其易于集成。

Description

一种高压结型场效应晶体管 技术领域 本发明涉及一种场效应晶体管的器件结构，尤其涉及一种应用于高压下的结 型场效应晶体管（JFET, Junction Field Effect Transistor ) , 属于半导体器件制造 领域。
背景技术
场效应晶体管（ Field Effect Transistor )广泛应用于各类模拟电路的设计， 例 如： 放大器电路、 偏压或降压电路、 启动电路、 可变电阻 ··· ···等等。 随着高压器 件需求的日益增加，如何提高各种场效应晶体管的崩溃电压， 已成为高压场效应 晶体管器件设计的目标。
对于金属氧化物半导体场效应管 （ MOSFET , Metal-Oxide-Semiconductor Field Effect Transistor ) ,一种利用平面扩散技术的 DMOS ( Double-diffused MOS ) 结构， 具有高电流驱动能力、 低导通电阻和高击穿电压等特点， 在功率器件中有 广泛应用。 其中， 横向双扩散金属氧化物半导体场效应管（LDMOSFET, Lateral Double-diffused MOSFET ) 由于更容易与 CMOS工艺兼容而被广泛采用。 通常 LDMOS的器件结构在有源区和漏区之间设有漂移区， 并且漂移区的杂质浓度比 较低， 当 LDMOS接高压时， 漂移区由于是高阻， 能够承受较高的电压。 另夕卜， LDMOS的多晶层或金属层扩展到漂移区的场氧区上面， 充当场极板， 可以弱化 漂移区的表面电场， 有利于提高提高崩溃电压。
对于结型场效应晶体管 （ JFET , Junction Field Effect Transistor ) , 与 LDMOSFET不同， 其漏极电压加在漏极与栅极的 PN结上， 且击穿点一般在体 内， 不是在表面， 所以场极板等方式都不能提高其崩溃电压， 故传统的结型场效 应晶体管 JFET受限于 PN结， 其崩溃电压约为 20~30V左右， 限制了其在高压 领 i或的应用。
然而， 对于日渐兴起的高压半导体集成电路工艺而言， 不仅需要高压 MOS 晶体管， 同时也需要提供具有更高崩溃电压、且能与 CMOS/LDMOS集成电路制 造工艺兼容的高压 JFET, 以满足更多电源管理等芯片的需求。 发明内容 本发明要解决的技术问题在于提供一种高压结型场效应晶体管，该晶体管具 有高的崩溃电压， 且能与 CMOS/LDMOS集成电路制造工艺兼容。
为了解决上述技术问题， 本发明采用如下技术方案：
一种高压结型场效应晶体管， 包括：
具有第一导电类型外延层的半导体村底；
位于所述第一导电类型外延层上的第二导电类型漂移区；
位于所述第二导电类型漂移区中的第二导电类型漏极重掺杂区；
位于所述第二导电类型漏极重掺杂区一侧、第二导电类型漂移区上的漏端场 氧区；
位于所述第二导电类型漂移区一侧的第一导电类型阱区，所述第一导电类型 阱区与所述第二导电类型漂移区之间由第一导电类型外延层隔开；
位于所述第一导电类型阱区上的第二导电类型源极重掺杂区和第一导电类 型栅极重掺杂区，所述第二导电类型源极重掺杂区和第一导电类型栅极重掺杂区 之间设有栅源端场氧区将其隔开；
位于所述第二导电类型源极重掺杂区与第二导电类型漂移区之间的第二导 电类型沟道层；
位于所述第二导电类型沟道层之上的场极板，所述场极板延伸至所述漏端场 氧区的部分表面，所述场极板与所述第二导电类型沟道层和第二导电类型漂移区 之间设有介电层；
其中， 漏极由第二导电类型漏极重掺杂区电引出； 源极由所述场极板与第二 导电类型源极重掺杂区电连接后引出； 栅极由第一导电类型栅极重掺杂区电引 出。
作为本发明的优选方案，所述第二导电类型沟道层为离子注入形成的第二导 电类型注入层。
作为本发明的优选方案， 所述场极板为多晶层或金属层。 作为本发明的优选方案，在所述高压场效应晶体管两侧设有第二导电类型阱 区，在所述第一导电类型外延层之下设有第二导电类型深阱区， 以将所述高压场 效应晶体管隔离。
作为本发明的优选方案，在所述第二导电类型漂移区相对第一导电类型阱区 的另一侧设有抗高压结构。
作为本发明的优选方案， 所述第一导电类型为 P型， 第二导电类型为 N型。 作为本发明的优选方案， 所述第一导电类型为 N型， 第二导电类型为 P型。 另一种高压结型场效应晶体管， 包括：
具有第一导电类型外延层的半导体村底；
位于所述第一导电类型外延层上的第二导电类型漂移区；
位于所述第二导电类型漂移区中的第二导电类型漏极重掺杂区；
分别位于所述第二导电类型漏极重掺杂区两侧、第二导电类型漂移区上的漏 端场氧区；
分别位于所述第二导电类型漂移区两侧的第一导电类型阱区，所述第一导电 类型阱区与所述第二导电类型漂移区之间由第一导电类型外延层隔开；
位于所述第一导电类型阱区上的第二导电类型源极重掺杂区和第一导电类 型栅极重掺杂区，所述第二导电类型源极重掺杂区和第一导电类型栅极重掺杂区 之间设有栅源端场氧区将其隔开；
分别位于所述第二导电类型源极重掺杂区与第二导电类型漂移区之间的第 二导电类型沟道层；
分别位于所述第二导电类型沟道层之上的场极板，所述场极板延伸至漏端场 氧区的部分表面，所述场极板与所述第二导电类型沟道层和第二导电类型漂移区 之间设有介电层；
其中， 漏极由第二导电类型漏极重掺杂区电引出； 源极由漏极两侧的场极板 与第二导电类型源极重掺杂区电连接后引出；栅极由漏极两侧的第一导电类型栅 极重掺杂区电连接后引出。 作为本发明的优选方案，所述第二导电类型沟道层为离子注入形成的第二导 电类型注入层。
作为本发明的优选方案， 所述场极板为多晶层或金属层。
作为本发明的优选方案，在所述高压场效应晶体管两侧设有第二导电类型阱 区，在所述第一导电类型外延层之下设有第二导电类型深阱区， 以将所述高压场 效应晶体管隔离。
作为本发明的优选方案， 所述第一导电类型为 P型， 第二导电类型为 N型。 作为本发明的优选方案， 所述第一导电类型为 N型， 第二导电类型为 P型。 本发明的有益效果在于：
本发明提供的高压结型场效应晶体管借鉴了 LDMOS的耐高压结构，将沟道 设置于外延层表面， 并利用 RESURF (降低表面电场）原理在沟道和漏端场氧区 上设置场极板， 极大地提高了 JFET的崩溃电压； 其截止电压可由沟道注入层的 注入条件进行调节；且其制造工艺可与典型 CMOS/LDMOS集成电路制造工艺兼 容， 满足了高压半导体集成电路工艺的需求。
附图说明 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例 或现有技术描述中所需要使用的附图作筒单地介绍，显而易见地， 下面描述中的 附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造 性劳动的前提下， 还可以根据这些附图获得其他的附图。
图 1为本发明一实施例中高压 JFET器件结构示意图。
图 2为本发明另一实施例中高压 JFET器件结构示意图。
图 3为本发明另一实施例中高压 JFET器件的 Id-Vgs特性曲线。
图 4为本发明另一实施例中高压 JFET器件的 Id-Vds特性曲线。
具体实施方式 下面将结合本发明实施例中的附图， 对本发明实施例中的技术方案进行清 楚、 完整地描述， 显然， 所描述的实施例仅是本发明一部分实施例， 而不是全部 的实施例。基于本发明中的实施例， 本领域普通技术人员在没有做出创造性劳动 前提下所获得的所有其他实施例， 都属于本发明保护的范围。
正如背景技术部分所述， 传统的结型场效应晶体管 JFET受限于 PN结， 其 崩溃电压约为 20~30V左右， 为了满足高压半导体集成电路工艺的需要， 本发明 提供了一种高压 JFET, 使其可以应用于更高的输入电压， 并与 CMOS/LDMOS 集成电路制造工艺兼容。 下面结合附图对该器件结构进行详细的描述。
实施例一
请参阅图 1 , 一种高压结型场效应晶体管， 包括：
具有第一导电类型外延层 100的半导体村底；位于所述第一导电类型外延层 100上的第二导电类型漂移区 110; 位于所述第二导电类型漂移区 110中的第二 导电类型漏极重掺杂区 120; 位于所述第二导电类型漏极重掺杂区 120—侧、 第 二导电类型漂移区 110上的漏端场氧区 130; 位于所述第二导电类型漂移区 110 一侧的第一导电类型阱区 140, 所述第一导电类型阱区 140与所述第二导电类型 漂移区 110之间由第一导电类型外延层 100隔开； 位于所述第一导电类型阱区 140上的第二导电类型源极重掺杂区 150和第一导电类型栅极重掺杂区 160, 所 述第二导电类型源极重掺杂区 150和第一导电类型栅极重掺杂区 160之间设有栅 源端场氧区 170将其隔开；位于所述第二导电类型源极重掺杂区 150与第二导电 类型漂移区 110之间的第二导电类型沟道层 180; 位于所述第二导电类型沟道层 180之上的场极板 190,所述场极板 190延伸至所述漏端场氧区 130的部分表面， 所述场极板 190与所述第二导电类型沟道层 180和第二导电类型漂移区 110之间 设有介电层 191; 漏极 D由第二导电类型漏极重掺杂区 120电引出； 源极 S由所 述场极板 190与第二导电类型源极重掺杂区 150电连接后引出； 栅极 G由第一 导电类型栅极重掺杂区 160电引出。
当所述第一导电类型选为 P型， 第二导电类型选为 N型时， 则该器件为 N 沟道 JFET; 当所述第一导电类型选为 N型， 第二导电类型选为 P型时， 则该器 件为 P沟道 JFET。 漏极 D、 源极 S、 栅极 G的引出可以通过金属布线实现， 此 为本领域技术人员习知， 故不再赘述。 其中， 栅极 G通过第一导电类型栅极重掺杂区 160连接第一导电类型阱区 140, 因此第一导电类型阱区 140与第二导电类型沟道层 180之间的空乏区受到 栅极电压的影响， 从而控制该结型场效应晶体管的电流及开关。 优选地， 第二导 电类型沟道层 180为离子注入形成的第二导电类型注入层，通过控制注入条件可 以调节场效应晶体管的截止电压 （Pinch-off Voltage ) 。
该 JFET的漏端借鉴了 LDMOS的耐高压结构， 设置了第二导电类型漂移区 110 、 漏端场氧区 130以及延伸至所述漏端场氧区 130部分表面的场极板 190, 并将沟道设置于外延层表面，利用 RESURF原理极大地提高了 JFET的崩溃电压。 其中， 场极板 190可以是多晶 （poly )层或金属层， 本实施例优选为多晶层。 场 极板 190与源极 S连接， 以保持相同的电位。 这样的金属布线方式， 可使截止电 压完全仅由第一导电类型阱区 140及第二导电类型沟道层 180之间的空乏区控 制， 若是场极板 190电位为浮接（floating )则可能因感应电位而造成截止电压的 波动， 若是场极板 190与栅极 G也就是第一导电类型阱区 140相连接， 则产生 的反向偏压将容易耗尽图 1 中 A处区域的第二导电类型漂移区 110的电荷， 造 成截止电压不受第二导电类型沟道层 180的工艺条件控制，或是晶体管提前进入 截止区的情形。
此外， 为了将器件与村底隔离， 以满足不同电路设计的需求， 在所述高压场 效应晶体管两侧可以设置第二导电类型阱区 101 , 并在所述第一导电类型外延层 100之下设置第二导电类型深阱区 102, 形成隔离结构， 从而将所述高压场效应 晶体管隔离。 由于高压 JFET的漏极 D加载高压， 作为本实施例的优选方案， 在所述第二 导电类型漂移区 110相对第一导电类型阱区 140的另一侧可以设置抗高压结构， 例如低浓度、 大尺寸的阱区， 即传统的阱隔离结构 （图中未示出） ， 以避免该 JFET加载高压时对周围器件的影响。
实施例二
请参阅图 2, 另一种高压结型场效应晶体管， 包括：
具有第一导电类型外延层 200的半导体村底；位于所述第一导电类型外延层 200上的第二导电类型漂移区 210; 位于所述第二导电类型漂移区 210中的第二 导电类型漏极重掺杂区 220;分别位于所述第二导电类型漏极重掺杂区 220两侧、 第二导电类型漂移区 210上的第一漏端场氧区 230和第二漏端场氧区 2300; 分 别位于所述第二导电类型漂移区 210两侧的第一第一导电类型阱区 240和第二第 一导电类型阱区 2400, 所述第一第一导电类型阱区 240和第二第一导电类型阱 区 2400与所述第二导电类型漂移区 210之间由第一导电类型外延层 200隔开； 位于所述第一第一导电类型阱区 240 内的第一第二导电类型源极重掺杂区 260 和第一第一导电类型栅极重掺杂区 250, 所述第一第二导电类型源极重掺杂区 260和第一第一导电类型栅极重掺杂区 250之间设有第一栅源端场氧区 270将其 隔开； 位于所述第二第一导电类型阱区 2400内的第二第二导电类型源极重掺杂 区 2600和第二第一导电类型栅极重掺杂区 2500, 所述第二第二导电类型源极重 掺杂区 2600和第二第一导电类型栅极重掺杂区 2500之间设有第二栅源端场氧区 2700将其隔开； 位于所述第一第二导电类型源极重掺杂区 250与第二导电类型 漂移区 210之间的第一第二导电类型沟道层 280; 位于所述第二第二导电类型源 极重掺杂区 2500 与第二导电类型漂移区 210之间的第二第二导电类型沟道层 2800; 分别位于所述第一第二导电类型沟道层 280 和第二第二导电类型沟道层 2800之上的第一场极板 290和第二多晶区场极板 2900 , 第一场极板 290和第二 场极板 2900分别延伸至第一漏端场氧区 230和第二漏端场氧区 2300的部分表 面，所述第一场极板 290与第一第二导电类型沟道层 280和第二导电类型漂移区 210之间设有第一介电层 291 ;所述第二场极板 2900与第二第二导电类型沟道层 2800和第二导电类型漂移区 210之间设有第二介电层 2910; 漏极 D由第二导电 类型漏极重掺杂区 220电引出； 源极 S由漏极 D两侧的第一场极板 290和第二 场极板 2900与第一第二导电类型源极重掺杂区 250和第二第二导电类型源极重 掺杂区 2500电连接后引出；栅极 G由漏极 D两侧的第一第一导电类型栅极重掺 杂区 260和第二第一导电类型栅极重掺杂区 2600电连接后引出。
当所述第一导电类型选为 P型， 第二导电类型选为 N型时， 则该器件为 N 沟道 JFET; 当所述第一导电类型选为 N型， 第二导电类型选为 P型时， 则该器 件为 P沟道 JFET。 漏极 D、 源极 S、 栅极 G的引出可以通过金属布线实现， 此 为本领域技术人员习知， 故不再赘述。
优选地，所述第一第二导电类型沟道层 280和第二第二导电类型沟道层 2800 均为离子注入形成的第二导电类型注入层。
优选地， 所述场极板 190可以是多晶 （poly )层或金属层， 本实施例为多晶 层。
优选地， 在所述高压场效应晶体管两侧设有第二导电类型阱区 201 , 在所述 第一导电类型外延层 200之下设有第二导电类型深阱区 201 , 以将所述高压场效 应晶体管隔离。
该结构与实施例一提供的 JFET结构不同之处在于：在漏极 D两侧设置了对 称的有源结构 （源极和栅极）， 这样设计可避免当漏极加载高压时对周围其他器 件的影响， 不需要增加额外的抗高压结构， 节约了芯片面积， 双源端和栅端结构 的设计同时也提升了器件性能。
制作上述高压 JFET器件结构， 除了需增加一次光刻并注入第二导电类型注 入层以形成沟道区之外， 其余的工艺流程， 制成条件皆可与典型的 CMOS/LDMOS集成电路制造工艺兼容。
为了验证本方案的可行性， 对制作的器件结构进行了测试：
请参考图 3、图 4,图 3为 Id-Vgs的漏电流-栅源电压特性曲线，图 4为 Id-Vds 的漏电流-漏源电压特性曲线， 其截止电压约为 - 6V, 崩溃电压均高于 50V。
可见，本发明提供的高压 JFET晶体管在满足高耐压的同时具有良好的 JFET 的 IV特性， 且 CMOS/LDMOS集成电路制造工艺兼容， 易于集成。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发 明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的， 本 文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施 例中实现。 因此， 本发明将不会被限制于本文所示的这些实施例， 而是要符合与 本文所公开的原理和新颖特点相一致的最宽的范围。

Claims

权利要求书
1. 一种高压结型场效应晶体管， 其特征在于， 包括：
具有第一导电类型外延层的半导体村底；
位于所述第一导电类型外延层上的第二导电类型漂移区；
位于所述第二导电类型漂移区中的第二导电类型漏极重掺杂区； 位于所述第二导电类型漏极重掺杂区一侧、 第二导电类型漂移区上 的漏端场氧区；
位于所述第二导电类型漂移区一侧的第一导电类型阱区， 所述第一 导电类型阱区与所述第二导电类型漂移区之间由第一导电类型外延层隔 开；
位于所述第一导电类型阱区上的第二导电类型源极重掺杂区和第一 导电类型栅极重掺杂区， 所述第二导电类型源极重掺杂区和第一导电类 型栅极重掺杂区之间设有栅源端场氧区将其隔开；
位于所述第二导电类型源极重掺杂区与第二导电类型漂移区之间的 第二导电类型沟道层；
位于所述第二导电类型沟道层之上的场极板， 所述场极板延伸至所 述漏端场氧区的部分表面， 所述场极板与所述第二导电类型沟道层和第 二导电类型漂移区之间设有介电层；
其中， 漏极由第二导电类型漏极重掺杂区电引出； 源极由所述场极 板与第二导电类型源极重掺杂区电连接后引出； 栅极由第一导电类型栅 极重掺杂区电引出。
2. 根据权利要求 1 所述的高压结型场效应晶体管， 其特征在于： 所述第二 导电类型沟道层为离子注入形成的第二导电类型注入层。
3. 根据权利要求 1 所述的高压结型场效应晶体管， 其特征在于： 所述场极 板为多晶层或金属层。
4. 根据权利要求 1 所述的高压结型场效应晶体管， 其特征在于： 在所述高 压场效应晶体管两侧设有第二导电类型阱区，在所述第一导电类型外延层 之下设有第二导电类型深阱区， 以将所述高压场效应晶体管隔离。
5. 根据权利要求 1 所述的高压结型场效应晶体管， 其特征在于： 在所述第 二导电类型漂移区相对第一导电类型阱区的另一侧设有抗高压结构。
6. 根据权利要求 1 所述的高压结型场效应晶体管， 其特征在于： 所述第一 导电类型为 P型， 第二导电类型为 N型。
7. 根据权利要求 1 所述的高压结型场效应晶体管， 其特征在于： 所述第一 导电类型为 N型， 第二导电类型为 P型。
8. 一种高压结型场效应晶体管， 其特征在于， 包括：
具有第一导电类型外延层的半导体村底；
位于所述第一导电类型外延层上的第二导电类型漂移区；
位于所述第二导电类型漂移区中的第二导电类型漏极重掺杂区； 分别位于所述第二导电类型漏极重掺杂区两侧、 第二导电类型漂移 区上的漏端场氧区；
分别位于所述第二导电类型漂移区两侧的第一导电类型阱区， 所述 第一导电类型阱区与所述第二导电类型漂移区之间由第一导电类型外延 层隔开；
位于所述第一导电类型阱区上的第二导电类型源极重掺杂区和第一 导电类型栅极重掺杂区， 所述第二导电类型源极重掺杂区和第一导电类 型栅极重掺杂区之间设有栅源端场氧区将其隔开；
分别位于所述第二导电类型源极重掺杂区与第二导电类型漂移区之 间的第二导电类型沟道层；
分别位于所述第二导电类型沟道层之上的场极板， 所述场极板延伸 至漏端场氧区的部分表面， 所述场极板与所述第二导电类型沟道层和第 二导电类型漂移区之间设有介电层；
其中， 漏极由第二导电类型漏极重掺杂区电引出； 源极由漏极两侧 的场极板与第二导电类型源极重掺杂区电连接后引出； 栅极由漏极两侧 的第一导电类型栅极重掺杂区电连接后引出。
9. 根据权利要求 8所述的高压结型场效应晶体管， 其特征在于： 所述第二 导电类型沟道层为离子注入形成的第二导电类型注入层。
10.根据权利要求 8所述的高压结型场效应晶体管， 其特征在于： 所述场极 板为多晶层或金属层。
11.根据权利要求 8所述的高压结型场效应晶体管， 其特征在于： 在所述高 压场效应晶体管两侧设有第二导电类型阱区，在所述第一导电类型外延层 之下设有第二导电类型深阱区， 以将所述高压场效应晶体管隔离。
12.根据权利要求 8所述的高压结型场效应晶体管， 其特征在于： 所述第一 导电类型为 P型， 第二导电类型为 N型。
13.根据权利要求 8所述的高压结型场效应晶体管， 其特征在于： 所述第一 导电类型为 N型， 第二导电类型为 P型。
PCT/CN2013/077119 2012-06-12 2013-06-10 一种高压结型场效应晶体管 WO2013185604A1 (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
US14/407,599 US9543451B2 (en) 2012-06-12 2013-06-10 High voltage junction field effect transistor
EP13804198.3A EP2860762B1 (en) 2012-06-12 2013-06-10 High voltage junction field effect transistor
JP2015516426A JP6109931B2 (ja) 2012-06-12 2013-06-10 高電圧接合型電界効果トランジスタ

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201210192221.4A CN103489912B (zh) 2012-06-12 2012-06-12 一种高压结型场效应晶体管
CN201210192221.4 2012-06-12

Publications (1)

Publication Number Publication Date
WO2013185604A1 true WO2013185604A1 (zh) 2013-12-19

Family

ID=49757533

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2013/077119 WO2013185604A1 (zh) 2012-06-12 2013-06-10 一种高压结型场效应晶体管

Country Status (5)

Country Link
US (1) US9543451B2 (zh)
EP (1) EP2860762B1 (zh)
JP (1) JP6109931B2 (zh)
CN (1) CN103489912B (zh)
WO (1) WO2013185604A1 (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9111992B2 (en) * 2011-09-13 2015-08-18 Globalfoundries Singapore Pte. Ltd. Semiconductor device including an n-well structure
US9299857B2 (en) * 2014-06-19 2016-03-29 Macronix International Co., Ltd. Semiconductor device
US10784372B2 (en) * 2015-04-03 2020-09-22 Magnachip Semiconductor, Ltd. Semiconductor device with high voltage field effect transistor and junction field effect transistor
KR101975630B1 (ko) * 2015-04-03 2019-08-29 매그나칩 반도체 유한회사 접합 트랜지스터와 고전압 트랜지스터 구조를 포함한 반도체 소자 및 그 제조 방법
US9543452B1 (en) * 2015-07-01 2017-01-10 Macronix International Co., Ltd. High voltage junction field effect transistor
US9583612B1 (en) * 2016-01-21 2017-02-28 Texas Instruments Incorporated Drift region implant self-aligned to field relief oxide with sidewall dielectric
CN108807379B (zh) * 2017-05-05 2021-08-27 立锜科技股份有限公司 具有可调整临界电压的高压耗尽型mos元件及其制造方法
US10361296B2 (en) * 2017-06-29 2019-07-23 Monolith Semiconductor Inc. Metal oxide semiconductor (MOS) controlled devices and methods of making the same
TWI650866B (zh) * 2017-08-30 2019-02-11 立錡科技股份有限公司 高壓元件及其製造方法
CN109473427B (zh) * 2017-09-08 2020-06-30 立锜科技股份有限公司 高压元件及其制造方法
CN110350018B (zh) * 2018-04-02 2023-05-26 世界先进积体电路股份有限公司 半导体结构及其制造方法
US11289613B2 (en) 2019-10-16 2022-03-29 Semiconductor Components Industries, Llc Electronic device including a junction field-effect transistor
CN111180509B (zh) * 2019-12-31 2022-08-23 杰华特微电子股份有限公司 一种结型场效应管及其静电放电结构
CN113066854B (zh) * 2021-03-18 2023-02-03 电子科技大学 一种高压jfet器件及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6037238A (en) * 1999-01-04 2000-03-14 Vanguard International Semiconductor Corporation Process to reduce defect formation occurring during shallow trench isolation formation
CN101901805A (zh) * 2009-05-29 2010-12-01 电力集成公司 具有内含式sense FET的功率集成电路器件
CN101969072A (zh) * 2010-08-27 2011-02-09 东南大学 降压用耗尽型n型横向双扩散金属氧化物半导体管

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4314267A (en) * 1978-06-13 1982-02-02 Ibm Corporation Dense high performance JFET compatible with NPN transistor formation and merged BIFET
US4407005A (en) * 1980-01-21 1983-09-27 Texas Instruments Incorporated N-Channel JFET device having a buried channel region, and method for making same
JPS5889872A (ja) * 1981-11-24 1983-05-28 Hitachi Ltd 接合形電界効果半導体装置
US5910664A (en) * 1996-11-05 1999-06-08 International Rectifier Corporation Emitter-switched transistor structures
JPH10209175A (ja) * 1997-01-22 1998-08-07 Nikon Corp 接合型電界効果トランジスタ及びその製造方法
US20050104132A1 (en) * 2001-01-23 2005-05-19 Tsutomu Imoto Semiconductor device and manufacturing method thereof
JP2004200391A (ja) * 2002-12-18 2004-07-15 Hitachi Ltd 半導体装置
US8344472B2 (en) * 2010-03-30 2013-01-01 Freescale Semiconductor, Inc. Semiconductor device and method
US8541862B2 (en) * 2011-11-30 2013-09-24 Freescale Semiconductor, Inc. Semiconductor device with self-biased isolation

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6037238A (en) * 1999-01-04 2000-03-14 Vanguard International Semiconductor Corporation Process to reduce defect formation occurring during shallow trench isolation formation
CN101901805A (zh) * 2009-05-29 2010-12-01 电力集成公司 具有内含式sense FET的功率集成电路器件
CN101969072A (zh) * 2010-08-27 2011-02-09 东南大学 降压用耗尽型n型横向双扩散金属氧化物半导体管

Also Published As

Publication number Publication date
EP2860762B1 (en) 2019-10-23
JP2015523723A (ja) 2015-08-13
JP6109931B2 (ja) 2017-04-05
EP2860762A1 (en) 2015-04-15
CN103489912A (zh) 2014-01-01
EP2860762A4 (en) 2016-02-17
CN103489912B (zh) 2016-02-24
US20150137192A1 (en) 2015-05-21
US9543451B2 (en) 2017-01-10

Similar Documents

Publication Publication Date Title
US10109625B2 (en) JFET and LDMOS transistor formed using deep diffusion regions
WO2013185604A1 (zh) 一种高压结型场效应晶体管
US10229993B2 (en) LDMOS transistors including resurf layers and stepped-gates, and associated systems and methods
US10269916B2 (en) LDMOS transistors and associated systems and methods
US10964694B2 (en) Multi-transistor device including first and second LDMOS transistors having respective drift regions separated in a thickness direction by a shared RESURF layer
JP4772843B2 (ja) 半導体装置及びその製造方法
JP2015523723A5 (zh)
WO2012124786A1 (ja) 半導体装置およびその製造方法
US11705485B2 (en) LDMOS transistors with breakdown voltage clamps
KR20100037341A (ko) Ｌｄｍｏｓ 트랜지스터 및 그 제조방법
US8698237B2 (en) Superjunction LDMOS and manufacturing method of the same
US8482066B2 (en) Semiconductor device
CN108258046B (zh) 半导体元件
TWI447912B (zh) 半導體裝置及其製造方法
US10573744B1 (en) Self-aligned, dual-gate LDMOS transistors and associated methods
US8362554B2 (en) MOSFET semiconductor device with backgate layer and reduced on-resistance
TWI398951B (zh) 具分離式閘極垂直型金氧半電晶體元件結構及其製造方法
US20120248534A1 (en) Structures for power transistor and methods of manufacture

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 13804198

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2015516426

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

WWE Wipo information: entry into national phase

Ref document number: 14407599

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 2013804198

Country of ref document: EP