JPH06334131A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】 アンダーシュートの低減と高速動作化を実現
した出力回路を備えた半導体集積回路装置を提供する。 【構成】 回路の接地電位側の出力信号を形成するエン
ハンスメント型出力ＭＯＳＦＥＴと出力端子との間にゲ
ートとドレインが接続されたディプレッション型ＭＯＳ
ＦＥＴを設ける。 【効果】 出力信号の変化に対応してディプレッション
型ＭＯＳＦＥＴのゲートとソース電圧が変化するので、
その抵抗値も出力信号のレベルに対応して増大してアン
ダーシュートを抑えつつ、出力信号の立ち下がりを高速
にすることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路装置
に関し、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジ
スタ）により構成された出力回路を備えたものに有効な
技術に関するものである。

【０００２】

【従来の技術】図９のようなＴＴＬ（トランジスタ・ト
ランジスタ・ロジック）と互換性を持つ、ＭＯＳ出力回
路においては、リードフレーム等のインダクタンス成分
Ｌ３と負荷容量Ｃ１とで共振して図１０に示すようにロ
ウレベルの出力時においてアンダーシュートを生じる。
このようなアンダーシュートを抑えるために、ロウレベ
ル側の出力ＭＯＳＦＥＴに対して直列に抵抗を挿入する
ようにすればよいが、出力信号の立ち下がりが遅くなっ
てしまう。

【０００３】また、出力回路において回路の接地電位側
に発生するノイズの低減と高速動作化を図るために、特
開昭６３−２４５１１８号公報に記載されているように
接地電位側の出力ＭＯＳＦＥＴに対して直列にＭＯＳＦ
ＥＴを設けて、その駆動能力が高くなるときにゲート電
位を低くするような制御電圧が供給されるＭＯＳＦＥＴ
を設けるものがある。

【０００４】

【発明が解決しようとする課題】上記の構成は、専らプ
ロセスバラツキや温度変動に対応して出力ＭＯＳＦＥＴ
の駆動能力が目標値より大きくなったときに、それに伴
って回路の接地線に発生するノイズを低減させるもので
ある。それ故、出力信号のダイナミックな変化に対応し
て発生するアンダーシュートに対しては、上記直列抵抗
と基本的には同様であり、出力信号の立ち下がりを犠牲
にするものである。

【０００５】この発明の目的は、アンダーシュートの低
減と高速動作化を実現した出力回路を備えた半導体集積
回路装置を提供することにある。この発明の前記ならび
にそのほかの目的と新規な特徴は、本明細書の記述およ
び添付図面から明らかになるであろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、回路の接地電位側の出力信
号を形成するエンハンスメント型出力ＭＯＳＦＥＴと出
力端子との間にゲートとドレインが接続されたディプレ
ッション型ＭＯＳＦＥＴを設ける。

【０００７】

【作用】上記した手段によれば、出力信号の変化に対応
してディプレッション型ＭＯＳＦＥＴのゲートとソース
電圧が変化するので、その抵抗値も出力信号のレベルに
対応して増大してアンダーシュートを抑えつつ、出力信
号の立ち下がりを高速にすることができる。

【０００８】

【実施例】図１には、この発明に係る出力回路の一実施
例の回路図が示されている。同図においては、その回路
動作の理解を容易にするために、本来の回路素子の他に
寄生抵抗成分及びインダクタンス成分も合わせて描かれ
ている。同図の各回路素子は、それが搭載される半導体
集積回路の他の回路とともに、単結晶シリコンのような
１個の半導体基板上において形成される。

【０００９】この実施例では、Ｎチャンネル型のエンハ
ンスメント型ＭＯＳＦＥＴを２つ直列接続して、プッシ
ュプル形態の出力回路とされる。すなわち、データ出力
動作時において、電源電圧ＶＤＤ側の出力ＭＯＳＦＥＴ
Ｑ１と、回路の接地電位ＶＥＥ側の出力ＭＯＳＦＥＴＱ
２とを出力すべき信号に対応して相補的にスイッチング
してハイレベルとロウレベルの出力信号を形成するもの
である。

【００１０】出力回路として、上記のようにハイレベル
／ロウレベルの２状態の出力しか行わないものでは、出
力ＭＯＳＦＥＴＱ１のゲートに供給される駆動信号Ｎ１
と出力ＭＯＳＦＥＴＱ２のゲートに供給される駆動信号
Ｎ２は、図示しない駆動回路により相補的な信号にされ
る。

【００１１】これに対して、上記ハイレベル／ロウレベ
ルの他に非動作状態の出力端子をハイインピーダンス状
態にさせる３状態出力機能を持たせるときには、図示し
ない駆動回路に論理ゲート回路が設けられる。この論理
ゲート回路は、出力回路が非動作状態に置かれるときに
は、出力制御信号により内部データ信号に無関係に上記
駆動信号Ｎ１とＮ２を共にロウレベルにする。

【００１２】この実施例では、回路の接地電位ＶＥＥ側
の出力ＭＯＳＦＥＴＱ２に対して直列形態にディプレッ
ション型ＭＯＳＦＥＴＱ３が設けられる。このＭＯＳＦ
ＥＴＱ３の抵抗値を、出力信号レベルに対応して変化さ
せるために、そのゲートとドレインとが共通に接続され
る。

【００１３】同図において、Ｒ１は電源線の抵抗成分で
あり、Ｌ１はインダクタンス成分である。同様に、Ｒ２
は回路の接地線の抵抗成分であり、Ｌ２はインダクタン
ス成分である。そして、Ｌ３は出力端子におけるインダ
クタンス成分である。出力端子における抵抗成分は、電
源線のように長く形成されないから無視できるので省略
させている。キャパシタＣ１は、出力端子に接続される
負荷容量である。

【００１４】図２には、上記ディプレンション型ＭＯＳ
ＦＥＴＱ３の抵抗値の変化の概略特性図が示されてい
る。上記ＭＯＳＦＥＴＱ３の抵抗値の変化は、そのゲー
トとソース間電圧に対応して変化することから、同図に
は出力信号の変化の概略が点線により合わせて示されて
いる。

【００１５】出力信号がハイレベルのときには、ＭＯＳ
ＦＥＴのゲートにはそれに対応したハイレベルが供給さ
れている。ＭＯＳＦＥＴＱ２がオン状態となってドレイ
ン電位を回路の接地電位のようなロウレベルに引く抜く
ときには、ＭＯＳＦＥＴＱ３のゲートとソース間にはほ
ぼ上記ハイレベルのような大きな電圧差とされる。これ
により、ＭＯＳＦＥＴＱ３のオン抵抗値は極く小さな抵
抗値になっている。これにより、出力信号は点線で示す
ようにＭＯＳＦＥＴＱ２の駆動電流に対応して高速にハ
イレベルからロウレベルに引き抜かれる。

【００１６】時間経過によって出力信号のレベルが回路
の接地電位に高速に低くされる。上記出力信号のような
ハイレベルからロウレベルに変化する入力信号を受ける
ＴＴＬ等の入力段回路では、そのレベルが約０．８Ｖま
で低下するとロウレベルが出力されたと判定される。こ
れに対応して、ＭＯＳＦＥＴＱ３のゲートとソース間に
供給される電圧差も小さくなり、そのオン抵抗値が大き
な抵抗値を持つように変化される。

【００１７】そして、出力レベルが約０Ｖ付近に到達す
ると、ＭＯＳＦＥＴＱ３のオン抵抗値がいっそう大きく
なり、上記のような共振によって０Ｖを超えて負電圧に
なるようなアンダーシュートを抑えることができる。

【００１８】図３には、図１の実施例回路の出力波形を
コンピュータシュミレーションによって求めたものであ
る。この例では、特に制限されないが、ＭＯＳＦＥＴＱ
１〜Ｑ３は、同じチャンネル幅で、ＭＯＳＦＥＴＱ３の
みがチャンネル長をＭＯＳＦＥＴＱ１，Ｑ２のよううな
通常の出力ＭＯＳＦＥＴに対して約３倍の長いチャンネ
ル長さを持つようにされている。そして、分布抵抗Ｒ１
とＲ２は１Ω、インダクタンスＬ１とＬ２は、２ｎＨ、
Ｌ３は４ｎＨとし、負荷容量Ｃ１は１ｐＦとするもので
ある。

【００１９】ＭＯＳＦＥＴＱ３のしき値電圧は、その絶
対値が出力振幅の１／２以下のような比較的小さなしき
い値電圧を持つようにされる。これは、ゲート，ソース
間電圧の変化の割合が、上記出力振幅の１／２以下で大
きくするようにするものである。言い換えるならば、上
記しきい値電圧の絶対値が大きいとゲート，ソース間電
圧が０Ｖ程度になってもＭＯＳＦＥＴＱ３のオン抵抗値
が大きく、アンダーシュートを抑える効果的な作用を持
たなくなるからである。逆に、上記しきい値電圧の絶対
値が小さすぎると、信号電圧の低下に伴いオン抵抗値が
大きくなりすぎて出力信号の立ち下がりを遅くしてしま
うからである。

【００２０】図４には、この発明に係る出力回路の他の
一実施例の回路図が示されている。この実施例では、電
源電圧側の出力ＭＯＳＦＥＴが前記図１のようなＮチャ
ンネル型ＭＯＳＦＥＴＱ１に代えてＰチャンネル型ＭＯ
ＳＦＥＴＱ４とされる。このようなＣＭＯＳ構成で、ハ
イレベルとロウレベルの出力信号を形成するものでは、
出力ＭＯＳＦＥＴＱ２とＱ４のゲートとが共通化されて
入力信号ＩＮが供給される。もしも、前記のように出力
ハイインピーダンス状態を含む３状態出力機能を持たせ
る場合には、出力制御信号によりゲートが制御されるゲ
ート回路を設けて出力ハイインピーダンス状態にすると
きには、ＭＯＳＦＥＴＱ４のゲートをハイレベルに、Ｍ
ＯＳＦＥＴＱ２のゲートをロウレベルにすればよい。

【００２１】この実施例では、Ｐチャンネル型ＭＯＳＦ
ＥＴＱ４を用いてハイレベル側の出力信号を形成するも
のであるので、ハイレベルの出力電圧は電源電圧ＶＤＤ
にまで達する。それ故、ＣＭＯＳ構成の出力回路は、約
３Ｖのような比較的低い電源電圧ＶＤＤのときに有効な
ものとなる。

【００２２】上記のようなＣＭＯＳ回路によりハイレベ
ルの出力信号を形成するときには、ハイレベル側におい
て逆にオバーシュートが発生してしまう。そこで、前記
同様に回路の接地電位ＶＥＥ側の出力ＭＯＳＦＥＴＱ２
に直列形態にされるディプレッション型ＭＯＳＦＥＴＱ
３に対応して、電源電圧ＶＤＤ側の出力ＭＯＳＦＥＴＱ
４にもディプレッション型ＭＯＳＦＥＴＱ５が直列形態
にされる。このＭＯＳＦＥＴＱ５のゲートとドレインが
前記同様に接続されている。

【００２３】この構成においても、前記同様に出力信号
が回路の接地電位のようなロウレベルであるとき、Ｐチ
ャンネル型ＭＯＳＦＥＴＱ４がオン状態となって電源電
圧ＶＤＤのようなハイレベルに立ち上げるとき、上記Ｍ
ＯＳＦＥＴＱ４のオン状態によってゲートとソース間は
上記出力信号のハイレベルのような大きな電圧差とな
る。これにより、ＭＯＳＦＥＴＱ５は、小さなオン抵抗
値しかもたないので出力信号をロウレベルからハイレベ
ルに高速に立ち上げる。出力信号が電源電圧ＤＤ付近ま
で立ち上がり、次段の回路ではハイレベルが出力された
と判定された後には、上記ＭＯＳＦＥＴＱ５のオン抵抗
値が大きくなって前記同様な共振によるオーバーシュー
トを抑制する。

【００２４】図５には、前記エンハンスメント型ＭＯＳ
ＦＥＴ（ＥＭＯＳ）とディプレッション型ＭＯＳＦＥＴ
（ＤＭＯＳ）の製造方法の一実施例を説明するための概
略工程断面図が示されいてる。同図においては、（Ａ）
ないし（Ｅ）からなる代表的な製造工程が示されてい
る。

【００２５】工程（Ａ）では、半導体基板上において、
選択酸化技術により素子形成領域にはゲート電極となる
ような薄い酸化膜が形成され、それ以外にはフィールド
絶縁膜となる厚い酸化膜（ＬＯＣＯＳ）が形成される。

【００２６】工程（Ｂ）では、ＤＭＯＳ領域にはマスク
が形成されてＥＭＯＳ領域のみにエンハンスメント型Ｍ
ＯＳＦＥＴのしきい値電圧を制御する不純物ＮＥがイオ
ン打ち込み技術により導入される。

【００２７】工程（Ｃ）では、ＥＭＯＳ領域にはマスク
が形成されてＤＭＯＳ領域のみにディプレッション型Ｍ
ＯＳＦＥＴのしきい値電圧を制御する不純物ＮＤがイオ
ン打ち込み技術により導入される。

【００２８】工程（Ｄ）では、ＥＭＯＳ領域及びＤＭＯ
Ｓ領域の双方において、ゲート絶縁膜上にゲート電極が
形成される。

【００２９】工程（Ｅ）では、上記ゲート電極及びフィ
ールド絶縁膜をマスクとしてソース，ドレインＳ，Ｄ形
成するためにＮ型の不純物がイオン打ち込み技術により
導入される。

【００３０】図６には、上記図１の出力回路の一実施例
のレイアウト図が示されている。ＭＯＳＦＥＴＱ１とＱ
２は、共に同じサイズにより形成される。これに対し
て、可変抵抗素子として作用させられるディプレッショ
ン型ＭＯＳＦＥＴＱ３は、そのゲート長が、上記のよう
な通常の出力ＭＯＳＦＥＴのゲート長に比べて大きく形
成される。ＭＯＳＦＥＴＱ３のゲートとドレインは共通
に出力端子ＯＵＴ側に接続される。

【００３１】上記の実施例では、理解を容易するため
に、ＭＯＳＦＥＴＱ１〜Ｑ３のソース，ドレインを分け
て描いており、しかも、ＭＯＳＦＥＴＱ２のドレインと
ＭＯＳＦＥＴＱ３のソース及びＭＯＳＦＥＴＱ３のドレ
インとＭＯＳＦＥＴＱ１のソースとの間が配線により接
続されるように描かれている。しかしながら、実際には
ＭＯＳＦＥＴＱ１のソースとＭＯＳＦＥＴＱ３のドレイ
ンは共通の半導体領域により構成し、ＭＯＳＦＥＴＱ３
のソースとＭＯＳＦＥＴＱ２のドレインも共通の半導体
領域により構成できる。

【００３２】図７には、この発明に係る出力回路が用い
られたスタティック型ＲＡＭの一実施例の概略回路図が
示されている。同図には、読み出し系の概略回路が例示
的に示されている。

【００３３】入力端子ＩＮには、アドレス信号が供給さ
れる。同図には、１つのアドレス端子ＩＮが代表として
例示的に示されており、入力バッファＩＢＦを介して取
り込まれる。複数からなる他のアドレス信号も同様に入
力バッファを通して取り込まれ、プリデコーダＰＤに供
給される。プリデコーダＰＤには、複数ビットからなる
アドレス信号が供給され、それを解読してメインワード
ドライバＭＷＤに選択信号を伝える。メインワードドラ
イバは、複数のワード線に対応したメインワード線に選
択信号を伝える。サブワードドライバＳＷＤは、上記メ
インワード線の選択信号と、他のデコード信号によりワ
ード線の選択信号を形成する。

【００３４】ワード線には、スタティック型メモリセル
ＭＣのアドレス選択端子が接続される。メモリセルは、
特に制限されないが、２つのＣＭＯＳインバータ回路の
入力と出力とが交差接続されてなるＣＭＯＳラッチ回路
と、その一対の入出力ノードと一対の入出力端子との間
に設けられた一対の伝送ゲートＭＯＳＦＥＴから構成さ
れる。これらの伝送ゲートＭＯＳＦＥＴのゲートがアド
レス選択端子とされる。上記メモリセルの一対の入出力
端子は、上記ワード線と直交するよう配置された一対の
相補データ線ＤＬＴ，ＤＬＢに接続される。上記相補デ
ータ線ＤＬＴとＤＬＢは、他の同様な複数からなる相補
データ線とともに、上記ワード線の選択回路と類似のデ
ータ線選択回路により形成された選択信号によりスイッ
チ制御されるカラムスイッチＹＳをそれぞれ通して共通
相補データ線ＣＤＬＴ，ＣＤＬＢに接続される。

【００３５】共通相補データ線ＣＤＬＴ，ＣＤＬＢの読
み出し信号は、プリアンプＰＡによって増幅される。こ
のプリアンプＰＡの出力信号は、センスアンプＳＡによ
り更に増幅されてデータ出力回路ＱＢＦの入力に伝えら
れる。データ出力回路ＱＢＦは、前記図１又は図４のよ
うな回路から構成され、上記センスアンプＳＡの出力信
号を電力増幅して、前記のような負荷容量を駆動して読
み出し信号に対応したハイレベル／ロウレベルの出力信
号を送出させる。

【００３６】この実施例のような出力回路を用いたスタ
ティック型ＲＡＭでは、信号の変化が速く、かつアンダ
ーシュートやオーバーシュートが大幅に低減されている
ので信号の確定を速くでき、高速なメモリアクセスが可
能となる。

【００３７】図８には、この発明に係る出力回路を持つ
複数の半導体集積回路装置の接続関係のブロック図が示
されている。この実施例のようにＴＴＬ互換性を持つ出
力回路では、それに出力ハイインピーダンス状態を含む
３状態出力機能が持たされて入出力端子Ｉ／Ｏとして相
互に接続される。この場合、終端抵抗（ターミネータ）
無しの構成にでき、ＥＣＬ回路におけるターミネータの
ように定常的に電流が流れることがないから、低消費電
力化が要求される電池駆動されるシステムにおいて有効
なものとなる。

【００３８】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 回路の接地電位側の出力信号を形成するエンハ
ンスメント型出力ＭＯＳＦＥＴと出力端子との間にゲー
トとドレインが接続されたディプレッション型ＭＯＳＦ
ＥＴを設けることにより、出力信号の変化に対応してデ
ィプレッション型ＭＯＳＦＥＴのゲートとソース電圧が
変化するので、その抵抗値も出力信号のレベルに対応し
て増大してアンダーシュートを抑えつつ、出力信号の立
ち下がりを高速にすることができるという効果が得られ
る。

【００３９】（２） ＣＭＯＳ出力回路では、Ｐチャン
ネル型ＭＯＳＦＥＴ側にも同様なディプレッション型Ｍ
ＯＳＦＥＴを設けることにより、オーバーシュートも同
様に抑えることができるという効果が得られる。

【００４０】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図１
の実施例において、電源電圧側の出力ＭＯＳＦＥＴＱ１
を駆動する駆動信号Ｎ１は、ブートストラップ回路によ
り電源電圧ＶＤＤ以上に昇圧された電圧とするものであ
ってもよい。この場合には、出力レベルが電源電圧ＶＤ
Ｄまで高くできるからＣＭＯＳ回路のようにオーバーシ
ュートが生じる可能性がある。そのため、電源電圧側の
出力ＭＯＳＦＥＴＱ１のゲートに昇圧された駆動電圧を
供給するものでは、この出力ＭＯＳＦＥＴＱ１にもＣＭ
ＯＳ回路と同様にディプレョション型ＭＯＳＦＥＴを設
けるものとしてもよい。また、上記ＭＯＳＦＥＴＱ１の
ゲートに供給される駆動信号Ｎ１は、昇圧電圧発生回路
により形成された昇圧電圧により動作する駆動回路によ
り形成するものであってもよい。

【００４１】逆に、出力ＭＯＳＦＥＴＱ１を省略したオ
ープンドレイン構成の出力回路としてもよい。この場合
には、出力回路において、他の半導体集積回路装置の同
様な出力回路とによりワイヤードオア論理を採ることが
できる。そして、このようなオープンドレイン構成の出
力回路では、信号バスにプルアップの終端抵抗が設けら
れる。この発明は、ＭＯＳＦＥＴ出力回路を備えた半導
体集積回路装置に広く利用することができる。

【００４２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、回路の接地電位側の出力信
号を形成するエンハンスメント型出力ＭＯＳＦＥＴと出
力端子との間にゲートとドレインが接続されたディプレ
ッション型ＭＯＳＦＥＴを設けることにより、出力信号
の変化に対応してディプレッション型ＭＯＳＦＥＴのゲ
ートとソース電圧が変化するので、その抵抗値も出力信
号のレベルに対応して増大してアンダーシュートを抑え
つつ、出力信号の立ち下がりを高速にすることができ
る。

【図面の簡単な説明】

【図１】この発明に係る出力回路の一実施例を示す回路
図である。

【図２】図１のディプレッション型ＭＯＳＦＥＴＱ３の
抵抗値の変化を示す概略特性図である。

【図３】図１の出力回路の出力波形図である。

【図４】この発明に係る出力回路の他の一実施例を示す
回路図である。

【図５】上記エンハンスメント型ＭＯＳＦＥＴ（ＥＭＯ
Ｓ）とディプレッション型ＭＯＳＦＥＴ（ＤＭＯＳ）の
製造方法の一実施例を説明するための概略工程断面図で
ある。

【図６】図１の出力回路の一実施例を示すレイアウト図
である。

【図７】この発明に係る出力回路が用いられたスタティ
ック型ＲＡＭの一実施例を示す概略回路図である。

【図８】この発明に係る出力回路を持つ複数の半導体集
積回路装置の接続関係を示すブロック図である。

【図９】従来技術の一例を示す回路図である。

【図１０】図９の出力回路のの出力波形図である。

【符号の説明】

Ｑ１〜Ｑ５…ＭＯＳＦＥＴ、Ｌ１〜Ｌ３…インダクタン
ス成分、Ｒ１，Ｒ２…抵抗成分、Ｃ１…負荷容量、ＬＯ
ＣＯＳ…フィールド絶縁膜、Ｇ…ゲート、Ｓ，Ｄ…ソー
ス，ドレイン、ＩＢＦ…入力バッファ、ＰＤ…プリデコ
ーダ、ＭＷＤ…メインワードトライバ、ＳＷＤ…サブワ
ードドライバ、ＤＬＴ，ＤＬＢ…相補データ線、ＣＤＬ
Ｔ，ＣＤＬＢ…共通相補データ線、ＭＣ…メモリセル、
ＹＳ…カラムスイッチ、ＰＡ…プリアンプ、ＳＡ…セン
スアンプ、ＱＢＦ…出力回路。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 エンハンスメント型出力ＭＯＳＦＥＴと
   出力端子との間にゲートとドレインが接続されたディプ
   レッション型ＭＯＳＦＥＴが設けられた出力回路を備え
   てなることを特徴とする半導体集積回路装置。
2. 【請求項２】 上記出力ＭＯＳＦＥＴは、出力端子と回
   路の接地電位との間に設けられたものであり、出力端子
   と電源電圧との間にはデータ出力時において上記出力Ｍ
   ＯＳＦＥＴと相補的に動作させられるエンハンスメント
   型ＭＯＳＦＥＴが設けられるものであることを特徴とす
   る請求項１の半導体集積回路装置。
3. 【請求項３】 上記電源電圧側に設けられたエンハンス
   メント型出力ＭＯＳＦＥＴはＰチャンネル型ＭＯＳＦＥ
   Ｔからなり、上記接地電位側に設けられたエンハンスメ
   ント型出力ＭＯＳＦＥＴはＮチャンネル型ＭＯＳＦＥＴ
   からなるものであり、上記Ｐチャンネル型の出力ＭＯＳ
   ＦＥＴと出力端子との間にもゲートとドレインが接続さ
   れたディプレッション型ＭＯＳＦＥＴが設けられるもの
   であることを特徴とする請求項２の半導体集積回路装
   置。