JP2016181537A5 - - Google Patents

Download PDF

Info

Publication number
JP2016181537A5
JP2016181537A5 JP2015059529A JP2015059529A JP2016181537A5 JP 2016181537 A5 JP2016181537 A5 JP 2016181537A5 JP 2015059529 A JP2015059529 A JP 2015059529A JP 2015059529 A JP2015059529 A JP 2015059529A JP 2016181537 A5 JP2016181537 A5 JP 2016181537A5
Authority
JP
Japan
Prior art keywords
active region
channel transistor
connection wiring
local connection
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2015059529A
Other languages
English (en)
Other versions
JP6396834B2 (ja
JP2016181537A (ja
Filing date
Publication date
Application filed filed Critical
Priority claimed from JP2015059529A external-priority patent/JP6396834B2/ja
Priority to JP2015059529A priority Critical patent/JP6396834B2/ja
Priority to US15/049,127 priority patent/US9768172B2/en
Priority to EP16158030.3A priority patent/EP3073528A1/en
Priority to CN201620251282.7U priority patent/CN205645809U/zh
Priority to CN201610188337.9A priority patent/CN105990339B/zh
Priority to TW105108610A priority patent/TW201705371A/zh
Priority to KR1020160034064A priority patent/KR20160113989A/ko
Publication of JP2016181537A publication Critical patent/JP2016181537A/ja
Priority to US15/677,546 priority patent/US9991263B2/en
Publication of JP2016181537A5 publication Critical patent/JP2016181537A5/ja
Priority to US15/973,186 priority patent/US20180254276A1/en
Publication of JP6396834B2 publication Critical patent/JP6396834B2/ja
Application granted granted Critical
Priority to US16/241,048 priority patent/US10541240B2/en
Priority to US16/710,894 priority patent/US10903214B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Claims (19)

  1. 半導体装置は、
    第1のインバータと、
    前記第1のインバータと直列接続される第2のインバータと、
    を備え、
    前記第1のインバータは、
    第1のpチャネル型トランジスタと、
    第1のnチャネル型トランジスタと、
    を備え、
    前記第2のインバータは、
    第2のpチャネル型トランジスタと、
    第2のnチャネル型トランジスタと、
    を備え、
    前記第1のpチャネル型トランジスタは、
    突起半導体層で構成され、第1の方向に沿って伸びる第1の活性領域と、
    第2の方向に沿って伸びる第1のゲート電極と、
    前記第2の方向に沿って伸び、前記第1の活性領域のソース側と接続される第1の局所接続配線と、
    前記第2の方向に沿って伸び、前記第1の活性領域のドレイン側と接続される第2の局所接続配線と、
    を備え、
    前記第1のnチャネル型トランジスタは、
    突起半導体層で構成され、第1の方向に沿って伸びる第2の活性領域と、
    第2の方向に沿って伸びる前記第1のゲート電極と、
    前記第2の方向に沿って伸び、前記第2の活性領域のソース側と接続される第3の局所接続配線と、
    前記第2の方向に沿って伸び、前記第2の活性領域のドレイン側と接続される第4の局所接続配線と、
    を備え、
    前記第2のpチャネル型トランジスタは、
    突起半導体層で構成され、第1の方向に沿って伸びる第3の活性領域と、
    第2の方向に沿って伸びる第2のゲート電極と、
    前記第2の方向に沿って伸び、前記第3の活性領域のソース側と接続される第5の局所接続配線と、
    前記第2の方向に沿って伸び、前記第3の活性領域のドレイン側と接続される第6の局所接続配線と、
    を備え、
    前記第2のnチャネル型トランジスタは、
    突起半導体層で構成され、第1の方向に沿って伸びる第4の活性領域と、
    第2の方向に沿って伸びる前記第2のゲート電極と、
    前記第2の方向に沿って伸び、前記第4の活性領域のソース側と接続される第7の局所接続配線と、
    前記第2の方向に沿って伸び、前記第4の活性領域のドレイン側と接続される第8の局所接続配線と、
    を備え、
    前記第3の活性領域の数は前記第1の活性領域の数よりも少なく、
    前記第4の活性領域の数は前記第2の活性領域の数よりも少ない。
  2. 請求項1の半導体装置において、
    平面視で、互いに隣接する前記第2のpチャネル型トランジスタの第3の活性領域と前記第2のnチャネル型トランジスタの第4の活性領域との間に位置する第5の局所接続配線の部分の長さ(d8)は、互いに隣接する前記第1のpチャネル型トランジスタの第1の活性領域と前記第1のnチャネル型トランジスタの第2の活性領域との間に位置する第1の局所接続配線の部分の長さ(d3)よりも長い。
  3. 請求項2の半導体装置において、
    平面視で、互いに隣接する前記第2のpチャネル型トランジスタの第3の活性領域と前記第2のnチャネル型トランジスタの第4の活性領域との間に位置する第7の局所接続配線の部分の長さ(d8)は、互いに隣接する前記第1のpチャネル型トランジスタの第1の活性領域と前記第1のnチャネル型トランジスタの第2の活性領域との間に位置する第3の局所接続配線の部分の長さ(d3)よりも長い。
  4. 求項2の半導体装置において、
    平面視で、互いに隣接する前記第2のpチャネル型トランジスタの第3の活性領域と前記第2のnチャネル型トランジスタの第4の活性領域との間に位置する第6の局所接続配線の部分の長さ(d6)は、互いに隣接する前記第1のpチャネル型トランジスタの第1の活性領域と前記第1のnチャネル型トランジスタの第2の活性領域との間に位置する第2の局所接続配線の部分の長さ(d3)よりも長い。
  5. 請求項4の半導体装置において、
    平面視で、互いに隣接する前記第2のpチャネル型トランジスタの第3の活性領域と前記第2のnチャネル型トランジスタの第4の活性領域との間に位置する第8の局所接続配線の部分の長さ(d6)は、互いに隣接する前記第1のpチャネル型トランジスタの第1の活性領域と前記第1のnチャネル型トランジスタの第2の活性領域との間に位置する第4の局所接続配線の部分の長さ(d3)よりも長い。
  6. 請求項2の半導体装置において、
    さらに、前記第1の方向に沿って伸びる第1および第2の電源配線を備え、
    前記第1の電源配線は前記第1の局所接続配線と前記第5の局所接続配線とに接続され、
    前記第2の電源配線は前記第3の局所接続配線と前記第7の局所接続配線とに接続される。
  7. 請求項の半導体装置において、さらに、
    前記第1の電源配線から前記第2のnチャネル型トランジスタ側に前記第2の方向に沿って延びる第1の金属配線と、
    前記第2の電源配線から前記第2のpチャネル型トランジスタ側に前記第2の方向に沿って延びる第2の金属配線と、
    を備え、
    前記第1の金属配線は前記第5の局所接続配線の上に平面視で重なるように配置され、ビアを介して前記第5の局所接続配線に接続され、
    前記第2の金属配線は前記第7の局所接続配線の上に平面視で重なるように配置され、ビアを介して前記第7の局所接続配線に接続される。
  8. 請求項7の半導体装置において、さらに、
    前記第6の局所接続配線と前記第8の局所接続配線とを接続し、前記第1のゲート電極に接続される第3の金属配線を備える。
  9. 請求項8の半導体装置において、
    前記第3の金属配線は前記第6および第8の局所接続配線の上に平面視で重なるように配置され、ビアを介して前記第6および第8の局所接続配線に接続される。
  10. 請求項2に半導体装置において、
    前記第1のpチャネル型トランジスタは、前記第1の活性領域をN個有し、
    前記第2のpチャネル型トランジスタは、前記第3の活性領域を1個有し、
    記第1の活性領域の平面視の幅をd1、隣接する第1の活性領域間の距離をd2、とすると、
    d8≦(N−1)(d1+d2)+d3
    の関係にある。
  11. 請求項4に半導体装置において、
    前記第1のpチャネル型トランジスタは、前記第1の活性領域をN個有し、
    前記第2のpチャネル型トランジスタは、前記第3の活性領域を1個有し、
    記第1の活性領域の平面視の幅をd1、隣接する第1の活性領域間の距離をd2、とすると、
    d6≦(N−1)(d1+d2)+d3
    の関係にある。
  12. 請求項1に半導体装置において、
    平面視で、前記第1の方向に沿って伸びる第1の電源線と第2の電源線との間に、前記第1のpチャネル型トランジスタの第1の活性領域と前記第1のnチャネル型トランジスタの第2の活性領域と前記第2のpチャネル型トランジスタの第3の活性領域と前記第2のnチャネル型トランジスタの第4の活性領域とが配置され、
    平面視で、前記第1の電源配線と隣接する前記第2のpチャネル型トランジスタの第3の活性領域の端部から前記第1の電源方向に延伸する前記第5の局所接続配線の長さ(d9)は、前記第1の電源配線と隣接する前記第1のpチャネル型トランジスタの第1の活性領域の端部から前記第1の電源方向に延伸する前記第1の局所接続配線の長さ(d5)よりも長い。
  13. 請求項12の半導体装置において、
    平面視で、前記第1の電源配線と隣接する前記第2のpチャネル型トランジスタの第3の活性領域の端部から前記第1の電源方向に延伸する前記第6の局所接続配線の長さ(d7)は、前記第1の電源配線と隣接する前記第1のpチャネル型トランジスタの第1の活性領域の端部から前記第1の電源方向に延伸する前記第2の局所接続配線の長さ(d4)よりも長い。
  14. 請求項12に半導体装置において、
    前記第1のpチャネル型トランジスタは、前記第1の活性領域をN個有し、
    前記第2のpチャネル型トランジスタは、前記第3の活性領域を1個有し、
    記第1の活性領域の平面視の幅をd1、隣接する第1の活性領域間の距離をd2、とすると、
    d9=(N−1)(d1+d2)+d
    の関係にある。
  15. 請求項13に半導体装置において、
    前記第1のpチャネル型トランジスタは、前記第1の活性領域をN個有し、
    前記第2のpチャネル型トランジスタは、前記第3の活性領域を1個有し、
    記第1の活性領域の平面視の幅をd1、隣接する第1の活性領域間の距離をd2、とすると、
    d7=(N−1)(d1+d2)+d4
    の関係にある。
  16. 請求項1に半導体装置において、
    前記第3の活性領域前記第1の活性領域に接続され、
    前記第4の活性領域前記第2の活性領域に接続され、
    前記第1の局所接続配線は前記第3の活性領域のソース側と接続され、
    前記第3の局所接続配線は前記第4の活性領域のソース側と接続され、
    前記第2のゲート電極は、平面視で前記第1の局所接続配線と前記第6の局所接続配線との間および前記第3の局所接続配線と前記第8の局所接続配線との間に配置され、
    平面視で、互いに隣接する前記第2のpチャネル型トランジスタの第3の活性領域と前記第2のnチャネル型トランジスタの第4の活性領域との間に位置する第6の局所接続配線の部分の長さ(d6)は、互いに隣接する前記第1のpチャネル型トランジスタの第1の活性領域と前記第1のnチャネル型トランジスタの第2の活性領域との間に位置する第2の局所接続配線の部分の長さ(d3)よりも長い。
  17. 請求項16の半導体装置において、
    平面視で、互いに隣接する前記第2のpチャネル型トランジスタの第3の活性領域と前記第2のnチャネル型トランジスタの第4の活性領域との間に位置する第8の局所接続配線の部分の長さ(d6)は、互いに隣接する前記第1のpチャネル型トランジスタの第1の活性領域と前記第1のnチャネル型トランジスタの第2の活性領域との間に位置する第4の局所接続配線の部分の長さ(d3)よりも長い。
  18. 請求項16の半導体装置において、
    さらに、前記第1の方向に沿って伸びる第1および第2の電源配線を備え、
    前記第1の電源配線は前記第1の局所接続配線に接続され、
    前記第2の電源配線は前記第3の局所接続配線に接続される。
  19. 請求項16に半導体装置において、
    前記第1のpチャネル型トランジスタは、前記第1の活性領域をN個有し、
    前記第2のpチャネル型トランジスタは、前記第1の活性領域を1個有し、
    記第1の活性領域の平面視の幅をd1、隣接する第1の活性領域間の距離をd2、とすると、
    d6≦(N−1)(d1+d2)+d3
    の関係にある。
JP2015059529A 2015-03-23 2015-03-23 半導体装置 Active JP6396834B2 (ja)

Priority Applications (11)

Application Number Priority Date Filing Date Title
JP2015059529A JP6396834B2 (ja) 2015-03-23 2015-03-23 半導体装置
US15/049,127 US9768172B2 (en) 2015-03-23 2016-02-21 Semiconductor device with series connected inverters having different number of active regions
EP16158030.3A EP3073528A1 (en) 2015-03-23 2016-03-01 Semiconductor device
CN201620251282.7U CN205645809U (zh) 2015-03-23 2016-03-17 半导体器件
CN201610188337.9A CN105990339B (zh) 2015-03-23 2016-03-17 半导体器件
TW105108610A TW201705371A (zh) 2015-03-23 2016-03-21 半導體裝置
KR1020160034064A KR20160113989A (ko) 2015-03-23 2016-03-22 반도체 장치
US15/677,546 US9991263B2 (en) 2015-03-23 2017-08-15 Semiconductor device
US15/973,186 US20180254276A1 (en) 2015-03-23 2018-05-07 Semiconductor device
US16/241,048 US10541240B2 (en) 2015-03-23 2019-01-07 Semiconductor device
US16/710,894 US10903214B2 (en) 2015-03-23 2019-12-11 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015059529A JP6396834B2 (ja) 2015-03-23 2015-03-23 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2018161319A Division JP6598949B2 (ja) 2018-08-30 2018-08-30 半導体装置

Publications (3)

Publication Number Publication Date
JP2016181537A JP2016181537A (ja) 2016-10-13
JP2016181537A5 true JP2016181537A5 (ja) 2018-01-18
JP6396834B2 JP6396834B2 (ja) 2018-09-26

Family

ID=55451086

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015059529A Active JP6396834B2 (ja) 2015-03-23 2015-03-23 半導体装置

Country Status (6)

Country Link
US (5) US9768172B2 (ja)
EP (1) EP3073528A1 (ja)
JP (1) JP6396834B2 (ja)
KR (1) KR20160113989A (ja)
CN (2) CN205645809U (ja)
TW (1) TW201705371A (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6396834B2 (ja) * 2015-03-23 2018-09-26 ルネサスエレクトロニクス株式会社 半導体装置
US10141256B2 (en) * 2016-04-21 2018-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and layout design thereof
US9972571B1 (en) * 2016-12-15 2018-05-15 Taiwan Semiconductor Manufacturing Co., Ltd. Logic cell structure and method
WO2018150913A1 (ja) * 2017-02-16 2018-08-23 株式会社ソシオネクスト 半導体集積回路装置
US10325845B2 (en) 2017-06-21 2019-06-18 Qualcomm Incorporated Layout technique for middle-end-of-line
CN109509747B (zh) * 2017-09-15 2021-07-06 联华电子股份有限公司 具有标准单元的集成电路
JP7174263B2 (ja) * 2017-12-12 2022-11-17 株式会社ソシオネクスト 半導体集積回路装置
US10985272B2 (en) * 2018-11-05 2021-04-20 Samsung Electronics Co., Ltd. Integrated circuit devices including vertical field-effect transistors
US11183576B2 (en) * 2019-02-13 2021-11-23 Micron Technology, Inc. Gate electrode layout with expanded portions over active and isolation regions
US11404415B2 (en) 2019-07-05 2022-08-02 Globalfoundries U.S. Inc. Stacked-gate transistors
CN113517274A (zh) * 2020-07-24 2021-10-19 台湾积体电路制造股份有限公司 半导体器件及其形成方法
US20230335489A1 (en) * 2022-04-14 2023-10-19 Qualcomm Incorporated Integrated circuits (ics) employing multi-pattern metallization to optimize metal interconnect spacing for improved performance and related fabrication methods

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2621612B2 (ja) 1990-08-11 1997-06-18 日本電気株式会社 半導体集積回路
JP4565700B2 (ja) * 1999-05-12 2010-10-20 ルネサスエレクトロニクス株式会社 半導体装置
JP2001007293A (ja) * 1999-06-25 2001-01-12 Mitsubishi Electric Corp 半導体集積回路装置
US6426650B1 (en) * 1999-12-28 2002-07-30 Koninklijke Philips Electronics, N.V. Integrated circuit with metal programmable logic having enhanced reliability
US7053424B2 (en) * 2002-10-31 2006-05-30 Yamaha Corporation Semiconductor integrated circuit device and its manufacture using automatic layout
JP4778689B2 (ja) 2004-06-16 2011-09-21 パナソニック株式会社 標準セル、標準セルライブラリおよび半導体集積回路
US7338817B2 (en) * 2005-03-31 2008-03-04 Intel Corporation Body bias compensation for aged transistors
JPWO2006132172A1 (ja) 2005-06-07 2009-01-08 日本電気株式会社 フィン型電界効果型トランジスタ、半導体装置及びその製造方法
JP4261606B2 (ja) 2005-09-22 2009-04-30 富士通マイクロエレクトロニクス株式会社 設計支援装置
US9563733B2 (en) * 2009-05-06 2017-02-07 Tela Innovations, Inc. Cell circuit and layout with linear finfet structures
US7812373B2 (en) * 2007-02-12 2010-10-12 Infineon Technologies Ag MuGFET array layout
JP5236300B2 (ja) * 2008-02-06 2013-07-17 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP5292005B2 (ja) * 2008-07-14 2013-09-18 ルネサスエレクトロニクス株式会社 半導体集積回路
JP2011029249A (ja) 2009-07-22 2011-02-10 Renesas Electronics Corp 半導体装置
JP4892044B2 (ja) * 2009-08-06 2012-03-07 株式会社東芝 半導体装置
CN103151346B (zh) * 2011-12-07 2016-11-23 阿尔特拉公司 静电放电保护电路
US8723268B2 (en) * 2012-06-13 2014-05-13 Synopsys, Inc. N-channel and P-channel end-to-end finFET cell architecture with relaxed gate pitch
JP2014075507A (ja) * 2012-10-05 2014-04-24 Renesas Electronics Corp 半導体装置
US9123565B2 (en) * 2012-12-31 2015-09-01 Taiwan Semiconductor Manufacturing Company, Ltd. Masks formed based on integrated circuit layout design having standard cell that includes extended active region
JP6281570B2 (ja) * 2013-08-23 2018-02-21 株式会社ソシオネクスト 半導体集積回路装置
JP6281571B2 (ja) * 2013-08-28 2018-02-21 株式会社ソシオネクスト 半導体集積回路装置
JP6281572B2 (ja) * 2013-09-04 2018-02-21 株式会社ソシオネクスト 半導体装置
US9397101B2 (en) * 2014-03-06 2016-07-19 Qualcomm Incorporated Stacked common gate finFET devices for area optimization
US9412742B2 (en) * 2014-06-10 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Layout design for manufacturing a memory cell
US9418728B2 (en) * 2014-07-24 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Dual-port static random-access memory cell
JP6449082B2 (ja) * 2014-08-18 2019-01-09 ルネサスエレクトロニクス株式会社 半導体装置
JP6396834B2 (ja) * 2015-03-23 2018-09-26 ルネサスエレクトロニクス株式会社 半導体装置
JP6495145B2 (ja) * 2015-09-11 2019-04-03 ルネサスエレクトロニクス株式会社 半導体装置
JP2017063096A (ja) * 2015-09-24 2017-03-30 ルネサスエレクトロニクス株式会社 半導体装置および認証システム
US9620509B1 (en) * 2015-10-30 2017-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. Static random access memory device with vertical FET devices
TWI726869B (zh) * 2016-02-24 2021-05-11 聯華電子股份有限公司 靜態隨機存取記憶體的佈局結構及其製作方法
KR102434991B1 (ko) * 2016-04-26 2022-08-22 삼성전자주식회사 집적 회로 및 집적 회로의 설계 방법
TWI681542B (zh) * 2016-05-04 2020-01-01 聯華電子股份有限公司 靜態隨機存取記憶體的佈局圖案
TWI675454B (zh) * 2016-07-04 2019-10-21 聯華電子股份有限公司 靜態隨機存取記憶體的佈局圖案
JP2018164055A (ja) * 2017-03-27 2018-10-18 ルネサスエレクトロニクス株式会社 半導体装置
US10733352B2 (en) * 2017-11-21 2020-08-04 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit and layout method for standard cell structures

Similar Documents

Publication Publication Date Title
JP2016181537A5 (ja)
JP2012033906A5 (ja)
JP2012257211A5 (ja) 半導体装置及び表示装置
JP2015194577A5 (ja)
JP2011191754A5 (ja) 半導体装置
JP2010092037A5 (ja) 半導体装置
JP2011249782A5 (ja)
JP2014030185A5 (ja) 半導体装置
JP2012256411A5 (ja)
JP2012256859A5 (ja)
JP2011044701A5 (ja)
JP2015195378A5 (ja)
JP2012209949A5 (ja) 半導体装置、表示装置及び液晶表示装置
JP2009094492A5 (ja)
JP2010161351A5 (ja) 半導体装置
JP2015222807A5 (ja)
JP2012209362A5 (ja)
JP2010170108A5 (ja) 半導体装置
JP2011238333A5 (ja) 半導体装置
JP2014220492A5 (ja)
JP2013009368A5 (ja)
JP2017517143A5 (ja)
JP2013055651A5 (ja) 半導体装置
JP2011101351A5 (ja) 半導体装置
JP2015215937A5 (ja) 半導体装置