TW201705371A - 半導體裝置 - Google Patents

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Abstract

本發明提供一種適合FinFET之延遲電路。 本發明之半導體裝置包含有第1反相器及與該第1反相器串聯連接之第2反相器。第1及第2反相器分別具有p通道型電晶體及n通道型電晶體。構成第2反相器之p通道型電晶體及n通道型電晶體的活性區域之突起半導體層的條數分別少於構成第1反相器之p通道型電晶體及n通道型電晶體的活性區域之突起半導體層的條數。

Description

半導體裝置
本發明係有關於一種半導體裝置，可適用於例如FinFET之延遲用反相器電路。
為了抑制隨著細微化而產生之短通道效應等，而提出了具有從基板平面突出至上方之突起半導體層且於此突起半導體層之至少大約垂直於基板平面的兩平面(兩側面)形成通道區域的場效電晶體(以下稱為鰭式場效電晶體，簡稱為FinFET。)(舉例而言，國際公開2006/132172號)。FinFET呈在二維基板上立起三維構造的形式，若基板面積相同，則閘極體積大於平面式電晶體。由於閘極為「包住」通道之構造，故閘極之通道控制性高，而可大幅刪減單元為關閉狀態時之漏電流。因此，可將閾值電流設定低，而可獲得最適當之切換速度及耗費電力。 [先前技術文獻] [專利文獻]
[專利文獻1]      國際公開2006/132172號說明書
[發明欲解決的問題] 本揭示之課題在於提供適合FinFET之延遲電路。 [解決問題的手段]
簡單地說明本揭示中具代表性之內容的概要，如下述。 即，半導體裝置包含有第1反相器及與該第1反相器串聯連接之第2反相器。第1及第2反相器分別具有p通道型電晶體及n通道型電晶體。構成第2反相器之p通道型電晶體及n通道型電晶體的活性區域之突起半導體層的條數分別少於構成第1反相器之p通道型電晶體及n通道型電晶體的活性區域之突起半導體層的條數。 [發明的功效]
根據上述半導體裝置，可構成適當之延遲電路。
[用以實施發明的形態] 以下，就實施形態及實施例，使用圖式來說明。惟，在以下之說明中，有對同一構成要件附上同一符號而省略反覆之說明的情形。此外，為使說明更明確，圖式比起實際態樣，有對各部之寬度、厚度、形狀等示意顯示之情形，但只是個例子，並不是用來限定本發明之解釋。
＜實施形態＞ 首先，就實施形態之半導體裝置，使用圖13來說明。圖13係顯示實施形態之半導體裝置的平面圖。 實施形態之半導體裝置100包含有第1反相器110、及與第1反相器110串聯連接之第2反相器120。 第1反相器110具有第1p通道型電晶體111p及第1n通道型電晶體111n。第2反相器120具有第2p通道型電晶體121p及第2n通道型電晶體121n。 第1p通道型電晶體111p具有第1活性區域12p、第1閘極電極13、第1局部連接配線14sp、及第2局部連接配線14dp。第1活性區域12p以突起半導體層構成且沿著第1方向(X方向)延伸。第1閘極電極13沿著第2方向(Y方向)延伸。第2局部連接配線14dp沿著第2方向延伸，並與第1活性區域之汲極側連接。 第1n通道型電晶體111n具有第2活性區域12n、第1閘極電極13、第3局部連接配線14sn及第4局部連接配線14dn。第2活性區域12n以突起半導體層構成且沿著第1方向延伸。第3局部連接配線14sn沿著第2方向延伸，並與第2活性區域12n之源極側連接。第4局部連接配線14dn沿著第2方向延伸，並與第2活性區域12n之汲極側連接。 第2p通道型電晶體121p具有第3活性區域42p、第2閘極電極43、第5局部連接配線44sp及第6局部連接配線44dp。第3活性區域42p以突起半導體層構成且沿著第1方向延伸。第2閘極電極43沿著第2方向延伸。第5局部連接配線44sp沿著第2方向延伸，並與第3活性區域42p之源極側連接。第6局部連接配線44dp沿著第2方向延伸，並與第3活性區域42p之汲極側連接。 第2n通道型電晶體121n具有第4活性區域42n、第2閘極電極43、第7局部連接配線44sn及第8局部連接配線44dn。第4活性區域42n以突起半導體構成且沿著第1方向延伸。第7局部連接配線44sn沿著該第2方向延伸，並與該第4活性區域42n之源極側連接。第8局部連接配線44dn沿著第2方向延伸，並與第4活性區域42n之汲極側連接。 第3活性區域42p之數量少於第1活性區域12p之數量，第4活性區域42n之數量少於第2活性區域12n之數量。 根據實施形態，可以第1反相器及第2反相器構成延遲電路。 [實施例1]
就實施例1之半導體裝置，使用圖1A及圖1B來說明。圖1A係顯示實施例1之半導體裝置的結構之平面圖。圖1B係實施例1之半導體裝置的電路圖。 實施例1之半導體裝置100A係以FinFET之反相器電路構成的延遲電路(緩衝器)。半導體裝置100A形成於矽(Si)等1個半導體基板上，可以例如16nm以下之製程製造。
如圖1B所示，半導體裝置100A係串聯連接2段反相器而構成。後段(輸出側)反相器(第1反相器)10之p通道型電晶體(第1p通道型電晶體)11p具有4個活性區域(第1活性區域)12p、及與該等交叉之閘極電極(第1閘極電極)13。又，p通道型電晶體11p具有連接源極側之4個活性區域並與第1電源用金屬配線16vd連接之局部聯絡線路(稱為LIC或局部連接配線)14sp、連接汲極側之4個活性區域的LIC(第2局部連接配線)14dp。活性區域12p以Fin構造之半導體層(突起半導體層)構成。由於突起半導體層俯視觀察時之寬度小，而無法設用以與上層金屬配線連接之通孔，故設有LIC。4個活性區域12p分別俯視觀察時呈薄長方形並沿著X方向延伸。閘極電極13、LIC(第1局部連接配線)14sp、LIC14dp分別俯視觀察時呈薄長方形並沿著Y方向延伸。薄長方形基本上為細長之長方形，但也有長邊及短邊未必為直線狀且四個角也未必為直角而為圓角的情形。反相器10之n通道型電晶體(第1n通道型電晶體)11n具有4個活性區域(第2活性區域)12n、及與該等交叉之閘極電極13。又，n通道型電晶體11n具有連接源極側之4個活性區域並與第2電源用金屬配線16vs連接的LIC(第3局部連接配線)14sn、連接汲極側之4個活性區域的LIC(第4局部連接配線)14dn。活性區域12n以突起半導體層構成。4個活性區域12n分別俯視觀察時呈薄長方形並沿著X方向延伸。閘極電極13及輸入用金屬配線16i以通孔15g連接，LIC14dp與輸出用金屬配線16o以通孔15dp連接，LIC14dn與輸出用金屬配線16o以通孔15dn連接，p通道型電晶體11p與n通道型電晶體11n因而連接。活性區域12p之數量並不限4個，只要多於活性區域22p之數量即可。又，活性區域12n之數量也不限4個，只要多於活性區域22n之數量即可。活性區域22p之數量並不限1個，只要少於活性區域12p之數量即可。活性區域22n之數量不限1個，只要少於活性區域12n之數量即可。
前段(輸入側)反相器(第2反相器)20之p通道型電晶體(第2p通道型電晶體)21p具有以突起半導體層構成之活性區域(第3活性區域)22p、與該活性區域交叉之閘極電極(第2閘極電極)23。又，p通道型電晶體21p具有連接活性區域22p之源極側與第1電源用金屬配線16vd的LIC(第5局部連接配線)24sp、連接活性區域22p之汲極側與輸出用金屬配線26o的LIC(第6局部連接配線)24dp。活性區域22p俯視觀察時呈薄長方形並沿著X方向延伸。閘極電極23、LIC24sp、LIC24dp分別俯視觀察時呈薄長方形並沿著Y方向延伸。反相器20之n通道型電晶體(第2n通道型電晶體)21n具有以突起半導體層構成之活性區域(第4活性區域)22n、與該活性區域交叉之閘極電極23。又，n通道型電晶體21n具有連接活性區域22n之源極側與第2電源用金屬配線16vs的LIC(第7局部連接配線)24sn、連接活性區域22n之汲極側與輸出用金屬配線26o連接的LIC(第8局部連接配線)24dn。活性區域22n俯視觀察時呈薄長方形並沿著X方向延伸。閘極電極23與輸入用金屬配線26i以通孔25g連接，LIC24dp與輸出用金屬配線26o以通孔25dp連接，LIC24dn與輸出用金屬配線26o以通孔25dn連接，p通道型電晶體21p與n通道型電晶體21n因而連接。以連接用金屬配線16io連接輸出用金屬配線26o與輸入用金屬配線16i，反相器20與反相器10因而連接。輸出用金屬配線26o俯視觀察時呈薄長方形並沿著Y方向延伸。此外，半導體裝置100A具有與閘極電極13同尺寸且同層之仿真閘極電極13d。仿真閘極電極13d係為了使閘極電極之密度均一化而設。對第1電源用金屬配線16vd賦予高於第2電源用金屬配線16vs之電位。
P通道型電晶體21p及n通道型電晶體21n分別具有1個擴散區域，p通道型電晶體11p及n通道型電晶體11n分別具有4個活性區域。在此，當令形成活性區域之突起半導體層的高度(鰭高度)為HFIN 、突起半導體層之寬度(鰭寬度)為WFIN 、p通道型電晶體21p及n通道型電晶體21n之閘極寬度為Wg2、p通道型電晶體11p及n通道型電晶體11n之閘極寬度為Wg1時， Wg2＝2×HFIN ＋WFIN ‧‧‧(1) 又， Wg1＝4×（2×HFIN ＋WFIN ）＝4×Wg2　              ‧‧‧(2)
當令p通道型電晶體21p及n通道型電晶體21n之閘極長度(閘極電極23之寬度)為Lg2、p通道型電晶體11p及n通道型電晶體11n之閘極長度(閘極電極13之寬度)為Lg1時， Wg1／Lg1＝4×Wg2／Lg1 　　　　  ＝4×Wg2／Lg2 　　　　  ＞Wg2／Lg2　　　　　　　　‧‧‧(3) 在此，Lg1=Lg2。即，p通道型電晶體21p及n通道型電晶體21n之閘極寬度與閘極長度的比(Wg2/Lg2)小於p通道型電晶體11p及n通道電晶體11n之閘極寬度與閘極長度的比(Wg1/Lg1)。
令活性區域12p之俯視觀察時的寬度(WFIN )為d1，令相鄰之活性區域12p間之俯視觀察時的距離為d2。令距離n通道型電晶體11n最近之側的活性區域12p之端部與LIC14dp之n通道型電晶體11n側的端部之間的俯視觀察時之距離為d3，令距離第1電源用金屬配線16vd最近之側的活性區域12p之端部與LIC14dp之第1電源用金屬配線16vd側的端部之間的俯視觀察時之距離為d4。令距離n通道型電晶體11n最近之側的活性區域12p之端部與LIC14sp之n通道型電晶體11n側的端部之間的俯視觀察時之距離為d3，令距離第1電源用金屬配線16vd最近之側的活性區域12p的端部與LIC14sp之第1電源用金屬配線16vd側的端部之間的俯視觀察時之距離為d5。
令活性區域12n之俯視觀察時的寬度為d1，令相鄰之活性區域12n間的俯視觀察時之距離為d2。令距離p通道型電晶體11p最近之側的活性區域12n之端部與LIC14dn之p通道型電晶體11p側的端部之間的俯視觀察時之距離為d3，令距離第2電源用金屬配線16vs最近之側的活性區域12n之端部與LIC14dn之第2電源用金屬配線16vs側的端部之間的俯視觀察時之距離為d4。令距離p通道型電晶體11p最近之側的活性區域12n之端部與LIC14sn之p通道型電晶體11p側的端部之間的俯視觀察時之距離為d3，令距離第2電源用金屬配線16vs最近之側的活性區域12n的端部與LIC14sn之第2電源用金屬配線16vs側的端部之間的俯視觀察時之距離為d5。
令活性區域22p之俯視觀察時的寬度為d1，令活性區域22p之端部與LIC24dp之n通道型電晶體11n側的端部之間的俯視觀察時之距離為d6，令活性區域22p之端部與LIC24dp之第1電源用金屬配線16vd側的端部之間的俯視觀察時之距離為d7。令活性區域22p之端部與LIC24sp之n通道型電晶體21n側的端部之間的俯視觀察時之距離為d8，令活性區域22p之端部與LIC24sp之第1電源用金屬配線16vd側的端部之間的俯視觀察時之距離為d9。
令活性區域22n之俯視觀察時的寬度為d1，令活性區域22n之端部與LIC24dn之p通道型電晶體11p側的端部之間的俯視觀察時之距離為d6，令活性區域22n之端部與LIC24dn之第2電源用金屬配線16vs側的端部之間的俯視觀察時之距離為d7。令活性區域22n之端部與LIC24sn之p通道型電晶體21p側的端部之間的俯視觀察時之距離為d8，令活性區域22n之端部與LIC24sn之第2電源用金屬配線16vs側的端部之間的俯視觀察時之距離為d9。
令LIC14dp之端部與LIC14dn之端部的間隔為d10，令LIC14sp之端部與LIC14sn之端部的間隔為d10。
活性區域22p與距離第1電源用金屬配線16vd最近之側的活性區域12p配置於沿著X方向之同一線上，活性區域22n與距離第2電源用金屬配線16vs最近之側的活性區域12n配置於沿著X方向之同一線上，並成立以下之關係。 LIC24dp之長度＝d7＋d1＋d6　　　　　　　　　　　　‧‧‧(4) LIC14dp之長度＝d4＋d1＋(N－1)(d1＋d2)＋d3　              ‧‧‧(5) LIC24sp之長度＝d9＋d1＋d8　　　　　　　　　　　　 ‧‧‧(6) LIC14sp之長度＝d5＋d1＋(N－1)(d1＋d2))＋d3　             ‧‧‧(7) d3＝(d1＋d2)/4　　　　　　　　　　　　　　　　　　 ‧‧‧(8) 在此，N係p通道型電晶體11p、n通道型電晶體11n之活性區域的數量，在半導體裝置100A中，N=4。又，在半導體裝置100A中，d6=d3、d7=d4、d8=d3、d9=d4。此外，舉例而言，d1為10nm、d2為40nm左右的大小。
當令閘極間距(閘極電極間距離+閘極長度)為d11時，成立以下之關係。在此，舉例而言，d11為90nm左右之大小。 LS1＝2×d11　　　　　　 ‧‧‧(9) Lg1≦WLIC ≦d11/2　　      ‧‧‧(10) 半導體裝置100A為串聯連接了2段反相器的延遲電路(緩衝器)之例。其係為了產生更延遲之時間而令前段反相器的活性區域(突起半導體層之條數)為最小之例。由於前段反相器與後段反相器之突起半導體層的條數是條數差距大時，在後段反相器之充放電會較耗時，故可使延遲時間更增加。又，後段反相器之突起半導體的條數宜使用可配置之最大數。藉此，可使延遲電路之輸出信號穩定。當要使延遲時間小時，只要增加前段反相器之活性區域(突起半導體層之條數)即可。 [實施例2]
接著，就比半導體裝置100A增加延遲時間之實施例2的半導體裝置，使用圖2來說明。圖2係顯示實施例2之半導體裝置的結構之平面圖。 與圖1B所示之實施例1的半導體裝置100A同樣地，實施例2之半導體裝置100B係串聯連接2段反相器而構成。半導體裝置1B之後段(輸出側)反相器10為與半導體裝置100A之輸出側反相器相同的結構，半導體裝置100B之前段(輸入側)反相器30為異於半導體裝置100A之反相器20的結構。此外，在圖2中，省略了第1電源用金屬配線16vd、連接於該第1電源用金屬配線之通孔15sp、25sp、第2電源用金屬配線16vs、連接於該第2電源用金屬配線之通孔15sn、25sn。
p通道型電晶體31p及n通道型電晶體31n之閘極寬度(Wg2)分別與實施例1之p通道型電晶體21p及n通道型電晶體21n之閘極寬度(Wg2)相同，但使閘極電極33之閘極長度(Lg2)大於Lg1而使延遲時間增大。
為了以良好面積效率增加延遲時間，而相對於最小加工規則，將閘極長度設計成較長，X方向單元尺寸便依所增長的程度增大。當令反相器10之X方向的單元尺寸為Ls1，令反相器30之X方向的單元尺寸為Ls2時，Ls2＞Ls1。又，在同一單元內使用閘極長度不同之電晶體時，也有各電晶體具不同之特性的可能性，而有產生延遲時間之偏差的可能性。 [實施例3]
接著，就作為實施例2之問題點的解決方法而使用同一閘極長度之電晶體的實施例3之半導體裝置，使用圖3A及圖3B來說明。圖3A係顯示實施例3之半導體裝置的結構之平面圖。圖3B係實施例3之半導體裝置的電路圖。 如圖3B所示，實施例3之半導體裝置100C係串聯連接4段反相器而構成。輸出側反相器10與半導體裝置100A相同。輸入側之3段反相器20與半導體裝置100A相同。由於反相器10、20之X方向的單元尺寸分別為Ls1，故半導體裝置100C之單元尺寸為4´Ls1。此外，在圖3A中，省略了第1電源用金屬配線16vd、連接於該第1電源用金屬配線之通孔15sp、25sp、第2電源用金屬配線16vs、連接於該第2電源用金屬配線之通孔15sn、25sn。在半導體裝置100C中，為使延遲時間增加，而需要許多電晶體，X方向之單元尺寸便增大。 [實施例4]
接著，就作為實施例2、3之問題點的解決方法而使用長LIC之實施例4的半導體裝置，使用圖4A、圖4B、圖5A至圖5F來說明。圖4A係顯示實施例4之半導體裝置的結構之平面圖。圖4B係放大圖4A之一部分的平面圖。圖5A係圖4B之A’-A”線的截面圖。圖5B係圖4B之B’-B”線的截面圖。圖5C係圖4B之C’-C”線的截面圖。圖5D係圖4B之D’-D”線的截面圖。圖5E係圖4B之E’-E”線的截面圖。圖5F係圖4B之F’-F”線的截面圖。
與圖1B所示之實施例1的半導體裝置100A同樣地，實施例4之半導體裝置100D係串聯連接2段反相器而構成。半導體裝置100D之後段(輸出側)反相器10為與半導體裝置100A之反相器相同的結構，半導體裝置100D之前段(輸入側)反相器(第2反相器)40的結構與半導體裝置100A之反相器20除了LIC44dp、44dn之長度、輸出用金屬配線46o之長度、通孔45dp、45dn之位置不同外，其餘基本上相同。
令活性區域42p之俯視觀察時的寬度為d1，令活性區域42p之端部與LIC44dp之n通道型電晶體(第2n通道型電晶體)41n側的端部之間的俯視觀察時之距離為d6，令活性區域42p之端部與LIC44dp之第1電源用金屬配線16vd側的端部之間的俯視觀察時之距離為d7。令活性區域42p之端部與LIC44sp之n通道型電晶體41n側的端部之間的俯視觀察時之距離為d8，令活性區域42p之端部與LIC44sp之第1電源用金屬配線16vd側的端部之間的俯視觀察時之距離為d9。
令活性區域42n之俯視觀察時的寬度為d1，令活性區域42n之端部與LIC44dn之p通道型電晶體41p側的端部之間的俯視觀察時之距離為d6，令活性區域42n之端部與LIC44dn之第2電源用金屬配線16vs側的端部之間的俯視觀察時之距離為d7。令活性區域42n之端部與LIC44sn之p通道型電晶體(第2p通道型電晶體)41p側的端部之間的平面視之距離為d8，令活性區域42n之端部與LIC44sn之第2電源用金屬配線16vs側的端部之間的俯視觀察時之距離為d9。
活性區域42p與距離第1電源用金屬配線16vd最近之側的活性區域12p配置於沿著X方向之同一線上，活性區域42n與距離第2電源用金屬配線16vs最近之側的活性區域12n配置於沿著X方向之同一線上，成立式(4)~(10)之關係。在此，由於在半導體裝置100D中，d7=d4、d9=d5，且LIC14dp之長度與LIC44dp之長度相同，LIC14sp之長度與LIC44sp之長度相同，LIC14dn之長度與LIC44dn之長度相同，LIC14sn之長度與LIC44sn之長度相同，故有下述之關係。 d6＝(N－1)(d1＋d2)＋d3　‧‧‧(11) d8＝(N－1)(d1＋d2)＋d3　‧‧‧(12) 即，由於在半導體裝置100D中，N=4，故d6比d3長，d8比d3長，而比半導體裝置100A之相當部分的長度長。 此外，活性區域12p之數量不限4個，只要多於活性區域42p之數量即可。又，活性區域12n之數量也不限4個，只要多於活性區域42n之數量即可。活性區域42p之數量不限1個，只要少於活性區域12p之數量即可。活性區域42n之數量不限1個，只要小於活性區域12n之數量即可。
圖4B係半導體裝置100D之輸入側反相器40的n通道型電晶體41n部分的平面圖，就該部分之構造，使用圖5A-圖5F來說明。此外，由於輸入側反相器40之p通道型電晶體41p、輸出側反相器10之n通道型電晶體11n、p通道型電晶體反相器11p也為相同之構造，故省略說明。
如圖5A、圖5D、圖5E、圖5F所示，半導體層亦即活性區域42n係藉其一部分從半導體基板1穿過絕緣膜2而突出至絕緣膜2上而形成。換言之，於活性區域42n周圍之半導體基板1上形成有形成元件分離區域之絕緣膜2。如圖5D所示，閘極絕緣膜3係接觸活性區域42n之兩側面及上面而形成。當令閘極絕緣膜3所接觸之活性區域42n的高度為HFIN 、寬度為WFIN 時，HFIN ＞WFIN 。舉例而言，HFIN 為30nm，WFIN 為10nm左右之大小。如圖5A、圖5D所示，閘極電極43、13係接觸閘極絕緣膜3之上面及側面而形成，又，如圖5B、圖5C所示，也於絕緣膜2上形成有閘極電極43。如圖5A-圖5C所示，於閘極電極43延伸之方向的兩側面形成有以絕緣膜構成之邊牆4。如圖5A-圖5F所示，於活性區域42n、絕緣膜2、閘極電極43、邊牆4上形成有層間絕緣膜5。
如圖5A、圖5B、圖5C、圖5F所示，於源極及汲極側之活性區域42n的上面及側面、絕緣膜2上形成有以第1金屬膜構成之LIC44sn、44dn。藉此，LIC44sn與源極側之活性區域42n連接，LIC44dn與汲極側之活性區域22n連接。第1金屬膜為例如鎢(W)。
如圖5A-圖5F所示，於層間絕緣膜5、LIC44sn、44dn上形成有層間絕緣膜6。如圖5C、圖5F所示，於LIC44dn上形成有以第2金屬膜構成之通孔45dn。藉此，LIC44dn與通孔45dn連接，LIC44sn與通孔45sn連接。
如圖5A-圖5F所示，於層間絕緣膜6、通孔45dn上形成有層間絕緣膜7。如圖5C-圖5F所示，於通孔45dn、層間絕緣膜6上形成有以第3金屬膜構成之輸出用金屬配線46o、第2電源用金屬配線16vs。藉此，通孔45dn與輸出用金屬配線46o連接，通孔45sn與第2電源用金屬配線16vs連接。第3金屬膜為例如銅(Cu)。
半導體裝置100D係串聯連接了2段反相器的緩衝器之例。其係為了產生更延遲之時間而使前段反相器的活性區域(突起半導體層之條數)為最小之例。輸入側反相器之LIC與閘極電極之並排處不僅在突起半導體層上，還延伸至無突起半導體層之處。由於閘極電極與LIC之並排處存在寄生電容Cpe，故只要使並排距離延長，便可增加寄生電容，而可在不致如實施例2般改變閘極長度或如實施例3般增加反相器連接數下，以同一單元面積使延遲時間增加。輸入側反相器之電容比LIC僅在突起半導體層上時，增加2倍。因此，當令LIC僅在突起半導體層上時的延遲時間為Ta時，輸入側反相器之延遲時間便為2´Ta。是故，當令輸出側反相器之延遲時間為Tb時，2段反相器之延遲時間便為2´Ta+Tb，而可以同一面積產生Ta量之延遲時間。由於輸入側反相器之Fin條數少，故Ta＞Tb，藉使用實施例4之設計，Ta量之延遲時間增加1.5倍以上。
同時由於電晶體數量比實施例3少，故漏電流少，而可刪減以同一延遲時間相比時之耗費電力。 [實施例5]
接著，就具有與實施例4相等之延遲時間的實施例5之半導體裝置，使用圖6A、圖6B來說明。圖6A係顯示實施例5之延遲電路的結構之平面圖。圖6B係放大圖6A之一部分的平面圖。 實施例5之半導體裝置100E除了輸入側反相器(第2反相器)50之活性區域的配置位置不同以外，其餘與實施例4之半導體裝置相同。圖6B之A’-A”線的截面圖與圖5A之截面圖相同，圖6B之B’-B”線的截面圖與圖5B之截面圖相同，圖6B之C’-C”線的截面圖與圖5C之截面圖相同。
令活性區域52p之俯視觀察時的寬度為d1，令活性區域52p之端部與LIC44dp之n通道型電晶體51n側的端部之間的俯視觀察時之距離為d6，令活性區域52p之端部與LIC44dp之第1電源用金屬配線16vd側的端部之間的俯視觀察時之距離為d7。令活性區域52p之端部與LIC44sp之n通道型電晶體(第2n通道型電晶體)51n側的端部之間的俯視觀察時之距離為d8，令活性區域52p之端部與LIC44sp之第1電源用金屬配線16vd側的端部之間的俯視觀察時之距離為d9。
令活性區域52n之俯視觀察時的寬度為d1，令活性區域52n之端部與LIC44dn之p通道型電晶體51p側的端部之間的俯視觀察時之距離為d6，令活性區域52n之端部與LIC44dn之第2電源用金屬配線16vs側的端部之間的俯視觀察時之距離為d7。令活性區域52n之端部與LIC44sn之p通道型電晶體(第2p通道型電晶體)51p側的端部之間的俯視觀察時之距離為d8，令活性區域52n之端部與LIC44sn之第2電源用金屬配線16vs側的端部之間的俯視觀察時之距離為d9。
活性區域52p與距離第1電源用金屬配線16vd最遠之側的活性區域12p配置於沿著X方向之同一線上，活性區域52n與距離第2電源用金屬配線16vs最遠之側的活性區域12n配置於沿著X方向之同一線上，成立式(4)~式(10)之關係。在此，由於在半導體裝置100E中，d6=d3、d8=d3，且LIC14dp之長度與LIC44dp之長度相同，LIC14sp之長度與LIC44sp之長度相同，LIC14dn之長度與LIC44dn之長度相同，LIC14sn之長度與LIC44sn之長度相同，故有下述之關係。 d7＝(N－1)(d1＋d2)＋d4　‧‧‧(13) d9＝(N－1)(d1＋d2)＋d5　‧‧‧(14) 即，由於在半導體裝置100E中，N=4，故d7比d4長，d9比d5長，而比半導體裝置100A之相當部分的長度長。 活性區域12p之數量不限4個，只要多於活性區域52p之數量即可。又，活性區域12n之數量也不限4個，只要多於活性區域52n之數量即可。活性區域52p之數量不限1個，只要少於活性區域12p之數量即可。活性區域52n之數量不限1個，只要少於活性區域12n之數量即可。
即使輸入側反相器之活性區域的位置改變，亦可獲得與實施例4相同之因寄生電容增加所致之延遲時間增加。
活性區域52p不需與距離第1電源用金屬配線16vd最遠之側的活性區域12p配置於沿著X方向之同一線上，亦可配置於距離第1電源用金屬配線16vd最遠之側的活性區域12p與最近之側的活性區域12p之間。活性區域52n不需與距離第2電源用金屬配線16vs最遠之側的活性區域12n配置於沿著X方向之同一線上，亦可配置於距離第2電源用金屬配線16vs最遠之側的活性區域12n與最近之側的活性區域12n之間。 [實施例6]
接著，就延遲時間比實施例4、5小之實施例6的半導體裝置，使用圖7A、圖7B、圖8來說明。圖7A係顯示實施例6之半導體裝置的結構之平面圖。圖7B係放大圖7A之一部分的平面圖。圖8係圖7B之G’-G”線的截面圖。 實施例6之半導體裝置100F除了連接於輸入側反相器(第2反相器)60之活性區域的汲極側之LIC的長度不同外，其餘與實施例1之半導體裝置基本上相同。隨著LIC之長度的變更，通孔之位置也變更。圖7B之A’-A”線的截面圖與圖5A之截面圖相同，圖7B之C’-C”線的截面圖與圖5C之截面圖相同。
令活性區域42p之俯視觀察時的寬度為d1，令活性區域42p之端部與LIC64dp之n通道型電晶體61n側的端部之間的俯視觀察時之距離為d6，令活性區域42p之端部與LIC64dp之第1電源用金屬配線16vd側的端部之間的俯視觀察時之距離為d7。令活性區域42p之端部與LIC44sp之n通道型電晶體(第2n通道型電晶體)61n側的端部之間的俯視觀察時之距離為d8，令活性區域42p之端部與LIC44sp之第1電源用金屬配線16vd側的端部之間的俯視觀察時之距離為d9。
令活性區域42n之俯視觀察時的寬度為d1，令活性區域42n之端部與LIC64dn之p通道型電晶體41p側的端部之間的俯視觀察時之距離為d6，令活性區域42n之端部與LIC64dn之第2電源用金屬配線16vs側的端部之間的俯視觀察時之距離為d7。令活性區域42n之端部與LIC44sn之p通道型電晶體(第2p通道型電晶體)61p側的端部之間的俯視觀察時之距離為d8，令活性區域42n之端部與LIC44sn之第2電源用金屬配線16vs側的端部之間的俯視觀察時之距離為d9。
活性區域42p與距離第1電源用金屬配線16vd最近之側的活性區域12p配置於沿著X方向之同一線上，活性區域42n與距離第2電源用金屬配線16vs最近之側的活性區域12n配置於沿著X方向之同一線上，成立式(4)~式(10)之關係。在此，由於在半導體裝置100F中，d6=d3、d7=d4，d9=d5，且LIC14sp之長度與LIC44sp之長度相同， LIC14sn之長度與LIC44sn之長度相同，故有下述之關係。 d8＝(N－1)(d1＋d2)＋d3　‧‧‧(12) 即，由於在半導體裝置100F中，N=4，故d8比d3長，而比半導體裝置100A之相當部分的長度長。 活性區域12p之數量不限4個，只要多於活性區域42p之數量即可。又，活性區域12n之數量也不限4個，只要多於活性區域42n之數量即可。活性區域42p之數量不限1個，只要少於活性區域12p之數量即可。活性區域42n之數量不限1個，只要少於活性區域12n之數量即可。
結果，如圖7B、圖8所示，由於在閘極電極43之單側的許多部分無並排之LIC，故閘極電極-LIC間之寄生電容(CPe)小。輸入側之CMOS反相器60的延遲時間為Ta+Ta/2，增加了Ta/2。比起實施例4，輸入側反相器之延遲時間則減少Ta/2。
此外，從實施例1、4、6，d6、d8可為以下之範圍。 d3≦d6≦（N－1）(d1＋d2）＋d3　‧‧‧(15） d3≦d8≦（N－1）(d1＋d2）＋d3　‧‧‧(16) 在此，在實施例1中，d6=d8=d3，實施例4則為d6＝d8＝(N－1)(d1＋d2）＋d3。
藉調整活性區域之汲極側的LIC之長度，輸入側反相器之延遲時間可在(1.5~2)Ta之範圍調整。又，連接於活性區域之源極側的LIC之長度(d8)亦可短。藉調整活性區域之源極側的LIC之長度，輸入側反相器之延遲時間可在(1~1.5)Ta之範圍調整。藉調整活性區域之汲極側的LIC之長度及活性區域之源極側的LIC之長度，輸入側反相器之延遲時間可在(1~2)Ta之範圍調整。藉此，藉變更LIC之長度，可在反相器維持同一面積之狀態下，調整延遲時間。 [實施例7]
就實施例7之半導體裝置，使用圖9A、圖9B、圖10A至圖10C來說明。圖9A係顯示實施例7之半導體裝置的結構之平面圖。圖9B係放大圖9A之一部分的平面圖。圖10A係圖9B之H’-H”線的截面圖。圖10B係圖9B之I’-I”線的截面圖。圖10C係圖9B之J’-J”線的截面圖。 實施例7之半導體裝置100G除了輸入側反相器(第2反相器)70之LIC的上層之金屬配線及通孔之配置外，其餘與實施例4之半導體裝置100D基本上相同。即，半導體裝置100G之d1~d11與半導體裝置100D相同。
將輸出用金屬配線76o配置成重疊在LIC44dp及LIC44dn上。以複數(圖中為3個)之通孔45dp連接LIC44dp與輸出用金屬配線76o。以複數(圖中為3個)之通孔45dn連接LIC44dn與輸出用金屬配線76o。又，將連接於第1電源用金屬配線16vd之金屬配線76sp配置成重疊在LIC44sp上，並將連接於第2電源用金屬配線16vs之金屬配線76sn配置成重疊在LIC44sn上。以複數(圖中為4個)之通孔45sp連接LIC44sp與金屬配線76sp，以複數(圖中為4個)之通孔45dn連接LIC44sn與金屬配線76sn。
圖10A、圖10B、圖10C所示，由於新產生金屬配線與閘極電極之寄生電容、通孔與閘極電極之寄生電容、金屬配線與金屬配線之寄生電容等，故比起實施例4，寄生電容增大，而可獲得延遲時間之增加。再者，由於藉增加通孔數量，通孔電容(通孔與閘極電極之電容、通孔與通孔之電容、通孔與金屬配線之電容等)之寄生電容也增加，故可更增加延遲時間。
在本實施形態中，對實施例4追加金屬配線及通孔而使寄生電容增加，亦可適用於實施例1、5、6、8。 [實施例8]
就實施例8之半導體裝置，使用圖11A、圖11B、圖12A至圖12C來說明。圖11A係顯示實施例8之半導體裝置的結構之平面圖。圖11B係放大圖11A之一部分的平面圖。圖12A係圖11B之K’-K”線的截面圖。圖12B係圖11B之L’-L”線的截面圖。圖12C係圖11B之M’-M”線的截面圖。 與圖1B所示之實施例1的半導體裝置100A同樣地，實施例8之半導體裝置100H係串聯連接2段反相器而構成。半導體裝置100H之輸出側反相器10為與半導體裝置100A之輸出側反相器相同之結構，半導體裝置100H之輸入側反相器(第2反相器)80係共用輸出側反相器之源極側的LIC而構成。
輸出側反相器10之p通道型電晶體11p具有以3個Fin構造的半導體層構成之活性區域12p、以1個Fin構造之半導體層構成的活性區域(第1活性區域)82p、與該等交叉之閘極電極13。又，p通道型電晶體11p具有連接源極側之4個活性區域並與第1電源用金屬配線16vd連接的LIC14sp、連接汲極側之4個活性區域的LIC14dp。輸出側反相器10之n通道型電晶體11n具有3個Fin構造之活性區域12n、與該等交叉之閘極電極13。又，n通道型電晶體11n具有連接源極側之4個活性區域並與第2電源用金屬配線16vs連接的LIC14sn、以1個Fin構造之半導體層構成的活性區域(第2活性區域)82n、連接汲極側之4個活性區域的LIC14dn。活性區域82p之數不限1個，只要少於p通道型電晶體11p之活性區域的數量即可，例如亦可為2個。p通道型電晶體11p之活性區域的數量為4個且活性區域82p之數量為2個時，活性區域12p之數量為2個。活性區域82n之數量不限1個，只要少於n通道型電晶體11n之活性區域的數量即可，例如亦可為2個。當n通道型電晶體11n之活性區域的數量為4個且活性區域82n之數量為2個時，活性區域12n之數量為2個。
輸入側反相器80之p通道型電晶體(第2p通道型電晶體)81p具有活性區域(第3活性區域)82p、與該活性區域交叉之閘極電極83。又，p通道型電晶體81p具有連接活性區域82p之源極側與第1電源用金屬配線16vd之LIC14sp、連接活性區域82p之汲極側與輸出用金屬配線86o之LIC84dp。p通道型電晶體81p之活性區域與p通道型電晶體11p之1個活性區域連接。此外，當活性區域82p為2個時，p通道型電晶體81p之2個活性區域分別與p通道型電晶體11p之活性區域連接。
輸入側反相器80之n通道型電晶體(第2n通道型電晶體)81n具有活性區域(第4活性區域)82n、與該活性區域交叉之閘極電極83。又，n通道型電晶體81n具有連接活性區域82n之源極側與第2電源用金屬配線16vs之LIC14sn、連接活性區域82n之汲極側與輸出用金屬配線86o之LIC84dn。n通道型電晶體81n之活性區域與n通道型電晶體11n之1個活性區域連接。此外，活性區域82n有2個時，n通道型電晶體81n之2個活性區域分別與n通道電晶體11n之活性區域連接。
閘極電極83與輸入用金屬配線86i以通孔85g連接，LIC84dp與輸出用金屬配線86o以通孔85dp連接，LIC84dn與輸出用金屬配線86o以通孔85dn連接，p通道型電晶體81p與n通道型電晶體81n因而連接。以連接用金屬配線16io連接輸出用金屬配線86o與輸入用金屬配線16i，輸入側反相器80與輸出側反相器10因而連接。此外，半導體裝置100H具有未連接於任一處且與閘極電極同一尺寸且同層的仿真閘極電極13d，但比其他實施例少1條。對第1電源用金屬配線16vd賦予高於第2電源用金屬配線16vs之電位。
半導體裝置100H之d1~d7、d10、d11與半導體裝置100D相同。此外，因反相器10與反相器80共用源極側之LIC的關係，而不具d8、d9。
如圖12A~圖12C所示，由於跟閘極電極13與LIC14dn之寄生電容、閘極電極13與LIC14sn之寄生電容、閘極電極13與通孔15dn之寄生電容、閘極電極13與輸出用金屬配線16o之寄生電容同樣地產生閘極電極83與LIC84dn之寄生電容、閘極電極83與LIC14sn之寄生電容、閘極電極83與通孔85dn之寄生電容、閘極電極83與輸出用金屬配線86o之寄生電容，故反相器80具有與實施例4等相同之延遲時間。
活性區域82p不需配置於距離第1電源用金屬配線16vd最近之側，亦可配置於距離第1電源用金屬配線16vd最遠之側的活性區域12p與最近之側的活性區域12p之間。活性區域82n不需配置於距離第2電源用金屬配線16vs最近之側，亦可配置於距離第2電源用金屬配線16vs最遠之側的活性區域12n與最近之側的活性區域12n之間。通孔85dp、85dn亦可不設1個，而如實施例7般設複數個。
半導體裝置100H係反相器10與反相器80之連接於第1電源的LIC以及連接於第2電源的LIC為共用。藉此，可縮短X方向距離，而可縮小單元面積。
以上，依據實施形態，具體地說明了由本發明人所作成之發明，本發明不限於上述實施形態，可進行各種變更是無須贅言的。
1‧‧‧半導體基板
2‧‧‧絕緣膜
3‧‧‧閘極絕緣膜
4‧‧‧邊牆
5‧‧‧層間絕緣膜
6‧‧‧層間絕緣膜
10‧‧‧後段(輸出側)反相器(第1反相器)
11n‧‧‧n通道型電晶體(第1n通道型電晶體)
11p‧‧‧p通道型電晶體(第1p通道型電晶體)
12n‧‧‧第2活性區域
12p‧‧‧第1活性區域
13‧‧‧第1閘極電極
13d‧‧‧仿真閘極電極
14dp‧‧‧第2局部連接配線
14dn‧‧‧第4局部連接配線
14sp‧‧‧第1局部連接配線
14sn‧‧‧第3局部連接配線
15dn‧‧‧通孔
15dp‧‧‧通孔
15g‧‧‧通孔
15sn‧‧‧通孔
15sp‧‧‧通孔
16i‧‧‧輸入用金屬配線
16io‧‧‧連接用金屬配線
16o‧‧‧輸出用金屬配線
16vd‧‧‧第1電源用金屬配線
16vs‧‧‧第2電源用金屬配線
20‧‧‧前段(輸入側)反相器(第2反相器)
21n‧‧‧n通道型電晶體(第2n通道型電晶體)
21p‧‧‧p通道型電晶體(第2p通道型電晶體)
22n‧‧‧活性區域(第4活性區域)
22p‧‧‧活性區域(第3活性區域)
23‧‧‧閘極電極(第2閘極電極)
24dn‧‧‧LIC(第8局部連接配線)
24dp‧‧‧LIC(第6局部連接配線)
24sn‧‧‧LIC(第7局部連接配線)
24sp‧‧‧LIC(第5局部連接配線)
25dn‧‧‧通孔
25dp‧‧‧通孔
25g‧‧‧通孔
25sn‧‧‧通孔
25sp‧‧‧通孔
26o‧‧‧輸出用金屬配線
30‧‧‧前段(輸入側)反相器
31n‧‧‧n通道型電晶體
31p‧‧‧p通道型電晶體
40‧‧‧前段(輸入側)反相器(第2反相器)
41n‧‧‧n通道型電晶體(第2n通道型電晶體)
41p‧‧‧p通道型電晶體
42n‧‧‧第4活性區域
42p‧‧‧第3活性區域
43‧‧‧第2閘極電極
44dp‧‧‧第6局部連接配線
44dn‧‧‧第8局部連接配線
44sp‧‧‧第5局部連接配線
44sn‧‧‧第7局部連接配線
45dp‧‧‧通孔
45dn‧‧‧通孔
45g‧‧‧通孔
45sn‧‧‧通孔
45sp‧‧‧通孔
46i‧‧‧輸入用金屬配線
46o‧‧‧輸出用金屬配線
50‧‧‧輸入側反相器(第2反相器)
51n‧‧‧n通道型電晶體
51p‧‧‧p通道型電晶體
52n‧‧‧活性區域
52p‧‧‧活性區域
60‧‧‧輸入側反相器(第2反相器)
61n‧‧‧n通道型電晶體
61p‧‧‧p通道型電晶體
64dn‧‧‧LIC
70‧‧‧輸入側反相器(第2反相器)
76o‧‧‧輸出用金屬配線
76sn‧‧‧金屬配線
76sp‧‧‧金屬配線
80‧‧‧輸入側反相器(第2反相器)
81n‧‧‧n通道型電晶體
81p‧‧‧p通道型電晶體
82n‧‧‧活性區域
82p‧‧‧活性區域
83‧‧‧閘極電極
84dn‧‧‧LIC
84dp‧‧‧LIC
85dp‧‧‧通孔
85dn‧‧‧通孔
85g‧‧‧通孔
86i‧‧‧輸入用金屬配線
86o‧‧‧輸出用金屬配線
100‧‧‧半導體裝置
100A‧‧‧半導體裝置
100B‧‧‧半導體裝置
100C‧‧‧半導體裝置
100D‧‧‧半導體裝置
100E‧‧‧半導體裝置
100F‧‧‧半導體裝置
100G‧‧‧半導體裝置
100H‧‧‧半導體裝置
110‧‧‧第1反相器
111p‧‧‧第1p通道型電晶體
111n‧‧‧第1n通道型電晶體
120‧‧‧第2反相器
121p‧‧‧第2p通道型電晶體
121n‧‧‧第2n通道型電晶體
CPe‧‧‧寄生電容
d1‧‧‧寬度
d2‧‧‧距離
d3‧‧‧距離
d4‧‧‧距離
d5‧‧‧距離
d6‧‧‧距離
d7‧‧‧距離
d8‧‧‧距離
d9‧‧‧距離
d10‧‧‧間隔
d11‧‧‧閘極間距
HFIN‧‧‧高度
Lg1‧‧‧閘極長度
Lg2‧‧‧閘極長度
Ls1‧‧‧反相器之X方向單元尺寸
WFIN‧‧‧寬度
X‧‧‧方向
Y‧‧‧方向
圖1A係用以說明實施例1之半導體裝置的平面圖。 圖1B係用以說明實施例1之半導體裝置的電路圖。 圖2係用以說明實施例2之半導體裝置的平面圖。 圖3A係用以說明實施例3之半導體裝置的平面圖。 圖3B係用以說明實施例3之半導體裝置的電路圖。 圖4A係用以說明實施例4之半導體裝置的平面圖。 圖4B係放大圖4A之一部分的平面圖。 圖5A係圖4B之A’-A”線的截面圖。 圖5B係圖4B之B’-B”線的截面圖。 圖5C係圖4B之C’-C”線的截面圖。 圖5D係圖4B之D’-D”線的截面圖。 圖5E係圖4B之E’-E”線的截面圖。 圖5F係圖4B之F’-F”線的截面圖。 圖6A係用以說明實施例5之半導體裝置的平面圖。 圖6B係放大圖6A之一部分的平面圖。 圖7A係用以說明實施例6之半導體裝置的平面圖。 圖7B係放大圖7A之一部分的平面圖。 圖8係圖7B之G’-G”線的截面圖。 圖9A係用以說明實施例7之半導體裝置的平面圖。 圖9B係放大圖9A之一部分的平面圖。 圖10A係圖9B之H’-H”線的截面圖。 圖10B係圖9B之I’-I”線的截面圖。 圖10C係圖9B之J’-J”線的截面圖。 圖11A係用以說明實施例8之半導體裝置的平面圖。 圖11B係放大圖11A之一部分的平面圖。 圖12A係圖11B之K’-K”線的截面圖。 圖12B係圖11B之L’-L”線的截面圖。 圖12C係圖11B之M’-M”線的截面圖。 圖13係用以說明實施形態之半導體裝置的平面圖。
12n‧‧‧第2活性區域
12p‧‧‧第1活性區域
13‧‧‧第1閘極電極
14dp‧‧‧第2局部連接配線
14dn‧‧‧第4局部連接配線
14sp‧‧‧第1局部連接配線
14sn‧‧‧第3局部連接配線
15dn‧‧‧通孔
15dp‧‧‧通孔
15g‧‧‧通孔
15sp‧‧‧通孔
16i‧‧‧輸入用金屬配線
16io‧‧‧連接用金屬配線
16o‧‧‧輸出用金屬配線
16vd‧‧‧第1電源用金屬配線
16vs‧‧‧第2電源用金屬配線
42n‧‧‧第4活性區域
42p‧‧‧第3活性區域
43‧‧‧第2閘極電極
44dp‧‧‧第6局部連接配線
44dn‧‧‧第8局部連接配線
44sp‧‧‧第5局部連接配線
44sn‧‧‧第7局部連接配線
45dp‧‧‧通孔
45dn‧‧‧通孔
45g‧‧‧通孔
45sn‧‧‧通孔
45sp‧‧‧通孔
46i‧‧‧輸入用金屬配線
46o‧‧‧輸出用金屬配線
100‧‧‧半導體裝置
110‧‧‧第1反相器
111p‧‧‧第1p通道型電晶體
111n‧‧‧第1n通道型電晶體
120‧‧‧第2反相器
121p‧‧‧第2p通道型電晶體
121n‧‧‧第2n通道型電晶體
X‧‧‧方向
Y‧‧‧方向

Claims (19)

  1. 一種半導體裝置，其包含有： 第1反相器；及 第2反相器，其與該第1反相器串聯連接； 該第1反相器具有： 第1p通道型電晶體；及 第1n通道型電晶體； 該第2反相器具有： 第2p通道型電晶體；及 第2n通道型電晶體； 該第1p通道型電晶體具有： 第1活性區域，其以突起半導體層構成且沿著第1方向延伸； 第1閘極電極，其沿著第2方向延伸； 第1局部連接配線，其沿著該第2方向延伸，並與該第1活性區域之源極側連接；及 第2局部連接配線，其沿著該第2方向延伸，並與該第1活性區域之汲極側連接； 該第1n通道型電極體具有： 第2活性區域，其以突起半導體層構成且沿著第1方向延伸； 該第1閘極電極，其沿著第2方向延伸； 第3局部連接配線，其沿著該第2方向延伸，並與該第2活性區域之源極側連接； 第4局部連接配線，其沿著該第2方向延伸，並與該第2活性區域之汲極側連接； 該第2p通道型電晶體具有： 第3活性區域，其以突起半導體層構成且沿著第1方向延伸； 第2閘極電極，其沿著第2方向延伸； 第5局部連接配線，其沿著該第2方向延伸，並與該第3活性區域之源極側連接； 第6局部連接配線，其沿著該第2方向延伸，並與該第3活性區域之汲極側連接； 該第2n通道型電晶體具有： 第4活性區域，其以突起半導體層構成且沿著第1方向延伸； 該第2閘極電極，其沿著第2方向延伸； 第7局部連接配線，其沿著該第2方向延伸，並與該第4活性區域之源極側連接； 第8局部連接配線，其沿著該第2方向延伸，並與該第4活性區域之汲極側連接； 該第3活性區域之數量少於該第1活性區域之數量， 該第4活性區域之數量少於該第2活性區域之數量。
  2. 如申請專利範圍第1項之半導體裝置，其中， 俯視觀察時，位於彼此相鄰之該第2p通道型電晶體的第3活性區域與該第2n通道型電晶體的第4活性區域之間的第5局部連接配線之部分的長度(d8) ，較長於位於彼此相鄰之該第1p通道型電晶體的第1活性區域與該第1n通道型電晶體的第2活性區域之間的第1局部連接配線之部分的長度(d3)。
  3. 如申請專利範圍第2項之半導體裝置，其中， 俯視觀察時，位於彼此相鄰之該第2p通道型電晶體的第3活性區域與該第2n通道型電晶體的第4活性區域之間的第7局部連接配線的部分之長度(d8) ，較長於位於彼此相鄰之該第1p通道型電晶體的第1活性區域與該第1n通道型電晶體的第2活性區域之間的第3局部連接配線的部分之長度(d3)。
  4. 如申請專利範圍第2項之半導體裝置，其中， 俯視觀察時，位於彼此相鄰之該第2p通道型電晶體的第3活性區域與該第2n通道型電晶體的第4活性區域之間的第6局部連接配線的部分之長度(d6) ，較長於位於彼此相鄰之該第1p通道型電晶體的第1活性區域與該第1n通道型電晶體的第2活性區域之間的第2局部連接配線的部分之長度(d3)。
  5. 如申請專利範圍第4項之半導體裝置，其中， 俯視觀察時，位於彼此相鄰之該第2p通道型電晶體的第3活性區域與該第2n通道型電晶體的第4活性區域之間的第8局部連接配線的部分之長度(d6) ，較長於位於彼此相鄰之該第1p通道型電晶體的第1活性區域與該第1n通道型電晶體的第2活性區域之間的第4局部連接配線的部分之長度(d3)。
  6. 如申請專利範圍第2項之半導體裝置，其更包含有沿著該第1方向延伸之第1及第2電源配線， 該第1電源配線連接於該第1局部連接配線及該第5局部連接配線， 該第2電源配線連接於該第3局部連接配線及該第7局部連接配線。
  7. 如申請專利範圍第2項之半導體裝置，其更包含有： 第1金屬配線，其從該第1電源配線沿著該第2方向延伸至該第2n通道型電晶體側； 第2金屬配線，其從該第2電源配線沿著該第2方向延伸至該第2p通道型電晶體側； 該第1金屬配線配置成俯視觀察時重疊在該第5局部連接配線上，並藉由通孔連接於該第5局部連接配線， 該第2金屬配線配置成俯視觀察時重疊在該第7局部連接配線上，並藉由通孔連接於該第7局部連接配線。
  8. 如申請專利範圍第7項之半導體裝置，其更包含有： 第3金屬配線，其連接該第6局部連接配線與該第8局部連接配線，並連接於該第1閘極電極。
  9. 如申請專利範圍第8項之半導體裝置，其中， 該第3金屬配線配置成俯視觀察時重疊在該第6及第8局部連接配線上，並藉由通孔連接於該第6及8局部連接配線。
  10. 如申請專利範圍第2項之半導體裝置，其中， 該第1p通道型電晶體具有N個該第1活性區域， 該第2p通道型電晶體具有1個該第3活性區域， 當令該第1活性區域俯視觀察時之寬度為d1、相鄰之第1活性區域間的距離為d2時，成立d8≦(N-1)(d1+d2)+d3之關係。
  11. 如申請專利範圍第4項之半導體裝置，其中， 該第1p通道型電晶體具有N個該第1活性區域， 該第2p通道型電晶體具有1個該第3活性區域， 當令該第1活性區域俯視觀察時之寬度為d1、相鄰之第1活性區域間的距離為d2時，成立d6≦(N-1)(d1+d2)+d3之關係。
  12. 如申請專利範圍第1項之半導體裝置，其中， 俯視觀察時，於沿著該第1方向延伸之第1電源配線與第2電源配線之間配置該第1p通道型電晶體之第1活性區域、該第1n通道型電晶體之第2活性區域、該第2p通道型電晶體之第3活性區域及該第2n通道型電晶體之第4活性區域， 俯視觀察時，從與該第1電源配線相鄰之該第2p通道型電晶體的第3活性區域之端部往該第1電源配線方向延伸之該第5局部連接配線的長度(d9) ，較長於從與該第1電源配線相鄰之該第1p通道型電晶體的第1活性區域之端部往該第1電源配線方向延伸之該第1局部連接配線的長度(d5)。
  13. 如申請專利範圍第12項之半導體裝置，其中， 俯視觀察時，從與該第1電源配線相鄰之該第2p通道型電晶體的第3活性區域之端部往該第1電源配線方向延伸之該第6局部連接配線的長度(d7) ，較長於從與該第1電源配線相鄰之該第1p通道型電晶體的第1活性區域之端部往該第1電源配線方向延伸之該第2局部連接配線的長度(d4)。
  14. 如申請專利範圍第12項之半導體裝置，其中， 該第1p通道型電晶體具有N個該第1活性區域， 該第2p通道型電晶體具有1個該第3活性區域， 當令該第1活性區域俯視觀察時之寬度為d1、相鄰之第1活性區域間的距離為d2時，成立d9=(N-1)(d1+d2)+d5之關係。
  15. 如申請專利範圍第13項之半導體裝置，其中， 該第1p通道型電晶體具有N個該第1活性區域， 該第2p通道型電晶體具有1個該第3活性區域， 當令該第1活性區域俯視觀察時之寬度為d1、相鄰之第1活性區域間的距離為d2時，成立d7=(N-1)(d1+d2)+d4之關係。
  16. 如申請專利範圍第1項之半導體裝置，其中， 該第3活性區域連接於該第1活性區域， 該第4活性區域連接於該第2活性區域， 該第1局部連接配線與該第3活性區域之源極側連接， 該第3局部連接配線與該第4活性區域之源極側連接， 該第2閘極電極俯視觀察時配置於該第1局部連接配線與該第6連接配線之間及該第3局部連接配線與該第8局部連接配線之間， 俯視觀察時，位於彼此相鄰之該第2p通道型電晶體的第3活性區域與該第2n通道型電晶體的第4活性區域之間的第6局部連接配線的部分之長度(d6) ，較長於位於彼此相鄰之該第1p通道型電晶體的第1活性區域與該第1n通道型電晶體的第2活性區域之間的第2局部連接配線的部分之長度(d3)。
  17. 如申請專利範圍第16項之半導體裝置，其中， 俯視觀察時，位於彼此相鄰之該第2p通道型電晶體的第3活性區域與該第2n通道型電晶體的第4活性區域之間的第8局部連接配線的部分之長度(d6) ，較長於位於彼此相鄰之該第1p通道型電晶體的第1活性區域與該第1n通道型電晶體的第2活性區域之間的第4局部連接配線的部分之長度(d3)。
  18. 如申請專利範圍第16項之半導體裝置，其更包含有沿著該第1方向延伸之第1及第2電源配線， 該第1電源配線連接於該第1局部連接配線， 該第2電源配線連接於該第3局部連接配線。
  19. 如申請專利範圍第16項之半導體裝置，其中， 該第1p通道型電晶體具有N個該第1活性區域， 該第2p通道型電晶體具有1個該第1活性區域， 當令該第1活性區域俯視觀察時之寬度為d1、相鄰之第1活性區域間的距離為d2時，成立d6≦(N-1)(d1+d2)+d3之關係。
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