KR20160113989A - 반도체 장치 - Google Patents

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KR20160113989A
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다께시 오까가끼
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

본 발명의 과제는, FinFET에 적합한 지연 회로를 제공하는 데 있다. 반도체 장치는 제1 인버터와 그것과 직렬로 접속되는 제2 인버터를 구비한다. 제1 및 제2 인버터는 각각 p채널형 트랜지스터와 n채널형 트랜지스터를 구비한다. 제2 인버터의 p채널형 트랜지스터와 n채널형 트랜지스터의 활성 영역을 구성하는 돌기 반도체층의 개수는, 각각 제1 인버터의 p채널형 트랜지스터와 n채널형 트랜지스터의 활성 영역을 구성하는 돌기 반도체층의 개수보다도 적다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 개시는 반도체 장치에 관한 것으로, 예를 들어 FinFET의 지연용 인버터 회로에 적용 가능하다.
미세화에 수반하여 발생하는 단채널 효과 억제 등을 목적으로 하여, 기판 평면으로부터 상방으로 돌출된 돌기 반도체층을 갖고, 이 돌기 반도체층의 적어도 기판 평면에 거의 수직의 양 평면(양 측면)에 채널 영역을 형성하는 전계 효과 트랜지스터(이하, '핀형 전계 효과 트랜지스터'라 하며, 'FinFET'로 약칭함)가 제안되어 있다(예를 들어, 국제공개 제2006/132172호). FinFET는, 2차원의 기판 위에 3차원의 구조를 입상((立上)한 형태로 되어 있으며, 기판 면적이 동일하면 플래너형 트랜지스터보다도 게이트 체적이 커진다. 게이트가 채널을 「감싸는」 구조로 되어 있기 때문에, 게이트의 채널 제어성이 높아 디바이스가 오프 상태일 때의 누설 전류가 대폭으로 삭감된다. 이로 인해, 임계값 전압을 낮게 설정할 수 있어, 최적의 스위칭 속도와 소비 전력이 얻어진다.
국제공개 제2006/132172호 명세서
본 개시의 과제는 FinFET에 적합한 지연 회로를 제공하는 데 있다.
본 개시 중 대표적인 것의 개요를 간단히 설명하면 하기와 같다.
즉, 반도체 장치는 제1 인버터와 그것과 직렬로 접속되는 제2 인버터를 구비한다. 제1 및 제2 인버터는 각각 p채널형 트랜지스터와 n채널형 트랜지스터를 구비한다. 제2 인버터의 p채널형 트랜지스터와 n채널형 트랜지스터의 활성 영역을 구성하는 돌기 반도체층의 개수는, 각각 제1 인버터의 p채널형 트랜지스터와 n채널형 트랜지스터의 활성 영역을 구성하는 돌기 반도체층의 개수보다도 적다.
상기 반도체 장치에 의하면, 적절한 지연 회로를 구성할 수 있다.
도 1a는, 실시예 1에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 1b는, 실시예 1에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 2는, 실시예 2에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 3a는, 실시예 3에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 3b는, 실시예 3에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 4a는, 실시예 4에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 4b는, 도 4a의 일부를 확대한 평면도이다.
도 5a는, 도 4b의 A'-A"선에 있어서의 단면도이다.
도 5b는, 도 4b의 B'-B"선에 있어서의 단면도이다.
도 5c는, 도 4b의 C'-C"선에 있어서의 단면도이다.
도 5d는, 도 4b의 D'-D"선에 있어서의 단면도이다.
도 5e는, 도 4b의 E'-E"선에 있어서의 단면도이다.
도 5f는, 도 4b의 F'-F"선에 있어서의 단면도이다.
도 6a는, 실시예 5에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 6b는, 도 6a의 일부를 확대한 평면도이다.
도 7a는, 실시예 6에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 7b는, 도 7a의 일부를 확대한 평면도이다.
도 8은, 도 7b의 G'-G"선에 있어서의 단면도이다.
도 9a는, 실시예 7에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 9b는, 도 9a의 일부를 확대한 평면도이다.
도 10a는, 도 9b의 H'-H"선에 있어서의 단면도이다.
도 10b는, 도 9b의 I'-I"선에 있어서의 단면도이다.
도 10c는, 도 9b의 J'-J"선에 있어서의 단면도이다.
도 11a는, 실시예 8에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 11b는, 도 11a의 일부를 확대한 평면도이다.
도 12a는, 도 11b의 K'-K"선에 있어서의 단면도이다.
도 12b는, 도 11b의 L'-L"선에 있어서의 단면도이다.
도 12c는, 도 11b의 M'-M"선에 있어서의 단면도이다.
도 13은, 실시 형태에 따른 반도체 장치를 설명하기 위한 평면도이다.
이하, 실시 형태 및 실시예에 대하여, 도면을 이용하여 설명한다. 단, 이하의 설명에 있어서, 동일 구성 요소에는 동일 부호를 붙여 반복되는 설명을 생략하는 경우가 있다. 또한, 도면은 설명을 보다 명확하게 하기 위해서, 실제의 형태에 비해 각 부의 폭, 두께, 형상 등에 대하여 모식적으로 표현되는 경우가 있지만, 어디까지나 일례로서, 본 발명의 해석을 한정하는 것은 아니다.
<실시 형태>
우선, 실시 형태에 따른 반도체 장치에 대해서 도 13을 이용하여 설명한다. 도 13은 실시 형태에 따른 반도체 장치를 나타내는 평면도이다.
실시 형태에 따른 반도체 장치(100)는 제1 인버터(110)와 제1 인버터(110)와 직렬 접속되는 제2 인버터(120)를 구비한다.
제1 인버터(110)는 제1 p채널형 트랜지스터(111p)와 제1 n채널형 트랜지스터(111n)를 구비한다. 제2 인버터(120)는 제2 p채널형 트랜지스터(121p)와 제2 n채널형 트랜지스터(121n)를 구비한다.
제1 p채널형 트랜지스터(111p)는 제1 활성 영역(12p)과 제1 게이트 전극(13)과 제1 국소 접속 배선(14sp)과 제2 국소 접속 배선(14dp)을 구비한다. 제1 활성 영역(12p)은 돌기 반도체층으로 구성되고, 제1 방향(X 방향)을 따라 연장된다. 제1 게이트 전극(13)은 제2 방향(Y 방향)을 따라 연장된다. 제2 국소 접속 배선(14sn)은 제2 방향을 따라서 연장되고, 제1 활성 영역의 드레인측과 접속된다.
제1 n채널형 트랜지스터(111n)는 제2 활성 영역(12n)과 제1 게이트 전극(13)과 제3 국소 접속 배선(14sn)과 제4 국소 접속 배선(14dn)을 구비한다. 제2 활성 영역(12n)은 돌기 반도체층으로 구성되고, 제1 방향을 따라서 연장된다. 제3 국소 접속 배선(14sn)은 제2 방향을 따라서 연장되고, 제2 활성 영역(12n)의 소스측과 접속된다. 제4 국소 접속 배선(14dn)은 제2 방향을 따라서 연장되고, 제2 활성 영역(12n)의 드레인측과 접속된다.
제2 p채널형 트랜지스터(121p)는 제3 활성 영역(42p)과 제2 게이트 전극(43)과 제5 국소 접속 배선(44sp)과 제6 국소 접속 배선(44dp)을 구비한다. 제3 활성 영역(42p)은, 돌기 반도체층으로 구성되고, 제1 방향을 따라서 연장된다. 제2 게이트 전극(43)은 제2 방향을 따라서 연장된다. 제5 국소 접속 배선(44sp)은 제2 방향을 따라서 연장되고, 제3 활성 영역(42p)의 소스측과 접속된다. 제6 국소 접속 배선(44dp)은 제2 방향을 따라서 연장되고, 제3 활성 영역(42p)의 드레인측과 접속된다.
제2 n채널형 트랜지스터(121n)는 제4 활성 영역(42n)과 제2 게이트 전극(43)과 제7 국소 접속 배선(44sn)과 제8 국소 접속 배선(44dn)을 구비한다. 제4 활성 영역(42n)은 돌기 반도체층으로 구성되고, 제1 방향을 따라서 연장된다. 제7 국소 접속 배선(44sn)은 상기 제2 방향을 따라서 연장되고, 상기 제4 활성 영역(42n)의 소스측과 접속된다. 제8 국소 접속 배선(44dn)은 제2 방향을 따라서 연장되고, 제4 활성 영역(42n)의 드레인측과 접속된다.
제3 활성 영역(42p)의 수는 제1 활성 영역(12p)의 수보다도 적고, 제4 활성 영역(42n)의 수는 제2 활성 영역(12n)의 수보다도 적다.
실시 형태에 의하면, 제1 인버터와 제2 인버터로 지연 회로를 구성할 수 있다.
[실시예 1]
실시예 1에 따른 반도체 장치에 대해서 도 1a 및 도 1b를 이용하여 설명한다. 도 1a는 실시예 1에 따른 반도체 장치의 구성을 나타내는 평면도이다. 도 1b는 실시예 1에 따른 반도체 장치의 회로도이다.
실시예 1에 따른 반도체 장치(100A)는 FinFET의 인버터 회로로 구성하는 지연 회로(버퍼)이다. 반도체 장치(100A)는 실리콘(Si) 등의 하나의 반도체 기판 위에 형성되고, 예를 들어 16㎚ 이후의 프로세스로 제조된다.
도 1b에 도시한 바와 같이, 반도체 장치(100A)는 인버터를 2단 직렬 접속해서 구성된다. 후단(출력측)의 인버터(제1 인버터)(10)의 p채널형 트랜지스터(제1 p채널형 트랜지스터)(11p)는, 4개의 활성 영역(제1 활성 영역)(12p)과, 그들과 교차하는 게이트 전극(제1 게이트 전극)(13)을 구비한다. 또한, p채널형 트랜지스터(11p)는 소스측의 4개의 활성 영역을 접속하여 제1 전원용 금속 배선(16vd)과 접속되는 로컬 인터커넥터(LIC 또는 '국소 접속 배선'이라고 함)(14sp)와, 드레인측의 4개의 활성 영역을 접속하는 LIC(제2 국소 접속 배선)(14dp)를 구비한다. 활성 영역(12p)은 Fin 구조의 반도체층(돌기 반도체층)으로 구성된다. 돌기 반도체층의 평면에서 볼 때의 폭이 좁으므로, 상층의 금속 배선과 접속하기 위한 비아를 설치할 수 없기 때문에, LIC를 설치하고 있다. 4개의 활성 영역(12p)은 각각 평면에서 볼 때 스트립형(단책형)이며 X 방향을 따라서 연장되어 있다. 게이트 전극(13), LIC(제1 국소 접속 배선)(14sp), LIC(14dp)는 각각 평면에서 볼 때 스트립형이며 Y 방향을 따라서 연장되어 있다. 스트립형이란, 기본적으로는 가늘고 긴 장방형이지만, 긴 변 및 짧은 변은 반드시 직선 형상이 아니며, 네 코너도 반드시 직각이 아니라 둥근 형태를 띤 것도 있다. 인버터(10)의 n채널형 트랜지스터(제1 n채널형 트랜지스터)(11n)는, 4개의 활성 영역(제2 활성 영역)(12n)과, 그들과 교차하는 게이트 전극(13)을 구비한다. 또한, n채널형 트랜지스터(11n)는, 소스측의 4개의 활성 영역을 접속하여 제2 전원용 금속 배선(16vs)과 접속되는 LIC(제3 국소 접속 배선)(14sn)와, 드레인측의 4개의 활성 영역을 접속하는 LIC(제4 국소 접속 배선)(14dn)를 구비한다. 활성 영역(12n)은 돌기 반도체층으로 구성된다. 4개의 활성 영역(12n)은 각각 평면에서 볼 때 스트립형이며 X 방향을 따라서 연장되어 있다. 게이트 전극(13)과 입력용 금속 배선(16i)은 비아(15g)로 접속되고, LIC(14dp)와 출력용 금속 배선(16o)은 비아(15dp)로 접속되고, LIC(14dn)와 출력용 금속 배선(16o)은 비아(15dn)로 접속되며, p채널형 트랜지스터(11p)와 n채널형 트랜지스터(11n)가 접속된다. 활성 영역(12p)의 수는 4개로 한정되는 것이 아니라, 활성 영역(22p)의 수보다도 많으면 된다. 또한, 활성 영역(12n)의 수도 4개로 한정되는 것이 아니라, 활성 영역(22n)의 수보다도 많으면 된다. 활성 영역(22p)의 수는 1개로 한정되는 것이 아니라, 활성 영역(12p)의 수보다도 적으면 된다. 활성 영역(22n)의 수는 1개로 한정되는 것이 아니라, 활성 영역(12n)의 수보다도 적으면 된다.
전단(입력측)의 인버터(제2 인버터)(20)의 p채널형 트랜지스터(제2 p채널형 트랜지스터)(21p)는, 돌기 반도체층으로 구성되는 활성 영역(제3 활성 영역)(22p)과, 그것과 교차하는 게이트 전극(제2 게이트 전극)(23)을 구비한다. 또한, p채널형 트랜지스터(21p)는, 활성 영역(22p)의 소스측과 제1 전원용 금속 배선(16vd)과 접속되는 LIC(제5 국소 접속 배선)(24sp)와, 활성 영역(22p)의 드레인측과 출력용 금속 배선(26o)을 접속하는 LIC(제6 국소 접속 배선)(24dp)를 구비한다. 활성 영역(22p)은 평면에서 볼 때 스트립형이며 X 방향을 따라서 연장되어 있다. 게이트 전극(23), LIC(24sp), LIC(24dp)는 각각 평면에서 볼 때 스트립형이며 Y 방향을 따라서 연장되어 있다. 인버터(20)의 n채널형 트랜지스터(제2 n채널형 트랜지스터)(21n)는, 돌기 반도체층으로 구성되는 활성 영역(제4 활성 영역)(22n)과, 그것과 교차하는 게이트 전극(23)을 구비한다. 또한, n채널형 트랜지스터(21n)는 활성 영역(22n)의 소스측과 제2 전원용 금속 배선(16vs)을 접속하는 LIC(제7 국소 접속 배선)(24sn)와, 활성 영역(22n)의 드레인측과 출력용 금속 배선(26o)을 접속하는 LIC(제8 국소 접속 배선)(24dn)를 구비한다. 활성 영역(22n)은 평면에서 볼 때 스트립형이며 X 방향을 따라서 연장되어 있다. 게이트 전극(23)과 입력용 금속 배선(26i)은 비아(25g)로 접속되고, LIC(24dp)와 출력용 금속 배선(26o)은 비아(25dp)로 접속되고, LIC(24dn)와 출력용 금속 배선(26o)은 비아(25dn)로 접속되며, p채널형 트랜지스터(21p)와 n채널형 트랜지스터(21n)가 접속된다. 출력용 금속 배선(26o)과 입력용 금속 배선(16i)을 접속용 금속 배선(16io)으로 접속하고, 인버터(20)와 인버터(10)가 접속된다. 출력용 금속 배선(26o)은 평면에서 볼 때 스트립형이고 Y 방향을 따라 연장되어 있다. 또한, 반도체 장치(100A)에는 게이트 전극(13)과 동일 사이즈로 동일층의 더미 게이트 전극(13d)을 구비한다. 더미 게이트 전극(13d)은 게이트 전극층의 밀도의 균일화를 위해 설치되어 있다. 제1 전원용 금속 배선(16vd)에는 제2 전원용 금속 배선(16vs)보다도 높은 전위가 부여된다.
p채널형 트랜지스터(21p) 및 n채널형 트랜지스터(21n)는 각각 1개의 확산 영역을 갖고, p채널형 트랜지스터(11p) 및 n채널형 트랜지스터(11n)는 각각 4개의 활성 영역을 갖는다. 여기서, 활성 영역을 형성하는 돌기 반도체층의 높이(핀 높이)를 HFIN, 돌기 반도체층의 폭(핀 폭)을 WFIN, p채널형 트랜지스터(21p) 및 n채널형 트랜지스터(21n)의 게이트 폭을 Wg2, p채널형 트랜지스터(11p) 및 n채널형 트랜지스터(11n)의 게이트 폭을 Wg1이라 하면,
(식 1)
Wg2=2×HFIN+WFIN
이다. 또한,
(식 2)
Wg1=4×(2×HFIN+WFIN)=4×Wg2
이다.
p채널형 트랜지스터(21p) 및 n채널형 트랜지스터(21n)의 게이트 길이(게이트 전극(23)의 폭)를 Lg2, p채널형 트랜지스터(11p) 및 n채널형 트랜지스터(11n)의 게이트 폭(게이트 전극(13)의 폭)을 Lg1이라 하면,
(식 3)
Wg1/Lg1=4×Wg2/Lg1
=4×Wg2/Lg2
>Wg2/Lg2
로 된다. 여기서, Lg1=Lg2이다. 즉, p채널형 트랜지스터(21p) 및 n채널형 트랜지스터(21n)의 게이트 폭과 게이트 길이의 비(Wg2/Lg2)는 p채널형 트랜지스터(11p) 및 n채널형 트랜지스터(11n)의 게이트 폭과 게이트 길이의 비(Wg1/Lg1)보다도 작아진다.
활성 영역(12p)의 평면에서 볼 때의 폭(WFIN)을 d1, 인접하는 활성 영역(12p) 간의 평면에서 볼 때의 거리를 d2라 한다. n채널형 트랜지스터(11n)에 가장 가까운 측의 활성 영역(12p)의 단부와 LIC(14dp)의 n채널형 트랜지스터(11n)측의 단부와의 사이의 평면에서 볼 때의 거리를 d3, 제1 전원용 금속 배선(16vd)에 가장 가까운 측의 활성 영역(12p)의 단부와 LIC(14dp)의 제1 전원용 금속 배선(16vd)측의 단부와의 사이의 평면에서 볼 때의 거리를 d4라 한다. n채널형 트랜지스터(11n)에 가장 가까운 측의 활성 영역(12p)의 단부와 LIC(14sp)의 n채널형 트랜지스터(11n)측의 단부와의 사이의 평면에서 볼 때의 거리를 d3, 제1 전원용 금속 배선(16vd)에 가장 가까운 측의 활성 영역(12p)의 단부와 LIC(14sp)의 제1 전원용 금속 배선(16vd)측의 단부와의 사이의 평면에서 볼 때의 거리를 d5라 한다.
활성 영역(12n)의 평면에서 볼 때의 폭을 d1, 인접하는 활성 영역(12n) 간의 평면에서 볼 때의 거리를 d2라 한다. p채널형 트랜지스터(11p)에 가장 가까운 측의 활성 영역(12n)의 단부와 LIC(14dn)의 p채널형 트랜지스터(11p)측의 단부와의 사이의 평면에서 볼 때의 거리를 d3, 제2 전원용 금속 배선(16vs)에 가장 가까운 측의 활성 영역(12n)의 단부와 LIC(14dn)의 제2 전원용 금속 배선(16vs)측의 단부와의 사이의 평면에서 볼 때의 거리를 d4라 한다. p채널형 트랜지스터(11p)에 가장 가까운 측의 활성 영역(12n)의 단부와 LIC(14sn)의 p채널형 트랜지스터(11p)측의 단부와의 사이의 평면에서 볼 때의 거리를 d3, 제2 전원용 금속 배선(16vs)에 가장 가까운 측의 활성 영역(12n)의 단부와 LIC(14sn)의 제2 전원용 금속 배선(16vs)측의 단부와의 사이의 평면에서 볼 때의 거리를 d5라 한다.
활성 영역(22p)의 평면에서 볼 때의 폭을 d1, 활성 영역(22p)의 단부와 LIC(24dp)의 n채널형 트랜지스터(11n)측의 단부와의 사이의 평면에서 볼 때의 거리를 d6, 활성 영역(22p)의 단부와 LIC(24dp)의 제1 전원용 금속 배선(16vd)측의 단부와의 사이의 평면에서 볼 때의 거리를 d7이라 한다. 활성 영역(22p)의 단부와 LIC(24sp)의 n채널형 트랜지스터(21n)측의 단부와의 사이의 평면에서 볼 때의 거리를 d8, 활성 영역(22p)의 단부와 LIC(24sp)의 제1 전원용 금속 배선(16vd)측의 단부와의 사이의 평면에서 볼 때의 거리를 d9라 한다.
활성 영역(22n)의 평면에서 볼 때의 폭을 d1, 활성 영역(22n)의 단부와 LIC(24dn)의 p채널형 트랜지스터(11p)측의 단부와의 사이의 평면에서 볼 때의 거리를 d6, 활성 영역(22n)의 단부와 LIC(24dn)의 제2 전원용 금속 배선(16vs)측의 단부와의 사이의 평면에서 볼 때의 거리를 d7이라 한다. 활성 영역(22n)의 단부와 LIC(24sn)의 p채널형 트랜지스터(21p)측의 단부와의 사이의 평면에서 볼 때의 거리를 d8, 활성 영역(22n)의 단부와 LIC(24sn)의 제2 전원용 금속 배선(16vs)측의 단부와의 사이의 평면에서 볼 때의 거리를 d9라 한다.
LIC(14dp)의 단부와 LIC(14dn)의 단부와의 간격을 d10, LIC(14sp)의 단부와 LIC(14sn)의 단부와의 간격을 d10이라 한다.
활성 영역(22p)은 제1 전원용 금속 배선(16vd)에 가장 가까운 측의 활성 영역(12p)과 X 방향을 따르는 동일선상에 배치되고, 활성 영역(22n)은 제2 전원용 금속 배선(16vs)에 가장 가까운 측의 활성 영역(12n)과 X 방향을 따르는 동일선상에 배치되며, 이하의 관계에 있다.
(식 4)
LIC(24dp)의 길이=d7+d1+d6
(식 5)
LIC(14dp)의 길이=d4+d1+(N-1)(d1+d2)+d3
(식 6)
LIC(24sp)의 길이=d9+d1+d8
(식 7)
LIC(14sp)의 길이=d5+d1+(N-1)(d1+d2)+d3
(식 8)
d3=(d1+d2)/4
여기서, N은 p채널형 트랜지스터(11p), n채널형 트랜지스터(11n)의 활성 영역의 수이며, 반도체 장치(100A)에서는 N=4이다. 또한, 반도체 장치(100A)에서는,
d6=d3, d7=d4, d8=d3, d9=d4
이다. 또한, 예를 들어 d1은 10㎚, d2는 40㎚ 정도의 크기이다.
게이트 피치(게이트 전극 간 거리+게이트 길이)를 d11이라 하면, 이하의 관계에 있다.
여기서, 예를 들어 d11은 90㎚ 정도의 크기이다.
(식 9)
Ls1=2×d11
(식 10)
Lg1≤WLIC≤d11/2
반도체 장치(100A)는 인버터를 2단 직렬로 접속한 지연 회로(버퍼)의 예이다. 보다 지연 시간을 만들기 위해서, 전단의 인버터 활성 영역(돌기 반도체층의 개수)을 최소로 하고 있는 예이다. 전단의 인버터와 후단의 인버터의 돌기 반도체층의 개수는, 개수 차가 큰 쪽이 후단의 인버터의 충방전에 시간이 걸리기 때문에, 보다 지연 시간이 증가된다. 또한, 후단의 인버터 돌기 반도체의 개수는 배치 가능한 최대 수를 사용하는 것이 바람직하다. 이에 의해, 지연 회로의 출력 신호를 안정시킬 수 있다. 지연 시간을 작게 하는 경우에는, 전단의 인버터 활성 영역(돌기 반도체층의 개수)을 늘리면 된다.
[실시예 2]
다음으로, 반도체 장치(100A)보다도 지연 시간을 늘리는 실시예 2에 따른 반도체 장치에 대해서 도 2를 이용하여 설명한다. 도 2는 실시예 2에 따른 반도체 장치의 구성을 나타내는 평면도이다.
도 1b에 도시한 실시예 1에 따른 반도체 장치(100A)와 마찬가지로, 실시예 2에 따른 반도체 장치(100B)는 인버터를 2단 직렬 접속해서 구성된다. 반도체 장치(1b)의 후단(출력측)의 인버터(10)는 반도체 장치(100A)의 출력측의 인버터와 마찬가지의 구성이며, 반도체 장치(100B)의 전단(입력측)의 인버터(30)는 반도체 장치(100A)의 인버터(20)와는 상이한 구성이다. 또한, 도 2에서는, 제1 전원용 금속 배선(16vd), 거기에 접속되는 비아(15sp, 25sp), 제2 전원용 금속 배선(16vs), 거기에 접속되는 비아(15sn, 25sn)가 생략되었다.
p채널형 트랜지스터(31p) 및 n채널형 트랜지스터(31n)의 게이트 폭(Wg2)은 실시예 1의 p채널형 트랜지스터(21p) 및 n채널형 트랜지스터(21n)의 게이트 폭(Wg2)과 각각 동일하지만, 게이트 전극(33)의 게이트 길이(Lg2)를 Lg1보다도 크게 해서 지연 시간을 증대시키도록 한다.
면적 효율적으로 지연 시간을 늘리기 위해서, 게이트 길이를 최소 가공 룰에 대하여 굵게 레이아웃하지만, X 방향 셀 사이즈가 굵게 된 만큼만 커지게 된다. 인버터(10)의 X 방향의 셀 사이즈를 Ls1이라 하고, 인버터(30)의 X 방향의 셀 사이즈를 Ls2라 하면, Ls2>Ls1로 된다. 또한, 게이트 길이가 서로 다른 트랜지스터를 동일 셀 내에서 사용하는 경우, 각각의 트랜지스터가 상이한 특성으로 될 가능성도 있어, 지연 시간의 변동이 발생할 가능성이 있다.
[실시예 3]
다음으로, 실시예 3의 문제점의 해결법으로서 동일 게이트 길이의 트랜지스터를 사용하는 실시예 3에 따른 반도체 장치에 대해서 도 3a 및 도 3b를 이용하여 설명한다. 도 3a는 실시예 2에 따른 반도체 장치의 구성을 나타내는 평면도이다. 도 3b는 실시예 3에 따른 반도체 장치의 회로도이다.
도 3b에 도시한 바와 같이, 실시예 3에 따른 반도체 장치(100C)는 인버터를 4단 종속 접속해서 구성된다. 출력측의 인버터(10)는 반도체 장치(100A)와 마찬가지이다. 입력측의 3단의 인버터(20)는 반도체 장치(100A)와 마찬가지이다. 인버터(10, 20)의 X 방향의 셀 사이즈는 각각 Ls1이므로, 반도체 장치(100C)의 셀 사이즈는 4×Ls1이다. 또한, 도 3a에서는, 제1 전원용 금속 배선(16vd), 거기에 접속되는 비아(15sp, 25sp), 제2 전원용 금속 배선(16vs), 거기에 접속되는 비아(15sn, 25sn)가 생략되었다. 반도체 장치(100C)에서는, 지연 시간을 늘리기 위해서는 다수의 트랜지스터가 필요하게 되어, X 방향의 셀 사이즈가 증대한다.
[실시예 4]
다음으로, 실시예 2, 3의 문제점의 해결법으로서 긴 LIC를 사용하는 실시예 4에 따른 반도체 장치에 대해서 도 4a, 도 4b, 도 5a 내지 도 5f를 이용하여 설명한다. 도 4a는 실시예 4에 따른 반도체 장치의 구성을 나타내는 평면도이다. 도 4b는 도 4a의 일부를 확대한 평면도이다. 도 5a는 도 4b의 A'-A"선에 있어서의 단면도이다. 도 5b는 도 4b의 B'-B"선에 있어서의 단면도이다. 도 5c는 도 4b의 C'-C"선에 있어서의 단면도이다. 도 5d는 도 4b의 D'-D"선에 있어서의 단면도이다. 도 5e는 도 4b의 E'-E"선에 있어서의 단면도이다. 도 5f는 도 4b의 F'-F"선에 있어서의 단면도이다.
도 1b에 도시한 실시예 1에 따른 반도체 장치(100A)와 마찬가지로, 실시예 4에 따른 반도체 장치(100D)는 인버터를 2단 직렬 접속해서 구성된다. 반도체 장치(100D)의 후단(출력측)의 인버터(10)는 반도체 장치(100A)의 인버터와 마찬가지의 구성이며, 반도체 장치(100D)의 전단(입력측)의 인버터(제2 인버터)(40)는 반도체 장치(100A)의 인버터(20)와는 LIC(44dp, 44dn)의 길이와 출력용 금속 배선(46o)의 길이와 비아(45dp, 45dn)의 위치가 상이한 이외에는 기본적으로 마찬가지의 구성이다.
활성 영역(42p)의 평면에서 볼 때의 폭을 d1, 활성 영역(42p)의 단부와 LIC(44dp)의 n채널형 트랜지스터(제2 n채널형 트랜지스터)(41n)측의 단부와의 사이의 평면에서 볼 때의 거리를 d6, 활성 영역(42p)의 단부와 LIC(44dp)의 제1 전원용 금속 배선(16vd)측의 단부와의 사이의 평면에서 볼 때의 거리를 d7이라 한다. 활성 영역(42p)의 단부와 LIC(44sp)의 n채널형 트랜지스터(41n)측의 단부와의 사이의 평면에서 볼 때의 거리를 d8, 활성 영역(42p)의 단부와 LIC(44sp)의 제1 전원용 금속 배선(16vd)측의 단부와의 사이의 평면에서 볼 때의 거리를 d9라 한다.
활성 영역(42n)의 평면에서 볼 때의 폭을 d1, 활성 영역(42n)의 단부와 LIC(44dn)의 p채널형 트랜지스터(41p)측의 단부와의 사이의 평면에서 볼 때의 거리를 d6, 활성 영역(42n)의 단부와 LIC(44dn)의 제2 전원용 금속 배선(16vs)측의 단부와의 사이의 평면에서 볼 때의 거리를 d7이라 한다. 활성 영역(42n)의 단부와 LIC(44sn)의 p채널형 트랜지스터(제2 p채널형 트랜지스터)(41p)측의 단부와의 사이의 평면에서 볼 때의 거리를 d8, 활성 영역(42n)의 단부와 LIC(44sn)의 제2 전원용 금속 배선(16vs)측의 단부와의 사이의 평면에서 볼 때의 거리를 d9라 한다.
활성 영역(42p)은 제1 전원용 금속 배선(16vd)에 가장 가까운 측의 활성 영역(12p)과 X 방향을 따르는 동일선상에 배치되고, 활성 영역(42n)은 제2 전원용 금속 배선(16vs)에 가장 가까운 측의 활성 영역(12n)과 X 방향을 따르는 동일선상에 배치되며, 식 (4) 내지 (10)의 관계에 있다. 여기서, 반도체 장치(100D)에서는, d7=d4, d9=d5이며, LIC(14dp)의 길이와 LIC(44dp)의 길이를 동일하게, LIC(14sp)의 길이와 LIC(44sp)의 길이를 동일하게, LIC(14dn)의 길이와 LIC(44dn)의 길이를 동일하게, LIC(14sn)의 길이와 LIC(44sn)의 길이를 동일하게 하고 있으므로 하기의 관계가 있다.
(식 11)
d6=(N-1)(d1+d2)+d3
(식 12)
d8=(N-1)(d1+d2)+d3
즉, 반도체 장치(100D)에서는 N=4이므로, d6은 d3보다도 길어지게 되고, d8은 d3보다도 길어지게 되어, 반도체 장치(100A)의 상당 부분의 길이보다 길어지게 된다.
또한, 활성 영역(12p)의 수는 4개로 한정되는 것이 아니라, 활성 영역(42p)의 수보다도 많으면 된다. 또한, 활성 영역(12n)의 수도 4개로 한정되는 것이 아니라, 활성 영역(42n)의 수보다도 많으면 된다. 활성 영역(42p)의 수는 1개로 한정되는 것이 아니라, 활성 영역(12p)의 수보다도 적으면 된다. 활성 영역(42n)의 수는 1개로 한정되는 것이 아니라, 활성 영역(12n)의 수보다도 적으면 된다.
도 4b는 반도체 장치(100D)의 입력측의 인버터(40)의 n채널형 트랜지스터(41n) 부분의 평면도이지만, 그 부분의 구조에 대하여 도 5a-5f를 이용하여 설명한다. 또한, 입력측의 인버터(40)의 p채널형 트랜지스터(41p), 출력측의 인버터(10)의 n채널형 트랜지스터(11n), p채널형 트랜지스터(11p)도 마찬가지의 구조이므로, 설명은 생략한다.
도 5a, 5d, 5e, 5f에 도시한 바와 같이, 반도체층인 활성 영역(42n)은 반도체 기판(1)으로부터 그 일부가 절연막(2)을 관통하여, 절연막(2) 위에 돌출됨으로써 형성되어 있다. 바꾸어 말하면, 활성 영역(42n)의 주위의 반도체 기판(1) 위에 소자 분리 영역을 형성하는 절연막(2)이 형성되어 있다. 도 5d에 도시한 바와 같이, 활성 영역(42n)의 양 측면 및 상면에 접해서 게이트 절연막(3)이 형성되어 있다. 게이트 절연막(3)이 접해 있는 활성 영역(42n)의 높이를 HFIN, 폭을 WFIN이라 하면, HFIN>WFIN이다. 예를 들어, HFIN은 30㎚, WFIN은 10㎚ 정도의 크기이다. 도 5a, 5d에 도시한 바와 같이, 게이트 절연막(3)의 상면 및 측면에 접해서 게이트 전극(43, 13)이 형성되고, 또한 도 5b, 5c에 도시한 바와 같이, 절연막(2)의 위에도 게이트 전극(43)이 형성되어 있다. 도 5a-5c에 도시한 바와 같이, 게이트 전극(43)이 연장되는 방향의 양 측면에 절연막으로 구성되는 사이드 월(4)이 형성되어 있다. 도 5a-5f에 도시한 바와 같이, 활성 영역(42n), 절연막(2), 게이트 전극(43), 사이드 월(4)의 위에 층간 절연막(5)이 형성되어 있다.
도 5a, 5b, 5c, 5f에 도시한 바와 같이, 소스 및 드레인측의 활성 영역(42n)의 상면 및 측면, 절연막(2)의 위에 제1 금속막으로 구성되는 LIC(44sn, 44dn)가 형성되어 있다. 이에 의해, LIC(44sn)는 소스측의 활성 영역(42n)과 접속되고, LIC(44dn)는 드레인측의 활성 영역(22n)과 접속된다. 제1 금속막은, 예를 들어 텅스텐(W)이다.
도 5a-5f에 도시한 바와 같이, 층간 절연막(5), LIC(44sn, 44dn)의 위에 층간 절연막(6)이 형성되어 있다. 도 5c, 5f에 도시한 바와 같이, LIC(44dn)의 위에 제2 금속막으로 구성되는 비아(45dn)가 형성되어 있다. 이에 의해, LIC(44dn)와 비아(45dn)가 접속되고, LIC(44sn)와 비아(45sn)가 접속된다.
도 5a-5f에 도시한 바와 같이, 층간 절연막(6), 비아(45dn)의 위에 층간 절연막(7)이 형성되어 있다. 도 5c-5f에 도시한 바와 같이, 비아(45dn), 층간 절연막(6)의 위에 제3 금속막으로 구성되는 출력용 금속 배선(46o), 제2 전원용 금속 배선(16vs)이 형성되어 있다. 이에 의해, 비아(45dn)와 출력용 금속 배선(46o)이 접속되고, 비아(45sn)와 제2 전원용 금속 배선(16vs)이 접속된다. 제3 금속막은, 예를 들어 구리(Cu)이다.
반도체 장치(100D)는 인버터를 2단 직렬로 접속한 버퍼의 예이다. 보다 지연 시간을 만들기 위해서, 전단 인버터의 활성 영역(돌기 반도체층의 개수)을 최소로 하고 있는 예이다. 입력측의 인버터 LIC는, 게이트 전극과의 병주(竝走) 개소를 돌기 반도체층의 위뿐만 아니라, 돌기 반도체층이 없는 개소까지 신장하고 있다. 게이트 전극과 LIC의 병주 개소에는 기생 용량 Cpe가 존재하기 때문에, 병주 거리를 늘리면 기생 용량을 늘릴 수 있어, 실시예 2와 같이 게이트 길이를 바꾸거나 또는 실시예 3과 같이 인버터 접속 수를 늘리지 않고, 동일 셀 면적에서 지연 시간을 증가시킬 수 있다. 입력측의 인버터의 용량은, LIC가 돌기 반도체층의 위에만 있는 경우에 비하여 2배로 된다. 그로 인해, 입력측의 인버터 지연 시간은, LIC가 돌기 반도체층의 위에만 있는 경우를 Ta라 하면, 2×Ta로 된다. 따라서, 인버터 2단에서의 지연 시간은, 출력측의 인버터의 지연 시간을 Tb라 하면, 2×Ta+Tb로 되어, 동일 면적에서 Ta분의 지연 시간을 만들 수 있다. 입력측의 인버터는 Fin 개수가 적기 때문에, Ta>Tb이며, 실시예 4의 레이아웃을 사용함으로써 Ta분의 지연 시간은 1.5배 이상의 증가로 된다.
동시에, 실시예 3에 비하여 트랜지스터 수는 적기 때문에, 누설 전류는 적어, 동일 지연 시간에서 비교한 경우의 소비 전력을 삭감할 수 있다.
[실시예 5]
다음으로, 실시예 4와 동등한 지연 시간을 갖는 실시예 5에 따른 반도체 장치에 대해서 도 6a, 도 6b를 이용하여 설명한다. 도 6a는 실시예 5에 따른 지연 회로의 구성을 나타내는 평면도이다. 도 6b는 도 6a의 일부를 확대한 평면도이다.
실시예 5에 따른 반도체 장치(100E)는, 입력측의 인버터(제2 인버터)(50)의 활성 영역의 배치 위치가 상이한 이외에는 실시예 4에 따른 반도체 장치와 마찬가지이다. 도 6b의 A'-A"선에 있어서의 단면도는 도 5a의 단면도와, 도 6b의 B'-B"선에 있어서의 단면도는 도 5b의 단면도와, 도 6b의 C'-C"선에 있어서의 단면도는 도 5c의 단면도와 마찬가지이다.
활성 영역(52p)의 평면에서 볼 때의 폭을 d1, 활성 영역(52p)의 단부와 LIC(44dp)의 n채널형 트랜지스터(51n)측의 단부와의 사이의 평면에서 볼 때의 거리를 d6, 활성 영역(52p)의 단부와 LIC(44dp)의 제1 전원용 금속 배선(16vd)측의 단부와의 사이의 평면에서 볼 때의 거리를 d7이라 한다. 활성 영역(52p)의 단부와 LIC(44sp)의 n채널형 트랜지스터(제2 n채널형 트랜지스터)(51n)측의 단부와의 사이의 평면에서 볼 때의 거리를 d8, 활성 영역(52p)의 단부와 LIC(44sp)의 제1 전원용 금속 배선(16vd)측의 단부와의 사이의 평면에서 볼 때의 거리를 d9라 한다.
활성 영역(52n)의 평면에서 볼 때의 폭을 d1, 활성 영역(52n)의 단부와 LIC(44dn)의 p채널형 트랜지스터(51p)측의 단부와의 사이의 평면에서 볼 때의 거리를 d6, 활성 영역(52n)의 단부와 LIC(44dn)의 제2 전원용 금속 배선(16vs)측의 단부와의 사이의 평면에서 볼 때의 거리를 d7이라 한다. 활성 영역(52n)의 단부와 LIC(44sn)의 p채널형 트랜지스터(제2 p채널형 트랜지스터)(51p)측의 단부와의 사이의 평면에서 볼 때의 거리를 d8, 활성 영역(52n)의 단부와 LIC(44sn)의 제2 전원용 금속 배선(16vs)측의 단부와의 사이의 평면에서 볼 때의 거리를 d9라 한다.
활성 영역(52p)은 제1 전원용 금속 배선(16vd)으로부터 가장 먼 측의 활성 영역(12p)과 X 방향을 따르는 동일선상에 배치되고, 활성 영역(52n)은 제2 전원용 금속 배선(16vs)으로부터 가장 먼 측의 활성 영역(12n)과 X 방향을 따르는 동일선상에 배치되고, 식 (4) 내지 (10)의 관계에 있다. 여기서, 반도체 장치(100E)에서는, d6=d3, d8=d3이며, LIC(14dp)의 길이와 LIC(44dp)의 길이를 동일하게, LIC(14sp)의 길이와 LIC(44sp)의 길이를 동일하게, LIC(14dn)의 길이와 LIC(44dn)의 길이를 동일하게, LIC(14sn)의 길이와 LIC(44sn)의 길이를 동일하게 하고 있으므로 하기의 관계가 있다.
(식 13)
d7=(N-1)(d1+d2)+d4
(식 14)
d9=(N-1)(d1+d2)+d5
즉, 반도체 장치(100E)에서는 N=4이므로, d7은 d4보다도 길어지고, d9는 d5보다도 길어지게 되어, 반도체 장치(100A)의 상당 부분의 길이보다도 길어지게 된다.
활성 영역(12p)의 수는 4개로 한정되는 것이 아니라, 활성 영역(52p)의 수보다도 많으면 된다. 또한, 활성 영역(12n)의 수도 4개로 한정되는 것이 아니라, 활성 영역(52n)의 수보다도 많으면 된다. 활성 영역(52p)의 수는 1개로 한정되는 것이 아니라, 활성 영역(12p)의 수보다도 적으면 된다. 활성 영역(52n)의 수는 1개로 한정되는 것이 아니라, 활성 영역(12n)의 수보다도 적으면 된다.
입력측의 인버터 활성 영역의 위치가 바뀌어도, 실시예 4와 마찬가지의 기생 용량 증가에 의한 지연 시간 증가는 얻어진다.
활성 영역(52p)은 제1 전원용 금속 배선(16vd)으로부터 가장 먼 측의 활성 영역(12p)과 X 방향을 따르는 동일선상에 배치될 필요는 없으며, 제1 전원용 금속 배선(16vd)으로부터 가장 먼 측의 활성 영역(12p)과 가장 가까운 측의 활성 영역(12p)의 사이에 배치되어도 된다. 활성 영역(52n)은 제2 전원용 금속 배선(16vs)으로부터 가장 먼 측의 활성 영역(12n)과 X 방향을 따르는 동일선상에 배치될 필요는 없으며, 제2 전원용 금속 배선(16vs)으로부터 가장 먼 측의 활성 영역(12n)과 가장 가까운 측의 활성 영역(12n)의 사이에 배치되어도 된다.
[실시예 6]
다음으로, 실시예 4, 5보다도 지연 시간이 작은 실시예 6에 따른 반도체 장치에 대해서 도 7a, 도 7b, 도 8을 이용하여 설명한다. 도 7a는 실시예 6에 따른 반도체 장치의 구성을 나타내는 평면도이다. 도 7b는 도 7a의 일부를 확대한 평면도이다. 도 8은 도 7b의 G'-G"선에 있어서의 단면도이다.
실시예 6에 따른 반도체 장치(100F)는 입력측의 인버터(제2 인버터)(60)의 활성 영역의 드레인측에 접속되는 LIC의 길이가 상이한 이외에는 실시예 1에 따른 반도체 장치와 기본적으로 마찬가지이다. LIC의 길이의 변경에 수반되어 비아의 위치 이외에는 도 7b의 A-A선에 있어서의 단면도는 도 5a의 단면도와, 도 7b의 C'-C"선에 있어서의 단면도는 도 5c의 단면도와 마찬가지이다.
활성 영역(42p)의 평면에서 볼 때의 폭을 d1, 활성 영역(42p)의 단부와 LIC(64dp)의 n채널형 트랜지스터(61n)측의 단부와의 사이의 평면에서 볼 때의 거리를 d6, 활성 영역(42p)의 단부와 LIC(64dp)의 제1 전원용 금속 배선(16vd)측의 단부와의 사이의 평면에서 볼 때의 거리를 d7이라 한다. 활성 영역(42p)의 단부와 LIC(44sp)의 n채널형 트랜지스터(제2 n채널형 트랜지스터)(61n)측의 단부와의 사이의 평면에서 볼 때의 거리를 d8, 활성 영역(42p)의 단부와 LIC(44sp)의 제1 전원용 금속 배선(16vd)측의 단부와의 사이의 평면에서 볼 때의 거리를 d9라 한다.
활성 영역(42n)의 평면에서 볼 때의 폭을 d1, 활성 영역(42n)의 단부와 LIC(64dn)의 p채널형 트랜지스터(41p)측의 단부와의 사이의 평면에서 볼 때의 거리를 d6, 활성 영역(42n)의 단부와 LIC(64dn)의 제2 전원용 금속 배선(16vs)측의 단부와의 사이의 평면에서 볼 때의 거리를 d7이라 한다. 활성 영역(42n)의 단부와 LIC(44sn)의 p채널형 트랜지스터(제2 p채널형 트랜지스터)(61p)측의 단부와의 사이의 평면에서 볼 때의 거리를 d8, 활성 영역(42n)의 단부와 LIC(44sn)의 제2 전원용 금속 배선(16vs)측의 단부와의 사이의 평면에서 볼 때의 거리를 d9라 한다.
활성 영역(42p)은 제1 전원용 금속 배선(16vd)에 가장 가까운 측의 활성 영역(12p)과 X 방향을 따르는 동일선상에 배치되고, 활성 영역(42n)은 제2 전원용 금속 배선(16vs)에 가장 가까운 측의 활성 영역(12n)과 X 방향을 따르는 동일선상에 배치되며, 식 (4) 내지 (10)의 관계에 있다. 여기서, 반도체 장치(100F)에서는, d6=d3, d7=d4, d9=d5라 하고, LIC(14sp)의 길이와 LIC(44sp)의 길이를 동일하게, LIC(14sn)의 길이와 LIC(44sn)의 길이를 동일하게 하고 있으므로 하기의 관계가 있다.
(식 12)
d8=(N-1)(d1+d2)+d3
즉, 반도체 장치(100D)에서는 N=4이므로, d8은 d3보다도 길어지게 되어, 반도체 장치(100A)의 상당 부분의 길이보다도 길어지게 된다.
활성 영역(12p)의 수는 4개로 한정되는 것이 아니라, 활성 영역(42p)의 수보다도 많으면 된다. 또한, 활성 영역(12n)의 수도 4개로 한정되는 것이 아니라, 활성 영역(42n)의 수보다도 많으면 된다. 활성 영역(42p)의 수는 1개로 한정되는 것이 아니라, 활성 영역(12p)의 수보다도 적으면 된다. 활성 영역(42n)의 수는 1개로 한정되는 것이 아니라, 활성 영역(12n)의 수보다도 적으면 된다.
그 결과, 도 7b, 도 8에 도시한 바와 같이, 게이트 전극(43)의 편측의 많은 부분에 있어서 병행하는 LIC가 없으므로, 게이트 전극-LIC 간의 기생 용량(CPe)이 작아진다. 입력측의 CMOS 인버터(60)의 지연 시간은 Ta+Ta/2이고, Ta/2의 증가로 된다. 실시예 4에 비하여 입력측의 인버터 지연 시간은 Ta/2 감소로 된다.
또한, 실시예 1, 4, 6으로부터, d6, d8은 이하의 범위로 할 수 있다.
(식 15)
d3≤d6≤(N-1)(d1+d2)+d3
(식 16)
d3≤d8≤(N-1)(d1+d2)+d3
여기서, 실시예 1에서는,
d6=d8=d3
이며, 실시예 4는,
d6=d8=(N-1)(d1+d2)+d3
이다.
활성 영역의 드레인측의 LIC의 길이를 조정함으로써, 입력측의 인버터 지연 시간은 (1.5∼2)Ta의 범위에서 조정 가능하다. 또한, 활성 영역의 소스측에 접속되는 LIC의 길이(d8)도 짧게 해도 된다. 활성 영역의 소스측의 LIC의 길이를 조정함으로써, 입력측의 인버터 지연 시간은 (1∼1.5)Ta의 범위에서 조정 가능하다. 활성 영역의 드레인측의 LIC의 길이 및 활성 영역의 소스측의 LIC의 길이를 조정함으로써, 입력측의 인버터 지연 시간은 (1∼2)Ta의 범위에서 조정 가능하다. 이에 의해, LIC의 길이의 변경에 의해, 인버터를 동일 면적으로 한 채로 지연 시간의 조정이 가능하게 된다.
[실시예 7]
실시예 7에 따른 반도체 장치에 대해서 도 9a, 도 9b, 도 10a 내지 도 10c를 이용하여 설명한다. 도 9a는 실시예 7에 따른 반도체 장치의 구성을 나타내는 평면도이다. 도 9b는 도 9a의 일부를 확대한 평면도이다. 도 10a는 도 9b의 H'-H"선에 있어서의 단면도이다. 도 10b는 도 9b의 I'-I"선에 있어서의 단면도이다. 도 10c는 도 9b의 J'-J"선에 있어서의 단면도이다.
실시예 7에 따른 반도체 장치(100G)는, 입력측의 인버터(제2 인버터)(70)의 LIC의 상층의 금속 배선 및 비아의 배치 이외에는 실시예 4에 따른 반도체 장치(100D)와 기본적으로 마찬가지이다. 즉, 반도체 장치(100G)의 d1 내지 d11은 반도체 장치(100D)와 동일하다.
LIC(44dp) 및 LIC(44dn)의 위에 겹치도록 출력용 금속 배선(76o)을 배치한다. LIC(44dp)와 출력용 금속 배선(76o)을 복수(도면에서는 3개)의 비아(45dp)로 접속한다. LIC(44dn)와 출력용 금속 배선(76o)을 복수(도면에서는 3개)의 비아(45dn)로 접속한다. 또한, LIC(44sp)의 위에 겹치도록 제1 전원용 금속 배선(16vd)에 접속되는 금속 배선(76sp)을 배치하고, LIC(44sn)의 위에 겹치도록 제2 전원용 금속 배선(16vs)에 접속되는 금속 배선(76sn)을 배치한다. LIC(44sp)와 금속 배선(76sp)을 복수(도면에서는 4개)의 비아(45sp)로 접속하고, LIC(44sn)와 금속 배선(76sn)을 복수(도면에서는 4개)의 비아(45dn)로 접속한다.
도 10a, 10b, 10c에 도시한 바와 같이, 금속 배선과 게이트 전극의 기생 용량, 비아와 게이트 전극의 기생 용량, 금속 배선과 금속 배선의 기생 용량 등을 새롭게 할 수 있기 때문에, 실시예 4에 비하여 기생 용량이 커지게 되어, 지연 시간의 증가가 얻어진다. 또한, 비아 수를 늘림으로써 비아 용량(비아와 게이트 전극의 용량, 비아와 비아의 용량, 비아와 금속 배선의 용량 등)의 기생 용량도 증가하기 때문에, 보다 지연 시간을 늘리는 것이 가능하게 된다.
본 실시예에서는, 실시예 4에 대하여 금속 배선과 비아를 추가해서 기생 용량을 증가시켰지만, 실시예 1, 5, 6, 8에도 적용할 수 있다.
[실시예 8]
실시예 8에 따른 반도체 장치에 대해서 도 11a, 도 11b, 도 12a 내지 도 12c를 이용하여 설명한다. 도 11a는 실시예 8에 따른 반도체 장치의 구성을 나타내는 평면도이다. 도 11b는 도 11a의 일부를 확대한 평면도이다. 도 12a는 도 11b의 K'-K"선에 있어서의 단면도이다. 도 12b는 도 11b의 L'-L"선에 있어서의 단면도이다. 도 12c는 도 11b의 M'-M"선에 있어서의 단면도이다.
도 1b에 도시한 실시예 1에 따른 반도체 장치(100A)와 마찬가지로, 실시예 8에 따른 반도체 장치(100H)는 인버터를 2단 직렬 접속해서 구성된다. 반도체 장치(100H)의 출력측의 인버터(10)는 반도체 장치(100A)의 출력측의 인버터와 마찬가지의 구성이며, 반도체 장치(1H)의 입력측의 인버터(제2 인버터)(80)는 출력측의 인버터의 소스측의 LIC와 공통으로 사용되어 구성된다.
출력측의 인버터(10)의 p채널형 트랜지스터(11p)는, 3개의 Fin 구조의 반도체층으로 구성되는 활성 영역(12p)과, 1개의 Fin 구조의 반도체층으로 구성되는 활성 영역(제1 활성 영역)(82p)과, 그들과 교차하는 게이트 전극(13)을 구비한다. 또한, p채널형 트랜지스터(11p)는 소스측의 4개의 활성 영역을 접속하여 제1 전원용 금속 배선(16vd)과 접속되는 LIC(14sp)와, 드레인측의 4개의 활성 영역을 접속하는 LIC(14dp)를 구비한다. 출력측의 인버터(10)의 n채널형 트랜지스터(11n)는 3개의 Fin 구조의 활성 영역(12n)과, 그들과 교차하는 게이트 전극(13)을 구비한다. 또한, n채널형 트랜지스터(11n)는 소스측의 4개의 활성 영역을 접속하여 제2 전원용 금속 배선(16vs)과 접속되는 LIC(14sn)와, 1개의 Fin 구조의 반도체층으로 구성되는 활성 영역(제2 활성 영역)(82n)과, 드레인측의 4개의 활성 영역을 접속하는 LIC(14dn)를 구비한다. 활성 영역(82p)의 수는 1개로 한정되는 것이 아니라, p채널형 트랜지스터(11p)의 활성 영역의 수보다도 적으면 되며, 예를 들어 2개이어도 된다. p채널형 트랜지스터(11p)의 활성 영역의 수가 4개이고, 활성 영역(82p)의 수가 2개인 경우에는, 활성 영역(12p)의 수는 2개로 된다. 활성 영역(82n)의 수는 1개로 한정되는 것이 아니라, n채널형 트랜지스터(11n)의 활성 영역의 수보다도 적으면 되며, 예를 들어 2개이어도 된다. n채널형 트랜지스터(11n)의 활성 영역의 수가 4개이고, 활성 영역(82n)의 수가 2개인 경우에는, 활성 영역(12n)의 수는 2개로 된다.
입력측의 인버터(80)의 p채널형 트랜지스터(제2 p채널형 트랜지스터)(81p)는, 활성 영역(제3 활성 영역)(82p)과, 그것과 교차하는 게이트 전극(83)을 구비한다. 또한, p채널형 트랜지스터(81p)는, 활성 영역(82p)의 소스측과 제1 전원용 금속 배선(16vd)과 접속되는 LIC(14sp)와, 활성 영역(82p)의 드레인측과 출력용 금속 배선(86o)을 접속하는 LIC(84dp)를 구비한다. p채널형 트랜지스터(81p)의 활성 영역은 p채널형 트랜지스터(11p)의 활성 영역의 하나와 접속되어 있다. 또한, 활성 영역(82p)이 2개인 경우에는, p채널형 트랜지스터(81p)의 2개의 활성 영역은 각각 p채널형 트랜지스터(11p)의 활성 영역과 접속된다.
입력측의 인버터(80)의 n채널형 트랜지스터(제2 n채널형 트랜지스터)(81n)는, 활성 영역(제4 활성 영역)(82n)과, 그것과 교차하는 게이트 전극(83)을 구비한다. 또한, n채널형 트랜지스터(81n)는 활성 영역(82n)의 소스측과 제2 전원용 금속 배선(16vs)을 접속하는 LIC(14sn)와, 활성 영역(82n)의 드레인측과 출력용 금속 배선(86o)을 접속하는 LIC(84dn)를 구비한다. n채널형 트랜지스터(81n)의 활성 영역은 n채널형 트랜지스터(11n)의 활성 영역의 하나와 접속되어 있다. 또한, 활성 영역(82n)이 2개인 경우에는, n채널형 트랜지스터(81n)의 2개의 활성 영역은 각각 n채널형 트랜지스터(11n)의 활성 영역과 접속된다.
게이트 전극(83)과 입력용 금속 배선(86i)은 비아(85g)로 접속되고, LIC(84dp)와 출력용 금속 배선(86o)은 비아(85dp)로 접속되고, LIC(84dn)와 출력용 금속 배선(86o)은 비아(85dn)로 접속되고, p채널형 트랜지스터(81p)와 n채널형 트랜지스터(81n)가 접속된다. 출력용 금속 배선(86o)과 입력용 금속 배선(16i)을 접속용 금속 배선(16io)으로 접속하고, 입력측의 인버터(80)와 출력측의 인버터(10)가 접속된다. 또한, 반도체 장치(100H)에는 어디에도 접속되지 않는 게이트 전극과 동일 사이즈로 동일층의 더미 게이트 전극(13d)을 구비하지만, 다른 실시예보다도 1개 적다. 제1 전원용 금속 배선(16vd)에는 제2 전원용 금속 배선(16vs)보다도 높은 전위가 부여된다.
반도체 장치(100H)의 d1 내지 d7, d10, d11은 반도체 장치(100D)와 동일하다. 또한, 소스측의 LIC가 인버터(10)와 인버터(80)에서 공용하고 있는 관계이며, d8, d9는 없다.
도 12a 내지 도 12c에 도시한 바와 같이, 게이트 전극(13)과 LIC(14dn)의 기생 용량, 게이트 전극(13)과 LIC(14sn)의 기생 용량, 게이트 전극(13)과 비아(15dn)의 기생 용량, 게이트 전극(13)과 출력용 금속 배선(16o)의 기생 용량과 마찬가지로, 게이트 전극(83)과 LIC(84dn)의 기생 용량, 게이트 전극(83)과 LIC(14sn)의 기생 용량, 게이트 전극(83)과 비아(85dn)의 기생 용량, 게이트 전극(83)과 출력용 금속 배선(86o)의 기생 용량이 부여되므로, 인버터(80)는 실시예 4 등과 마찬가지의 지연 시간을 갖는다.
활성 영역(82p)은 제1 전원용 금속 배선(16vd)으로부터 가장 가까운 측에 배치될 필요는 없으며, 제1 전원용 금속 배선(16vd)으로부터 가장 먼 측의 활성 영역(12p)과 가장 가까운 측의 활성 영역(12p)의 사이에 배치되어도 된다. 활성 영역(82n)은 제2 전원용 금속 배선(16vs)으로부터 가장 가까운 측에 배치될 필요는 없으며, 제2 전원용 금속 배선(16vs)으로부터 가장 먼 측의 활성 영역(12n)과 가장 가까운 측의 활성 영역(12n)의 사이에 배치되어도 된다. 비아(85dp, 85dn)는 1개가 아니라, 실시예 7과 같이 복수 개 설치해도 된다.
반도체 장치(100H)는, 인버터(10)와 인버터(80)의 제1 전원에 접속되는 LIC 및 제2 전원에 접속되는 LIC를 공통화한 것이다. 이에 의해, X 방향 거리의 단축이 가능하게 되어, 셀 면적을 축소할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초해서 구체적으로 설명하였지만, 본 발명은 상기 실시 형태로 한정되는 것이 아니라, 다양하게 변경 가능한 것은 물론이다.
100: 반도체 장치
110: 제1 인버터
111p: 제1 p채널형 트랜지스터
111n: 제1 n채널형 트랜지스터
12p: 제1 활성 영역
12n: 제2 활성 영역
13: 제1 게이트 전극
13d: 더미 게이트 전극
14dp: 제2 국소 접속 배선
14dn: 제4 국소 접속 배선
14sp: 제1 국소 접속 배선
14sn: 제3 국소 접속 배선
15g, 15dp, 15sn, 15sp, 15sn: 비아
16i: 입력용 금속 배선
16io: 접속용 금속 배선
16o: 출력용 금속 배선
16vd: 제1 전원용 금속 배선
16vs: 제2 전원용 금속 배선
120: 제2 인버터
121p: 제2 p채널형 트랜지스터
121n: 제2 n채널형 트랜지스터
42p: 제3 활성 영역
42n: 제4 활성 영역
43: 제2 게이트 전극
44dp: 제6 국소 접속 배선
44dn: 제8 국소 접속 배선
44sp: 제5 국소 접속 배선
44sn: 제7 국소 접속 배선
45g, 45dp, 45sn, 45sp, 45sn: 비아
46i: 입력용 금속 배선
46o: 출력용 금속 배선

Claims (19)

  1. 반도체 장치로서,
    제1 인버터와,
    상기 제1 인버터와 직렬 접속되는 제2 인버터
    를 구비하고,
    상기 제1 인버터는,
    제1 p채널형 트랜지스터와,
    제1 n채널형 트랜지스터
    를 구비하고,
    상기 제2 인버터는,
    제2 p채널형 트랜지스터와,
    제2 n채널형 트랜지스터
    를 구비하고,
    상기 제1 p채널형 트랜지스터는,
    돌기 반도체층으로 구성되며, 제1 방향을 따라서 연장되는 제1 활성 영역과,
    제2 방향을 따라서 연장되는 제1 게이트 전극과,
    상기 제2 방향을 따라서 연장되고, 상기 제1 활성 영역의 소스측과 접속되는 제1 국소 접속 배선과,
    상기 제2 방향을 따라서 연장되고, 상기 제1 활성 영역의 드레인측과 접속되는 제2 국소 접속 배선
    을 구비하고,
    상기 제1 n채널형 트랜지스터는,
    돌기 반도체층으로 구성되며, 제1 방향을 따라서 연장되는 제2 활성 영역과,
    제2 방향을 따라서 연장되는 상기 제1 게이트 전극과,
    상기 제2 방향을 따라서 연장되고, 상기 제2 활성 영역의 소스측과 접속되는 제3 국소 접속 배선과,
    상기 제2 방향을 따라서 연장되고, 상기 제2 활성 영역의 드레인측과 접속되는 제4 국소 접속 배선
    을 구비하고,
    상기 제2 p채널형 트랜지스터는,
    돌기 반도체층으로 구성되며, 제1 방향을 따라서 연장되는 제3 활성 영역과,
    제2 방향을 따라서 연장되는 제2 게이트 전극과,
    상기 제2 방향을 따라서 연장되고, 상기 제3 활성 영역의 소스측과 접속되는 제5 국소 접속 배선과,
    상기 제2 방향을 따라서 연장되고, 상기 제3 활성 영역의 드레인측과 접속되는 제6 국소 접속 배선
    을 구비하고,
    상기 제2 n채널형 트랜지스터는,
    돌기 반도체층으로 구성되고, 제1 방향을 따라서 연장되는 제4 활성 영역과,
    제2 방향을 따라서 연장되는 상기 제2 게이트 전극과,
    상기 제2 방향을 따라서 연장되고, 상기 제4 활성 영역의 소스측과 접속되는 제7 국소 접속 배선과,
    상기 제2 방향을 따라서 연장되고, 상기 제4 활성 영역의 드레인측과 접속되는 제8 국소 접속 배선
    을 구비하고,
    상기 제3 활성 영역의 수는 상기 제1 활성 영역의 수보다도 적고,
    상기 제4 활성 영역의 수는 상기 제2 활성 영역의 수보다도 적은,
    반도체 장치.
  2. 제1항에 있어서,
    평면에서 볼 때, 서로 인접하는 상기 제2 p채널형 트랜지스터의 제3 활성 영역과 상기 제2 n채널형 트랜지스터의 제4 활성 영역의 사이에 위치하는 제5 국소 접속 배선의 부분의 길이(d8)는, 서로 인접하는 상기 제1 p채널형 트랜지스터의 제1 활성 영역과 상기 제1 n채널형 트랜지스터의 제2 활성 영역의 사이에 위치하는 제1 국소 접속 배선의 부분의 길이(d3)보다도 긴, 반도체 장치.
  3. 제2항에 있어서,
    평면에서 볼 때, 서로 인접하는 상기 제2 p채널형 트랜지스터의 제3 활성 영역과 상기 제2 n채널형 트랜지스터의 제4 활성 영역의 사이에 위치하는 제7 국소 접속 배선의 부분의 길이(d8)는, 서로 인접하는 상기 제1 p채널형 트랜지스터의 제1 활성 영역과 상기 제1 n채널형 트랜지스터의 제2 활성 영역의 사이에 위치하는 제3 국소 접속 배선의 부분의 길이(d3)보다도 긴, 반도체 장치.
  4. 제2항에 있어서,
    평면에서 볼 때, 서로 인접하는 상기 제2 p채널형 트랜지스터의 제3 활성 영역과 상기 제2 n채널형 트랜지스터의 제4 활성 영역의 사이에 위치하는 제6 국소 접속 배선의 부분의 길이(d6)는, 서로 인접하는 상기 제1 p채널형 트랜지스터의 제1 활성 영역과 상기 제1 n채널형 트랜지스터의 제2 활성 영역의 사이에 위치하는 제2 국소 접속 배선의 부분의 길이(d3)보다도 긴, 반도체 장치.
  5. 제4항에 있어서,
    평면에서 볼 때, 서로 인접하는 상기 제2 p채널형 트랜지스터의 제3 활성 영역과 상기 제2 n채널형 트랜지스터의 제4 활성 영역의 사이에 위치하는 제8 국소 접속 배선의 부분의 길이(d6)는, 서로 인접하는 상기 제1 p채널형 트랜지스터의 제1 활성 영역과 상기 제1 n채널형 트랜지스터의 제2 활성 영역의 사이에 위치하는 제4 국소 접속 배선의 부분의 길이(d3)보다도 긴, 반도체 장치.
  6. 제2항에 있어서,
    상기 제1 방향을 따라서 연장되는 제1 및 제2 전원 배선을 더 구비하고,
    상기 제1 전원 배선은 상기 제1 국소 접속 배선과 상기 제5 국소 접속 배선에 접속되고,
    상기 제2 전원 배선은 상기 제3 국소 접속 배선과 상기 제7 국소 접속 배선에 접속되는, 반도체 장치.
  7. 제2항에 있어서,
    상기 제1 전원 배선으로부터 상기 제2 n채널형 트랜지스터측으로 상기 제2 방향을 따라서 연장되는 제1 금속 배선과,
    상기 제2 전원 배선으로부터 상기 제2 p채널형 트랜지스터측으로 상기 제2 방향을 따라서 연장되는 제2 금속 배선
    을 더 구비하고,
    상기 제1 금속 배선은 상기 제5 국소 접속 배선의 위에 평면에서 볼 때 겹치도록 배치되고, 비아를 통해 상기 제5 국소 접속 배선에 접속되며,
    상기 제2 금속 배선은 상기 제7 국소 접속 배선의 위에 평면에서 볼 때 겹치도록 배치되고, 비아를 통해 상기 제7 국소 접속 배선에 접속되는, 반도체 장치.
  8. 제7항에 있어서,
    상기 제6 국소 접속 배선과 상기 제8 국소 접속 배선을 접속하고, 상기 제1 게이트 전극에 접속되는 제3 금속 배선을 더 구비하는, 반도체 장치.
  9. 제8항에 있어서,
    상기 제3 금속 배선은 상기 제6 및 제8 국소 접속 배선의 위에 평면에서 볼 때 겹치도록 배치되고, 비아를 통해 상기 제6 및 제8 국소 접속 배선에 접속되는, 반도체 장치.
  10. 제2항에 있어서,
    상기 제1 p채널형 트랜지스터는, 상기 제1 활성 영역을 N개 갖고,
    상기 제2 p채널형 트랜지스터는, 상기 제3 활성 영역을 1개 갖고,
    상기 제1 활성 영역의 평면에서 볼 때의 폭을 d1, 인접하는 제1 활성 영역 간의 거리를 d2라 하면,
    d8≤(N-1)(d1+d2)+d3
    의 관계에 있는, 반도체 장치.
  11. 제4항에 있어서,
    상기 제1 p채널형 트랜지스터는, 상기 제1 활성 영역을 N개 갖고,
    상기 제2 p채널형 트랜지스터는, 상기 제3 활성 영역을 1개 갖고,
    상기 제1 활성 영역의 평면에서 볼 때의 폭을 d1, 인접하는 제1 활성 영역 간의 거리를 d2라 하면,
    d6≤(N-1)(d1+d2)+d3
    의 관계에 있는, 반도체 장치.
  12. 제1항에 있어서,
    평면에서 볼 때, 상기 제1 방향을 따라서 연장되는 제1 전원 배선과 제2 전원 배선의 사이에, 상기 제1 p채널형 트랜지스터의 제1 활성 영역과 상기 제1 n채널형 트랜지스터의 제2 활성 영역과 상기 제2 p채널형 트랜지스터의 제3 활성 영역과 상기 제2 n채널형 트랜지스터의 제4 활성 영역이 배치되고,
    평면에서 볼 때, 상기 제1 전원 배선과 인접하는 상기 제2 p채널형 트랜지스터의 제3 활성 영역의 단부로부터 상기 제1 전원 배선 방향으로 연신하는 상기 제5 국소 접속 배선의 길이(d9)는, 상기 제1 전원 배선과 인접하는 상기 제1 p채널형 트랜지스터의 제1 활성 영역의 단부로부터 상기 제1 전원 배선 방향으로 연신하는 상기 제1 국소 접속 배선의 길이(d5)보다도 긴, 반도체 장치.
  13. 제12항에 있어서,
    평면에서 볼 때, 상기 제1 전원 배선과 인접하는 상기 제2 p채널형 트랜지스터의 제3 활성 영역의 단부로부터 상기 제1 전원 배선 방향으로 연신하는 상기 제6 국소 접속 배선의 길이(d7)는, 상기 제1 전원 배선과 인접하는 상기 제1 p채널형 트랜지스터의 제1 활성 영역의 단부로부터 상기 제1 전원 배선 방향으로 연신하는 상기 제2 국소 접속 배선의 길이(d4)보다도 긴, 반도체 장치.
  14. 제12항에 있어서,
    상기 제1 p채널형 트랜지스터는, 상기 제1 활성 영역을 N개 갖고,
    상기 제2 p채널형 트랜지스터는, 상기 제3 활성 영역을 1개 갖고,
    상기 제1 활성 영역의 평면에서 볼 때의 폭을 d1, 인접하는 제1 활성 영역 간의 거리를 d2라 하면,
    d9=(N-1)(d1+d2)+d5
    의 관계에 있는, 반도체 장치.
  15. 제13항에 있어서,
    상기 제1 p채널형 트랜지스터는, 상기 제1 활성 영역을 N개 갖고,
    상기 제2 p채널형 트랜지스터는, 상기 제3 활성 영역을 1개 갖고,
    상기 제1 활성 영역의 평면에서 볼 때의 폭을 d1, 인접하는 제1 활성 영역 간의 거리를 d2라 하면,
    d7=(N-1)(d1+d2)+d4
    의 관계에 있는, 반도체 장치.
  16. 제1항에 있어서,
    상기 제3 활성 영역은 상기 제1 활성 영역에 접속되고,
    상기 제4 활성 영역은 상기 제2 활성 영역에 접속되고,
    상기 제1 국소 접속 배선은 상기 제3 활성 영역의 소스측과 접속되고,
    상기 제3 국소 접속 배선은 상기 제4 활성 영역의 소스측과 접속되고,
    상기 제2 게이트 전극은, 평면에서 볼 때 상기 제1 국소 접속 배선과 상기 제6 국소 접속 배선의 사이 및 상기 제3 국소 접속 배선과 상기 제8 국소 접속 배선의 사이에 배치되고,
    평면에서 볼 때, 서로 인접하는 상기 제2 p채널형 트랜지스터의 제3 활성 영역과 상기 제2 n채널형 트랜지스터의 제4 활성 영역의 사이에 위치하는 제6 국소 접속 배선의 부분의 길이(d6)는, 서로 인접하는 상기 제1 p채널형 트랜지스터의 제1 활성 영역과 상기 제1 n채널형 트랜지스터의 제2 활성 영역의 사이에 위치하는 제2 국소 접속 배선의 부분의 길이(d3)보다도 긴, 반도체 장치.
  17. 제16항에 있어서,
    평면에서 볼 때, 서로 인접하는 상기 제2 p채널형 트랜지스터의 제3 활성 영역과 상기 제2 n채널형 트랜지스터의 제4 활성 영역의 사이에 위치하는 제8 국소 접속 배선의 부분의 길이(d6)는, 서로 인접하는 상기 제1 p채널형 트랜지스터의 제1 활성 영역과 상기 제1 n채널형 트랜지스터의 제2 활성 영역의 사이에 위치하는 제4 국소 접속 배선의 부분의 길이(d3)보다도 긴, 반도체 장치.
  18. 제16항에 있어서,
    상기 제1 방향을 따라서 연장되는 제1 및 제2 전원 배선을 더 구비하고,
    상기 제1 전원 배선은 상기 제1 국소 접속 배선에 접속되고,
    상기 제2 전원 배선은 상기 제3 국소 접속 배선에 접속되는, 반도체 장치.
  19. 제16항에 있어서,
    상기 제1 p채널형 트랜지스터는, 상기 제1 활성 영역을 N개 갖고,
    상기 제2 p채널형 트랜지스터는, 상기 제1 활성 영역을 1개 갖고,
    상기 제1 활성 영역의 평면에서 볼 때의 폭을 d1, 인접하는 제1 활성 영역 간의 거리를 d2라 하면,
    d6≤(N-1)(d1+d2)+d3
    의 관계에 있는, 반도체 장치.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6396834B2 (ja) * 2015-03-23 2018-09-26 ルネサスエレクトロニクス株式会社 半導体装置
US10141256B2 (en) * 2016-04-21 2018-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and layout design thereof
US9972571B1 (en) * 2016-12-15 2018-05-15 Taiwan Semiconductor Manufacturing Co., Ltd. Logic cell structure and method
JP7041361B2 (ja) * 2017-02-16 2022-03-24 株式会社ソシオネクスト 半導体集積回路装置
US10325845B2 (en) 2017-06-21 2019-06-18 Qualcomm Incorporated Layout technique for middle-end-of-line
CN109509747B (zh) * 2017-09-15 2021-07-06 联华电子股份有限公司 具有标准单元的集成电路
CN111466020A (zh) * 2017-12-12 2020-07-28 株式会社索思未来 半导体集成电路装置
US10985272B2 (en) * 2018-11-05 2021-04-20 Samsung Electronics Co., Ltd. Integrated circuit devices including vertical field-effect transistors
US11183576B2 (en) * 2019-02-13 2021-11-23 Micron Technology, Inc. Gate electrode layout with expanded portions over active and isolation regions
US11404415B2 (en) 2019-07-05 2022-08-02 Globalfoundries U.S. Inc. Stacked-gate transistors
CN113517274A (zh) * 2020-07-24 2021-10-19 台湾积体电路制造股份有限公司 半导体器件及其形成方法
US20230335489A1 (en) * 2022-04-14 2023-10-19 Qualcomm Incorporated Integrated circuits (ics) employing multi-pattern metallization to optimize metal interconnect spacing for improved performance and related fabrication methods

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006132172A1 (ja) 2005-06-07 2006-12-14 Nec Corporation フィン型電界効果型トランジスタ、半導体装置及びその製造方法

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2621612B2 (ja) 1990-08-11 1997-06-18 日本電気株式会社 半導体集積回路
JP4565700B2 (ja) * 1999-05-12 2010-10-20 ルネサスエレクトロニクス株式会社 半導体装置
JP2001007293A (ja) * 1999-06-25 2001-01-12 Mitsubishi Electric Corp 半導体集積回路装置
US6426650B1 (en) * 1999-12-28 2002-07-30 Koninklijke Philips Electronics, N.V. Integrated circuit with metal programmable logic having enhanced reliability
US7053424B2 (en) * 2002-10-31 2006-05-30 Yamaha Corporation Semiconductor integrated circuit device and its manufacture using automatic layout
JP4778689B2 (ja) 2004-06-16 2011-09-21 パナソニック株式会社 標準セル、標準セルライブラリおよび半導体集積回路
US7338817B2 (en) * 2005-03-31 2008-03-04 Intel Corporation Body bias compensation for aged transistors
JP4261606B2 (ja) 2005-09-22 2009-04-30 富士通マイクロエレクトロニクス株式会社 設計支援装置
US9563733B2 (en) * 2009-05-06 2017-02-07 Tela Innovations, Inc. Cell circuit and layout with linear finfet structures
US7812373B2 (en) * 2007-02-12 2010-10-12 Infineon Technologies Ag MuGFET array layout
JP5236300B2 (ja) * 2008-02-06 2013-07-17 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP5292005B2 (ja) * 2008-07-14 2013-09-18 ルネサスエレクトロニクス株式会社 半導体集積回路
JP2011029249A (ja) 2009-07-22 2011-02-10 Renesas Electronics Corp 半導体装置
JP4892044B2 (ja) * 2009-08-06 2012-03-07 株式会社東芝 半導体装置
CN103151346B (zh) * 2011-12-07 2016-11-23 阿尔特拉公司 静电放电保护电路
US8723268B2 (en) * 2012-06-13 2014-05-13 Synopsys, Inc. N-channel and P-channel end-to-end finFET cell architecture with relaxed gate pitch
JP2014075507A (ja) * 2012-10-05 2014-04-24 Renesas Electronics Corp 半導体装置
US9123565B2 (en) * 2012-12-31 2015-09-01 Taiwan Semiconductor Manufacturing Company, Ltd. Masks formed based on integrated circuit layout design having standard cell that includes extended active region
CN105493264B (zh) * 2013-08-23 2018-06-01 株式会社索思未来 半导体集成电路装置
JP6281571B2 (ja) * 2013-08-28 2018-02-21 株式会社ソシオネクスト 半導体集積回路装置
JP6281572B2 (ja) * 2013-09-04 2018-02-21 株式会社ソシオネクスト 半導体装置
US9397101B2 (en) * 2014-03-06 2016-07-19 Qualcomm Incorporated Stacked common gate finFET devices for area optimization
US9412742B2 (en) * 2014-06-10 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Layout design for manufacturing a memory cell
US9418728B2 (en) * 2014-07-24 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Dual-port static random-access memory cell
JP6449082B2 (ja) * 2014-08-18 2019-01-09 ルネサスエレクトロニクス株式会社 半導体装置
JP6396834B2 (ja) * 2015-03-23 2018-09-26 ルネサスエレクトロニクス株式会社 半導体装置
JP6495145B2 (ja) * 2015-09-11 2019-04-03 ルネサスエレクトロニクス株式会社 半導体装置
JP2017063096A (ja) * 2015-09-24 2017-03-30 ルネサスエレクトロニクス株式会社 半導体装置および認証システム
US9620509B1 (en) * 2015-10-30 2017-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. Static random access memory device with vertical FET devices
TWI726869B (zh) * 2016-02-24 2021-05-11 聯華電子股份有限公司 靜態隨機存取記憶體的佈局結構及其製作方法
KR102434991B1 (ko) * 2016-04-26 2022-08-22 삼성전자주식회사 집적 회로 및 집적 회로의 설계 방법
TWI681542B (zh) * 2016-05-04 2020-01-01 聯華電子股份有限公司 靜態隨機存取記憶體的佈局圖案
TWI675454B (zh) * 2016-07-04 2019-10-21 聯華電子股份有限公司 靜態隨機存取記憶體的佈局圖案
JP2018164055A (ja) * 2017-03-27 2018-10-18 ルネサスエレクトロニクス株式会社 半導体装置
US10733352B2 (en) * 2017-11-21 2020-08-04 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit and layout method for standard cell structures

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006132172A1 (ja) 2005-06-07 2006-12-14 Nec Corporation フィン型電界効果型トランジスタ、半導体装置及びその製造方法

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