KR20160021726A - 반도체 장치 - Google Patents

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KR20160021726A
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다께시 오까가끼
고지 시부따니
마꼬또 야부우찌
노부히로 즈다
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

FINFET를 갖는 반도체 장치의 면적 절약화를 도모한다. n채널형의 FINFET(NFT)와 p채널형의 FINFET(PFT)의 드레인 영역(Dp, Dn)을, 각각 2개의 로컬 인터커넥트(LIC2)에 의해, 게이트 전극(GE)과 그 인접한 더미 게이트(DG)와의 사이의 Y 그리드(YG2)에서부터, 그 인접한 Y 그리드(YG3)까지 인출한다. 그리고, 이들 로컬 인터커넥트(LIC2) 사이를, Y 그리드(YG3)에 있어서 X 방향으로 연장되는 로컬 인터커넥트(LIC1)로 접속한다. 이러한 셀 레이아웃에 의하면, 로컬 인터커넥트(LIC1)의 배치에 의해, 그리드의 수가 1개 증가하기는 하나, X 방향의 길이를 짧게 할 수 있다. 그 결과, 로컬 인터커넥트(LIC1, LIC2) 사이의 스페이스를 확보하면서, 단위 셀의 셀 면적의 축소화를 도모할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 특히 FINFET를 갖는 반도체 장치에 적용해서 유효한 기술에 관한 것이다.
최근 들어, 실리콘을 사용한 LSI(Large Scale Integration)에 있어서, 그 구성 요소인 MISFET(Metal Insulator Semiconductor Field Effect Transistor)의 치수, 특히, 게이트 전극의 게이트 길이는 축소 일로를 걷고 있다. 이 MISFET의 축소화는, 스케일링 규칙을 따르는 형태로 진행되어 왔지만, 디바이스의 세대가 진전될 때마다 다양한 문제가 나타나고 있어, MISFET의 단채널 효과의 억제와 높은 전류 구동력의 확보의 양립이 곤란해지고 있다. 따라서, 종래의 플래너형(평면형) MISFET를 대신하는 신규 구조 디바이스에 대한 연구 개발이 활발하게 진행되고 있다.
FINFET는, 상술한 신규 구조 디바이스의 1개이며, 플래너형 MISFET와는 상이한 3차원 구조의 MISFET이다.
예를 들어, 하기 특허문헌 1에는, FINFET를 사용해서 구성된 회로 소자의 평면 레이아웃이 개시되어 있다.
미국 특허 출원 공개 제2014/0054722호
본 발명자는, FINFET를 갖는 반도체 장치의 연구 개발에 종사하고 있으며, 그 특성 향상에 대해서 예의 검토하고 있다. 그 과정에 있어서, FINFET를 갖는 반도체 장치의 구조에 대해서 가일층의 개선의 여지가 있는 것으로 판명되었다.
그 밖의 과제와 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명확해질 것이다.
본원에서 개시되는 실시 형태 중, 대표적인 것의 개요를 간단하게 설명하면 다음과 같다.
본원에서 개시되는 일 실시 형태에 나타내는 반도체 장치는, 제1 방향으로 연장되는 직육면체 형상의 제1 핀과, 제1 핀과 이격해서 배치되고, 제1 방향으로 연장되는 직육면체 형상의 제2 핀과, 제1 핀과 제2 핀 위에 게이트 절연막을 개재해서 배치되고, 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극을 갖는다. 그리고, 제1 핀 내에 형성된 제1 드레인 영역과, 제2 핀 내에 형성된 제2 드레인 영역을 접속하는 제1 국소 배선을 갖는다. 이 제1 국소 배선은, 게이트 전극을 덮는 층간 절연막 내에 매립된 도전성 막을 포함한다.
본원에서 개시되는 이하에 나타내는 대표적인 실시 형태에 나타내는 반도체 장치에 의하면, 그 특성을 향상시킬 수 있다. 또한, 반도체 장치의 면적 절약화를 도모할 수 있다.
도 1은 실시 형태 1의 반도체 장치의 구성을 모식적으로 도시하는 사시도이다.
도 2는 실시 형태 1의 반도체 장치의 구성을 도시하는 평면도이다.
도 3은 실시 형태 1의 반도체 장치의 구성을 도시하는 단면도이다.
도 4는 실시 형태 1의 반도체 장치의 구성을 도시하는 회로도이다.
도 5는 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 평면도이다.
도 6은 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 7은 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 평면도이며, 도 5에 계속되는 평면도를 도시하는 도면이다.
도 8은 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 단면도이며, 도 6에 계속되는 단면도를 도시하는 도면이다.
도 9는 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 평면도이며, 도 7에 계속되는 평면도를 도시하는 도면이다.
도 10은 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 단면도이며, 도 8에 계속되는 단면도를 도시하는 도면이다.
도 11은 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 평면도이며, 도 9에 계속되는 평면도를 도시하는 도면이다.
도 12는 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 단면도이며, 도 10에 계속되는 단면도를 도시하는 도면이다.
도 13은 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 평면도이며, 도 11에 계속되는 평면도를 도시하는 도면이다.
도 14는 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 단면도이며, 도 12에 계속되는 단면도를 도시하는 도면이다.
도 15는 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 평면도이며, 도 13에 계속되는 평면도를 도시하는 도면이다.
도 16은 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 단면도이며, 도 14에 계속되는 단면도를 도시하는 도면이다.
도 17은 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 평면도이며, 도 15에 계속되는 평면도를 도시하는 도면이다.
도 18은 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 단면도이며, 도 16에 계속되는 단면도를 도시하는 도면이다.
도 19는 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 평면도이며, 도 17에 계속되는 평면도를 도시하는 도면이다.
도 20은 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 단면도이며, 도 18에 계속되는 단면도를 도시하는 도면이다.
도 21은 비교예 1의 반도체 장치의 구성을 도시하는 평면도이다.
도 22는 비교예 2의 반도체 장치의 구성을 도시하는 평면도이다.
도 23은 비교예 3의 반도체 장치의 구성을 도시하는 평면도이다.
도 24는 실시 형태 2의 반도체 장치의 구성을 도시하는 평면도이다.
도 25는 실시 형태 2의 반도체 장치의 구성을 도시하는 단면도이다.
도 26은 실시 형태 2의 핀, 게이트 전극 및 더미 게이트의 위치 관계를 도시하는 평면도이다.
도 27은 실시 형태 3의 반도체 장치의 구성을 도시하는 평면도이다.
도 28은 실시 형태 3의 핀, 게이트 전극 및 더미 게이트의 위치 관계를 도시하는 평면도이다.
도 29는 실시 형태 3의 반도체 장치의 구성을 도시하는 단면도이다.
도 30은 실시 형태 3의 반도체 장치의 구성을 도시하는 단면도이다.
도 31은 실시 형태 3의 반도체 장치의 구성을 도시하는 단면도이다.
도 32는 실시 형태 3의 반도체 장치의 구성을 도시하는 회로도이다.
도 33은 실시 형태 4의 반도체 장치의 구성을 도시하는 평면도이다.
도 34는 실시 형태 4의 반도체 장치의 구성을 도시하는 단면도이다.
도 35는 실시 형태 4의 반도체 장치의 게이트 전극, 더미 게이트 및 핀의 레이아웃을 도시하는 평면도이다.
도 36은 실시 형태 4의 반도체 장치의 구성을 도시하는 회로도이다.
도 37은 실시 형태 4의 응용예 1의 반도체 장치의 게이트 전극, 더미 게이트 및 핀의 레이아웃을 도시하는 평면도이다.
도 38은 실시 형태 4의 응용예 2의 반도체 장치의 게이트 전극, 더미 게이트 및 핀의 레이아웃을 도시하는 평면도이다.
도 39는 실시 형태 4의 응용예 2의 반도체 장치의 레이아웃을 도시하는 평면도이다.
도 40은 실시 형태 5의 반도체 장치의 구성을 도시하는 평면도이다.
도 41은 실시 형태 5의 반도체 장치의 구성을 도시하는 단면도이다.
도 42는 실시 형태 5의 반도체 장치의 구성을 도시하는 회로도이다.
도 43은 실시 형태 5의 응용예 1의 반도체 장치의 게이트 전극, 더미 게이트 및 핀의 레이아웃을 도시하는 평면도이다.
도 44는 실시 형태 5의 응용예 2의 반도체 장치의 게이트 전극, 더미 게이트 및 핀의 레이아웃을 도시하는 평면도이다.
도 45는 실시 형태 5의 응용예 2의 반도체 장치의 레이아웃을 도시하는 평면도이다.
도 46은 실시 형태 6의 반도체 장치의 구성을 도시하는 평면도이다.
도 47은 실시 형태 6의 반도체 장치의 구성을 도시하는 단면도이다.
도 48은 실시 형태 6의 반도체 장치의 구성을 도시하는 회로도이다.
도 49는 실시 형태 6의 응용예 2의 반도체 장치의 레이아웃을 도시하는 평면도이다.
도 50은 실시 형태 7의 반도체 장치의 구성을 도시하는 평면도이다.
도 51은 실시 형태 7의 반도체 장치의 구성을 도시하는 단면도이다.
도 52는 실시 형태 7의 반도체 장치의 구성을 도시하는 회로도이다.
도 53은 실시 형태 8의 반도체 장치의 구성을 도시하는 평면도이다.
도 54는 실시 형태 8의 반도체 장치의 구성을 도시하는 단면도이다.
도 55는 실시 형태 8의 반도체 장치의 구성을 도시하는 회로도이다.
이하의 실시 형태에서는, 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시 형태로 분할해서 설명하는데, 특별히 명시한 경우를 제외하고, 그것들은 서로 무관계인 것이 아니며, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 응용예, 상세 설명, 보충 설명 등의 관계에 있다. 또한, 이하의 실시 형태에서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)을 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정한 수에 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것은 아니며, 특정한 수 이상이거나 이하이어도 된다.
또한, 이하의 실시 형태에서, 그 구성 요소(요소 스텝 등도 포함함)는, 특별히 명시한 경우 및 원리적으로 명백하게 필수적이라고 생각되는 경우 등을 제외하고, 반드시 필수적인 것은 아니다. 마찬가지로, 이하의 실시 형태에서, 구성 요소 등의 형상, 위치 관계 등을 언급할 때는, 특별히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수 등(개수, 수치, 양, 범위 등을 포함함)에 대해서도 마찬가지이다.
이하, 실시 형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에 있어서, 동일한 기능을 갖는 부재에는 동일 또는 관련된 부호를 붙이고, 그 반복 설명은 생략한다. 또한, 복수의 유사한 부재(부위)가 존재하는 경우에는, 총칭의 부호에 기호를 추가해서 개별 또는 특정한 부위를 나타내는 경우가 있다. 또한, 이하의 실시 형태에서는, 특별히 필요한 때 이외에는 동일 또는 마찬가지의 부분의 설명을 원칙적으로 반복하지 않는다.
또한, 실시 형태에서 사용하는 도면에 있어서는, 단면도라도 도면을 보기 쉽게 하기 위해서 해칭을 생략하는 경우도 있다. 또한, 평면도라도 도면을 보기 쉽게 하기 위해서 해칭을 하는 경우도 있다.
또한, 단면도 및 평면도에 있어서, 각 부위의 크기는 실제 디바이스와 대응하는 것이 아니라, 도면을 이해하기 쉽게 하기 위해서, 특정한 부위를 상대적으로 크게 표시하는 경우가 있다. 또한, 평면도와 단면도가 대응하는 경우에도, 각 부위의 크기를 바꾸어서 표시하는 경우가 있다.
(실시 형태 1)
이하, 도면을 참조하면서 본 실시 형태의 반도체 장치에 대해서 상세하게 설명한다. 본 실시 형태의 반도체 장치는, 반도체 소자로서 FINFET를 갖는다. 도 1은, 본 실시 형태의 반도체 장치의 구성을 모식적으로 도시하는 사시도이다. 도 2는, 본 실시 형태의 반도체 장치의 구성을 도시하는 평면도이다. 도 3은, 본 실시 형태의 반도체 장치의 구성을 도시하는 단면도이다. 도 3의 단면도는, 예를 들어 도 2의 평면도 A-A 단면부에 대응한다. 도 4는, 본 실시 형태의 반도체 장치의 구성을 도시하는 회로도이다.
본 실시 형태의 반도체 장치의 특징적인 구성에 대해서, 도 1을 참조하면서 설명한다.
본 실시 형태의 반도체 장치는, 도 1에 도시한 바와 같이, 반도체 기판(S)의 상부에 형성된 핀(F)의 주표면에 형성된 FINFET를 갖는다. 여기에서는, n채널형의 FINFET(NFT)와, p채널형의 FINFET(PFT)가 형성되고, 이 FINFET(NFT, PFT)는 인버터(INV1)를 구성한다.
n채널형의 FINFET(NFT)는, 직육면체 형상의 핀(F) 위에 게이트 절연막(도 1에서는 도시를 생략)을 개재하여 배치된 게이트 전극(Gn)과, 이 게이트 전극(Gn)의 양측의 핀(F) 내에 형성된, 소스 영역(소스 확산층)(Sn) 및 드레인 영역(드레인 확산층)(Dn)을 갖는다. 또한, p채널형의 FINFET(PFT)는, 직육면체 형상의 핀(F) 위에 게이트 절연막(도 1에서는 도시를 생략)을 개재하여 배치된 게이트 전극(Gp)과, 이 게이트 전극(Gp)의 양측의 핀(F) 내에 형성된, 소스 영역(소스 확산층)(Sp) 및 드레인 영역(드레인 확산층)(Dp)을 갖는다. 게이트 전극(Gp) 및 게이트 전극(Gn)으로 게이트 전극(GE)이 구성된다. 바꿔 말하면, 라인 형상의 게이트 전극(GE)의 절반이 게이트 전극(Gp)이며, 나머지 절반이 게이트 전극(Gn)이다. 이 게이트 전극(GE)의 중앙부, 즉, 게이트 전극(Gp)과 게이트 전극(Gn)의 접속부가 인버터(INV1)의 입력부(IN)와 접속된다.
여기서, 본 실시 형태에서는, p채널형의 FINFET(PFT)의 드레인 영역(Dp)과, n채널형의 FINFET(NFT)의 드레인 영역(Dn)이, 로컬 인터커넥트(LIC)에 의해 접속되어 있다(도 1 참조). 본 명세서에 있어서, 로컬 인터커넥트(국소 배선, LIC1, LIC2)란, 후술하는 층간 절연막(IL1) 내에 형성된 배선이다. 보다 구체적으로는, 후술하는 층간 절연막(IL1) 중의 홈(C1, C2) 내에 매립된 도전성 막을 포함하는 배선이다. 여기에서 말하는, 층간 절연막(IL1)은, 게이트 전극(GE)을 덮는 다층의 절연막이다. 또한, 로컬 인터커넥트(국소 배선, LIC1, LIC2)는, 제1층째의 배선(M1)보다 하층에 위치한다.
상기 드레인 영역(Dp) 및 드레인 영역(Dn)과의 사이를 접속하는 로컬 인터커넥트(LIC)는, 후술하는 인버터(INV1)의 출력부(OUT)가 된다. 바꿔 말하면, 이 로컬 인터커넥트(LIC)는, 후술하는 인버터(INV1)의 출력부(OUT)와 접속된다. 또한, 이 로컬 인터커넥트(LIC)는, 후술하는 바와 같이 PN 경계(도 7 참조)를 횡단하도록 배치되어 있다. 또한, 이 로컬 인터커넥트(LIC)의 하부에는, 더미 게이트(DG)가 배치되어 있다. 바꿔 말하면, 더미 게이트(DG) 위에 로컬 인터커넥트(LIC)가 배치되어 있다.
또한, p채널형의 FINFET(PFT)의 소스 영역(Sp)은, 로컬 인터커넥트(LIC)를 개재해서 전원 전위(VDD)와 접속되어 있다. 또한, n채널형의 FINFET(NFT)의 소스 영역(Sn)은, 로컬 인터커넥트(LIC)를 개재해서 접지 전위(기준 전위)(VSS)와 접속되어 있다. 또한, 전원 전위(VDD) 또는 접지 전위(VSS)와 접속되는 로컬 인터커넥트(LIC)의 외측(도 1 중의 좌측)에는 더미 게이트(DG)가 배치되어 있다.
이와 같이, 본 실시 형태의 반도체 장치에 의하면, 드레인 영역(Dp, Dn)간을 대략 역 ㄷ자 형상(대략 U자 형상)의 로컬 인터커넥트(LIC)에 의해 접속했으므로, 반도체 장치의 형성 면적(셀 면적)의 축소화를 도모할 수 있다. 또한, 반도체 소자(FINFET)의 고집적화를 도모할 수 있다. 상세는 후술한다.
계속해서, 도 2 내지 도 4를 참조하면서, 본 실시 형태의 반도체 장치의 구성을 더욱 상세하게 설명한다.
도 2의 평면도에는, 인버터(INV1)를 구성하는 p채널형의 FINFET(PFT)와 n채널형의 FINFET(NFT) 외에, 인버터(INV2)를 구성하는 FINFET(PFT, NFT)가 나타나 있다. 즉, 도 4에 도시한 바와 같이, 인버터(INV1)의 후단에, 인버터(INV2)가 접속되어 있다. 인버터(INV1)는, 전원 전위(VDD)와 접지 전위(VSS)의 사이에 직렬로 접속된 p채널형의 FINFET(PFT)와 n채널형의 FINFET(NFT)를 갖고, 이들 접속부가 출력부(OUT)가 되고, 이들 게이트 전극이 입력부(IN)와 접속된다. 후단의 인버터(INV2)도 마찬가지의 구성이며, 인버터(INV1)의 출력부(OUT)가 인버터(INV2)의 입력부와 접속되어 있다.
본 실시 형태에서는, 인버터(INV1)와 인버터(INV2)의 형성 영역을 단위 셀로서 설명한다. 도 3의 단면도는, 인버터(INV1)를 구성하는 p채널형의 FINFET(PFT)와 n채널형의 FINFET(NFT)의 단면을 나타내는데, 인버터(INV2)를 구성하는 FINFET(PFT, NFT)도 마찬가지의 구성이다.
먼저, 도 2를 참조하면서, 본 실시 형태의 반도체 장치의 각 구성 부위의 평면 형상(상면으로부터의 평면에서 보았을 때의 형상, 셀 레이아웃)에 대해서 설명한다.
도 2에 도시한 바와 같이, 핀(F)의 평면 형상은, 일정한 폭(X 방향의 길이)을 갖는 라인 형상(Y 방향으로 긴 변을 갖는 직사각 형상)이다. 도 2에서는, 2행×2열의 4개의 핀(F)이, X 방향, Y 방향으로 일정한 간격(피치)을 두고 배치되어 있다. 도 2에 도시하는 좌측의 2개의 핀(F)이, 인버터(INV1)를 구성하는 핀(F)이다. 또한, 우측의 2개의 핀(F)이, 인버터(INV2)를 구성하는 핀(F)이다(도 5, 도 7 참조).
도 2에 도시한 바와 같이, 게이트 전극(GE)의 평면 형상은, 일정한 폭(Y 방향의 길이)을 갖는 라인 형상(X 방향으로 긴 변을 갖는 직사각 형상)이다. 이와 같이, 게이트 전극(GE)은, 핀(F)과 교차하는 방향으로 연장된다. 여기에서는, 핀(F)과 교차하는 방향으로 연장되는 게이트 전극(GE) 이외에 더미 게이트(DG)가 설치되어 있다. 더미 게이트(DG)는, 게이트 전극(GE)과 마찬가지의 구성이다. 즉, 더미 게이트(DG)도, 일정한 폭(Y 방향의 길이)을 갖는 라인 형상(X 방향으로 긴 변을 갖는 직사각 형상)이다. 도 2에서는, 7개의 게이트 전극(GE) 및 더미 게이트(DG)가, 일정한 간격(Y 방향 간격, Y 방향의 최소 피치, 그리드)을 두고 배치되어 있다(도 9 참조). 이와 같이, 게이트 전극(GE)간에 더미 게이트(DG)를 배치함으로써, 패턴의 규칙성이 확보되어, 제조 편차 등을 저감할 수 있다.
여기서, 게이트 전극(GE)과 더미 게이트(DG)의 사이의 영역(Y 그리드)을 "YG"로 나타낸다. 예를 들어, 도 2에서는, Y 그리드(YG1 내지 YG6)가, 좌측에서부터 순서대로 배치되어 있다.
핀(F)과 교차하는 방향으로 연장되는 게이트 전극(GE)(Gn, Gp) 중, 좌측의 게이트 전극(GE)(Gn, Gp)이 인버터(INV1)를 구성하는 게이트 전극(GE)이며, 우측의 게이트 전극(GE)(Gn, Gp)이 인버터(INV2)(Gn, Gp)를 구성하는 게이트 전극(GE)이다. 또한, 후술하는 바와 같이, 게이트 전극(GE)은, 일체적으로 X 방향으로 연장되는 도전성 막을 포함하는데, p채널형의 FINFET(PFT)의 형성 영역에서는, p형 불순물이 도입되어 있기 때문에, 이러한 영역에서는, 게이트 전극(Gp)으로서 나타내고 있다. 또한, n채널형의 FINFET(NFT)의 형성 영역에서는, n형 불순물이 도입되어 있기 때문에, 이러한 영역에서는, 게이트 전극(Gn)으로서 나타내고 있다. 이 게이트 전극(Gp와 Gn)에 의해, 게이트 전극(GE)이 구성된다.
여기에서는, 상기 Y 방향 간격(Y 그리드의 Y 방향의 폭)이, 단위 셀의 Y 방향의 길이를 정하는 기준이 된다. 예를 들어, 상기 Y 방향 간격이 0.09㎛인 경우, 단위 셀의 Y 방향의 길이는, 0.09×6=0.54㎛가 된다. 여기서, X 방향의 길이를 0.77㎛로 한 경우, 도 2에 도시하는 단위 셀의 셀 면적은, 0.4158㎛2가 된다.
게이트 전극(GE)(Gp)의 양측의 핀(F) 내에 소스 영역(Sp) 및 드레인 영역(Dp)이 배치되어 있다. 또한, 게이트 전극(GE)(Gn)의 양측의 핀(F) 내에 소스 영역(Sn) 및 드레인 영역(Dn)이 배치되어 있다. 또한, 핀(F)과 게이트 전극(GE)은, 게이트 절연막(GI)을 개재해서 겹쳐 있다(도 3도 참조). 보다 구체적으로는, 게이트 절연막(GI)은 핀(F)과 게이트 전극(GE)의 중첩 영역에서, 핀(F)의 측면 및 표면에 배치되어 있다.
도 2에 도시한 바와 같이, 로컬 인터커넥트(LIC1, LIC2)의 평면 형상은, X 방향으로 긴 변을 갖는 직사각 형상 또는 Y 방향으로 긴 변을 갖는 직사각 형상이다. 여기에서는, X 방향으로 긴 변을 갖는 직사각 형상의 것(부위, 개소)을 "LIC1"로 나타내고, Y 방향으로 긴 변을 갖는 직사각 형상의 것(부위, 개소)을 "LIC2"로 나타내고 있다. 후술하는 바와 같이, 로컬 인터커넥트(LIC1, LIC2)는, 층간 절연막(IL1) 중에 형성된 홈(C1, C2)에 도전성 막을 매립함으로써 형성된다. 이 홈을 형성할 때는, 가공된 포토레지스트막을 마스크로서 사용한다. 이 포토레지스트막을 가공(노광)할 때, X 방향으로 긴 변을 갖는 직사각 형상의 패턴과, Y 방향으로 긴 변을 갖는 직사각 형상의 패턴을 개별로 전사한다. 이러한 가공에 의하면, 미세한 패턴이어도 고정밀도로 가공하는 것이 가능하다.
인버터(INV1)를 구성하는 p채널형의 FINFET(PFT)와 n채널형의 FINFET(NFT)의 드레인 영역(Dp, Dn)간은, 로컬 인터커넥트(LIC1, LIC2)에 의해 접속되어 있다.
p채널형의 FINFET(PFT)의 드레인 영역(Dp)은, 로컬 인터커넥트(LIC1)에 의해 인출된다. 그리고, 이 로컬 인터커넥트(LIC1)는, 더미 게이트(DG)를 횡단하는 로컬 인터커넥트(LIC2)를 개재하여, 출력부(OUT)와 접속되는 로컬 인터커넥트(LIC1)와 접속된다. 또한, n채널형의 FINFET(NFT)의 드레인 영역(Dn)은 로컬 인터커넥트(LIC1)에 의해 인출된다. 그리고, 이 로컬 인터커넥트(LIC1)는, 상기 더미 게이트(DG)를 횡단하는 로컬 인터커넥트(LIC2)를 개재하여, 상기 출력부(OUT)와 접속되는 로컬 인터커넥트(LIC1)와 접속된다. 이와 같이, 도 2에서는, 5개의 로컬 인터커넥트(LIC1, LIC2)에 의해, 드레인 영역(Dp, Dn)간이 접속된다. 그리고, 이 5개의 로컬 인터커넥트(LIC1, LIC2)는, 대략 역 ㄷ자 형상(대략 U자 형상)이다.
또한, 드레인 영역(Dp, Dn)간을 3개의 로컬 인터커넥트(LIC1, LIC2)로 접속해도 된다. 즉, 각 드레인 영역(Dp, Dn)을 각각 Y 방향으로 연장되는 로컬 인터커넥트(LIC2)에 의해 직접 접속하고, 이들 사이를 출력부(OUT)와 접속되는 로컬 인터커넥트(LIC1)와 접속해도 된다.
또한, 도 2에 도시한 바와 같이, 인버터(INV1)를 구성하는 p채널형의 FINFET(PFT)의 소스 영역(Sp)은, 로컬 인터커넥트(LIC1)와 접속된다. 이 로컬 인터커넥트(LIC1)는, 후술하는 비아(V0)를 개재해서 전원 전위(VDD)가 인가되는 배선(M1)(VDD)과 접속된다. 또한, n채널형의 FINFET(NFT)의 소스 영역(Sn)은, 로컬 인터커넥트(LIC1)와 접속된다. 이 로컬 인터커넥트(LIC1)는, 후술하는 비아(V0)를 개재해서 접지 전위(VSS)와 접속되는 배선(M1)(VSS)과 접속된다 (도 3도 참조).
또한, 도 2에 도시한 바와 같이, 게이트 전극(Gp와 Gn)의 경계상에는, 로컬 인터커넥트(LIC2)가 배치된다. 이 로컬 인터커넥트(LIC2)는, 후술하는 비아(V0)를 개재해서 입력부(IN)가 되는 배선(M1)(IN)과 접속된다(도 3도 참조).
또한, 도 2에 도시하는 단위 셀의 우측의 영역에서는, 인버터(INV2)를 구성하는 FINFET(PFT, NFT)가 배치되어 있다. 이 인버터(INV2)는, 인버터(INV1)와 마찬가지의 구성이기 때문에, 상기 인버터(INV1)와 접속되는 로컬 인터커넥트(LIC1, LIC2)와 마찬가지의 형상의 로컬 인터커넥트(LIC1, LIC2)가 사용된다. 상술한 바와 같이, 인버터(INV1)의 출력부는, 인버터(INV2)의 입력부와 접속되어 있고, 이들 사이는, 비아(V0)를 개재해서 배선(M1)에 의해 접속된다.
또한, 배선(M1) 중, 상기 배선(M1)(VDD)은, p채널형의 FINFET(PFT)의 형성 영역측의 단부(도 2 중 상측)에 있어서, Y 방향으로 연장되고, 상기 배선(M1)(VSS)은, n채널형의 FINFET(PFT)의 형성 영역측의 단부(도 2중 하측)에 있어서, Y 방향으로 연장되어 있다. 또한, 본 실시 형태에서는, 후단의 회로로서 인버터(INV2)를 예로 들어 설명했지만, 다른 논리 회로를 접속해도 된다.
[제법 설명]
계속해서, 도 5 내지 도 20을 참조하면서, 본 실시 형태의 반도체 장치의 제조 방법을 설명함과 함께, 당해 반도체 장치의 구성을 보다 명확히 한다. 도 5 내지 도 20은, 본 실시 형태의 반도체 장치의 제조 공정을 도시하는 단면도 또는 평면도이다. 또한, 평면도에 있어서, 파선으로 둘러싼 직사각형 영역은, 단위 셀의 형성 영역을 나타낸다. 또한, 이하에 나타내는 공정은, 본 실시 형태의 반도체 장치의 제조 공정의 일례이며, 본 실시 형태의 반도체 장치를 다른 제조 공정에 의해 형성해도 된다.
도 5 및 도 6에 도시한 바와 같이, 반도체 기판(S)을 준비하고, 핀(볼록부)(F)을 형성한다. 반도체 기판(S)은, 예를 들어 실리콘 기판이다. 예를 들어, 반도체 기판(S) 위에 포토레지스트막(도시하지 않음)을 형성하고, 노광함으로써, 복수의 라인 형상(Y 방향으로 긴 변을 갖는 직사각 형상)의 포토레지스트막을 포함하는 패턴을 형성한다. 계속해서, 이 포토레지스트막을 마스크로 하여, 반도체 기판(S)을 에칭함으로써, 복수의 핀(볼록부)을 형성한다. 복수의 핀(F) 각각은, 일정한 폭을 갖는 라인 형상이며, 일정한 간격(피치)을 두고 2행×2열로 배치되어 있다. 이 핀(F)간은, 홈(오목부)이 된다. 이와 같이, 노광, 현상에 의해 원하는 형상으로 가공한 포토레지스트막, 또는, 하드 마스크막 등을 마스크로 하여 에칭을 행함으로써, 하층의 재료를 원하는 형상으로 가공하는 것을 패터닝이라고 한다.
계속해서, 도 7 및 도 8에 도시한 바와 같이, 이 핀(F)간에 위치하는 홈(오목부)의 하방을, 절연막에 의해 매립함으로써, 소자 분리막(ISO)을 형성한다. 예를 들어, 반도체 기판(S) 위에 절연막으로서, 산화 실리콘막을 CVD(Chemical Vapor Deposition: 화학 기상 성장)법 등에 의해 퇴적하고, 에치 백함으로써, 소자 분리막(ISO)을 형성한다.
계속해서, 반도체 기판(S)의 p채널형의 FINFET(PFT)의 형성 영역에, n형 웰(NW)을 형성하고, 반도체 기판(S)의 n채널형의 FINFET(NFT)의 형성 영역에, p형 웰(PW)을 형성한다.
반도체 기판(S)의 n채널형의 FINFET(NFT)의 형성 영역을 포토레지스트막으로 덮고, p채널형의 FINFET(PFT)의 형성 영역(예를 들어, 도 7 중의 상반부의 영역)에, n형 불순물을 이온 주입함으로써, n형 웰(NW)을 형성한다. 계속해서, 상기 포토레지스트막을 제거하고, 반도체 기판(S)의 p채널형의 FINFET(PFT)의 형성 영역을 포토레지스트막으로 덮고, n채널형의 FINFET(NFT)의 형성 영역(예를 들어, 도 2 중의 하반부의 영역)에, p형 불순물을 이온 주입함으로써, p형 웰(PW)을 형성한다.
계속해서, 도 9 및 도 10에 도시한 바와 같이, 게이트 전극(GE) 및 더미 게이트(DG)를 형성한다. 먼저, 핀(F)의 표면에, 게이트 절연막(GI)을 형성한다. 예를 들어, 산화법에 의해 핀(F)의 표면에 산화 실리콘막을 형성한다. 또한, 이 산화 실리콘막 위에 CVD법에 의해 고유전율막을 퇴적한다. 이와 같이 하여, 산화 실리콘막과 고유전율막의 적층막을 포함하는 게이트 절연막(GI)을 형성할 수 있다. 계속해서, 핀(F) 위에 게이트 절연막(GI)을 개재해서 게이트 전극(GE)을 형성한다. 다른 표현으로 하면, 복수의 핀(F)을 걸치도록 게이트 전극(GE)을 형성한다. 또한, 소자 분리막(ISO) 위에 더미 게이트(DG)를 형성한다.
예를 들어, 게이트 절연막(GI) 및 소자 분리막(ISO) 위에, 게이트 전극 재료로서 폴리실리콘막을 CVD법 등을 사용해서 형성한다. 계속해서, 폴리실리콘막의 표면을 CMP(Chemical Mechanical Polishing: 화학적 기계 연마)법 등을 사용해서 평탄화한다. 계속해서, 폴리실리콘막을 패터닝함으로써, 게이트 전극(GE) 및 더미 게이트(DG)를 형성한다. 여기에서는, 단위 셀의 형성 영역에서, 7개의 게이트 전극(GE) 및 더미 게이트(DG)가, 일정한 간격(Y 방향 간격, 그리드)을 두고 배치된다. 이 패터닝 시, 게이트 전극(GE)의 양측에 노출된 게이트 절연막(GI)을 제거해도 된다.
계속해서, p채널형의 FINFET(PFT)의 형성 영역(예를 들어, 도 2 중의 상반부의 영역)에 위치하는 게이트 전극(GE) 및 더미 게이트(DG)에, p형 불순물을 이온 주입한다. 이에 의해, p형의 게이트 전극(Gp)을 형성한다. 계속해서, n채널형의 FINFET(NFT)의 형성 영역(예를 들어, 도 2 중의 하반부의 영역)에 위치하는 게이트 전극(GE) 및 더미 게이트(DG)에, n형 불순물을 이온 주입한다. 이에 의해, n형의 게이트 전극(Gn)을 형성한다. 또한, 불순물 이온은, 더미 게이트(DG) 내에도 주입되기 때문에, p형의 더미 게이트(DGp) 및 n형의 더미 게이트(DGn)가 형성된다. 또한, 게이트 전극의 구조로서, 소위 "폴리메탈 구조"를 채용해도 된다. 이때, p채널형의 FINFET(PFT)의 형성 영역 및 n채널형의 FINFET(NFT)의 형성 영역의 각 영역에서 사용하는 메탈 재료를 상이한 것으로 해도 된다.
계속해서, 도 11 및 도 12에 도시한 바와 같이, 층간 절연막(IL1)을 형성하고, 홈(C1)을 형성한다. 예를 들어, 반도체 기판(S) 위에 산화 실리콘막을 CVD법 등에 의해 퇴적하고, 그 표면을 CMP법 등을 사용해서 평탄화함으로써, 게이트 전극(GE) 및 더미 게이트(DG)를 덮는 층간 절연막(IL1)을 형성한다. 계속해서, 층간 절연막(IL1) 위에 로컬 인터커넥트(LIC1)의 형성 영역에 개구부를 갖는 포토레지스트막을 형성하고, 이 포토레지스트막을 마스크로 해서, 층간 절연막(IL1)을 에칭하여, 홈(로컬 인터커넥트홈)(C1)을 형성한다.
계속해서, 도 13 및 도 14에 도시한 바와 같이, 층간 절연막(IL1) 중에, 홈(C2)을 형성한다. 예를 들어, 층간 절연막(IL1) 위에 로컬 인터커넥트(LIC2)의 형성 영역에 개구부를 갖는 포토레지스트막을 형성하고, 이 포토레지스트막을 마스크로 해서, 층간 절연막(IL1)을 에칭하여, 홈(로컬 인터커넥트홈)(C2)을 형성한다.
또한, 포토레지스트막에 대하여, 로컬 인터커넥트(LIC1)의 형성 영역을 노광하고, 또한 로컬 인터커넥트(LIC2)의 형성 영역을 노광한 후, 현상을 행하여, 로컬 인터커넥트(LIC1)의 형성 영역 및 로컬 인터커넥트(LIC2)의 형성 영역에 개구부를 갖는 포토레지스트막을 형성해도 된다. 이 경우,이 포토레지스트막을 마스크로 해서 한 번의 에칭에 의해, 홈(C1) 및 홈(C2)을 형성할 수 있다.
이와 같이, 이 포토레지스트막을 가공(노광)할 때, 홈(C1)에 대응하는 X 방향으로 긴 변을 갖는 직사각 형상의 패턴과, 홈(C2)에 대응하는 Y 방향으로 긴 변을 갖는 직사각 형상의 패턴을 개별로 노광(전사)함으로써, 미세한 패턴이어도 고정밀도로 노광하는 것이 가능하다.
계속해서, 도 15 및 도 16에 도시한 바와 같이, 층간 절연막(IL1) 중에 형성된 홈(C1) 및 홈(C2)을 도전성 막으로 매립함으로써, 로컬 인터커넥트(LIC1, LIC2)를 형성한다. 예를 들어, 홈(C1, C2) 내를 포함하는 층간 절연막(IL1) 위에 도전성 막을 스퍼터링법 등에 의해 퇴적한다. 계속해서, 홈(C1, C2)의 외부의 도전성 막을 에치 백법 또는 CMP법 등에 의해 제거한다.
이 로컬 인터커넥트(LIC1, LIC2)에 의해, 드레인 영역(Dp, Dn)간이 전기적으로 접속된다. 또한, 드레인 영역(Dp, Dn)간을 접속하는 로컬 인터커넥트(LIC1 및 LIC2)는, 일체적으로 형성된 도전성 막을 포함한다. 이 드레인 영역(Dp, Dn)간을 접속하는 로컬 인터커넥트(LIC1, LIC2)는, 더미 게이트(DG) 위에 형성되어 있다. 바꿔 말하면, 드레인 영역(Dp, Dn)간을 접속하는 로컬 인터커넥트(LIC1, LIC2) 중, Y 방향으로 연장되는 2개의 로컬 인터커넥트(LIC2)는, 각각 더미 게이트(DG)를 횡단하여, 각각 로컬 인터커넥트(LIC1)와 접속되어 있다(도 15, 도 16 참조). 또한, 이 로컬 인터커넥트(LIC1)는, X 방향으로 연장되어, p형 웰(PW)과 n형 웰(NW)의 경계(도 7 참조)의 상방을 가로지르도록 배치된다.
이와 같이, 드레인 영역(Dp, Dn)을 각각 2개의 로컬 인터커넥트(LIC2)에 의해, 게이트 전극(GE)과 그 인접한 더미 게이트(DG)와의 사이의 Y 그리드(YG2)에서부터, 그 인접한 Y 그리드(YG3)까지 인출하고, 이들 로컬 인터커넥트(LIC2) 사이를, Y 그리드(YG3)에 있어서 X 방향으로 연장되는 로컬 인터커넥트(LIC1)로 접속하고 있다. 이와 같이, 드레인 영역(Dp, Dn)간을, 로컬 인터커넥트로 접속하고, 게이트 전극(GE)과 그 인접한 더미 게이트(DG)와의 사이인 Y 그리드(YG2)의 인접한 Y 그리드(YG3)까지 인출함으로써, 단위 셀 면적을 축소할 수 있다.
또한, 여기에서는, 각 드레인 영역(Dp, Dn)을 각각 X 방향으로 연장하는 로컬 인터커넥트(LIC1)로 접속하고 있지만, 이 로컬 인터커넥트(LIC1)를 생략하고, 각 드레인 영역(Dp, Dn)을 각각 Y 방향으로 연장하는 로컬 인터커넥트(LIC2)에 의해 직접 접속해도 된다.
또한, 로컬 인터커넥트(LIC1)는, 소스 영역(Sp 및 Sn) 위에 형성되고, 또한 로컬 인터커넥트(LIC2)는, 게이트 전극(GE)(게이트 전극(Gp와 Gn)의 경계) 위에도 형성된다.
계속해서, 도 17 및 도 18에 도시한 바와 같이, 층간 절연막(IL2)를 형성하고, 층간 절연막(IL2) 중에 비아(접속부)(V0)를 형성한다. 예를 들어, 반도체 기판(S) 위에 산화 실리콘막을 CVD법 등에 의해 퇴적하고, 그 표면을 CMP법 등을 사용해서 평탄화함으로써, 로컬 인터커넥트(LIC1, LIC2) 위에 층간 절연막(IL2)을 형성한다. 계속해서, 로컬 인터커넥트(LIC1, LIC2) 위의 층간 절연막(IL2)을 에칭함으로써, 비아용의 홀을 형성한다. 계속해서, 층간 절연막(IL2) 중에 형성된 비아용의 홀을 도전성 막으로 매립함으로써 비아(V0)를 형성한다. 예를 들어, 비아용의 홀 내를 포함하는 층간 절연막(IL2) 위에, 도전성 막을 스퍼터링법 등에 의해 퇴적한다. 계속해서, 비아용의 홀의 외부의 도전성 막을 에치 백법 또는 CMP법 등에 의해 제거한다.
계속해서, 도 19 및 도 20에 도시한 바와 같이, 층간 절연막(IL2) 위에 배선(M1)을 형성한다. 예를 들어, 층간 절연막(IL2) 위에 도전성 막을 스퍼터링법 등에 의해 퇴적하고, 패터닝함으로써, 배선(M1)을 형성한다. 이 후, 층간 절연막, 접속부(플러그) 및 배선의 형성 공정을 반복함으로써, 다층의 배선을 형성해도 된다. 배선은, 도전성 막을 패터닝함으로써 형성해도 되고, 또한 소위, 다마신법을 사용해서 형성해도 된다. 다마신법에서는, 절연막 중에 배선 홈을 형성하고, 이 배선 홈 내에 도전성 막을 매립함으로써 배선을 형성한다.
이상의 공정에 의해, 본 실시 형태의 반도체 장치를 형성할 수 있다.
이와 같이, 본 실시 형태의 반도체 장치의 셀 레이아웃에 의하면, 형성 면적(셀 면적)의 축소화를 도모할 수 있다. 특히, FINFET를 갖는 반도체 장치의 디자인 룰의 레이아웃 제약은 엄격하여, 소면적의 표준 셀을 실현하기 위해서는, 본 실시 형태와 같은 레이아웃 토폴로지의 연구가 필수적이다. 이하, 비교예 1 내지 3을 참조하면서, 본 실시 형태의 반도체 장치의 셀 레이아웃의 유효성에 대해서 설명한다. 도 21 내지 도 23은, 각각 비교예 1 내지 3의 반도체 장치의 구성을 도시하는 평면도이다. 도 21 내지 도 23에서, 도 2 등과 대응하는 개소에는 동일한 부호를 부여하고, 그 상세한 설명을 생략한다.
도 21에 나타내는 비교예 1의 셀 레이아웃에서는, 드레인 영역(Dp, Dn)간을, 배선(M1)으로 접속하고 있다. 또한, 소스 영역(Sp 및 Sn) 위에도 배선(M1)이 형성되고, 게이트 전극(GE) 위에도 배선(M1)(IN)이 형성되어 있다. 그리고, 전단의 인버터(도 21의 좌측 인버터)의 출력부와 후단의 인버터(도 21의 우측 인버터)의 입력부는, 배선(M2)(OUT) 및 비아(V1)를 통해서 접속되어 있다. 이러한 레이아웃의 경우, Y 방향 간격은, 배선의 최소 피치에 기초해서 정해지며, 0.064가 된다. 또한, 단위 셀의 Y 방향의 길이는, 0.064×10=0.64㎛, X 방향의 길이는, 1㎛가 되고, 도 21에 나타내는 단위 셀의 셀 면적은, 0.64㎛2가 된다.
따라서, 도 22에 나타내는 비교예 2와 같이, Y 그리드(YG1, YG2, YG4 및 YG5)에 로컬 인터커넥트(LIC1, LIC2)를 설치함으로써, Y 방향의 길이를 짧게 하는 레이아웃을 생각할 수 있다. 이러한 레이아웃의 경우, Y 방향 간격이 0.09, 단위 셀의 Y 방향의 길이는 0.09×5=0.45㎛, X 방향의 길이는 1㎛가 되고, 도 22에 나타내는 단위 셀의 셀 면적은, 0.45㎛2가 된다.
그리고 또한 도 23에 나타내는 비교예 3과 같이, X 방향의 길이를 짧게, 0.77㎛로 한 레이아웃을 고려한 경우, 단위 셀의 셀 면적의 축소화가 도모되지만, 로컬 인터커넥트(LIC1, LIC2) 사이의 거리가 작아지거나, 또는, 이들 사이가 접속되어버린다(도 23 중의 화살표부 참조).
이에 반해, 본 실시 형태에서는, 도 2를 참조하면서 설명한 바와 같이, 드레인 영역(Dp, Dn)을 각각 2개의 로컬 인터커넥트(LIC2)에 의해, 게이트 전극(GE)과 그 인접한 더미 게이트(DG)와의 사이의 Y 그리드(YG2)에서부터, 그 인접한 Y 그리드(YG3)까지 인출하고 있다. 그리고, 이 로컬 인터커넥트(LIC2) 사이를, Y 그리드(YG3)에 있어서 X 방향으로 연장되는 로컬 인터커넥트(LIC1)로 접속했으므로, 그리드의 수가 1개 증가하기는 하나, X 방향의 길이를 짧게, 예를 들어 0.77㎛로 할 수 있다.
그 결과, 로컬 인터커넥트(LIC1, LIC2) 사이의 스페이스를 확보하면서, 단위 셀의 셀 면적의 축소화를 도모할 수 있다. 구체적으로는, 비교예 1의 셀 면적(0.64㎛2)이나 비교예 2의 셀 면적(0.45㎛2)보다, 셀 면적(0.4158㎛2)을 작게 할 수 있다. 바꿔 말하면, 비교예 1의 셀 면적(0.64㎛2)의 35％ 정도, 비교예 2의 셀 면적(0.45㎛2)의 7.5％ 정도의 셀 면적의 축소화를 도모할 수 있다.
이와 같이, 본 실시 형태의 반도체 장치의 셀 레이아웃에 의하면, 반도체 장치의 형성 면적(셀 면적)의 축소화를 도모할 수 있다. 또한, 반도체 소자의 고집적화를 도모할 수 있다.
(실시 형태 2)
실시 형태 1에서는, 핀(F)을 게이트 전극(GE)과만 교차하도록 배치했지만, 핀(F)을 게이트 전극(GE)의 양측에 위치하는 더미 게이트(DG)의 각각의 하부까지 연장시켜도 된다.
도 24는, 본 실시 형태의 반도체 장치의 구성을 도시하는 평면도이다. 도 25는, 본 실시 형태의 반도체 장치의 구성을 도시하는 단면도이다. 도 25의 단면도는, 예를 들어 도 24의 평면도 A-A 단면부에 대응한다. 또한, 본 실시 형태의 반도체 장치의 구성을 도시하는 회로도는, 실시 형태 1(도 4)의 경우와 마찬가지이다.
본 실시 형태의 반도체 장치는, 실시 형태 1의 반도체 장치와 핀(F)의 구성 이외는 마찬가지이기 때문에, 핀(F)의 구성 이외에 대해서는 그 상세한 설명을 생략한다. 도 26은, 핀(F), 게이트 전극(GE) 및 더미 게이트(DG)의 위치 관계를 도시하는 평면도이다.
본 실시 형태의 반도체 장치는, 실시 형태 1과 마찬가지로, 핀(F)의 주표면에 형성된 FINFET를 갖는다. 여기에서는, n채널형의 FINFET(NFT)와, p채널형의 FINFET(PFT)가 형성되고, 이들 FINFET(NFT, PFT)는 인버터(INV1)를 구성한다(도 24, 도 4 참조).
도 24 및 도 26에 도시한 바와 같이, 핀(F)의 평면 형상은, 일정한 폭(X 방향의 길이)을 갖는 라인 형상(Y 방향으로 긴 변을 갖는 직사각 형상)이다. 도 24 및 도 26에서는, 2행×2열의 4개의 핀(F)이, 일정한 간격(피치)을 두고 배치되어 있다. 도 2에 도시하는 좌측의 2개의 핀(F)이, 인버터(INV1)를 구성하는 핀(F)이다. 또한, 우측의 2개의 핀(F)이, 인버터(INV2)를 구성하는 핀(F)이다. 그리고, 본 실시 형태에서는, 핀(F)이 더미 게이트(DG)의 하방까지 연장되어 있다. 또한, 핀(F) 위에는, 게이트 절연막(GI)을 개재해서 더미 게이트(DG)가 배치되게 되는데, 더미 게이트(DG)의 편측(도 26 중의 우측)에는 핀(F)이 존재하지 않기 때문에, 온 상태로 되지 않아, 회로 동작상의 문제는 없다.
도 24 및 도 26에 도시한 바와 같이, 게이트 전극(GE)의 평면 형상은, 일정한 폭(Y 방향의 길이)을 갖는 라인 형상(X 방향으로 긴 변을 갖는 직사각 형상)이다. 이와 같이, 게이트 전극(GE)은, 핀(F)과 교차하는 방향으로 연장된다. 여기에서는, 핀(F)과 교차하는 방향으로 연장되는 게이트 전극(GE) 이외에 더미 게이트(DG)가 설치되어 있다. 더미 게이트(DG)는, 게이트 전극(GE)과 마찬가지의 구성이다. 즉, 더미 게이트(DG)도, 일정한 폭(Y 방향의 길이)을 갖는 라인 형상(X 방향으로 긴 변을 갖는 직사각 형상)이다. 도 24 및 도 26에서는, 7개의 게이트 전극(GE) 및 더미 게이트(DG)가, 일정한 간격(Y 방향 간격)을 두고 배치되어 있다. 핀(F)과 교차하는 방향으로 연장되는 게이트 전극(GE) 중, 좌측의 게이트 전극(GE)이, 인버터(INV1)를 구성하는 게이트 전극(GE)이며, 우측의 게이트 전극(GE)이, 인버터(INV2)를 구성하는 게이트 전극(GE)이다. 또한, 실시 형태 1의 경우와 마찬가지로, 게이트 전극(GE)은, 일체적으로 X 방향으로 연장되는 도전성 막을 포함하는데, p채널형의 FINFET(PFT)의 형성 영역에서는, p형 불순물이 도입되어 있기 때문에, 이러한 영역에서는, 게이트 전극(Gp)으로서 나타내고 있다. 또한, n채널형의 FINFET(NFT)의 형성 영역에서는, n형 불순물이 도입되어 있기 때문에, 이러한 영역에서는, 게이트 전극(Gn)으로서 나타내고 있다. 이 게이트 전극(Gp와 Gn)에 의해, 게이트 전극(GE)이 구성된다.
여기에서는, 상기 Y 방향 간격이, 단위 셀의 Y 방향의 길이를 정하는 기준이 된다. 예를 들어, 상기 Y 방향 간격이 0.09㎛인 경우, 단위 셀의 Y 방향의 길이는, 0.09×6=0.54㎛가 된다. 여기서, X 방향의 길이를 0.77㎛로 한 경우, 도 24에 나타내는 단위 셀의 셀 면적은, 실시 형태 1의 경우와 마찬가지로, 0.4158㎛2가 된다.
그리고, 실시 형태 1과 마찬가지로, 상기 게이트 전극(GE)(Gp)의 양측의 핀(F) 중에 소스 영역(Sp) 및 드레인 영역(Dp)이 배치되고, 게이트 전극(GE)(Gp), 소스 영역(Sp) 및 드레인 영역(Dp) 위에 로컬 인터커넥트(LIC1, LIC2)가 배치된다. 로컬 인터커넥트(LIC1, LIC2)의 형상(레이아웃)은 실시 형태 1(도 2)의 경우와 마찬가지이다.
이와 같이, 본 실시 형태에서도, 실시 형태 1(도 2)의 경우와 마찬가지로, 드레인 영역(Dp, Dn)을 각각 2개의 로컬 인터커넥트(LIC2)에 의해, 게이트 전극(GE)과 그 인접한 더미 게이트(DG)의 사이의 Y 그리드(YG2)에서부터, 그 인접한 Y 그리드(YG3)까지 인출하고 있다. 그리고, 이 로컬 인터커넥트(LIC2) 사이를, Y 그리드(YG3)에 있어서 X 방향으로 연장되는 로컬 인터커넥트(LIC1)로 접속하고 있다(도 24, 도 25 참조). 이에 의해, 본 실시 형태의 셀 레이아웃에 의하면, 비교예 2(도 22)의 경우보다 그리드의 수가 1개 증가하기는 하나, X 방향의 길이를 짧게, 예를 들어 0.77㎛로 할 수 있다. 그 결과, 로컬 인터커넥트(LIC1, LIC2) 사이의 스페이스를 확보하면서, 단위 셀의 셀 면적의 축소화를 도모할 수 있다.
이와 같이, 본 실시 형태의 반도체 장치의 셀 레이아웃에 의하면, 반도체 장치의 형성 면적(셀 면적)의 축소화를 도모할 수 있다. 또한, 반도체 소자의 고집적화를 도모할 수 있다.
또한, 핀(F)을 Y 방향으로 길게 연장시킴으로써, 변형 효과에 의해 캐리어의 이동도가 향상된다. 또한, 이에 의해, 온 전류를 크게 할 수 있다. 이와 같이, 핀(F)을 Y 방향으로 길게 연장시킴으로써, FINFET의 특성을 향상시킬 수 있다. 이러한 변형 효과를 얻기 위해서, 소스 영역이나 드레인 영역 위에, Si와는 격자 상수가 상이한 층(예를 들어, SiGe층) 등을 형성해도 된다. 이러한 경우에도, 핀(F)을 Y 방향으로 길게 연장시킴으로써, 변형이 완화되지 않아, 캐리어의 이동도를 향상시킬 수 있다.
또한, 본 실시 형태의 반도체 장치는, 실시 형태 1의 경우와 마찬가지의 공정으로 형성할 수 있다.
(실시 형태 3)
실시 형태 1에서는, 핀(F)을 게이트 전극(GE)과만 교차하도록 배치했지만, 핀(F)을 단위 셀의 형성 영역에서, 분단되지 않고, Y 방향으로 연속해서 배치해도 된다(도 28 참조). 이 경우, 핀(F)은, 게이트 전극(GE)의 양측에 위치하는 더미 게이트(DG)의 각각의 하부를 지나 인접한 Y 그리드까지 연장되게 된다.
도 27은, 본 실시 형태의 반도체 장치의 구성을 도시하는 평면도이다. 도 28은, 핀(F), 게이트 전극(GE) 및 더미 게이트(DG)의 위치 관계를 도시하는 평면도이다. 도 29 내지 도 31은, 본 실시 형태의 반도체 장치의 구성을 도시하는 단면도이다. 도 29의 단면도는, 예를 들어 도 27의 평면도의 A-A 단면부에 대응한다. 또한, 도 30의 단면도는, 예를 들어 도 27의 평면도의 A-B 단면부에 대응하고, 도 31의 단면도는, 예를 들어 도 27의 평면도의 A-C 단면부에 대응한다. 도 32는, 본 실시 형태의 반도체 장치의 구성을 도시하는 회로도이다. 또한, 본 실시 형태의 반도체 장치는, 실시 형태 1의 반도체 장치와 핀(F)의 구성 이외는 마찬가지이기 때문에, 핀(F)의 구성 이외에 대해서는 그 상세한 설명을 생략한다.
본 실시 형태의 반도체 장치는, 실시 형태 1과 마찬가지로, 핀(F)의 주표면에 형성된 FINFET를 갖는다. 여기에서는, 단위 셀의 형성 영역의 좌측 절반의 영역에 n채널형의 FINFET(NFT)와, p채널형의 FINFET(PFT)가 형성되고, 이들 FINFET(NFT, PFT)는 인버터(INV1)를 구성한다(도 27, 도 32 참조). 또한, 단위 셀의 형성 영역의 우측 절반의 영역의 FINFET(NFT, PFT)는 인버터(INV2)를 구성한다.
도 27 및 도 28에 도시한 바와 같이, 핀(F)의 평면 형상은, 일정한 폭(X 방향의 길이)을 갖는 라인 형상(Y 방향으로 긴 변을 갖는 직사각 형상)이다. 도 27 및 도 28에서는, 2개의 핀(F)이, 일정한 간격(피치)을 두고 평행하게 배치되어 있다. 도 27에 나타내는 2개의 핀(F) 중, 좌측 절반의 영역에 위치하는 핀(F)이, 인버터(INV1)를 구성한다. 또한, 도 27에 나타내는 2개의 핀(F) 중, 우측 절반의 영역에 위치하는 핀(F)이, 인버터(INV2)를 구성한다. 그리고, 본 실시 형태에서는, 핀(F)이 단위 셀의 형성 영역에서 Y 방향으로 끝에서 끝까지 연장되어 있다(도 28 참조). 바꿔 말하면, 단위 셀 영역에 형성되는 7개의 게이트 전극(GE) 및 더미 게이트(DG)의 하방을 통과하도록 핀(F)이 형성되어 있다.
도 27 및 도 28에 도시한 바와 같이, 게이트 전극(GE)의 평면 형상은, 일정한 폭(Y 방향의 길이)을 갖는 라인 형상(X 방향으로 긴 변을 갖는 직사각 형상)이다. 이와 같이, 게이트 전극(GE)은, 핀(F)과 교차하는 방향으로 연장된다. 또한, 게이트 전극(GE)의 양측에는, 더미 게이트(DG)가 배치되어 있다. 단, 도 27에서는, 더미 게이트(DG)가 p채널형의 FINFET(PFT)의 형성 영역과 n채널형의 FINFET(NFT)의 형성 영역의 사이에서 분할되어 있다. 바꿔 말하면, 도 27의 단위 셀의 상반부 영역과 하반부 영역에서 개별로 더미 게이트(DG)가 형성되어 있다. 또한, 동일한 열의 더미 게이트(DG)를 접속해도 된다.
도 27 및 도 28에서는, 7열의 게이트 전극(GE) 및 더미 게이트(DG)가, 일정한 간격(Y 방향 간격)을 두고 배치되어 있다(도 28 참조). 핀(F)과 교차하는 방향으로 연장되는 게이트 전극(GE) 중, 좌측의 게이트 전극(GE)이, 인버터(INV1)를 구성하는 게이트 전극(GE)이며, 우측의 게이트 전극(GE)이, 인버터(INV2)를 구성하는 게이트 전극(GE)이다.
또한, 실시 형태 1의 경우와 마찬가지로, 게이트 전극(GE)은, 일체적으로 X 방향으로 연장되는 도전성 막을 포함하는데, p채널형의 FINFET(PFT)의 형성 영역에서는, p형 불순물이 도입되어 있기 때문에, 이러한 영역에서는, 게이트 전극(Gp)로서 나타내고 있다. 또한, n채널형의 FINFET(NFT)의 형성 영역에서는, n형 불순물이 도입되어 있기 때문에, 이러한 영역에서는, 게이트 전극(Gn)으로서 나타내고 있다. 이 게이트 전극(Gp와 Gn)에 의해, 게이트 전극(GE)이 구성된다.
여기에서는, 상기 Y 방향 간격이, 단위 셀의 Y 방향의 길이를 정하는 기준이 된다. 예를 들어, 상기 Y 방향 간격이 0.09㎛인 경우, 단위 셀의 Y 방향의 길이는, 0.09×6=0.54㎛가 된다. 여기서, X 방향의 길이를 0.77㎛로 한 경우, 도 24에 나타내는 단위 셀의 셀 면적은, 실시 형태 1의 경우와 마찬가지로, 0.4158㎛2가 된다.
그리고, 실시 형태 1과 마찬가지로, 상기 게이트 전극(GE)(Gp)의 양측의 핀(F) 중에 소스 영역(Sp) 및 드레인 영역(Dp)이 배치되고, 게이트 전극(GE)(Gp), 소스 영역(Sp) 및 드레인 영역(Dp) 위에 로컬 인터커넥트(LIC1, LIC2)가 배치된다. 로컬 인터커넥트(LIC1, LIC2)의 형상(레이아웃)은, 실시 형태 1(도 2)의 경우와 마찬가지이다.
여기서, 인버터(INV1)를 구성하는 게이트 전극(GE)과 인버터(INV2)를 구성하는 게이트 전극(GE)의 사이에는, 2개의 더미 게이트(DG)가 배치되게 된다. 이 중, 인버터(INV1)측의 더미 게이트(DG)에 대해서는, 그 양측의 핀(F) 중의 불순물 영역에 전위차(소스, 드레인간의 전위차)가 발생하지 않기 때문에, 온 상태로 되지 않아, 회로 동작상의 문제는 없다.
또한, 2개의 더미 게이트(DG) 중, 인버터(INV2)측의 더미 게이트(DG)에 대해서는, 로컬 인터커넥트(LIC22)에 의해 전위가 고정되어 있기 때문에, 온 상태로 되지 않는다(도 32도 참조).
즉, 인버터(INV2)측의 더미 게이트(DG)와 그 양측의 핀(F) 중의 불순물 영역에 의해 의사 트랜지스터(더미 트랜지스터)가 구성된다. 이 의사 트랜지스터 중, 도 27의 단위 셀의 상반부 영역에 형성되는 의사 트랜지스터는, p채널형(DPT)이 된다. 따라서, 전원 전위(VDD)와 접속되는 로컬 인터커넥트(LIC1)와 더미 게이트(DG)와의 사이를 로컬 인터커넥트(LIC22)에 의해 접속함으로써, 더미 게이트(DG)의 전위를 전원 전위(VDD)에 고정할 수 있다(도 30도 참조). 또한, 도 27의 단위 셀의 하반부 영역에 형성되는 의사 트랜지스터는, n채널형(DNT)이 된다. 따라서, 접지 전위(VSS)와 접속되는 로컬 인터커넥트(LIC1)와 더미 게이트(DG)의 사이를 로컬 인터커넥트(LIC22)에 의해 접속함으로써, 더미 게이트(DG)의 전위를 접지 전위(VSS)에 고정할 수 있다(도 31도 참조). 이에 의해, 이 의사 트랜지스터는, 온 상태로 되지 않아, 회로 동작에의 영향을 피할 수 있다.
바꿔 말하면, 인버터(INV2)를 구성하는 p채널형의 FINFET(PFT)의 소스 영역(Sp)과, 이 소스 영역(Sp)과 접하는 더미 게이트(DG)의 사이를, 로컬 인터커넥트(LIC22)에 의해 접속한다. 또한, 인버터(INV2)를 구성하는 n채널형의 FINFET(NFT)의 소스 영역(Sp)과, 이 소스 영역(Sp)과 접하는 더미 게이트(DG)와의 사이를, 로컬 인터커넥트(LIC22)에 의해 접속한다. 이에 의해, 더미 게이트(DG)의 하방에 채널이 형성되지 않아, 회로 동작에의 영향을 피할 수 있다.
도 32에 도시한 바와 같이, 본 실시 형태의 반도체 장치에서도, 인버터(INV1)의 후단에 인버터(INV2)가 접속되어 있다. 인버터(INV1)는, 전원 전위(VDD)와 접지 전위(VSS)의 사이에 직렬로 접속된 p채널형의 FINFET(PFT)와 n채널형의 FINFET(NFT)를 갖고, 이들의 접속부가 출력부(OUT)가 되고, 이들의 게이트 전극이 입력부(IN)와 접속된다. 후단의 인버터(INV2)도 마찬가지의 구성이며, 인버터(INV1)의 출력부(OUT)가 인버터(INV2)의 입력부와 접속되어 있다. 그리고, 본 실시 형태의 경우, 전원 전위(VDD)와 접지 전위(VSS)의 사이에, 상술한 p채널형의 의사 트랜지스터(DPT) 및 n채널형의 의사 트랜지스터(DNT)가 직렬로 접속되고, 이들의 접속부가, 인버터(INV1)의 출력부(OUT) 및 인버터(INV2)의 입력부와 접속되게 된다. 단, 상술한 바와 같이, p채널형의 의사 트랜지스터(DPT)의 게이트 전극은 전원 전위(VDD)와 접속되고, n채널형의 의사 트랜지스터(DNT)의 게이트 전극은 접지 전위(VSS)와 접속되기 때문에, 이들의 의사 트랜지스터는 온 상태가 되지는 않는다. 따라서, 의사 트랜지스터가 회로 동작에 지장을 초래하지 않는다.
이와 같이, 본 실시 형태에서도, 실시 형태 1(도 2)의 경우와 마찬가지로, 드레인 영역(Dp, Dn)을, 각각 2개의 로컬 인터커넥트(LIC2)에 의해, 게이트 전극(GE)과 그 인접한 더미 게이트(DG)와의 사이의 Y 그리드(YG2)에서부터, 그 인접한 Y 그리드(YG3)까지 인출하고 있다. 그리고, 이들 로컬 인터커넥트(LIC2) 사이를, Y 그리드(YG3)에 있어서 X 방향으로 연장되는 로컬 인터커넥트(LIC1)로 접속하고 있다(도 27, 도 29 참조). 이에 의해, 본 실시 형태의 셀 레이아웃에 의하면, 비교예 2(도 22)의 경우보다 그리드의 수가 1개 증가하기는 하나, X 방향의 길이를 짧게, 예를 들어 0.77㎛로 할 수 있다. 그 결과, 로컬 인터커넥트(LIC1, LIC2) 사이의 스페이스를 확보하면서, 단위 셀의 셀 면적의 축소화를 도모할 수 있다.
이와 같이, 본 실시 형태의 반도체 장치의 셀 레이아웃에 의하면, 반도체 장치의 형성 면적(셀 면적)의 축소화를 도모할 수 있다. 또한, 반도체 소자의 고집적화를 도모할 수 있다.
또한, 핀(F)을 Y 방향으로 길게 연장시킴으로써, 변형 효과에 의해 캐리어의 이동도가 향상된다. 또한, 이에 의해 온 전류를 크게 할 수 있다. 이와 같이, 핀(F)을 Y 방향으로 길게 연장시킴으로써, FINFET의 특성을 향상시킬 수 있다. 이러한 변형 효과를 얻기 위해서, 소스 영역이나 드레인 영역 위에, Si와는 격자 상수가 상이한 층(예를 들어, SiGe층) 등을 형성해도 된다. 이러한 경우에도, 핀(F)을 Y 방향으로 길게 연장시킴으로써, 변형이 완화되지 않아, 캐리어의 이동도를 향상시킬 수 있다.
또한, 본 실시 형태의 반도체 장치는, 실시 형태 1의 경우와 마찬가지의 공정으로 형성할 수 있다.
(실시 형태 4)
이하, 도면을 참조하면서 본 실시 형태의 반도체 장치에 대해서 상세하게 설명한다. 본 실시 형태의 반도체 장치는, 반도체 소자로서 FINFET를 갖는다. 도 33은, 본 실시 형태의 반도체 장치의 구성을 도시하는 평면도이다. 도 34는, 본 실시 형태의 반도체 장치의 구성을 도시하는 단면도이다. 도 34의 단면도는, 예를 들어 도 33의 평면도의 A-A 단면부에 대응한다. 도 35는, 본 실시 형태의 반도체 장치의 게이트 전극, 더미 게이트 및 핀의 레이아웃을 도시하는 평면도이다. 도 36은, 본 실시 형태의 반도체 장치의 구성을 도시하는 회로도이다.
도 33의 평면도에는, 2개의 인버터를 구성하는, 2개의 p채널형의 FINFET(PFT1, PFT2)와 2개의 n채널형의 FINFET(NFT1, NFT2)가 도시되어 있다. 즉, 도 36에 나타내는 전단의 인버터(INV1)와 후단의 인버터(INV2)를 구성하는 2개의 p채널형의 FINFET(PFT1, PFT2)와 2개의 n채널형의 FINFET(NFT1, NFT2)가 도시되어 있다. 여기에서는, 인버터(INV1)와 인버터(INV2)의 형성 영역을 단위 셀로서 설명한다.
본 실시 형태의 단위 셀의 좌측 영역에서는, 인버터(INV1)를 구성하는 FINFET(PFT1, NFT1)가 배치되고, 단위 셀의 중앙 영역에서는, 인버터(INV2)를 구성하는 FINFET(PFT2, NFT2)가 배치되어 있다. 그리고, 인버터(INV2)를 구성하는 FINFET(PFT2, NFT2)의 구성은, 실시 형태 1의 경우와 마찬가지이지만, 인버터(INV1)를 구성하는 FINFET(PFT1, NFT1)의 구성은, 실시 형태 1의 경우와 상이하다. 구체적으로는, 인버터(INV2)를 구성하는 2개의 FINFET(PFT2, NFT2)는 실시 형태 1에서 설명한 대략 역 ㄷ자 형상(대략 U자 형상)의 로컬 인터커넥트(LIC1, LIC2)에 의해 접속되어 있지만, 인버터(INV1)를 구성하는 2개의 FINFET(PFT1, NFT1)는 배선(M1)에 의해 접속되어 있다.
이와 같이, 본 실시 형태의 반도체 장치에 의하면, 인버터(INV2)를 구성하는 2개의 FINFET(PFT2, NFT2)를 대략 역 ㄷ자 형상(대략 U자 형상)의 로컬 인터커넥트(LIC)에 의해 접속했으므로, 실시 형태 1에서 상세하게 설명한 바와 같이, 반도체 장치의 형성 면적(셀 면적)의 축소화를 도모할 수 있다. 또한, 반도체 소자(FINFET)의 고집적화를 도모할 수 있다.
또한, 본 실시 형태의 반도체 장치에 의하면, 인버터(INV1)를 구성하는 2개의 FINFET(PFT1, NFT1)를 로컬 인터커넥트(LIC)와는 다른 배선층(여기서는, 배선(M1)의 층)을 이용해서 접속했으므로, 반도체 장치의 형성 면적(셀 면적)의 축소화를 도모할 수 있다. 또한, 반도체 소자(FINFET)의 고집적화를 도모할 수 있다.
도 36에 도시하는 전단의 인버터(INV1)는, 전원 전위(VDD)와 접지 전위(VSS)와의 사이에 직렬로 접속된 p채널형의 FINFET(PFT1)와 n채널형의 FINFET(NFT1)를 갖는다. 이 p채널형의 FINFET(PFT1)와 n채널형의 FINFET(NFT1)는, 도 33에서는, 도면 중 좌측(단위 셀의 좌측 영역)에 배치되어 있다. 그리고, 이들 (PFT1, NFT1)의 게이트 전극(GE)이 입력부(IN1)와 접속되고, 이들 (PFT1, NFT1)의 접속부가 출력부(OUT1)가 된다.
도 36에 도시하는 후단의 인버터(INV2)는, 전원 전위(VDD)와 접지 전위(VSS)와의 사이에 직렬로 접속된 p채널형의 FINFET(PFT2)와 n채널형의 FINFET(NFT2)를 갖는다. 이 p채널형의 FINFET(PFT2)와 n채널형의 FINFET(NFT2)는, 도 33에서는, 도면 중 중앙(단위 셀의 중앙 영역)에 배치되어 있다. 그리고, 이들 (PFT2, NFT2)의 게이트 전극이 입력부(IN2)와 접속되고, 이들 (PFT2, NFT2)의 접속부가 출력부(OUT2)가 된다. 상기 입력부(IN2)는, 전단의 인버터(INV1)의 출력부(OUT1)와 접속된다.
도 33을 참조하면서, 본 실시 형태의 반도체 장치의 각 구성 부위의 평면 형상(상면으로부터의 평면에서 보았을 때의 형상, 셀 레이아웃)에 대해서 설명한다.
도 33에 도시한 바와 같이, 핀(F)의 평면 형상은, 일정한 폭(X 방향의 길이)을 갖는 라인 형상(Y 방향으로 긴 변을 갖는 직사각 형상)이다. 도 33에서는, 2개의 핀(F)이, X 방향으로 일정한 간격(피치)을 두고 배치되어 있다(도 35 참조).
도 33에 도시한 바와 같이, 게이트 전극(GE)의 평면 형상은, 일정한 폭(Y 방향의 길이)을 갖는 라인 형상(X 방향으로 긴 변을 갖는 직사각 형상)이다. 이와 같이, 게이트 전극(GE)은, 핀(F)과 교차하는 방향으로 연장된다. 여기에서는, 핀(F)과 교차하는 방향으로 연장되는 게이트 전극(GE) 이외에 더미 게이트(DG)가 설치되어 있다. 더미 게이트(DG)는, 게이트 전극(GE)과 마찬가지의 구성이다. 즉, 더미 게이트(DG)도, 일정한 폭(Y 방향의 길이)을 갖는 라인 형상(X 방향으로 긴 변을 갖는 직사각 형상)이다. 도 33에서는, 5개의 게이트 전극(GE) 및 더미 게이트(DG)가, 일정한 간격(Y 방향 간격, Y 방향의 최소 피치, 그리드)을 두고 배치되어 있다(도 35 참조). 이와 같이, 더미 게이트(DG)를 배치함으로써, 패턴의 규칙성이 확보되어, 제조 편차 등을 저감할 수 있다.
여기서, 게이트 전극(GE)과 더미 게이트(DG)의 사이의 영역(Y 그리드)을 "YG"로 나타낸다. 예를 들어, 도 33에서는, Y 그리드(YG1 내지 YG4)가, 좌측에서부터 순서대로 배치되어 있다.
핀(F)과 교차하는 방향으로 연장되는 게이트 전극(GE)(Gn, Gp) 중 좌측의 게이트 전극(GE)(Gn, Gp)이 인버터(INV1)를 구성하는 게이트 전극(GE)이며, 우측의 게이트 전극(GE)(Gn, Gp)이 인버터(INV2)를 구성하는 게이트 전극(GE)이다. 또한, 게이트 전극(GE)은, 일체적으로 X 방향으로 연장되는 도전성 막을 포함하는데, p채널형의 FINFET(PFT)의 형성 영역에서는, p형 불순물이 도입되어 있기 때문에, 이러한 영역에서는, 게이트 전극(Gp)으로서 나타내고 있다. 또한, n채널형의 FINFET(NFT)의 형성 영역에서는, n형 불순물이 도입되어 있기 때문에, 이러한 영역에서는, 게이트 전극(Gn)으로서 나타내고 있다. 이 게이트 전극(Gp와 Gn)에 의해, 게이트 전극(GE)이 구성된다.
여기에서는, 상기 Y 방향 간격(Y 그리드의 Y 방향의 폭)이 단위 셀의 Y 방향의 길이를 정하는 기준이 된다. 예를 들어, 상기 Y 방향 간격이 0.09㎛인 경우, 단위 셀의 Y 방향의 길이는, 0.09×4=0.36㎛가 된다. 여기서, X 방향의 길이를 0.77㎛로 한 경우, 도 33에 도시하는 단위 셀의 셀 면적은, 0.2772㎛2가 된다.
게이트 전극(GE)(Gp)의 양측의 핀(F) 중에 소스 영역(Sp) 및 드레인 영역(Dp)이 배치되어 있다. 또한, 게이트 전극(GE)(Gn)의 양측의 핀(F) 중에 소스 영역(Sn) 및 드레인 영역(Dn)이 배치되어 있다. 또한, 핀(F)과 게이트 전극(GE)은, 게이트 절연막(GI)을 개재해서 겹쳐 있다(도 34도 참조). 보다 구체적으로는, 게이트 절연막(GI)은 핀(F)과 게이트 전극(GE)의 중첩 영역에서, 핀(F)의 측면 및 표면에 배치되어 있다.
도 33에 도시한 바와 같이, 로컬 인터커넥트(LIC1, LIC2)의 평면 형상은, X 방향으로 긴 변을 갖는 직사각 형상 또는 Y 방향으로 긴 변을 갖는 직사각 형상이다. 여기에서는, X 방향으로 긴 변을 갖는 직사각 형상의 것(부위, 개소)을 "LIC1"로 나타내고, Y 방향으로 긴 변을 갖는 직사각 형상의 것(부위, 개소)을 "LIC2"로 나타내고 있다. 로컬 인터커넥트(LIC1, LIC2)는, 층간 절연막(IL1) 중에 형성된 홈에 도전성 막을 매립함으로써 형성된다. 이 홈을 형성할 때는, 가공된 포토레지스트막을 마스크로서 사용한다. 이 포토레지스트막을 가공(노광)할 때, X 방향으로 긴 변을 갖는 직사각 형상의 패턴과, Y 방향으로 긴 변을 갖는 직사각 형상의 패턴을 개별로 전사한다. 이러한 가공에 의하면, 미세한 패턴이어도 고정밀도로 가공하는 것이 가능하다.
인버터(INV2)를 구성하는 p채널형의 FINFET(PFT2)와 n채널형의 FINFET(NFT2)의 드레인 영역(Dp, Dn)간은, 로컬 인터커넥트(LIC1, LIC2)에 의해 접속되어 있다(도 33, 도 34).
p채널형의 FINFET(PFT2)의 드레인 영역(Dp)은 로컬 인터커넥트(LIC1)에 의해 인출된다. 그리고, 이 로컬 인터커넥트(LIC1)는, 더미 게이트(DG)를 횡단하는 로컬 인터커넥트(LIC2)를 개재하여, 출력부(OUT2)와 접속되는 로컬 인터커넥트(LIC1)와 접속된다. 또한, n채널형의 FINFET(NFT2)의 드레인 영역(Dn)은 로컬 인터커넥트(LIC1)에 의해 인출된다. 그리고, 이 로컬 인터커넥트(LIC1)는, 상기 더미 게이트(DG)를 횡단하는 로컬 인터커넥트(LIC2)를 개재하여, 상기 출력부(OUT2)와 접속되는 로컬 인터커넥트(LIC1)와 접속된다. 이와 같이, 도 33에서는, 5개의 로컬 인터커넥트(LIC1, LIC2)에 의해, 드레인 영역(Dp, Dn)간이 접속된다. 그리고, 이 5개의 로컬 인터커넥트(LIC1, LIC2)는, 대략 역 ㄷ자 형상(대략 U자 형상)이다.
또한, 드레인 영역(Dp, Dn)간을 3개의 로컬 인터커넥트(LIC1, LIC2)로 접속해도 된다. 즉, 각 드레인 영역(Dp, Dn)을 각각 Y 방향으로 연장되는 로컬 인터커넥트(LIC2)에 의해 직접 접속하고, 이들 사이를 출력부(OUT2)와 접속되는 로컬 인터커넥트(LIC1)와 접속해도 된다.
또한, 도 33에 도시한 바와 같이, 인버터(INV2)를 구성하는 p채널형의 FINFET(PFT2)와, 인버터(INV1)를 구성하는 p채널형의 FINFET(PFT1)의 공통의 소스 영역(Sp, 노드 n1)은 로컬 인터커넥트(LIC1)와 접속된다. 바꿔 말하면, 인버터(INV2)를 구성하는 p채널형의 FINFET(PFT2)의 소스 영역(Sp)은, 인버터(INV1)를 구성하는 p채널형의 FINFET(PFT1)의 소스 영역(Sp)을 겸하고 있고, 이 공통의 소스 영역(Sp)은, 로컬 인터커넥트(LIC1)와 접속된다. 이 로컬 인터커넥트(LIC1)는, 비아(V0)를 통해서 전원 전위(VDD)가 인가되는 배선(M1)(VDD)과 접속된다.
또한, 인버터(INV2)를 구성하는 n채널형의 FINFET(NFT2)와, 인버터(INV1)를 구성하는 n채널형의 FINFET(NFT1)의 공통의 소스 영역(Sn, 노드 n2)은, 로컬 인터커넥트(LIC1)와 접속된다. 바꿔 말하면, 인버터(INV2)를 구성하는 n채널형의 FINFET(NFT2)의 소스 영역(Sn)은, 인버터(INV1)를 구성하는 n채널형의 FINFET(NFT1)의 소스 영역(Sn)을 겸하고 있고, 이 공통의 소스 영역(Sn)은, 로컬 인터커넥트(LIC1)와 접속된다. 이 로컬 인터커넥트(LIC1)는, 비아(V0)를 통해서 접지 전위(VSS)와 접속되는 배선(M1)(VSS)과 접속된다(도 34도 참조).
이와 같이, 전원 전위(VDD)의 공급용의 로컬 인터커넥트(LIC1)를, 2개의 p채널형의 FINFET(PFT1, PFT2)에서 공용하고 있다. 또한, 접지 전위(VSS)의 공급용의 로컬 인터커넥트(LIC1)를, 2개의 n채널형의 FINFET(NFT1, NFT2)에서 공용하고 있다. 이러한 레이아웃에 의하면, 반도체 장치의 형성 면적(셀 면적)의 축소화를 도모할 수 있다. 또한, 반도체 소자(FINFET)의 고집적화를 도모할 수 있다.
또한, 도 33에 도시한 바와 같이, 인버터(INV1)를 구성하는 게이트 전극(Gp와 Gn)의 경계상에는, 로컬 인터커넥트(LIC2)가 배치된다. 이 로컬 인터커넥트(LIC2)는, 비아(V0)를 통해서 배선(M1)(IN1)과 접속된다(도 34도 참조).
또한, 도 33에 도시한 바와 같이, 인버터(INV2)를 구성하는 게이트 전극(Gp와 Gn)의 경계상에는, 로컬 인터커넥트(LIC2)가 배치된다. 이 로컬 인터커넥트(LIC2)는, 비아(V0)를 통해서 배선(M1)(OUT1, IN2)과 접속된다(도 34도 참조).
그리고, 도 33에 도시하는 단위 셀의 좌측 영역에서는, 인버터(INV1)를 구성하는 FINFET(PFT1, NFT1)가 배치되어 있다. 인버터(INV1)를 구성하는 p채널형의 FINFET(PFT1)와 n채널형의 FINFET(NFT1)의 드레인 영역(Dp, Dn)간은, 상기 배선(M1)(OUT1, IN2)에 의해 접속되어 있다. 이 배선(M1)(OUT1, IN2)은, 대략 역 ㄷ자 형상(대략 U자 형상)이다.
구체적으로는, p채널형의 FINFET(PFT1)의 드레인 영역(Dp)은 로컬 인터커넥트(LIC1)에 의해 인출된다. 그리고, 이 로컬 인터커넥트(LIC1)는, 배선(M1)(OUT1, IN2)과 접속된다. 또한, n채널형의 FINFET(NFT1)의 드레인 영역(Dn)은 로컬 인터커넥트(LIC1)에 의해 인출된다. 그리고, 이 로컬 인터커넥트(LIC1)는, 상기 배선(M1)(OUT1, IN2)과 접속된다. 그리고, 인버터(INV2)를 구성하는 2개의 FINFET(PFT2, NFT2)의 게이트 전극(Gp와 Gn)의 경계상에는, 로컬 인터커넥트(LIC2)가 배치된다. 이 로컬 인터커넥트(LIC2)는, 비아(V0)를 통해서 상기 배선(M1)(OUT1, IN2)과 접속된다.
이 배선(M1)(OUT1, IN2)은 인버터(INV1)의 출력부이며, 인버터(INV2)의 입력부이다. 또한 배선(M1)(IN1)은 인버터(INV1)의 입력부이다.
이와 같이, 본 실시 형태의 반도체 장치에 의하면, 인버터(INV1)를 구성하는 2개의 FINFET(PFT, NFT)를 로컬 인터커넥트(LIC)와는 다른 배선층(여기서는, 배선(M1)의 층)을 이용해서 접속했으므로, 반도체 장치의 형성 면적(셀 면적)의 축소화를 도모할 수 있다. 또한, 반도체 소자(FINFET)의 고집적화를 도모할 수 있다.
또한, 본 실시 형태의 반도체 장치는, 실시 형태 1의 경우와 각 부위(F, GE, DG, LIC1, LIC2, M1)의 평면 형상이 상이하지만, 실시 형태 1과 거의 마찬가지의 공정으로 형성할 수 있다.
(응용예 1)
상기 형태(도 33, 도 35)의 반도체 장치에서는, 핀(F)을 더미 게이트(DG)(도 33, 도 35에서는, 좌측에서부터 1개째의 DG 및 4개째의 DG)의 하부로 연장시키고 있지만, 도 37에 도시한 바와 같이 게이트 전극(GE)과만 교차하도록 배치해도 된다. 도 37은, 본 응용예의 반도체 장치의 게이트 전극, 더미 게이트 및 핀의 레이아웃을 도시하는 평면도이다. 본 응용예의 반도체 장치는, 상기 형태(도 33)의 반도체 장치와 핀(F)의 구성 이외는 마찬가지이기 때문에, 그 구성 및 제조 방법의 상세한 설명을 생략한다.
본 응용예의 경우도, 반도체 장치의 형성 면적(셀 면적)의 축소화를 도모할 수 있다. 또한, 반도체 소자(FINFET)의 고집적화를 도모할 수 있다.
(응용예 2)
상기 응용예 1(도 37)의 반도체 장치에서는, 핀(F)을 게이트 전극(GE)과만 교차하도록 배치했지만, 핀(F)을 단위 셀의 형성 영역에서, 분단되지 않고, Y 방향으로 연속해서 배치해도 된다(도 38 참조). 이 경우, 핀(F)은, 2개의 게이트 전극(GE)의 양측에 위치하는 더미 게이트(DG)의 각각의 하부를 지나 인접한 Y 그리드까지 연장되게 된다(예를 들어, 도 38에서는, 좌측에서부터 1개째의 DG, 4개째의 DG 및 5개째의 DG). 도 38은, 본 응용예의 반도체 장치의 게이트 전극, 더미 게이트 및 핀의 레이아웃을 도시하는 평면도이다. 도 39는, 본 응용예의 반도체 장치의 레이아웃을 도시하는 평면도이다.
본 응용예의 경우, 실시 형태 3에서 설명한 의사 트랜지스터(더미 트랜지스터)가 형성된다. 예를 들어, 도 39에서, 단위 셀의 상반부 영역에, p채널형의 의사 트랜지스터(DPT)가 형성된다. 또한, 단위 셀의 하반부 영역에, n채널형의 의사 트랜지스터(DNT)가 형성된다.
여기서, p채널형의 의사 트랜지스터(DPT)에서는, 전원 전위(VDD)와 접속되는 로컬 인터커넥트(LIC1)와 더미 게이트(DG)의 사이를 로컬 인터커넥트(LIC22)를 개재해서 접속함으로써, 더미 게이트(DG)의 전위를 전원 전위(VDD)로 고정할 수 있다. 또한, n채널형의 의사 트랜지스터(DNT)에서는, 접지 전위(VSS)와 접속되는 로컬 인터커넥트(LIC1)와 더미 게이트(DG)의 사이를 로컬 인터커넥트(LIC22)를 개재해서 접속함으로써, 더미 게이트(DG)의 전위를 접지 전위(VSS)로 고정할 수 있다. 이에 의해, 이들 의사 트랜지스터(DPT, DNT)는 온 상태로 되지 않아, 회로 동작에의 영향을 피할 수 있다(도 39의 좌측 단부 참조).
또한, 도시는 생략하지만, 도 39에서, 단위 셀의 우측 단부의 상반부 영역의 p채널형의 의사 트랜지스터(DPT), 단위 셀의 우측 단부의 하반부 영역의 n채널형의 의사 트랜지스터(DNT)에 대해서도, 상기의 경우와 마찬가지로, 더미 게이트(DG)의 전위를 전원 전위(VDD) 또는 접지 전위(VSS)로 고정할 수 있다.
또한, 도 39에서, 단위 셀의 우측 단부에서부터 2번째의 p채널형의 의사 트랜지스터(DPT)에 대해서는, 그 양측의 핀(F) 중의 불순물 영역에 전위차(소스, 드레인간의 전위차)가 발생하지 않기 때문에, 온 상태로 되지 않아, 회로 동작상의 문제는 없다. 마찬가지로, 도 39에서, 단위 셀의 우측 단부에서부터 2번째의 n채널형의 의사 트랜지스터(DNT)에 대해서는, 그 양측의 핀(F) 중의 불순물 영역에 전위차(소스, 드레인간의 전위차)가 발생하지 않기 때문에, 온 상태로 되지 않아, 회로 동작상의 문제는 없다.
본 응용예의 경우도, 반도체 장치의 형성 면적(셀 면적)의 축소화를 도모할 수 있다. 또한, 반도체 소자(FINFET)의 고집적화를 도모할 수 있다.
또한, 핀(F)을 Y 방향으로 길게 연장시킴으로써, 변형 효과에 의해 캐리어의 이동도가 향상된다. 또한, 이에 의해 온 전류를 크게 할 수 있다.
또한, 본 실시 형태의 반도체 장치는, 실시 형태 1의 경우와 각 부위(F, GE, DG, LIC1, LIC2, M1)의 평면 형상이 상이하지만, 실시 형태 1과 거의 마찬가지의 공정으로 형성할 수 있다.
(실시 형태 5)
실시 형태 1에서는, 인버터의 출력부에, 대략 역 ㄷ자 형상(대략 U자 형상)의 로컬 인터커넥트(LIC)를 사용했지만, 2 입력 NAND의 출력부에, 상기 로컬 인터커넥트(LIC)를 적용해도 된다.
도 40은, 본 실시 형태의 반도체 장치의 구성을 도시하는 평면도이다. 도 41은, 본 실시 형태의 반도체 장치의 구성을 도시하는 단면도이다. 도 41의 단면도는, 예를 들어 도 40의 평면도의 A-A 단면부에 대응한다. 도 42는, 본 실시 형태의 반도체 장치의 구성을 도시하는 회로도이다.
도 40의 평면도에는, 2 입력 NAND를 구성하는 2개의 p채널형의 FINFET(PFT1, PFT2)와 2개의 n채널형의 FINFET(NFT1, NFT2)의 각 구성 부위의 평면 레이아웃이 도시되어 있다. 본 실시 형태에서는, 2 입력 NAND의 형성 영역을 단위 셀로서 설명한다. 도 41의 단면도는, 2 입력 NAND를 구성하는 2개의 p채널형의 FINFET(PFT1, PFT2)와 2개의 n채널형의 FINFET(NFT1, NFT2)의 단면을 나타낸다. 2 입력 NAND에서는, 도 42에 도시한 바와 같이, 전원 전위(VDD)와 출력부(OUT)의 사이에, 2개의 p채널형의 FINFET(PFT1, PFT2)가 병렬로 접속되고, 출력부(OUT)와 접지 전위(VSS)의 사이에, 2개의 n채널형의 FINFET(NFT1, NFT2)가 직렬로 접속되어 있다. 그리고 한 쌍의 p채널형의 FINFET(PFT1)와 n채널형의 FINFET(NFT1)의 게이트 전극이 제1 입력부(IN1)가 되고, 다른 쌍의 p채널형의 FINFET(PFT2)와 n채널형의 FINFET(NFT2)의 게이트 전극이 제2 입력부(IN2)가 된다.
먼저, 도 40을 참조하면서, 본 실시 형태의 반도체 장치의 각 구성 부위의 평면 형상(상면으로부터의 평면에서 보았을 때의 형상, 셀 레이아웃)에 대해서 설명한다.
도 40에 도시한 바와 같이, 핀(F)의 평면 형상은, 일정한 폭(X 방향의 길이)을 갖는 라인 형상(Y 방향으로 긴 변을 갖는 직사각 형상)이다. 도 40에서는, 2개의 핀(F)이, X 방향으로 일정한 간격(피치)을 두고 배치되어 있다.
도 40에 도시한 바와 같이, 게이트 전극(GE)의 평면 형상은, 일정한 폭(Y 방향의 길이)을 갖는 라인 형상(X 방향으로 긴 변을 갖는 직사각 형상)이다. 이와 같이, 게이트 전극(GE)은, 핀(F)과 교차하는 방향으로 연장된다. 여기에서는, 핀(F)과 교차하는 방향으로 연장되는 게이트 전극(GE) 이외에 더미 게이트(DG)가 설치되어 있다. 더미 게이트(DG)는, 게이트 전극(GE)과 마찬가지의 구성이다. 즉, 더미 게이트(DG)도, 일정한 폭(Y 방향의 길이)을 갖는 라인 형상(X 방향으로 긴 변을 갖는 직사각 형상)이다. 도 40에서는, 5개의 게이트 전극(GE) 및 더미 게이트(DG)가, 일정한 간격(Y 방향 간격, Y 방향의 최소 피치, 그리드)을 두고 배치되어 있다. 이렇게 더미 게이트(DG)를 배치함으로써, 패턴의 규칙성이 확보되어, 제조 편차 등을 저감할 수 있다.
여기서, 게이트 전극(GE)과 더미 게이트(DG)의 사이의 영역(Y 그리드)을 "YG"로 나타낸다. 예를 들어, 도 40에서는, Y 그리드(YG1 내지 YG4)가, 좌측에서부터 순서대로 배치되어 있다.
핀(F)과 교차하는 방향으로 2개의 게이트 전극(GE)(Gn, Gp)이 연장되어 있다. 게이트 전극(GE)은, 일체적으로 X 방향으로 연장되는 도전성 막을 포함하는데, p채널형의 FINFET(PFT)의 형성 영역에서는, p형 불순물이 도입되어 있기 때문에, 이러한 영역에서는, 게이트 전극(Gp)으로서 나타내고 있다. 또한, n채널형의 FINFET(NFT)의 형성 영역에서는, n형 불순물이 도입되어 있기 때문에, 이러한 영역에서는, 게이트 전극(Gn)으로서 나타내고 있다. 이 게이트 전극(Gp와 Gn)에 의해, 게이트 전극(GE)이 구성된다.
여기에서는, 상기 Y 방향 간격(Y 그리드의 Y 방향의 폭)이 단위 셀의 Y 방향의 길이를 정하는 기준이 된다. 예를 들어, 상기 Y 방향 간격이 0.09㎛인 경우, 단위 셀의 Y 방향의 길이는, 0.09×4=0.36㎛가 된다. 여기서, X 방향의 길이를 0.77㎛로 한 경우, 도 40에 도시하는 단위 셀의 셀 면적은, 0.2772㎛2가 된다.
게이트 전극(GE)(Gp)의 양측의 핀(F) 중에 소스 영역(Sp) 및 드레인 영역(Dp)이 배치되어 있다. 또한, 게이트 전극(GE)(Gn)의 양측의 핀(F) 중에 소스 영역(Sn) 및 드레인 영역(Dn)이 배치되어 있다. 또한, 핀(F)과 게이트 전극(GE)은, 게이트 절연막(GI)을 개재해서 겹쳐 있다(도 41도 참조). 보다 구체적으로는, 게이트 절연막(GI)은 핀(F)과 게이트 전극(GE)의 중첩 영역에서, 핀(F)의 측면 및 표면에 배치되어 있다.
도 40에 도시한 바와 같이, 로컬 인터커넥트(LIC1, LIC2)의 평면 형상은, X 방향으로 긴 변을 갖는 직사각 형상 또는 Y 방향으로 긴 변을 갖는 직사각 형상이다. 로컬 인터커넥트(LIC1, LIC2)는, 층간 절연막(IL1) 중에 형성된 홈에 도전성 막을 매립함으로써 형성된다. 이 홈을 형성할 때는, 가공된 포토레지스트막을 마스크로서 사용한다. 이 포토레지스트막을 가공(노광)할 때, X 방향으로 긴 변을 갖는 직사각 형상의 패턴과, Y 방향으로 긴 변을 갖는 직사각 형상의 패턴을 개별로 전사한다. 이러한 가공에 의하면, 미세한 패턴이어도 고정밀도로 가공하는 것이 가능하다.
2 입력 NAND를 구성하는 한 쌍의 p채널형의 FINFET(PFT2)와 n채널형의 FINFET(NFT2)의 드레인 영역(Dp, Dn)간은, 로컬 인터커넥트(LIC1, LIC2)에 의해 접속되어 있다. 이 한 쌍의 p채널형의 FINFET(PFT2)와 n채널형의 FINFET(NFT2)는, 단위 셀의 좌측 단부에서부터 3개째의 게이트 전극(GE)을 갖는다.
p채널형의 FINFET(PFT2)의 드레인 영역(Dp)은 로컬 인터커넥트(LIC1)에 의해 인출된다. 그리고, 이 로컬 인터커넥트(LIC1)는, 더미 게이트(DG)를 횡단하는 로컬 인터커넥트(LIC2)를 개재하여, 출력부(OUT)와 접속되는 로컬 인터커넥트(LIC1)와 접속된다. 또한, n채널형의 FINFET(NFT2)의 드레인 영역(Dn)은 로컬 인터커넥트(LIC1)에 의해 인출된다. 그리고, 이 로컬 인터커넥트(LIC1)는, 상기 더미 게이트(DG)를 횡단하는 로컬 인터커넥트(LIC2)를 개재하여, 상기 출력부(OUT)와 접속되는 로컬 인터커넥트(LIC1)와 접속된다. 이와 같이, 도 40에서는, 5개의 로컬 인터커넥트(LIC1, LIC2)에 의해, 드레인 영역(Dp, Dn)간이 접속된다. 그리고, 이 5개의 로컬 인터커넥트(LIC1, LIC2)는, 대략 역 ㄷ자 형상(대략 U자 형상)이다.
또한, 도 40에 도시하는, 2개의 p채널형의 FINFET(PFT1, PFT2)의 공통의 소스 영역(Sp, 노드 n1)은 로컬 인터커넥트(LIC1)와 접속된다. 이 로컬 인터커넥트(LIC1)는, 비아(V0)를 통해서 전원 전위(VDD)가 인가되는 배선(M1)(VDD)과 접속된다. 2개의 p채널형의 FINFET(PFT1, PFT2)의 각각의 드레인 영역(Dp)은, 각각 로컬 인터커넥트(LIC1)에 의해 인출된다. 그리고, 이 2개의 로컬 인터커넥트(LIC1)는, 비아(V0)를 통해서 배선(M1)에 의해 접속된다.
또한, 도 40에 도시하는, 2개의 n채널형의 FINFET(NFT1, NFT2) 중, 좌측의 n채널형의 FINFET(NFT1)의 소스 영역(Sn)은, 로컬 인터커넥트(LIC1)와 접속된다. 이 로컬 인터커넥트(LIC1)는, 비아(V0)를 통해서 접지 전위(VSS)와 접속되는 배선(M1)(VSS)과 접속된다(도 41도 참조). 또한, 도 40 및 도 41에 도시하는, 2개의 n채널형의 FINFET(NFT1, NFT2)가 공유하는 불순물 영역(소스, 드레인 영역)을 "SDn"으로 나타낸다.
이와 같이, 2 입력 NAND의 출력부에, 상기 로컬 인터커넥트(LIC)를 적용한 경우에도, 반도체 장치의 형성 면적(셀 면적)의 축소화를 도모할 수 있다. 또한, 반도체 소자(FINFET)의 고집적화를 도모할 수 있다.
(응용예 1)
상기 형태(도 40)의 반도체 장치에서는, 핀(F)을 더미 게이트(DG)(도 40에서는, 좌측에서부터 1개째의 DG 및 4개째의 DG)의 하부로 연장시키고 있지만, 도 43에 도시한 바와 같이 게이트 전극(GE)과만 교차하도록 배치해도 된다. 도 43은, 본 응용예의 반도체 장치의 게이트 전극, 더미 게이트 및 핀의 레이아웃을 도시하는 평면도이다. 본 응용예의 반도체 장치는, 상기 형태(도 40)의 반도체 장치와 핀(F)의 구성 이외는 마찬가지이기 때문에, 그 구성 및 제조 방법의 상세한 설명을 생략한다.
본 응용예의 경우도, 반도체 장치의 형성 면적(셀 면적)의 축소화를 도모할 수 있다. 또한, 반도체 소자(FINFET)의 고집적화를 도모할 수 있다.
(응용예 2)
상기 응용예 1(도 43)의 반도체 장치에서는, 핀(F)을 게이트 전극(GE)과만 교차하도록 배치했지만, 핀(F)을 단위 셀의 형성 영역에서, 분단되지 않고, Y 방향으로 연속해서 배치해도 된다(도 44 참조). 이 경우, 핀(F)은, 2개의 게이트 전극(GE)의 양측에 위치하는 더미 게이트(DG)의 각각의 하부를 지나 인접한 Y 그리드까지 연장되게 된다(예를 들어, 도 44에서는, 좌측에서부터 1개째의 DG, 4개째의 DG 및 5개째의 DG). 도 44는, 본 응용예의 반도체 장치의 게이트 전극, 더미 게이트 및 핀의 레이아웃을 도시하는 평면도이다. 도 45는, 본 응용예의 반도체 장치의 레이아웃을 도시하는 평면도이다.
본 응용예의 경우, 실시 형태 3에서 설명한 의사 트랜지스터(더미 트랜지스터)가 형성된다. 예를 들어, 도 45에서, 단위 셀의 상반부 영역에, p채널형의 의사 트랜지스터(DPT)가 형성된다. 또한, 단위 셀의 하반부 영역에, n채널형의 의사 트랜지스터(DNT)가 형성된다(도 44도 참조).
여기서, p채널형의 의사 트랜지스터(DPT)에서는, 전원 전위(VDD)와 접속되는 로컬 인터커넥트(LIC1)와 더미 게이트(DG)의 사이를 로컬 인터커넥트(LIC22)를 개재해서 접속함으로써, 더미 게이트(DG)의 전위를 전원 전위(VDD)로 고정할 수 있다. 또한, n채널형의 의사 트랜지스터(DNT)에서는, 접지 전위(VSS)와 접속되는 로컬 인터커넥트(LIC1)와 더미 게이트(DG)의 사이를 로컬 인터커넥트(LIC22)를 개재해서 접속함으로써, 더미 게이트(DG)의 전위를 접지 전위(VSS)로 고정할 수 있다. 이에 의해, 이들 의사 트랜지스터(DPT, DNT)는, 온 상태로 되지 않아, 회로 동작에의 영향을 피할 수 있다(도 45의 좌측 단부 참조).
또한, 도시는 생략하지만, 도 45에서, 단위 셀의 우측 단부의 상반부 영역의 p채널형의 의사 트랜지스터(DPT), 단위 셀의 우측 단부의 하반부 영역의 n채널형의 의사 트랜지스터(DNT)에 대해서도, 상기의 경우와 마찬가지로, 더미 게이트(DG)의 전위를 전원 전위(VDD) 또는 접지 전위(VSS)로 고정할 수 있다.
또한, 도 45 및 도 44에 도시하는, 단위 셀의 우측 단부에서부터 2번째의 p채널형의 의사 트랜지스터(DPT)에 대해서는, 그 양측의 핀(F) 중의 불순물 영역에 전위차(소스, 드레인간의 전위차)가 발생하지 않기 때문에, 온 상태로 되지 않아, 회로 동작상의 문제는 없다. 마찬가지로, 도 45 및 도 44에 도시하는, 단위 셀의 우측 단부에서부터 2번째의 n채널형의 의사 트랜지스터(DNT)에 대해서는, 그 양측의 핀(F) 중의 불순물 영역에 전위차(소스, 드레인간의 전위차)가 발생하지 않기 때문에, 온 상태로 되지 않아, 회로 동작상의 문제는 없다.
본 응용예의 경우도, 반도체 장치의 형성 면적(셀 면적)의 축소화를 도모할 수 있다. 또한, 반도체 소자(FINFET)의 고집적화를 도모할 수 있다.
또한, 핀(F)을 Y 방향으로 길게 연장시킴으로써, 변형 효과에 의해 캐리어의 이동도가 향상된다. 또한, 이에 의해 온 전류를 크게 할 수 있다.
또한, 본 실시 형태의 반도체 장치는, 실시 형태 1의 경우와 각 부위(F, GE, DG, LIC1, LIC2, M1)의 평면 형상이 상이하지만, 실시 형태 1과 거의 마찬가지의 공정으로 형성할 수 있다.
(실시 형태 6)
실시 형태 5에서는, 2 입력 NAND의 출력부에, 대략 역 ㄷ자 형상(대략 U자 형상)의 로컬 인터커넥트(LIC)를 사용했지만, 2 입력 NOR의 출력부에, 상기 로컬 인터커넥트(LIC)를 적용해도 된다.
도 46은, 본 실시 형태의 반도체 장치의 구성을 도시하는 평면도이다. 도 47은, 본 실시 형태의 반도체 장치의 구성을 도시하는 단면도이다. 도 47의 단면도는, 예를 들어 도 46의 평면도의 A-A 단면부에 대응한다. 도 48은, 본 실시 형태의 반도체 장치의 구성을 도시하는 회로도이다.
도 46의 평면도에는, 2 입력 NOR을 구성하는 2개의 p채널형의 FINFET(PFT1, PFT2)와 2개의 n채널형의 FINFET(NFT1, NFT2)의 각 구성 부위의 평면 레이아웃이 도시되어 있다. 본 실시 형태에서는, 2 입력 NOR의 형성 영역을 단위 셀로서 설명한다. 도 47의 단면도는, 2 입력 NOR을 구성하는 2개의 p채널형의 FINFET(PFT1, PFT2)와 2개의 n채널형의 FINFET(NFT1, NFT2)의 단면을 나타낸다. 2 입력 NOR에 있어서는, 도 48에 도시한 바와 같이, 전원 전위(VDD)와 출력부(OUT)의 사이에, 2개의 p채널형의 FINFET(PFT2, PFT1)가 직렬로 접속되고, 접지 전위(VSS)와 출력부(OUT)의 사이에, 2개의 n채널형의 FINFET(NFT1, NFT2)가 병렬로 접속되어 있다. 그리고, 한 쌍의 p채널형의 FINFET(PFT1)와 n채널형의 FINFET(NFT1)의 게이트 전극이 제1 입력부(IN1)가 되고, 다른 쌍의 p채널형의 FINFET(PFT2)와 n채널형의 FINFET(NFT2)의 게이트 전극이 제2 입력부(IN2)가 된다.
먼저, 도 46을 참조하면서, 본 실시 형태의 반도체 장치의 각 구성 부위의 평면 형상(상면으로부터의 평면에서 보았을 때의 형상, 셀 레이아웃)에 대해서 설명한다.
도 46에 도시한 바와 같이, 핀(F)의 평면 형상은, 일정한 폭(X 방향의 길이)을 갖는 라인 형상(Y 방향으로 긴 변을 갖는 직사각 형상)이다. 도 46에서는, 2개의 핀(F)이, X 방향으로 일정한 간격(피치)을 두고 배치되어 있다.
도 46에 도시한 바와 같이, 게이트 전극(GE)의 평면 형상은, 일정한 폭(Y 방향의 길이)을 갖는 라인 형상(X 방향으로 긴 변을 갖는 직사각 형상)이다. 이와 같이, 게이트 전극(GE)은, 핀(F)과 교차하는 방향으로 연장된다. 여기에서는, 핀(F)과 교차하는 방향으로 연장되는 게이트 전극(GE) 이외에 더미 게이트(DG)가 설치되어 있다. 더미 게이트(DG)는, 게이트 전극(GE)과 마찬가지의 구성이다. 즉, 더미 게이트(DG)도, 일정한 폭(Y 방향의 길이)을 갖는 라인 형상(X 방향으로 긴 변을 갖는 직사각 형상)이다. 도 46에서는, 5개의 게이트 전극(GE) 및 더미 게이트(DG)가, 일정한 간격(Y 방향 간격, Y 방향의 최소 피치, 그리드)을 두고 배치되어 있다. 이렇게 더미 게이트(DG)를 배치함으로써, 패턴의 규칙성이 확보되어, 제조 편차 등을 저감할 수 있다.
여기서, 게이트 전극(GE)과 더미 게이트(DG)의 사이의 영역(Y 그리드)을 "YG"로 나타낸다. 예를 들어, 도 46에서는, Y 그리드(YG1 내지 YG4)가, 좌측에서부터 순서대로 배치되어 있다.
핀(F)과 교차하는 방향으로 2개의 게이트 전극(GE)(Gn, Gp)이 연장되어 있다. 게이트 전극(GE)은, 일체적으로 X 방향으로 연장되는 도전성 막을 포함하는데, p채널형의 FINFET(PFT)의 형성 영역에서는, p형 불순물이 도입되어 있기 때문에, 이러한 영역에서는, 게이트 전극(Gp)으로서 나타내고 있다. 또한, n채널형의 FINFET(NFT)의 형성 영역에서는, n형 불순물이 도입되어 있기 때문에, 이러한 영역에서는, 게이트 전극(Gn)으로서 나타내고 있다. 이 게이트 전극(Gp와 Gn)에 의해, 게이트 전극(GE)이 구성된다.
여기에서는, 상기 Y 방향 간격(Y 그리드의 Y 방향의 폭)이, 단위 셀의 Y 방향의 길이를 정하는 기준이 된다. 예를 들어, 상기 Y 방향 간격이 0.09㎛인 경우, 단위 셀의 Y 방향의 길이는, 0.09×4=0.36㎛가 된다. 여기서, X 방향의 길이를 0.77㎛로 한 경우, 도 46에 도시하는 단위 셀의 셀 면적은, 0.2772㎛2가 된다.
게이트 전극(GE)(Gp)의 양측의 핀(F) 중에 소스 영역(Sp) 및 드레인 영역(Dp)이 배치되어 있다. 또한, 게이트 전극(GE)(Gn)의 양측의 핀(F) 중에 소스 영역(Sn) 및 드레인 영역(Dn)이 배치되어 있다. 또한, 핀(F)과 게이트 전극(GE)은, 게이트 절연막(GI)을 개재해서 겹쳐 있다(도 47도 참조). 보다 구체적으로는, 게이트 절연막(GI)은 핀(F)과 게이트 전극(GE)의 중첩 영역에서, 핀(F)의 측면 및 표면에 배치되어 있다.
도 46에 도시한 바와 같이, 로컬 인터커넥트(LIC1, LIC2)의 평면 형상은, X 방향으로 긴 변을 갖는 직사각 형상 또는 Y 방향으로 긴 변을 갖는 직사각 형상이다. 로컬 인터커넥트(LIC1, LIC2)는, 층간 절연막(IL1) 중에 형성된 홈에 도전성 막을 매립함으로써 형성된다. 이 홈을 형성할 때는, 가공된 포토레지스트막을 마스크로서 사용한다. 이 포토레지스트막을 가공(노광)할 때, X 방향으로 긴 변을 갖는 직사각 형상의 패턴과, Y 방향으로 긴 변을 갖는 직사각 형상의 패턴을 개별로 전사한다. 이러한 가공에 의하면, 미세한 패턴이어도 고정밀도로 가공하는 것이 가능하다.
2 입력 NOR을 구성하는 한 쌍의 p채널형의 FINFET(PFT2)와 n채널형의 FINFET(NFT2)의 드레인 영역(Dp, Dn)간은, 로컬 인터커넥트(LIC1, LIC2)에 의해 접속되어 있다. 이 한 쌍의 p채널형의 FINFET(PFT2)와 n채널형의 FINFET(NFT2)는, 단위 셀의 좌측 단부에서부터 3개째의 게이트 전극(GE)을 갖는다.
p채널형의 FINFET(PFT2)의 드레인 영역(Dp)은, 로컬 인터커넥트(LIC1)에 의해 인출된다. 그리고, 이 로컬 인터커넥트(LIC1)는, 더미 게이트(DG)를 횡단하는 로컬 인터커넥트(LIC2)를 개재하여, 출력부(OUT)와 접속되는 로컬 인터커넥트(LIC1)와 접속된다. 또한, n채널형의 FINFET(NFT2)의 드레인 영역(Dn)은 로컬 인터커넥트(LIC1)에 의해 인출된다. 그리고, 이 로컬 인터커넥트(LIC1)는, 상기 더미 게이트(DG)를 횡단하는 로컬 인터커넥트(LIC2)를 개재하여, 상기 출력부(OUT)와 접속되는 로컬 인터커넥트(LIC1)와 접속된다. 이와 같이, 도 46에서는, 5개의 로컬 인터커넥트(LIC1, LIC2)에 의해, 드레인 영역(Dp, Dn)간이 접속된다. 그리고, 이 5개의 로컬 인터커넥트(LIC1, LIC2)는, 대략 역 ㄷ자 형상(대략 U자 형상)이다.
또한, 도 46에 도시하는, 2개의 n채널형의 FINFET(NFT1, NFT2)의 공통의 소스 영역(Sn)(노드 n2)은 로컬 인터커넥트(LIC1)와 접속된다. 이 로컬 인터커넥트(LIC1)는, 비아(V0)를 통해서 접지 전위(VSS)가 인가되는 배선(M1)(VSS)과 접속된다. 2개의 n채널형의 FINFET(NFT1, NFT2)의 각각의 드레인 영역(Dp)은, 각각 로컬 인터커넥트(LIC1)에 의해 인출된다. 그리고, 2개의 로컬 인터커넥트(LIC1)는, 비아(V0)를 통해서 배선(M1)에 의해 접속된다.
또한, 도 46에 도시하는, 2개의 p채널형의 FINFET(PFT1, PFT2) 중, 좌측의 p채널형의 FINFET(PFT)의 소스 영역(Sn)은, 로컬 인터커넥트(LIC1)와 접속된다. 이 로컬 인터커넥트(LIC1)는, 비아(V0)를 통해서 전원 전위(VDD)와 접속되는 배선(M1)(VDD)과 접속된다(도 47도 참조). 또한, 도 46 및 도 47에 도시하는, 2개의 p채널형의 FINFET(PFT1, PFT2)가 공유하는 불순물 영역(소스, 드레인 영역)을 "SDp"로 나타낸다.
이와 같이, 2 입력 NOR의 출력부에, 상기 로컬 인터커넥트(LIC)를 적용한 경우에도, 반도체 장치의 형성 면적(셀 면적)의 축소화를 도모할 수 있다. 또한, 반도체 소자(FINFET)의 고집적화를 도모할 수 있다.
(응용예 1)
상기 형태(도 46)의 반도체 장치에서는, 핀(F)을 더미 게이트(DG)(도 46에서는, 좌측에서부터 1개째의 DG 및 4개째의 DG)의 하부로 연장시키고 있지만, 실시 형태 5의 응용예 1(도 43)과 마찬가지로, 게이트 전극(GE)과만 교차하도록 배치해도 된다. 본 응용예의 반도체 장치는, 상기 형태(도 46)의 반도체 장치와 핀(F)의 구성 이외는 마찬가지이기 때문에, 그 구성 및 제조 방법의 상세한 설명을 생략한다.
본 응용예의 경우도, 반도체 장치의 형성 면적(셀 면적)의 축소화를 도모할 수 있다. 또한, 반도체 소자(FINFET)의 고집적화를 도모할 수 있다.
(응용예 2)
상기 응용예 1의 반도체 장치에서는, 핀(F)을 게이트 전극(GE)과만 교차하도록 배치했지만(도 43 참조), 핀(F)을 단위 셀의 형성 영역에서, 분단되지 않고, Y 방향으로 연속해서 배치해도 된다(도 49 참조). 이 경우, 핀(F)은, 2개의 게이트 전극(GE)의 양측에 위치하는 더미 게이트(DG)의 각각의 하부를 지나 인접한 Y 그리드까지 연장되게 된다(예를 들어, 도 49에서는, 좌측에서부터 1개째의 DG, 4개째의 DG 및 5개째의 DG). 도 49는, 본 응용예의 반도체 장치의 레이아웃을 도시하는 평면도이다.
본 응용예의 경우, 실시 형태 3에서 설명한 의사 트랜지스터(더미 트랜지스터)가 형성된다. 예를 들어, 도 49에서, 단위 셀의 좌측 단부의 상반부의 영역에, p채널형의 의사 트랜지스터(DPT)가 형성된다. 또한, 단위 셀의 좌측 단부의 하반부의 영역에, n채널형의 의사 트랜지스터(DNT)가 형성된다.
본 응용예의 경우도, 실시 형태 5의 응용예 2의 경우와 마찬가지로, 의사 트랜지스터의 더미 게이트(DG)의 전위를 전원 전위(VDD) 또는 접지 전위(VSS)로 고정한다(도 44 참조).
즉, p채널형의 의사 트랜지스터(DPT)에서는, 전원 전위(VDD)와 접속되는 로컬 인터커넥트(LIC1)와 더미 게이트(DG)와의 사이를 로컬 인터커넥트(LIC22)를 개재해서 접속함으로써, 더미 게이트(DG)의 전위를 전원 전위(VDD)로 고정할 수 있다. 또한, n채널형의 의사 트랜지스터(DNT)에서는, 접지 전위(VSS)와 접속되는 로컬 인터커넥트(LIC1)와 더미 게이트(DG)와의 사이를 로컬 인터커넥트(LIC22)를 개재해서 접속함으로써, 더미 게이트(DG)의 전위를 접지 전위(VSS)로 고정할 수 있다. 이에 의해, 이들 의사 트랜지스터(DPT, DNT)는 온 상태로 되지 않아, 회로 동작에의 영향을 피할 수 있다(도 49의 좌측 단부 참조).
또한, 도시는 생략하지만, 도 49에서, 단위 셀의 우측 단부의 상반부 영역의 p채널형의 의사 트랜지스터(DPT), 단위 셀의 우측 단부의 하반부 영역의 n채널형의 의사 트랜지스터(DNT)에 대해서도, 상기의 경우와 마찬가지로, 더미 게이트(DG)의 전위를 전원 전위(VDD) 또는 접지 전위(VSS)로 고정할 수 있다.
또한, 도 49에 도시하는, 단위 셀의 우측 단부에서부터 2번째의 p채널형의 의사 트랜지스터(DPT)에 대해서는, 그 양측의 핀(F) 중의 불순물 영역에 전위차(소스, 드레인간의 전위차)가 발생하지 않기 때문에, 온 상태로 되지 않아, 회로 동작상의 문제는 없다. 마찬가지로, 도 49에 도시하는, 단위 셀의 우측 단부에서부터 2번째의 n채널형의 의사 트랜지스터(DNT)에 대해서는, 그 양측의 핀(F) 중의 불순물 영역에 전위차(소스, 드레인간의 전위차)가 발생하지 않기 때문에, 온 상태로 되지 않아, 회로 동작상의 문제는 없다.
본 응용예의 경우도, 반도체 장치의 형성 면적(셀 면적)의 축소화를 도모할 수 있다. 또한, 반도체 소자(FINFET)의 고집적화를 도모할 수 있다.
또한, 핀(F)을 Y 방향으로 길게 연장시킴으로써, 변형 효과에 의해 캐리어의 이동도가 향상된다. 또한, 이에 의해 온 전류를 크게 할 수 있다.
또한, 본 실시 형태의 반도체 장치는, 실시 형태 1의 경우와 각 부위(F, GE, DG, LIC1, LIC2, M1)의 평면 형상이 상이하지만, 실시 형태 1과 거의 마찬가지의 공정으로 형성할 수 있다.
(실시 형태 7)
실시 형태 5에서는, 2 입력 NAND의 출력부에, 대략 역 ㄷ자 형상(대략 U자 형상)의 로컬 인터커넥트(LIC)를 사용했지만, 4 입력 NAND의 출력부에, 상기 로컬 인터커넥트(LIC)를 적용해도 된다.
도 50은, 본 실시 형태의 반도체 장치의 구성을 도시하는 평면도이다. 도 51은, 본 실시 형태의 반도체 장치의 구성을 도시하는 단면도이다. 도 51의 단면도는, 예를 들어 도 50의 평면도의 A-A 단면부에 대응한다. 도 52는, 본 실시 형태의 반도체 장치의 구성을 도시하는 회로도이다.
도 50의 평면도에는, 4 입력 NAND를 구성하는 4개의 p채널형의 FINFET(PFT1 내지 PFT4)와 4개의 n채널형의 FINFET(NFT1 내지 NFT4)의 각 구성 부위의 평면 레이아웃이 도시되어 있다. 본 실시 형태에서는, 4 입력 NAND의 형성 영역을 단위 셀로서 설명한다. 도 51의 단면도는, 4 입력 NAND를 구성하는 4개의 p채널형의 FINFET(PFT1 내지 PFT4)와 4개의 n채널형의 FINFET(NFT1 내지 NFT4)의 단면을 나타낸다. 4 입력 NAND에서는, 도 52에 도시한 바와 같이, 전원 전위(VDD)와 출력부(OUT)의 사이에, 4개의 p채널형의 FINFET(PFT1 내지 PFT4)가 병렬로 접속되고, 접지 전위(VSS)와 출력부(OUT)의 사이에, 4개의 n채널형의 FINFET(NFT1 내지 NFT4)가 직렬로 접속되어 있다. 그리고, 쌍을 이루는 p채널형의 FINFET(PFT1)와 n채널형의 FINFET(NFT1)의 게이트 전극이 입력부(IN1)가 되고, 쌍을 이루는 p채널형의 FINFET(PFT2)와 n채널형의 FINFET(NFT2)의 게이트 전극이 입력부(IN2)가 된다. 마찬가지로, 쌍을 이루는 p채널형의 FINFET(PFT3)와 n채널형의 FINFET(NFT3)의 게이트 전극이 입력부(IN3)가 되고, 쌍을 이루는 p채널형의 FINFET(PFT4)와 n채널형의 FINFET(NFT4)의 게이트 전극이 입력부(IN4)가 된다.
도 50을 참조하면서, 본 실시 형태의 반도체 장치의 각 구성 부위의 평면 형상(상면으로부터의 평면에서 보았을 때의 형상, 셀 레이아웃)에 대해서 설명한다.
도 50에 도시한 바와 같이, 핀(F)의 평면 형상은, 일정한 폭(X 방향의 길이)을 갖는 라인 형상(Y 방향으로 긴 변을 갖는 직사각 형상)이다. 도 50에서는, 2개의 핀(F)이, X 방향으로 일정한 간격(피치)을 두고 배치되어 있다.
도 50에 도시한 바와 같이, 게이트 전극(GE)의 평면 형상은, 일정한 폭(Y 방향의 길이)을 갖는 라인 형상(X 방향으로 긴 변을 갖는 직사각 형상)이다. 이와 같이, 게이트 전극(GE)은, 핀(F)과 교차하는 방향으로 연장된다. 여기에서는, 핀(F)과 교차하는 방향으로 연장되는 게이트 전극(GE) 이외에 더미 게이트(DG)가 설치되어 있다. 더미 게이트(DG)는, 게이트 전극(GE)과 마찬가지의 구성이다. 즉, 더미 게이트(DG)도, 일정한 폭(Y 방향의 길이)을 갖는 라인 형상(X 방향으로 긴 변을 갖는 직사각 형상)이다. 도 50에서는, 7개의 게이트 전극(GE) 및 더미 게이트(DG)가, 일정한 간격(Y 방향 간격, Y 방향의 최소 피치, 그리드)을 두고 배치되어 있다. 이렇게 더미 게이트(DG)를 배치함으로써, 패턴의 규칙성이 확보되어, 제조 편차 등을 저감할 수 있다.
여기서, 게이트 전극(GE)과 더미 게이트(DG)의 사이의 영역(Y 그리드)을 "YG"로 나타낸다. 예를 들어, 도 50에서는, Y 그리드(YG1 내지 YG6)가, 좌측에서부터 순서대로 배치되어 있다.
핀(F)과 교차하는 방향으로 4개의 게이트 전극(GE)(Gn, Gp)이 연장되어 있다. 게이트 전극(GE)은, 일체적으로 X 방향으로 연장되는 도전성 막을 포함하는데, p채널형의 FINFET(PFT)의 형성 영역에서는, p형 불순물이 도입되어 있기 때문에, 이러한 영역에서는, 게이트 전극(Gp)으로서 나타내고 있다. 또한, n채널형의 FINFET(NFT)의 형성 영역에서는, n형 불순물이 도입되어 있기 때문에, 이러한 영역에서는, 게이트 전극(Gn)으로서 나타내고 있다. 이 게이트 전극(Gp와 Gn)에 의해, 게이트 전극(GE)이 구성된다.
여기에서는, 상기 Y 방향 간격(Y 그리드의 Y 방향의 폭)이, 단위 셀의 Y 방향의 길이를 정하는 기준이 된다. 예를 들어, 상기 Y 방향 간격이 0.09㎛인 경우, 단위 셀의 Y 방향의 길이는, 0.09×6=0.54㎛가 된다. 여기서, X 방향의 길이를 0.77㎛로 한 경우, 도 50에 도시하는 단위 셀의 셀 면적은, 0.4158㎛2가 된다.
게이트 전극(GE)(Gp)의 양측의 핀(F) 중에 소스 영역(Sp) 및 드레인 영역(Dp)이 배치되어 있다. 또한, 게이트 전극(GE)(Gn)의 양측의 핀(F) 중에 소스 영역(Sn) 및 드레인 영역(Dn)이 배치되어 있다. 또한, 핀(F)과 게이트 전극(GE)은, 게이트 절연막(GI)을 개재해서 겹쳐 있다(도 51도 참조). 보다 구체적으로는, 게이트 절연막(GI)은 핀(F)과 게이트 전극(GE)의 중첩 영역에서, 핀(F)의 측면 및 표면에 배치되어 있다.
도 50에 도시한 바와 같이, 로컬 인터커넥트(LIC1, LIC2)의 평면 형상은, X 방향으로 긴 변을 갖는 직사각 형상 또는 Y 방향으로 긴 변을 갖는 직사각 형상이다. 로컬 인터커넥트(LIC1, LIC2)는, 층간 절연막(IL1) 중에 형성된 홈에 도전성 막을 매립함으로써 형성된다. 이 홈을 형성할 때는, 가공된 포토레지스트막을 마스크로서 사용한다. 이 포토레지스트막을 가공(노광)할 때, X 방향으로 긴 변을 갖는 직사각 형상의 패턴과, Y 방향으로 긴 변을 갖는 직사각 형상의 패턴을 개별로 전사한다. 이러한 가공에 의하면, 미세한 패턴이어도 고정밀도로 가공하는 것이 가능하다.
4 입력 NAND를 구성하는 한 쌍의 p채널형의 FINFET(PFT4)와 n채널형의 FINFET(NFT4)의 드레인 영역(Dp, Dn)간은, 로컬 인터커넥트(LIC1, LIC2)에 의해 접속되어 있다. 이 한 쌍의 p채널형의 FINFET(PFT4)와 n채널형의 FINFET(NFT4)는, 단위 셀의 좌측 단부에서부터 5개째의 게이트 전극(GE)을 갖는다.
p채널형의 FINFET(PFT4)의 드레인 영역(Dp)은 로컬 인터커넥트(LIC1)에 의해 인출된다. 그리고, 이 로컬 인터커넥트(LIC1)는, 더미 게이트(DG)를 횡단하는 로컬 인터커넥트(LIC2)를 개재하여, 출력부(OUT)와 접속되는 로컬 인터커넥트(LIC1)와 접속된다. 또한, n채널형의 FINFET(NFT4)의 드레인 영역(Dn)은 로컬 인터커넥트(LIC1)에 의해 인출된다. 그리고, 이 로컬 인터커넥트(LIC1)는, 상기 더미 게이트(DG)를 횡단하는 로컬 인터커넥트(LIC2)를 개재하여, 상기 출력부(OUT)와 접속되는 로컬 인터커넥트(LIC1)와 접속된다. 이와 같이, 도 50에서는, 5개의 로컬 인터커넥트(LIC1, LIC2)에 의해, 드레인 영역(Dp, Dn)간이 접속된다. 그리고, 이 5개의 로컬 인터커넥트(LIC1, LIC2)는, 대략 역 ㄷ자 형상(대략 U자 형상)이다.
또한, 도 50에 도시하는, 4개의 p채널형의 FINFET(PFT1 내지 PFT4)의 공통의 소스 영역(Sp)은, 로컬 인터커넥트(LIC1)와 접속된다. 이 로컬 인터커넥트(LIC1)는, 비아(V0)를 통해서 전원 전위(VDD)가 인가되는 배선(M1)(VDD)과 접속된다. 4개의 p채널형의 FINFET(PFT1 내지 PFT4)의 각각의 드레인 영역(Dp)은, 각각 로컬 인터커넥트(LIC1)에 의해 인출된다. 그리고, 3개의 로컬 인터커넥트(LIC1)는, 비아(V0)를 통해서 배선(M1)에 의해 접속된다.
또한, 도 50에 도시하는, 4개의 n채널형의 FINFET(NFT1 내지 NFT4) 중, 좌측 단부의 n채널형의 FINFET(NFT1)의 소스 영역(Sn)은, 로컬 인터커넥트(LIC1)와 접속된다. 이 로컬 인터커넥트(LIC1)는, 비아(V0)를 통해서 접지 전위(VSS)와 접속되는 배선(M1)(VSS)과 접속된다(도 51도 참조). 또한, 도 50 및 도 51에 도시하는, n채널형의 FINFET(NFT)의 공통의 소스, 드레인 영역을 "SDn"으로 나타낸다.
이와 같이, 4 입력 NAND의 출력부에, 상기 로컬 인터커넥트(LIC)를 적용한 경우에도, 반도체 장치의 형성 면적(셀 면적)의 축소화를 도모할 수 있다. 또한, 반도체 소자(FINFET)의 고집적화를 도모할 수 있다.
상기 형태(도 50)의 반도체 장치에 있어서, 실시 형태 5의 응용예 1과 마찬가지로, 핀(F)을 게이트 전극(GE)과만 교차하도록 배치해도 된다. 또한, 상기 형태(도 50)의 반도체 장치에 있어서, 핀(F)을 단위 셀의 형성 영역에서, 분단되지 않고, Y 방향으로 연속해서 배치해도 된다. 이 경우, 실시 형태 5의 응용예 2와 마찬가지로, p채널형의 의사 트랜지스터(DPT) 및 n채널형의 의사 트랜지스터(DNT)의 더미 게이트(DG)의 전위를 전원 전위(VDD) 또는 접지 전위(VSS)로 고정하면 된다. 이에 의해, 이들 의사 트랜지스터(DPT, DNT)에 의한, 회로 동작에의 영향을 피할 수 있다.
(실시 형태 8)
실시 형태 6에서는, 2 입력 NOR의 출력부에, 대략 역 ㄷ자 형상(대략 U자 형상)의 로컬 인터커넥트(LIC)를 사용했지만, 4 입력 NOR의 출력부에, 상기 로컬 인터커넥트(LIC)를 적용해도 된다.
도 53은, 본 실시 형태의 반도체 장치의 구성을 도시하는 평면도이다. 도 54는, 본 실시 형태의 반도체 장치의 구성을 도시하는 단면도이다. 도 54의 단면도는, 예를 들어 도 53의 평면도의 A-A 단면부에 대응한다. 도 55는, 본 실시 형태의 반도체 장치의 구성을 도시하는 회로도이다.
도 53의 평면도에는, 4 입력 NOR을 구성하는 4개의 p채널형의 FINFET(PFT1 내지 PFT4)와 4개의 n채널형의 FINFET(NFT1 내지 NFT4)의 각 구성 부위의 평면 레이아웃이 도시되어 있다. 본 실시 형태에서는, 4 입력 NOR의 형성 영역을 단위 셀로서 설명한다. 도 54의 단면도는, 4 입력 NOR을 구성하는 4개의 p채널형의 FINFET(PFT1 내지 PFT4)와 4개의 n채널형의 FINFET(NFT1 내지 NFT4)의 단면을 나타낸다. 4 입력 NOR에서는, 도 55에 도시한 바와 같이, 전원 전위(VDD)와 출력부(OUT)의 사이에, 4개의 p채널형의 FINFET(PFT1 내지 4)가 직렬로 접속되고, 접지 전위(VSS)와 출력부(OUT)의 사이에, 4개의 n채널형의 FINFET(NFT1 내지 NFT4)가 병렬로 접속되어 있다. 그리고, 쌍을 이루는 p채널형의 FINFET(PFT1)와 n채널형의 FINFET(NFT1)의 게이트 전극이 입력부(IN1)가 되고, 쌍을 이루는 p채널형의 FINFET(PFT2)와 n채널형의 FINFET(NFT2)의 게이트 전극이 입력부(IN2)가 된다. 마찬가지로, 쌍을 이루는 p채널형의 FINFET(PFT3)와 n채널형의 FINFET(NFT3)의 게이트 전극이 입력부(IN3)가 되고, 쌍을 이루는 p채널형의 FINFET(PFT4)와 n채널형의 FINFET(NFT4)의 게이트 전극이 입력부(IN4)가 된다.
도 53을 참조하면서, 본 실시 형태의 반도체 장치의 각 구성 부위의 평면 형상(상면으로부터의 평면에서 보았을 때의 형상, 셀 레이아웃)에 대해서 설명한다.
도 53에 도시한 바와 같이, 핀(F)의 평면 형상은, 일정한 폭(X 방향의 길이)을 갖는 라인 형상(Y 방향으로 긴 변을 갖는 직사각 형상)이다. 도 53에서는, 2개의 핀(F)이, X 방향으로 일정한 간격(피치)을 두고 배치되어 있다.
도 53에 도시한 바와 같이, 게이트 전극(GE)의 평면 형상은, 일정한 폭(Y 방향의 길이)을 갖는 라인 형상(X 방향으로 긴 변을 갖는 직사각 형상)이다. 이와 같이, 게이트 전극(GE)은, 핀(F)과 교차하는 방향으로 연장된다. 여기에서는, 핀(F)과 교차하는 방향으로 연장되는 게이트 전극(GE) 이외에 더미 게이트(DG)가 설치되어 있다. 더미 게이트(DG)는, 게이트 전극(GE)과 마찬가지의 구성이다. 즉, 더미 게이트(DG)도, 일정한 폭(Y 방향의 길이)을 갖는 라인 형상(X 방향으로 긴 변을 갖는 직사각 형상)이다. 도 53에서는, 7개의 게이트 전극(GE) 및 더미 게이트(DG)가, 일정한 간격(Y 방향 간격, Y 방향의 최소 피치, 그리드)을 두고 배치되어 있다. 이렇게 더미 게이트(DG)를 배치함으로써, 패턴의 규칙성이 확보되어, 제조 편차 등을 저감할 수 있다.
여기서, 게이트 전극(GE)과 더미 게이트(DG)의 사이의 영역(Y 그리드)을 "YG"로 나타낸다. 예를 들어, 도 53에서는, Y 그리드(YG1 내지 YG6)가, 좌측에서부터 순서대로 배치되어 있다.
핀(F)과 교차하는 방향으로 2개의 게이트 전극(GE)(Gn, Gp)이 연장되어 있다. 게이트 전극(GE)은, 일체적으로 X 방향으로 연장되는 도전성 막을 포함하는데, p채널형의 FINFET(PFT)의 형성 영역에서는, p형 불순물이 도입되어 있기 때문에, 이러한 영역에서는, 게이트 전극(Gp)으로서 나타내고 있다. 또한, n채널형의 FINFET(NFT)의 형성 영역에서는, n형 불순물이 도입되어 있기 때문에, 이러한 영역에서는, 게이트 전극(Gn)으로서 나타내고 있다. 이 게이트 전극(Gp와 Gn)에 의해, 게이트 전극(GE)이 구성된다.
여기에서는, 상기 Y 방향 간격(Y 그리드의 Y 방향의 폭)이, 단위 셀의 Y 방향의 길이를 정하는 기준이 된다. 예를 들어, 상기 Y 방향 간격이 0.09㎛인 경우, 단위 셀의 Y 방향의 길이는, 0.09×6=0.54㎛가 된다. 여기서, X 방향의 길이를 0.77㎛로 한 경우, 도 46에 도시하는 단위 셀의 셀 면적은, 0.4158㎛2가 된다.
게이트 전극(GE)(Gp)의 양측의 핀(F) 중에 소스 영역(Sp) 및 드레인 영역(Dp)이 배치되어 있다. 또한, 게이트 전극(GE)(Gn)의 양측의 핀(F) 중에 소스 영역(Sn) 및 드레인 영역(Dn)이 배치되어 있다. 또한, 핀(F)과 게이트 전극(GE)은, 게이트 절연막(GI)을 개재해서 겹쳐 있다(도 54도 참조). 보다 구체적으로는, 게이트 절연막(GI)은 핀(F)과 게이트 전극(GE)의 중첩 영역에서, 핀(F)의 측면 및 표면에 배치되어 있다.
도 53에 도시한 바와 같이, 로컬 인터커넥트(LIC1, LIC2)의 평면 형상은, X 방향으로 긴 변을 갖는 직사각 형상 또는 Y 방향으로 긴 변을 갖는 직사각 형상이다. 로컬 인터커넥트(LIC1, LIC2)는, 층간 절연막(IL1) 중에 형성된 홈에 도전성 막을 매립함으로써 형성된다. 이 홈을 형성할 때는, 가공된 포토레지스트막을 마스크로서 사용한다. 이 포토레지스트막을 가공(노광)할 때, X 방향으로 긴 변을 갖는 직사각 형상의 패턴과, Y 방향으로 긴 변을 갖는 직사각 형상의 패턴을 개별로 전사한다. 이러한 가공에 의하면, 미세한 패턴이어도 고정밀도로 가공하는 것이 가능하다.
4 입력 NOR을 구성하는 한 쌍의 p채널형의 FINFET(PFT4)와 n채널형의 FINFET(NFT4)의 드레인 영역(Dp, Dn)간은, 로컬 인터커넥트(LIC1, LIC2)에 의해 접속되어 있다. 이 한 쌍의 p채널형의 FINFET(PFT4)와 n채널형의 FINFET(NFT4)는, 단위 셀의 좌측 단부에서부터 5개째의 게이트 전극(GE)을 갖는다.
p채널형의 FINFET(PFT4)의 드레인 영역(Dp)은 로컬 인터커넥트(LIC1)에 의해 인출된다. 그리고, 이 로컬 인터커넥트(LIC1)는, 더미 게이트(DG)를 횡단하는 로컬 인터커넥트(LIC2)를 개재하여, 출력부(OUT)와 접속되는 로컬 인터커넥트(LIC1)와 접속된다. 또한, n채널형의 FINFET(NFT4)의 드레인 영역(Dn)은 로컬 인터커넥트(LIC1)에 의해 인출된다. 그리고, 이 로컬 인터커넥트(LIC1)는, 상기 더미 게이트(DG)를 횡단하는 로컬 인터커넥트(LIC2)를 개재하여, 상기 출력부(OUT)와 접속되는 로컬 인터커넥트(LIC1)와 접속된다. 이와 같이, 도 54에서는, 5개의 로컬 인터커넥트(LIC1, LIC2)에 의해, 드레인 영역(Dp, Dn)간이 접속된다. 그리고, 이 5개의 로컬 인터커넥트(LIC1, LIC2)는, 대략 역 ㄷ자 형상(대략 U자 형상)이다.
또한, 도 53에 도시하는, 4개의 n채널형의 FINFET(NFT1 내지 NFT4)의 공통의 소스 영역(Sn)은, 로컬 인터커넥트(LIC1)와 접속된다. 이 로컬 인터커넥트(LIC1)는, 비아(V0)를 통해서 접지 전위(VSS)가 인가되는 배선(M1)(VSS)과 접속된다. 4개의 n채널형의 FINFET(NFT1 내지 NFT4)의 각각의 드레인 영역(Dp)은, 각각 로컬 인터커넥트(LIC1)에 의해 인출된다. 그리고, 3개의 로컬 인터커넥트(LIC1)는, 비아(V0)를 통해서 배선(M1)에 의해 접속된다.
또한, 도 53에 도시하는, 4개의 p채널형의 FINFET(PFT1 내지 PFT4) 중, 좌측 단부의 p채널형의 FINFET(PFT1)의 소스 영역(Sn)은, 로컬 인터커넥트(LIC1)와 접속된다. 이 로컬 인터커넥트(LIC1)는, 비아(V0)를 통해서 전원 전위(VDD)와 접속되는 배선(M1)(VDD)과 접속된다(도 54도 참조). 또한, 도 53 및 도 54에 도시하는, 4개의 p채널형의 FINFET(PFT1 내지 PFT4)의 공통의 소스, 드레인 영역을 "SDp"로 나타낸다.
이와 같이, 4 입력 NOR의 출력부에, 상기 로컬 인터커넥트(LIC)를 적용한 경우에도, 반도체 장치의 형성 면적(셀 면적)의 축소화를 도모할 수 있다. 또한, 반도체 소자(FINFET)의 고집적화를 도모할 수 있다.
상기 형태(도 53)의 반도체 장치에 있어서, 실시 형태 6의 응용예 1과 마찬가지로, 핀(F)을 게이트 전극(GE)과만 교차하도록 배치해도 된다. 또한, 상기 형태(도 53)의 반도체 장치에 있어서, 핀(F)을 단위 셀의 형성 영역에서, 분단되지 않고, Y 방향으로 연속해서 배치해도 된다. 이 경우, 실시 형태 6의 응용예 2와 마찬가지로, p채널형의 의사 트랜지스터(DPT) 및 n채널형의 의사 트랜지스터(DNT)의 더미 게이트(DG)의 전위를 전원 전위(VDD) 또는 접지 전위(VSS)로 고정하면 된다. 이에 의해, 이들 의사 트랜지스터(DPT, DNT)에 의한, 회로 동작에의 영향을 피할 수 있다.
상기 실시 형태에서, 핀(F) 중의 불순물 영역을 드레인 영역, 소스 영역 등으로서 설명했지만, 이들 영역을 트랜지스터의 일단부(제1 전극, 전극), 타단부(제2 전극, 전극)로서 취급해도 된다.
또한, 상기 실시 형태에서 설명한 더미 게이트는, 상술한 바와 같이, 온 상태로 되지 않는 전극이다. 또한, 바꿔 말하면, 온, 오프할 수 없는 전극이다. 또한, 다른 표현으로 하면, 그 하부에 채널을 형성하지 않는 전극이다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 말할 필요도 없다.
예를 들어, 실시 형태 4에서는, 2개의 인버터를 갖는 회로(예를 들어, 플립플롭)를 예로 들어 설명했지만, 3 이상의 인버터를 갖는 회로에, 대략 역 ㄷ자 형상(대략 U자 형상)의 로컬 인터커넥트나, 대략 역 ㄷ자 형상(대략 U자 형상)의 배선을 적용해도 된다. 또한, 실시 형태 5 내지 8에서는, 2 입력 또는 4 입력의 회로(NAND, NOR)를 예로 들어 설명했지만, 입력 수에 제한은 없으며, 다른 입력 수의 회로의 출력부에 대략 역 ㄷ자 형상(대략 U자 형상)의 로컬 인터커넥트를 적용해도 된다. 또한, 본 발명의 요지를 일탈하지 않는 범위에서, 다른 논리 회로에 상기 로컬 인터커넥트 등이 적용 가능한 것은 말할 필요도 없다.
[부기 1]
제1 방향으로 연장되는 직육면체 형상의 제1 핀과,
상기 제1 핀과 이격해서 배치되고, 상기 제1 방향으로 연장되는 직육면체 형상의 제2 핀과,
상기 제1 핀과 상기 제2 핀 위에 게이트 절연막을 개재해서 배치되고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극과,
상기 게이트 전극의 한쪽 측에 위치하는 제1 핀 중에 형성된 제1 트랜지스터의 제1 전극과,
상기 게이트 전극의 다른 쪽 측에 위치하는 제1 핀 중에 형성된 상기 제1 트랜지스터의 제2 전극과,
상기 게이트 전극의 한쪽 측에 위치하는 제2 핀 중에 형성된 제2 트랜지스터의 제1 전극과,
상기 게이트 전극의 다른 쪽 측에 위치하는 제2 핀 중에 형성된 상기 제2 트랜지스터의 제2 전극과,
상기 제1 트랜지스터의 상기 제1 전극과 상기 제2 트랜지스터의 상기 제1 전극을 접속하는 제1 국소 배선
을 갖고,
상기 제1 국소 배선은, 상기 게이트 전극을 덮는 층간 절연막 내에 매립된 도전성 막을 포함하는, 반도체 장치.
[부기 2]
부기 1에 기재된 반도체 장치에 있어서,
제3 트랜지스터와 제4 트랜지스터를 갖고,
상기 제3 트랜지스터의 제1 전극과 상기 제4 트랜지스터의 제1 전극은, 상기 국소 배선과 상이한 배선층에 형성된 배선으로 접속되고,
상기 제1 트랜지스터의 상기 제2 전극은, 상기 제3 트랜지스터의 제2 전극을 겸하고, 상기 제1 트랜지스터의 상기 제2 전극은, 전원 전위가 인가되는 배선과 접속되는, 반도체 장치.
[부기 3]
부기 2에 기재된 반도체 장치에 있어서,
상기 제2 트랜지스터의 상기 제2 전극은, 상기 제4 트랜지스터의 제2 전극을 겸하고, 상기 제2 트랜지스터의 상기 제2 전극은, 접지 전위가 인가되는 배선과 접속되는, 반도체 장치.
[부기 4]
부기 1에 기재된 반도체 장치에 있어서,
제3 트랜지스터와 제4 트랜지스터를 갖고,
상기 제1 트랜지스터의 상기 제2 전극은, 상기 제3 트랜지스터의 한쪽의 전극과 접속되고,
상기 제2 트랜지스터의 상기 제2 전극은, 상기 제4 트랜지스터의 한쪽의 전극과 접속되는, 반도체 장치.
[부기 5]
부기 1에 기재된 반도체 장치에 있어서,
제3 트랜지스터와 제4 트랜지스터를 갖고,
상기 제3 트랜지스터의 제1 전극은, 상기 국소 배선과 접속되고,
상기 제1 트랜지스터의 상기 제2 전극은, 전원 전위가 인가되는 배선과 접속되는, 반도체 장치.
[부기 6]
부기 5에 기재된 반도체 장치에 있어서,
상기 제4 트랜지스터의 제2 전극은, 접지 전위가 인가되는 배선과 접속되는, 반도체 장치.
[부기 7]
부기 6에 기재된 반도체 장치에 있어서,
상기 제1 트랜지스터의 상기 제2 전극은, 상기 제3 트랜지스터의 제2 전극을 겸하고,
상기 제2 트랜지스터의 상기 제2 전극은, 상기 제4 트랜지스터의 제1 전극을 겸하는, 반도체 장치.
[부기 8]
부기 1에 기재된 반도체 장치에 있어서,
제3 트랜지스터와 제4 트랜지스터를 갖고,
상기 제4 트랜지스터의 상기 제1 전극은, 상기 국소 배선과 접속되고,
상기 제2 트랜지스터의 상기 제2 전극은, 전원 전위가 인가되는 배선과 접속되는, 반도체 장치.
[부기 9]
부기 8에 기재된 반도체 장치에 있어서,
상기 제3 트랜지스터의 제2 전극은, 전원 전위가 인가되는 배선과 접속되는, 반도체 장치.
[부기 10]
부기 9에 기재된 반도체 장치에 있어서,
상기 제2 트랜지스터의 상기 제2 전극은, 상기 제4 트랜지스터의 제2 전극을 겸하고,
상기 제1 트랜지스터의 상기 제2 전극은, 상기 제3 트랜지스터의 제1 전극을 겸하는, 반도체 장치.
C1 : 홈 C2 : 홈
DG : 더미 게이트 DGn : n형의 더미 게이트
DGp : p형의 더미 게이트 Dn : 드레인 영역
DNT : n채널형의 의사 트랜지스터
Dp : 드레인 영역
DPT : p채널형의 의사 트랜지스터
F : 핀 GE : 게이트 전극
GI : 게이트 절연막 Gn : n형의 게이트 전극
Gp : p형의 게이트 전극 IL1 : 층간 절연막
IL2 : 층간 절연막 IN : 입력부
INV1 : 인버터 INV2 : 인버터
ISO : 소자 분리막 LIC : 로컬 인터커넥트
LIC1 : 로컬 인터커넥트 LIC2 : 로컬 인터커넥트
LIC22 : 로컬 인터커넥트 M1 : 배선
M1(IN) : 배선 M1(VDD) : 배선
M1(VSS) : 배선 M2(OUT) : 배선
NFT : n채널형의 FINFET NW : n형 웰
OUT : 출력부 PFT : p채널형의 FINFET
PW : p형 웰 S : 반도체 기판
Sn : 소스 영역 Sp : 소스 영역
V0 : 비아 V1 : 비아
VDD : 전원 전위 VSS : 접지 전위
YG1 내지 YG6 : Y 그리드

Claims (20)

  1. 제1 방향으로 연장되는 직육면체 형상의 제1 핀과,
    상기 제1 핀과 이격해서 배치되고, 상기 제1 방향으로 연장되는 직육면체 형상의 제2 핀과,
    상기 제1 핀과 상기 제2 핀 위에 게이트 절연막을 개재해서 배치되고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극과,
    상기 게이트 전극의 한쪽 측에 위치하는 제1 핀 중에 형성된 제1 트랜지스터의 제1 전극과,
    상기 게이트 전극의 다른 쪽 측에 위치하는 제1 핀 중에 형성된 상기 제1 트랜지스터의 제2 전극과,
    상기 게이트 전극의 한쪽 측에 위치하는 제2 핀 중에 형성된 제2 트랜지스터의 제1 전극과,
    상기 게이트 전극의 다른 쪽 측에 위치하는 제2 핀 중에 형성된 상기 제2 트랜지스터의 제2 전극과,
    상기 제1 트랜지스터의 상기 제1 전극과 상기 제2 트랜지스터의 상기 제1 전극을 접속하는 제1 국소 배선
    을 갖고,
    상기 제1 국소 배선은, 상기 게이트 전극을 덮는 층간 절연막 내에 매립된 도전성 막을 포함하는, 반도체 장치.
  2. 제1항에 있어서,
    상기 층간 절연막의 상방에 형성된 제1 배선을 갖고,
    상기 제1 국소 배선은, 상기 제1 배선보다 하층에 위치하는, 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 국소 배선은,
    상기 제1 방향으로 연장되고, 상기 제1 트랜지스터의 상기 제1 전극과 전기적으로 접속되는 제1부와,
    상기 제1 방향으로 연장되고, 상기 제2 트랜지스터의 상기 제1 전극과 전기적으로 접속되는 제2부와,
    상기 제2 방향으로 연장되고, 상기 제1부와 상기 제2부와의 사이를 접속하는 제3부
    를 갖는, 반도체 장치.
  4. 제3항에 있어서,
    상기 제1 국소 배선은,
    상기 제2 방향으로 연장되고, 상기 제1 트랜지스터의 상기 제1 전극과 상기 제1부와의 사이에 접속되는 제4부와,
    상기 제2 방향으로 연장되고, 상기 제2 트랜지스터의 상기 제1 전극과 상기 제2부와의 사이에 접속되는 제5부
    를 갖는, 반도체 장치.
  5. 제3항에 있어서,
    상기 게이트 전극과 이격해서 배치되고, 상기 제2 방향으로 연장되는 더미 게이트를 갖고,
    상기 더미 게이트는, 상기 제1부 및 상기 제2부의 하방에 배치되는, 반도체 장치.
  6. 제5항에 있어서,
    상기 게이트 전극과 상기 더미 게이트와의 사이의 영역인 제1 그리드와,
    상기 더미 게이트의 상기 게이트 전극과 반대측에 위치하는 영역인 제2 그리드
    를 갖고,
    상기 제3부는, 상기 제2 그리드에 배치되는, 반도체 장치.
  7. 제5항에 있어서,
    상기 제2 방향으로 연장되고, 상기 제1 트랜지스터의 상기 제2 전극과 접속되는 제2 국소 배선을 갖고,
    상기 제2 국소 배선은, 전원 전위가 인가되는 배선과 접속되는, 반도체 장치.
  8. 제7항에 있어서,
    상기 제2 방향으로 연장되고, 상기 제2 트랜지스터의 상기 제2 전극과 접속되는 제3 국소 배선을 갖고,
    상기 제3 국소 배선은, 기준 전위가 인가되는 배선과 접속되는, 반도체 장치.
  9. 제5항에 있어서,
    상기 게이트 전극, 상기 제1 핀 중에 형성된 상기 제1 트랜지스터의 상기 제1 전극 및 상기 제1 트랜지스터의 상기 제2 전극은, 상기 제1 트랜지스터를 구성하고,
    상기 게이트 전극, 상기 제2 핀 중에 형성된 상기 제2 트랜지스터의 상기 제1 전극 및 상기 제2 트랜지스터의 상기 제2 전극은, 상기 제2 트랜지스터를 구성하는, 반도체 장치.
  10. 제9항에 있어서,
    상기 제1 트랜지스터와 상기 제2 트랜지스터는, 인버터를 구성하는, 반도체 장치.
  11. 제10항에 있어서,
    상기 인버터의 입력부는, 상기 게이트 전극이며, 출력부는, 상기 제3부인, 반도체 장치.
  12. 제6항에 있어서,
    상기 제1 핀 및 상기 제2 핀은, 제1 그리드에 배치되고, 상기 더미 게이트의 하방에는 배치되어 있지 않은, 반도체 장치.
  13. 제6항에 있어서,
    상기 제1 핀 및 상기 제2 핀은, 상기 더미 게이트의 하방까지 연장되도록 배치되고, 상기 제2 그리드에는 배치되어 있지 않은, 반도체 장치.
  14. 제6항에 있어서,
    상기 제1 핀 및 상기 제2 핀은, 상기 더미 게이트의 하방을 지나 상기 제2 그리드에도 배치되어 있는, 반도체 장치.
  15. 제6항에 있어서,
    상기 제1 방향으로 연장되는 직육면체 형상의 제3 핀과,
    상기 제3 핀 위에 게이트 절연막을 개재해서 배치되고, 상기 제2 방향으로 연장되는 다른 게이트 전극과,
    상기 다른 게이트 전극의 한쪽 측에 위치하는 제3 핀 중에 형성된 제3 트랜지스터의 제1 전극과,
    상기 다른 게이트 전극의 다른 쪽 측에 위치하는 제3 핀 중에 형성된 제3 트랜지스터의 제2 전극,
    을 갖는, 반도체 장치.
  16. 제15항에 있어서,
    상기 제3 핀과 이격해서 배치되고, 상기 제1 방향으로 연장되는 직육면체 형상의 제4 핀과,
    상기 제3 핀과 상기 제4 핀 위에 게이트 절연막을 개재해서 배치되고, 상기 제2 방향으로 연장되는 상기 다른 게이트 전극과,
    상기 다른 게이트 전극의 한쪽 측에 위치하는 제4 핀 중에 형성된 제4 트랜지스터의 제1 전극과,
    상기 다른 게이트 전극의 다른 쪽 측에 위치하는 제4 핀 중에 형성된 제4 트랜지스터의 제2 전극,
    을 갖는, 반도체 장치.
  17. 제16항에 있어서,
    상기 제3 트랜지스터의 상기 제2 전극은, 전원 전위가 인가되는 배선과 접속되고,
    상기 제4 트랜지스터의 상기 제2 전극은, 기준 전위가 인가되는 배선과 접속되는, 반도체 장치.
  18. 제14항에 있어서,
    상기 더미 게이트와 이격해서 배치되고, 상기 제2 방향으로 연장되는 다른 게이트 전극을 갖고,
    상기 다른 게이트 전극은, 상기 제1 핀과 상기 제2 핀 위에 게이트 절연막을 개재해서 배치되고,
    상기 다른 게이트 전극의 한쪽 측에 위치하는 제1 핀 중에 형성된 상기 제3 트랜지스터의 상기 제1 전극과,
    상기 다른 게이트 전극의 다른 쪽 측에 위치하는 제1 핀 중에 형성된 상기 제3 트랜지스터의 상기 제2 전극과,
    상기 다른 게이트 전극의 한쪽 측에 위치하는 제2 핀 중에 형성된 상기 제4 트랜지스터의 상기 제1 전극과,
    상기 다른 게이트 전극의 다른 쪽 측에 위치하는 제2 핀 중에 형성된 상기 제4 트랜지스터의 상기 제2 전극
    을 갖는, 반도체 장치.
  19. 제18항에 있어서,
    상기 제2 방향으로 연장되고, 상기 제3 트랜지스터의 상기 제2 전극과 접속되는 제4 국소 배선과,
    상기 제2 방향으로 연장되고, 상기 제4 트랜지스터의 상기 제2 전극과 접속되는 제5 국소 배선
    을 갖고,
    상기 제4 국소 배선은, 전원 전위가 인가되는 배선과 접속되고,
    상기 제5 국소 배선은, 기준 전위가 인가되는 배선과 접속되는, 반도체 장치.
  20. 제19항에 있어서,
    상기 더미 게이트와 상기 다른 게이트 전극과의 사이에, 상기 제2 방향으로 연장되는 다른 더미 게이트를 갖고,
    상기 제3 소스 영역과 상기 다른 더미 게이트를 접속하는 제6 국소 배선과,
    상기 제3 소스 영역과 상기 다른 더미 게이트를 접속하는 제7 국소 배선,
    을 갖는, 반도체 장치.
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