JP2010505275A - 実質的に均一なパターン密度で形成された回路を有する半導体デバイス - Google Patents

実質的に均一なパターン密度で形成された回路を有する半導体デバイス Download PDF

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Abstract

半導体デバイスは、導電層から形成された少なくとも３つの導電配線（２０２、２０４、２０６）に結合された少なくとも１つのトランジスタ（Ｔ１）を有する第１の回路部分（２００Ａ）を含む。３つの導電配線のうちの１つ（２０４）は前記少なくとも１つのトランジスタの制御端子を形成する。また、第２の回路部分（２００Ｂ）は、少なくとも２つのトランジスタ（Ｔ３−Ｔ６）を含む。該少なくとも２つのトランジスタの各々は、同一の導電層から形成された導電配線（２３４、２３６、２３８、２４０）によって形成された制御端子を有する。第１の回路部分の前記３つの導電配線は、第２の回路部分の導電配線群と同一のピッチパターンを有する。

Description

本出願は、概して半導体デバイスに関し、より具体的には論理ゲートを有する半導体デバイスに関する。
半導体デバイスの製造において、半導体デバイス内の相互接続層における不均一なパターン密度が、ますます解決の難しい問題となっている。短い波長（例えば、６５ｎｍ）でフォトリソグラフィを用いて微細な形状サイズを形成することは、パターン密度が変わると問題となり得る。これは、相異なる形状サイズ、形状及び／又はパターン密度の間で変化し得る光学近接効果によって引き起こされ得る。様々な光近接効果補正（optical proximity correction；ＯＰＣ）技術が、このような悪影響を様々な成功度合いで補償するために用いられてきた。
半導体デバイスにわたっての不均一なパターン密度によって引き起こされる他の１つの難しい製造上の課題が、化学的機械的研磨（chemical mechanical polishing；ＣＭＰ）工程中に発生し得る。より疎らにパターニングされた領域は、より密にパターニングされた領域より速く研磨され得る。従って、研磨面は、疎らにパターニングされた領域において、“ディッシング”をもたらす低めの表面高さを有し得る。より孤立した造形部ほどＣＭＰの負荷を多く受け、ＣＭＰの負荷を隣接領域と共有する密にパターニングされた領域の造形によってディッシングが引き起こされ得る。すなわち、ディッシングは、より疎らにパターニングされた領域が過度に研磨されることの結果である。疎らにパターニングされた領域において、研磨停止層が完全に研磨除去されることがあり、また、パターニングされた造形部が過度に薄くなることがある。
さらに、ディッピングに起因して生じる平坦でないトポロジーは、後続の処理工程において更なる問題を生じさせ得る。
異なるパターン密度はまた、エッチングレートにも影響を及ぼし得る。例えば、より密なパターンの領域は、より疎らにパターニングされた領域とは異なるエッチングレートを有し得る。これは、とりわけ、小さいサイズを有する造形部に影響を及ぼし得る。
従来の論理ゲートは、実行される論理機能に基づいて異なるパターン密度を有し得る。例として、ここでは、インバータ及び４つの入力ＮＡＮＤ関数の従来のレイアウトを検討する。
図１Ａ及び１Ｂを参照するに、従来の論理ゲートに使用される、異なるゲートパターン密度を有するトランジスタ構造の上面図が示されている。図１Ａは、インバータ回路に使用され得る単一トランジスタ１００Ａの上面図である。図１Ｂは、４入力ＮＡＮＤ回路に使用され得る４つのトランジスタの組１００Ｂの上面図である。
単一のトランジスタ１００Ａは、ゲート１１０、ソースコンタクト１２０及びドレインコンタクト１３０を含んでいる。ゲート１１０は、ゲート絶縁体によって基板表面から隔てられたポリシリコン層であり、ソースコンタクト１２０及びドレインコンタクト１３０は、ゲート１１０を形成するポリシリコン層の上方に形成された金属相互接続層（図示せず）にソース及びドレイン領域を接続するために使用される金属コンタクトである。単一のトランジスタ１００Ａは、一例として、ＣＭＯＳインバータ回路のｎチャネルＭＯＳトランジスタとし得る。
４つの直列接続されたトランジスタ１００Ｂは、ゲート（１４０、１５０、１６０及び１７０）及びコンタクト（１８０及び１９０）を含んでいる。直列接続されたトランジスタ１００Ｂは、一例として、４入力ＣＭＯＳ ＮＡＮＤゲートのプルダウンパスを形成するｎチャネルトランジスタ群とし得る。
従来、ポリシリコンは一般的に、半導体デバイスの基板上に形成された第１の導電層であり、絶縁された制御ゲートを形成するために使用される。図１Ａ及び１Ｂに示すように、４つの直列接続されたトランジスタ１００Ｂのポリシリコンのパターン密度は、単一のトランジスタ１００Ａのパターン密度より遙かに高くなり得る。上述のように、このようなパターン密度の差は、例えば光学近接効果に起因するパターン形状のバラつき、ＣＭＰ工程などの後続処理工程におけるディッシング、又はデバイス製造におけるその他の問題などの問題を引き起こし得る。
実質的に均一なパターン密度で形成された回路を有する半導体デバイス、及びその製造方法を提供することが望まれる。
一態様に従って半導体デバイスが提供される。当該半導体デバイスは、導電層から形成された少なくとも３つの導電配線に結合された少なくとも１つのトランジスタを含む第１の回路部分であり、前記３つの導電配線のうちの１つが前記少なくとも１つのトランジスタの制御端子を形成する、第１の回路部分と、少なくとも２つのトランジスタを含む第２の回路部分であり、各トランジスタが、同一の導電層から形成された導電配線によって形成された制御端子を有する、第２の回路部分とを含む。第１の回路部分の前記３つの導電配線は、第２の回路部分の導電配線のピッチパターンと実質的に同一のピッチパターンを有する。
或るゲートパターン密度を有する従来の論理ゲートに使用されるトランジスタ構造を概略的に示す上面図である。 図１Ａと異なるゲートパターン密度を有する従来の論理ゲートに使用されるトランジスタ構造を概略的に示す上面図である。 一実施形態に従ったトランジスタ構造を示す上面図である。 一実施形態に従ったトランジスタ構造を示す上面図である。 絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）の一実施形態に関して図２Ａの単一トランジスタ構造を概略的に示す回路図である。 絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）の一実施形態に関して図２Ｂの直列トランジスタ構造を概略的に示す回路図である。 接合型電界効果トランジスタ（ＪＦＥＴ）の一実施形態に関して図２Ａの単一トランジスタ構造を概略的に示す回路図である。 接合ゲート電界効果トランジスタ（ＪＦＥＴ）の一実施形態に関して図２Ｂの直列トランジスタ構造を概略的に示す回路図である。 ＩＧＦＥＴの一実施形態に関して図２Ａの単一トランジスタ構造を示す断面図である。 ＩＧＦＥＴの一実施形態に関して図２Ｂの直列トランジスタ構造を示す断面図である。 ＪＦＥＴの一実施形態に関して図２Ａの単一トランジスタ構造を示す断面図である。 ＪＦＥＴの一実施形態に関して図２Ｂの直列トランジスタ構造を示す断面図である。 一実施形態に従ったトランジスタ構造を製造するための工程を示す図である。 一実施形態に従ったトランジスタ構造を製造するための工程を示す図である。 一実施形態に従ったトランジスタ構造を製造するための工程を示す図である。 一実施形態に従ったトランジスタ構造を製造するための更なる工程を示す図である。 一実施形態に従ったトランジスタ構造を製造するための更なる工程を示す図である。 一実施形態に従ったトランジスタ構造を製造するための更なる工程を示す図である。 一実施形態に従ったトランジスタ構造を製造するための更なる工程を示す図である。 一実施形態に従ったトランジスタ構造を製造するための更なる工程を示す図である。 一実施形態に従ったトランジスタ構造を製造するための更なる工程を示す図である。 一実施形態に従ったトランジスタ構造を製造するための更なる工程を示す図である。 一実施形態に従ったトランジスタ構造を製造するための更なる工程を示す図である。 一実施形態に従ったトランジスタ構造を製造するための更なる工程を示す図である。 一実施形態に従ったトランジスタ構造を製造するための更なる工程を示す図である。 一実施形態に従ったトランジスタ構造を製造するための更なる工程を示す図である。 一実施形態に従ったトランジスタ構造を製造するための更なる工程を示す図である。 一実施形態に従ったトランジスタ構造を製造するための更なる工程を示す図である。 一実施形態に従った導電配線の第１の端部を形成するための第１のマスクパターンの一例を示す図である。 一実施形態に従った導電配線の第２の端部を形成するための第２のマスクパターンの一例を示す図である。 図１１及び１２のマスクパターンを用いて形成された導電配線を示す上面図である。 一実施形態に従って形成され得る回路を概略的に示すブロック図である。 一実施形態に従った導電配線の第２の端部を形成するための第２のマスクの一例を示す図である。 図１１及び１５Ａのマスクパターンを用いて形成された導電配線を示す上面図である。 他の一実施形態に従ったトランジスタ構造を示す上面図である。 他の一実施形態に従ったトランジスタ構造を示す上面図である。 他の一実施形態に従ったトランジスタ構造を示す上面図である。 他の一実施形態に従ったトランジスタ構造を示す上面図である。 従来のソース／ドレインコンタクト形成工程を示す図である。 従来のソース／ドレインコンタクト形成工程を示す図である。 一実施形態に従ったコンタクト形成工程を示す図である。 一実施形態に従ったコンタクト形成工程を示す図である。 一実施形態に従ったコンタクト形成工程を示す図である。 一実施形態に従ったコンタクト形成工程を示す図である。 一実施形態に従ったコンタクト形成工程を示す図である。 他の一実施形態に従ったトランジスタ構造を示す図である。 従来の素子分離構成を示す上面図である。 一実施形態に従った分離構成を示す上面図である。 一実施形態に従った特有のトランジスタ構造を示す上面図である。 他の一実施形態に従った特有のトランジスタ構造を示す上面図である。 図２３Ａの実施形態に関する層ドーピング工程を示す上面図である。 一実施形態に従った可変ゲート幅構成を示す上面図である。 一実施形態に従った、同一基板内にＪＦＥＴデバイス及びＩＧＦＥＴデバイスを形成する方法を示す側断面図である。 一実施形態に従った、同一基板内にＪＦＥＴデバイス及びＩＧＦＥＴデバイスを形成する方法を示す側断面図である。 一実施形態に従った、同一基板内にＪＦＥＴデバイス及びＩＧＦＥＴデバイスを形成する方法を示す側断面図である。 一実施形態に従った、同一基板内にＪＦＥＴデバイス及びＩＧＦＥＴデバイスを形成する方法を示す側断面図である。 一実施形態に従った、同一基板内にＪＦＥＴデバイス及びＩＧＦＥＴデバイスを形成する方法を示す側断面図である。
多数の図を参照して本発明の様々な実施形態を詳細に説明する。これらの実施形態は、制御端子用の共通相互接続層と、制御端子によって制御されるインピーダンス経路に接続された端子とを有するように形成された回路を示すものである。このように、実質的に均一なパターン密度を有するように形成された様々な論理ゲートが形成され得る。
図２Ａ及び２Ｂを参照するに、実質的に均一なゲートパターン密度を有する、様々な論理ゲートに使用される一実施形態に従ったトランジスタ構造の上面図が示されている。図２Ａは、例えば、インバータ回路に使用され得る単一トランジスタ構造２００Ａの上面図である。図２Ｂは、例えば、４入力ＮＡＮＤ回路に使用され得る４つのトランジスタからなる直列トランジスタ構造２００Ｂの上面図である。
先ず、図２Ａを参照するに、単一トランジスタ構造２００Ａは、アクティブ領域２２０上に形成された導電配線２０２−２１４を含み得る。導電配線２０２−２１４は例えばポリシリコン配線であってもよく、好ましくは、同一の堆積層から形成されたポリシリコン配線である。単一トランジスタ構造２００Ａは、２つの例としてＩＧＦＥＴ（絶縁ゲート電界効果トランジスタ）又はＪＦＥＴ（接合型電界効果トランジスタ）とし得る、２つのトランジスタＴ１及びＴ２を形成してもよい。
導電配線（２０２、２０４及び２０６）は、トランジスタＴ１のノードを形成し得る。導電配線２０２はドレインコンタクトとし得る。導電配線２０４はゲート構造とし得る。ＩＧＦＥＴの場合、このゲート構造は、導電配線２０４と基板との間のゲート絶縁体を含み得る。ＪＦＥＴの場合、このゲート構造は、基板に対するｐ−ｎ接合の全て又は一部を形成し得る。導電配線２０６はソースコンタクトとし得る。
同様に、導電配線（２１０、２１２及び２１４）は、トランジスタＴ２のノードを形成し得る。導電配線２１０はソースコンタクトとし得る。導電配線２１２はゲート構造とし得る。やはり、ＩＧＦＥＴの場合、このゲート構造は、導電配線２１２と基板との間のゲート絶縁体を含み得る。ＪＦＥＴの場合、このゲート構造は、基板に対するｐ−ｎ接合の全て又は一部を形成し得る。導電配線２１４はドレインコンタクトとし得る。
導電配線２０８は、トランジスタＴ１及びＴ２双方に共通のウェルへのコンタクトを形成し得る。トランジスタＴ１及びＴ２は、例えば、インバータ等の別々の論理回路内の個々のトランジスタを形成し得る。完全に独立したソース、ドレイン及びゲートを有することにより、トランジスタＴ１及びＴ２は独立に動作し得る。
斯くして、ゲートと同一の層から形成されたソース及び／又はドレインのコンタクトとして導電配線を含めることで、単一トランジスタのパターン密度は増大され得る。
次に、図２Ｂを参照するに、直列トランジスタ構造２００Ｂは、アクティブ領域２５０上に形成された導電配線２３２−２４４を含み得る。導電配線２３２−２４４は例えばポリシリコン配線であってもよく、好ましくは、同一の堆積層から形成されたポリシリコン配線である。直列トランジスタ構造２００Ｂは、２つの例としてＩＧＦＥＴ又はＪＦＥＴとし得る、４つのトランジスタＴ３−Ｔ６を形成してもよい。導電配線２３２はトランジスタＴ３のソース／ドレイン接続を、そして導電配線２３４はトランジスタＴ３の制御ゲートを形成し得る。導電配線２３４と２３６との間のアクティブ領域２５０は、トランジスタＴ３及びＴ４双方に共通のソース／ドレインを形成し得る。導電配線２３６はトランジスタＴ４の制御ゲートを形成し得る。導電配線２３６と２３８との間のアクティブ領域２５０は、トランジスタＴ４及びＴ５双方に共通のソース／ドレインを形成し得る。導電配線２３８はトランジスタＴ５の制御ゲートを形成し得る。導電配線２３８と２４０との間のアクティブ領域２５０は、トランジスタＴ５及びＴ６双方に共通のソース／ドレインを形成し得る。導電配線２４０はトランジスタＴ６の制御ゲートを、そして導電配線２４２はトランジスタＴ６のソース／ドレイン接続を形成し得る。
図２Ａの場合のように、図２Ｂの例においては、制御ゲートの導電配線（２３４、２３６、２３８、２４０の何れか）がＩＧＦＥＴ用である場合、そのゲート構造は該導電配線と基板との間のゲート絶縁体を含み得る。一方、制御ゲートがＪＦＥＴ用である場合、そのゲート構造は、チャネルに対するｐ−ｎ接合の全て又は一部を形成し得る。
導電配線２４４は、直列接続されたトランジスタＴ３−Ｔ６に共通のバックゲートバイアスを供給するウェルコンタクトを形成し得る。
図２Ａと２Ｂとを比較することにより理解されるように、２つのトランジスタを含む単一トランジスタ構造２００Ａは、４つのトランジスタを含む直列トランジスタ構造２００Ｂと、これらの構造を形成する導電層（例えば、ポリシリコン層とし得る第１の導電層）に関して、実質的に同一のパターン密度を有することが可能である。別の見方をすれば、単一トランジスタ構造２００Ａの導電配線群は、直列トランジスタ構造２００Ｂの導電配線群と同一のピッチ（隣接し合う導電配線間の距離）を有することが可能である。
こうすることにより、例えばフォトリソグラフィ工程又はＣＭＰ工程などの処理工程が改善され、ひいては、全体的な処理歩留まりが向上され得る。
なお、様々な実施形態にて示される導電配線パターンは、好ましくは、達成可能な最小線幅で形成されるが、他の実施形態は、達成可能な最小線幅より大きい線幅のパターンを含んでもよい。
図３Ａ及び３Ｂは、特定のＩＧＦＥＴの実施形態に関して、単一トランジスタ構造２００Ａ及び直列トランジスタ構造２００Ｂの回路図を説明するものである。図３Ａ及び３Ｂは、図２Ａ及び２Ｂと同様の構成要素を含んでおり、そのような構成要素には同一の参照符号を付している。
先ず、図３Ａを参照するに、単一トランジスタ構造２００ＡはトランジスタＴ１及びＴ２を含み得る。トランジスタＴ１は、導電配線２０２を含み得るドレイン端子と、導電配線２０４を含み得るゲート端子と、導電配線２０６を含み得るソース端子とを含んでいる。トランジスタＴ２は、導電配線２１４を含み得るドレイン端子と、導電配線２１２を含み得るゲート端子と、導電配線２１０を含み得るソース端子とを含んでいる。トランジスタＴ１及びＴ２は、導電配線２０８を含む共通のバックゲート（ウェル）端子を含んでいる。図３Ａの単一トランジスタ構造２００Ａにおける端子２０２−２１０は、図２Ａの導電配線２０２−２１０に相当する。図３Ａにおいて、トランジスタＴ１及びＴ２はＩＧＦＥＴとし得る。
次に、図３Ｂを参照するに、直列トランジスタ構造２００Ｂは、直列接続されたトランジスタＴ３−Ｔ６を含み得る。トランジスタＴ３は、導電配線２３２を含み得るドレイン端子と、導電配線２３４を含み得るゲート端子と、トランジスタＴ４のドレインと接続されたソース端子とを含んでいる。トランジスタＴ４は、導電配線２３６を含み得るゲート端子と、トランジスタＴ５のドレインと接続されたソース端子とを含んでいる。トランジスタＴ５は、導電配線２３８を含み得るゲート端子と、トランジスタＴ６のドレインと接続されたソース端子とを含んでいる。トランジスタＴ６は、導電配線２４０を含み得るゲート端子と、導電配線２４２を含み得るソース端子とを含んでいる。トランジスタＴ３−Ｔ６は、導電配線２４４を含み得る共通のバックゲート端子を有している。図３Ｂの直列トランジスタ構造２００Ｂの端子２３２−２４４は、図２Ｂの導電配線２３２−２４４に相当する。図３Ｂにおいて、トランジスタＴ３−Ｔ６はＩＧＦＥＴである。
斯くして、ＩＧＦＥＴトランジスタ（例えば、ＭＯＳトランジスタ）は、異なるデバイス密度を提供すると同時に、実質的に均一なパターン密度を有する構造に形成されることが可能である。
図２Ａ及び２Ｂに示したのと同様の手法を用いてＩＧＦＥＴ回路が形成され得るが、代替実施形態においてはＪＦＥＴ回路が形成されてもよい。そのようなＪＦＥＴ回路の２つの特定の例を、図４Ａ及び４Ｂに示す。
図４Ａ及び４Ｂは、ＪＦＥＴの一実施形態に関して、単一トランジスタ構造２００Ａ及び直列トランジスタ構造２００Ｂの回路図を説明するものである。図４Ａ及び４Ｂは、図２Ａ及び２Ｂと同様の構成要素を含んでおり、そのような構成要素には同一の参照符号を付している。
先ず、図４Ａを参照するに、単一トランジスタ構造２００ＡはトランジスタＴ１及びＴ２を含んでいる。トランジスタＴ１は、導電配線２０２を含むドレイン端子と、導電配線２０４を含むゲート端子と、導電配線２０６を含むソース端子とを含んでいる。トランジスタＴ２は、導電配線２１４を含むドレイン端子と、導電配線２１２を含むゲート端子と、導電配線２１０を含むソース端子とを含んでいる。トランジスタＴ１及びＴ２は、導電配線２０８を含む共通のバックゲート（ウェル）端子を含んでいる。図４Ａの単一トランジスタ構造２００Ａにおける端子２０２−２１０は、図２Ａの導電配線２０２−２１０に相当する。図４Ａにおいて、トランジスタＴ１及びＴ２はＪＦＥＴである。
次に、図４Ｂを参照するに、直列トランジスタ構造２００Ｂは、直列接続されたトランジスタＴ３−Ｔ６を含んでいる。トランジスタＴ３は、導電配線２３２を含むドレイン端子と、導電配線２３４を含むゲート端子と、トランジスタＴ４のドレインと接続されたソースとを含んでいる。トランジスタＴ４は、導電配線２３６を含むゲート端子と、トランジスタＴ５のドレインと接続されたソースとを含んでいる。トランジスタＴ５は、導電配線２３８を含むゲート端子と、トランジスタＴ６のドレインと接続されたソースとを含んでいる。トランジスタＴ６は、導電配線２４０を含むゲート端子と、ソース端子２４２とを含んでいる。トランジスタＴ３−Ｔ６は、導電配線２４４を含む共通のバックゲート端子を有している。図４Ｂの直列トランジスタ構造２００Ｂの端子２３２−２４４は、図２Ｂの導電配線２３２−２４４に相当する。図４Ｂにおいて、トランジスタＴ３−Ｔ６はＪＦＥＴである。
続いて、図５Ａを参照するに、図２Ａの単一トランジスタ構造２００ＡのＩＧＦＥＴの一実施形態が断面図にて示されている。この断面図は図２Ａの直線Ｉ−Ｉに沿ってとられたものである。
図５Ａの例において、ソース／ドレイン５０２は、基板領域５０８（例えば、ウェル領域）を不純物でイオン注入することにより形成され得る。図示した特定の例においては、ソース／ドレイン５０２はｎ＋領域であり、故に、ｐ型基板５０８にリン及び／又はヒ素をイオン注入することによって形成され得る。しかしながら、ｎ型基板にボロンをイオン注入することによって、ｐ型ソース／ドレインを形成することもできる。導電配線２０２及び２０６は各々、トランジスタＴ１のソース／ドレインそれぞれへのコンタクトを提供することが可能である。導電配線２０４はトランジスタＴ１のゲート端子を提供し、故に、トランジスタＴ１のソース／ドレイン５０２間に形成されるチャネルと導電配線２０４との間に、ゲート絶縁層５０６が含められる。同様に、導電配線２１０及び２１４は各々、トランジスタＴ２のソース／ドレインそれぞれへのコンタクトを提供することが可能である。導電配線２１２はトランジスタＴ２のゲート端子を提供し、故に、トランジスタＴ２のソース／ドレイン５０２間に形成されるチャネルと導電配線２１２との間に、ゲート絶縁層５０６が含められる。
コンタクト領域５０４は、基板領域５０８と同一導電型の不純物を基板領域５０８にイオン注入することによって形成され得る。故に、図５Ａの例においては、コンタクト領域５０４は、例えばボロン等の不純物をイオン注入してｐ＋ドープト領域を形成することによって形成されることが可能である。当然ながら、ｐチャネルの場合には、基板領域５０８はｎ型とすることができ、コンタクト領域５０４はｎ型ドーパントをイオン注入することによって形成され得る。
なおも図５Ａを参照するに、導電配線２０２、２０６、２１０及び２１４は、ソース／ドレイン５０２へのコンタクトを提供するようにｎ型のドープトポリシリコンとし得る。導電配線２０８は、ｐ＋コンタクト領域５０４を介してウェル５０８へのコンタクトを提供するようにｐ型のドープトポリシリコンとし得る。斯くして、個別のＩＧＦＥＴトランジスタＴ１及びＴ２を有する個別トランジスタ構造２００Ａが形成され得る。
次に、図５Ｂを参照するに、図２Ｂの直列トランジスタ構造２００ＢのＩＧＦＥＴの一実施形態が断面図にて示されている。この断面図は図２Ｂの直線ＩＩ−ＩＩに沿ってとられたものである。
図５Ｂを参照するに、ソース／ドレイン５１２は、基板領域５１８を不純物（例えば、ｎ＋型ドーピングを提供するようにリン及び／又はヒ素、あるいはｐ＋型ドーピングを提供するようにボロン）でイオン注入することにより形成され得る。導電配線２３２は、トランジスタＴ３のソース／ドレイン５１２へのコンタクトを提供することが可能である。導電配線２３４、２３６、２３８及び２４０は、ぞれぞれ、トランジスタＴ３、Ｔ４、Ｔ５及びＴ６のゲート端子を提供することが可能である。これらのトランジスタはＩＧＦＥＴ型のトランジスタであるため、トランジスタ（Ｔ３、Ｔ４、Ｔ５及びＴ６）のソース／ドレイン間に形成されるチャネルと導電配線（２３４、２３６、２３８及び２４０）との間に、ゲート絶縁層５１６が含められる。導電配線２４２は、トランジスタＴ６のソース／ドレイン５１２へのコンタクトを提供することが可能である。
コンタクト領域５１４は、図５Ａのコンタクト領域５０４のように形成され得る。
続いて、図６Ａを参照するに、図２Ａの単一トランジスタ構造２００ＡのＪＦＥＴの一実施形態が断面図にて示されている。この断面図は図２Ａの直線Ｉ−Ｉに沿ってとられたものである。図６Ａは、図５Ａ及び２Ａと同様の構成要素を含んでおり、そのような構成要素には同一の参照符号を付している。
図６Ａは、トランジスタＴ１及びＴ２のチャネルがゲート拡散領域６２６及びチャネル領域６２８を含み得る点で、図５Ａと異なっている。ゲート拡散領域６２６は制御ゲートからの外方拡散によって形成され得る。故に、図示した例においては、ゲート拡散領域はｐ型ドーパントから形成されることができる。チャネル領域６２８は、ゲート拡散領域６２６の下方に形成され、ソース／ドレイン領域６０２と同一の導電型を有し得る。故に、図６Ａの例においては、チャネル領域６２８はｎ型領域とし得る。
斯くして、個別のＪＦＥＴトランジスタＴ１及びＴ２を有する個別トランジスタ構造２００Ａが形成され得る。
次に、図６Ｂを参照するに、図２Ｂの直列トランジスタ構造２００ＢのＪＦＥＴの一実施形態が断面図にて示されている。この断面図は図２Ｂの直線ＩＩ−ＩＩに沿ってとられたものである。図６Ｂは、図５Ｂ及び２Ｂと同様の構成要素を含んでおり、そのような構成要素には同一の参照符号を付している。
図６Ａと同様に、図６Ｂは、トランジスタＴ３−Ｔ６のチャネルの各々が、ゲート拡散領域６２６及びチャネル領域６２８（図６Ｂにおいては、トランジスタＴ３に関してのみ図示されている）を含む点で、図５Ｂと異なっている。
斯くして、直列接続されたトランジスタＴ３−Ｔ６を有する直列トランジスタ構造２００Ｂが形成され得る。
図５Ａ及び５Ｂから、半導体デバイス上の実質的に均一なパターン密度を有するＩＧＦＥＴから、例えばゲート等の様々な論理回路を形成可能であることが理解される。すなわち、図５Ｂにおいてのように構成された同一導電型の直列接続トランジスタ、及び図５Ａにおいてのように接続された単一あるいは並列のトランジスタを用いて、回路に必要なトランジスタを形成することによって、トランジスタ構造は上述のような特徴に従って形成され得る。
同様に、図６Ａ及び６Ｂは、半導体デバイス上の実質的に均一なパターン密度を有するＪＦＥＴから、同じ手法に従って、様々な論理回路を形成可能であることを示している。
図５Ａ、５Ｂ、６Ａ及び６Ｂの特定の実施形態において、個別トランジスタ構造２００Ａ及び直列トランジスタ構造２００Ｂの例は、実質的に均一なパターン密度を有する直列又は並列の何れかのトランジスタ構造が、どのようにして形成され得るかを例示するために用いたものである。このようにして、ここで例示した技術を用いて、如何なる論理ゲートの組み合わせも、その他の個別論理ゲートを備えた実質的に均一なパターン密度を有する個別論理ゲート各々を用いて形成され得る。そうすることにより、半導体デバイス全体で実質的に均一なパターン密度を維持しながら、多様な論理ゲートを有する半導体デバイスを形成し得る。
直列トランジスタ構造２００Ｂは、４つのトランジスタＴ３−Ｔ６を含むように示したが、実施形態に従って実質的に均一なパターン密度を有するよう、如何なる数のトランジスタが直列接続されてもよい。上述の実施形態において、半導体デバイス全体で実質的に均一なパターン密度を維持しながら、如何なる数のトランジスタが直列又は並列に接続されてもよい。
個別トランジスタ構造２００Ａ及び直列トランジスタ構造２００Ｂは、ｎチャネルＩＧＦＥＴ及びｎチャネルＪＦＥＴを用いて説明したが、上述のように、ｐチャネルＩＧＦＥＴ及び／又はｐチャネルＪＦＥＴを形成するように導電型を反転してもよい。その結果、実質的に均一なパターン密度を維持しながら、半導体チップ上に相補型ロジックを形成することができる。
これら実施形態の他の１つの特徴は、トランジスタにゲート、ソース、ドレイン及びウェルのコンタクトを形成するために導電配線（２０２−２１４及び２３２−２４４）を用いることにより、ソース、ドレイン及びウェルへの接続並びにゲート構造を提供する全ての配線の構造高さが実質的に均一になり得ることである。
続いて、図７Ａ−１０Ｂを参照して、実質的に均一なパターン密度と微細なデバイス形状（例えば、６５ｎｍ以下）を有する導電配線群を含む、例えば論理ゲート等の様々な回路を形成する方法を、一連の上面図及び対応する断面図にて説明する。
先ず、図７Ａを参照するに、回路領域７００が上面図にて示されている。図７Ｂは、ＩＧＦＥＴの一実施形態に関して、図７Ａの直線ＩＩＩ−ＩＩＩに沿った断面図を示している。図７Ｃは、ＪＦＥＴの一実施形態に関して、図７Ａの直線ＩＩＩ−ＩＩＩに沿った断面図を示している。図７Ａに示すように、例えば一例としてシャロー・トレンチ・アイソレーション（ＳＴＩ）等の分離領域７０４によって互いに隔てられた様々なアクティブ領域７０２を形成することができる。
図７Ｂに示すように、ＩＧＦＥＴの一実施形態においては、ゲート絶縁体５１６が形成され得る。加えて、アクティブ領域は、ゲート絶縁体形成工程に先立って閾値電圧調整用のイオン注入工程にかけられてもよい。
図７Ｃに示すように、ＪＦＥＴの一実施形態においては、イオン注入工程によってチャネル領域６２８が開始され得る。すなわち、製造プロセスにおける後の熱サイクルを考慮に入れて、ＪＦＥＴチャネルを形成し得る基板にチャネルドーパントが注入され得る。必要に応じて、一部の実施形態においては、イオン注入工程又はその他の拡散工程によって、ゲート拡散領域６２６が開始され得る。しかしながら、好ましくは、ゲート拡散領域は制御ゲートからの外方拡散によって形成される。
次に、図８Ａ−８Ｅを参照するに、後の第１の層の導電配線への接続のため、アクティブ領域７０２にコンタクト領域が形成され得る。
図８Ｂ及び８ＣはＩＧＦＥＴの一実施形態を示している。図８Ｄ及び８ＥはＪＦＥＴの一実施形態を示している。図８Ｂ及び８Ｃに示すように、ゲート絶縁体５１６はコンタクト領域から除去され得る。
図示した例においては、コンタクト領域形成工程はＩＧＦＥＴの実施形態とＪＦＥＴの実施形態との双方に対して同一とし得る。図８Ｂ及び８Ｄに示すように、第１導電型のコンタクト領域５１２’が、第１導電型コンタクト領域５１２’の位置のみを露出させるマスク８００を用いるイオン注入工程によって形成され得る。図示した特定の例においては、この領域はｎ＋コンタクト領域とし得る。図８Ｃ及び８Ｅに示すように、第２導電型のコンタクト領域５１４が、第２導電型コンタクト領域５１４の位置のみを露出させるマスク８０２を用いるイオン注入工程によって形成され得る。図示した特定の例においては、この領域はｐ＋コンタクト領域とし得る。
次に、図９Ａ−９Ｅを参照するに、第１の導電層が形成され、相異なる導電配線に対して適切なドーピングが施される。
導電層９００が基板５１８上に形成され得る。好ましくは、この層はポリシリコンである。必要に応じて、この導電層９００の工程はその場（in-situ）ドーピングを実行する。代替的に、導電層９００は特定の導電型にブランケットドーピングされてもよい。
図示した例においては、ゲートドーピング工程はＩＧＦＥＴの実施形態とＪＦＥＴの実施形態との双方に対して同一とし得る。図９Ｂ及び９Ｄに示すように、導電層９００にドーパントを注入するイオン注入工程によって、第１の導電配線領域９０２が形成され得る。この工程は、第１導電型の導電配線の位置のみを露出させるマスク９０４を用い得る。図示した特定の例においては、この領域はｎ＋配線領域とし得る。図９Ｃ及び９Ｅに示すように、導電層９００に異なる型のドーパントを注入するイオン注入工程によって、第２の導電配線領域９０６が形成され得る。この工程は、第２導電型の導電配線の位置のみを露出させるマスク９０８を用い得る。図示した特定の例においては、この領域はｐ＋配線領域とし得る。
理解されるように、導電層９００が最初にブランケットドーピングされる場合、図９Ｂ／９Ｃ又は図９Ｄ／９Ｅに示したドーピング工程のうちの１つは省略されることが可能である。
次に、図１０Ａ−１０Ｃを参照するに、第１の導電層は、均一な密度を有する導電配線群を形成するようにエッチングされ得る。加えて、隣接するソース／ドレイン領域がイオン注入工程によって形成され得る。
１つの導電層をエッチングすることによって導電配線７０２−７１４を形成することが可能である。好ましくは、図１０Ｂ及び１０Ｃに示すように、これら導電配線を形成するために使用されるエッチングマスクが、イオン注入マスクとしても使用される。そのような処理により、自己整合ソース／ドレイン領域が形成される。
このようにして、ＩＧＦＥＴ、ＪＦＥＴ又はそれらの組み合わせを含む、実質的に均一なパターン密度を有する回路を形成することができる。
図１０Ｂはまた、導電配線群が一方向（図１０Ａにおける縦方向）に形成され、各導電配線が連続的な構造をした構成を示している。理解されるように、これら配線群は後に、後続エッチング工程によって分割されてもよい。そのような手法の一例を図１１及び１２に示す。
図１１は、導電配線群を図１０Ａに示したパターンに形成するために使用され得るエッチングマスクパターン１１００の一例を示している。エッチングマスク１１００は、縦方向の不透明ストリップ群１１０２と縦方向の露光ストリップ群１１０４とを含み得る。縦方向の露光ストリップ群１１０４はエッチングマスク領域を形成し得る。例えば、レジスト層をエネルギー（例えば、光、電子ビームなど）に晒すことにより、エッチングマスクが形成される。不透明ストリップ群１１０２で覆われたレジスト層部分は除去されることが可能である。
図１２は、マスク１１００を用いて形成された導電配線群を部分的に除去するために、別のエッチングマスクパターン１２００がどのようにして使用され得るかを示している。マスクパターン１２００は露光領域１２０２及び横方向の不透明ストリップ群１２０４を含み得る。横方向の不透明ストリップ群１２０４はレジスト層がエネルギーに晒されることを防止することができ、故に、エッチングマスクを形成しない。これにより、導電配線群を切断領域ＣＵＴ１及びＣＵＴ２で切断することができる。
第１の方向（例えば、縦方向）に導電配線群７０２−７１４を形成するために第１のマスク１１００を使用し、切断領域ＣＵＴ１及びＣＵＴ２を作り出すために第２のマスク１２００を使用することにより、切断領域内の導電配線群の端部コーナーは明瞭なエッジを有し得る。これは、単一のマスクを用いる手法とは対照的である。単一マスクの場合、近接効果などにより、切断領域内の導電配線群の端部はかなり丸められ、あるいは減じられ、その結果として得られるトランジスタは適切に形成されないことがある。
次に、図１３を参照するに、得られる導電配線パターンの一例が上面図にて示されている。第１のエッチングマスク（例えば、図１１のパターン１１００で形成される）が、導電配線群８０２−８４２の縦方向のエッジを形成するために使用され、第２のエッチングマスク（例えば、図１２のパターン１２００で形成される）が、導電配線群８０２−８４２の横方向のエッジを形成するために使用され得る。直交するエッジを形成するために２つのマスクを用いることにより、小さい線幅（例えば、６５ｎｍ以下）においてエッジが丸められることが抑制され得る。また、これらのマスクは直交するエッジを形成するので、マスクアライメントはあまり重要でない。
当然ながら、ポジ型レジストの場合には、上述のエッチングパターンは相互に反対になる。
上述の実施形態は、様々な種類の論理回路及びその他の回路を、有利に均一なパターン密度で形成することが可能である。形成され得る数多くの実現可能な回路種類の１つを図１４に示す。
図１４は、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）１４００の一部を示している。ＦＰＧＡ１４００は、スイッチ回路１４０４によって互いに接続された多数の論理部分１４０２を含み得る。論理部分１４０２及びスイッチ回路１４０４は、メモリ部分１４０６によって提供される設定データに従って制御されることが可能である。
メモリ部分１４０６は、比較的高い造形密度を有するスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）セル１４０６を含んでいてもよい。標準論理セル及び／又はルック・アップ・テーブル（ＬＵＴ）を含み得る論理区画１４０２は同様に、高い密度を有し得る。論理区画１４０２は特に、直列接続されたトランジスタを含み得る。従来、スイッチング部分１４０４は単一のスイッチングデバイスから成っていたため、より低い密度であった。しかしながら、上述の実施形態のトランジスタのようなトランジスタを組み込むことにより、ゲート階層での造形密度は従来の手法より均一にされることが可能であり、故に、不均一な造形密度に起因して生じ得る“ディッシング”等の悪影響が大幅に抑制され、あるいは排除される。
図１５Ａは、マスク１１００を用いて形成された導電配線群を部分的に除去するために、別のエッチングマスクパターン１５００Ａがどのようにして使用され得るかを示している。マスクパターン１５００Ａもまた露光領域１５０２及び横方向の不透明ストリップ群１５０４−１５１０を含み得る。横方向の不透明ストリップ群１５０４−１５１０はレジスト層がエネルギーに晒されることを防止することができ、故に、エッチングマスクを形成しない。これにより、導電配線群（例えば、図１０Ａの導電配線７０２−７１４等）を切断領域ＣＵＴ１及びＣＵＴ２で選択的に切断することができる。
第１の方向（例えば、縦方向）に導電配線群７０２−７１４を形成するために第１のマスク１１００を使用し、切断領域ＣＵＴ１及びＣＵＴ２を作り出すために第２のマスク１５００Ａを使用することにより、切断領域内の導電配線群の端部コーナーは明瞭なエッジを有し得る。これは、単一のマスクを用いる手法とは対照的である。単一マスクの場合、近接効果などにより、切断領域内の導電配線群の端部はかなり丸められ、あるいは減じられ、その結果として得られるトランジスタは適切に形成されないことがある。
次に、図１５Ｂを参照するに、得られる導電配線パターンの一例が上面図にて示されている。第１のエッチングマスク（例えば、図１１のパターン１１００で形成される）が、導電配線群１５２０−１５４６の縦方向のエッジを形成するために使用され、第２のマスク（例えば、図１５Ａのパターン１５００Ａで形成される）が、導電配線群１５２０−１５４６の横方向のエッジを形成するために使用され得る。直交するエッジを形成するために２つのマスクを用いることにより、小さい線幅（例えば、６５ｎｍ以下）においてエッジが丸められることが抑制され得る。また、これらのマスクは直交するエッジを形成するので、マスクアライメントはあまり重要でない。図１５Ｂに示すように、導電配線１５２０及び１５３２は、切断領域ＣＵＴ１及びＣＵＴ２内で除去されないままであり、論理ゲートＬＧ１−ＬＧ３間で共通に接続される。導電配線１５２２は切断領域ＣＵＴ１内で除去されないままであり、論理ゲートＬＧ１及びＬＧ２間で共通に接続される。導電配線１５４４は切断領域ＣＵＴ２内で除去されないままであり、論理ゲートＬＧ２及びＬＧ３間で共通に接続される。導電配線１５２０は、単なる一例として、電源電圧などのソース／ドレイン接続とし得る。導電配線１５２２及び１５４４は、単なる他の一例として、共通のソースドレイン接続又は制御ゲート接続とし得る。導電配線１５３２は、単なる一例として、ウェル接続とし得る。
なお、導電配線（１５２０、１５２２、１５３２及び１５４４）は、異なる導電型を有するトランジスタ領域（ＬＧ１−ＬＧ３）間でトランジスタを接続していてもよい。故に、導電配線（１５２０、１５２２、１５３２及び１５４４）は、反対導電型のドーパントの領域群を含んでいてもよい。しかしながら、ポリシリコンを含み得る導電配線（１５２０、１５２２、１５３２及び１５４４）の頂面に金属シリサイド層を作り出すことにより、形成される如何なるｐ−ｎ接合もシリサイド（すなわち、ポリサイド）層などによって電気的に短絡され得る。
当然ながら、ポジ型レジストの場合には、上述のエッチングパターンは相互に反対になる。
上述の実施形態は、第１階層の全ての導電配線が別々に動作する端子群に接続され得る構成を示しているが、一部の実施形態においては、１つ以上の導電配線は、均一に密なパターンを与えるために形成されるが、如何なる一層高い階層の導電層にも接続されないように形成されてもよい。そのような導電配線は“ダミー”の導電配線と見なし得る。そのような構成の例を図１６Ａ及び１６Ｂに示す。
図１６Ａ及び１６Ｂを参照するに、様々な論理ゲートに使用される一実施形態に従った、実質的に均一なゲートパターン密度を有するトランジスタ構造の上面図が示されている。図１６Ａは、例えばインバータ回路に使用され得る単一トランジスタ構造１６００Ａの上面図である。図１６Ｂは、例えば３入力ＮＡＮＤ回路に使用され得る４つのトランジスタからなる直列トランジスタ構造１６００Ｂの上面図である。
典型的に、２つの単一トランジスタ構造１６００Ａは、これらトランジスタ間のウェルコンタクトに沿った各トランジスタのソース、ゲート及びドレインを含む、７本の導電配線（１６０２−１６１４）を含み得る。対照的に、直列トランジスタ構造１６００Ｂは、動作するのに６本の導電配線（１６２０−１６３０）のみを必要とする。しかしながら、図１６Ａのパターン密度と一致するパターン密度を実現するため、ダミー導電配線１６３２が追加され得る。斯くして、実質的に均一なパターン密度が確保され得る。なお、ダミー導電配線１６３２は、単なる２つの例としてＩＧＦＥＴ又はＪＦＥＴのソース／ドレイン接合上に形成されても、直列トランジスタ構造１６００Ｂの動作に有意に悪影響を及ぼすことはない。上述のように、ダミー導電配線１６３２は、ソース／ドレインへの接続以外には如何なる接続も有さず、ソース／ドレインを形成するための外方拡散を場合によって提供する以外には如何なる電気的効果も提供しなくてもよい。言い換えると、ダミー導電配線１６３２は、製造しやすさの向上のために実質的に均一なパターン密度性を提供するようにだけ作用してもよい。
上述の実施形態は、導電配線群が均一な幅を有する構成を示しているが、このような構成は本発明を限定するものとして解釈されるべきではない。代替的な実施形態は、幅的には均一でない反復的な配線パターンによって均一な密度を実現し得る。次に、そのような実施形態の例を図１７Ａ及び１７Ｂを参照して説明する。
図１７Ａ及び１７Ｂを参照するに、実質的に反復的なパターン密度を有する、様々な論理ゲートに使用される一実施形態に従ったトランジスタ構造の上面図が示されている。図１７Ａは、例えばインバータ回路に使用され得る単一トランジスタ構造１７００Ａの上面図である。図１７Ｂは、例えば３入力ＮＡＮＤ回路に使用され得る４つのトランジスタからなる直列トランジスタ構造１７００Ｂの上面図である。
図１７Ａの単一トランジスタ構造１７００Ａは導電配線１７０２−１７１４を含み得る。トランジスタＴ１へのソース／ドレイン接続を形成し得る導電配線１７０８は、例えば、導電配線１７０２−１７１４を有するポリシリコン層上に形成された金属層といった上部導電層への電気接続を提供するように該導電配線１７０８上に形成されたコンタクト１７１６を有し得る。このようなより幅広の導電配線は、配線へのコンタクト形成の達成を容易にし得る。一例として、導電配線１７０８は、最小寸法のコンタクトサイズより大きく、好ましくはコンタクトの最大のミスアライメント値に等しいか、それより大きい量だけ大きくされ得る。特定の例において、最小コンタクトサイズは６５ｎｍとしてもよく、導電配線１７０８は約７５ｎｍの幅を有するとしてもよい。
直列トランジスタ構造１７００Ｂは、直列の３つのトランジスタを形成するように、ウェルコンタクト用の導電層１７３０を含む導電配線１７２０−１７３０を含み得る。しかしながら、単一トランジスタ構造１７００Ａと同数の導電層を実現するよう、導電配線１７３２がダミー導電配線として含められ得る。導電配線１７３２は、反復的なパターン密度を実現するように図１７Ａの導電層１７０８の幅と実質的に一致するようにされ得る。導電配線１７３０はウェル領域にバイアス電圧を供給するウェルコンタクトとし得る。この場合も、特定の一例として、導電配線１７３０は７５ｎｍの幅を有し得る。
なおも図１７Ａ及び１７Ｂを参照するに、直列トランジスタ構造１７００Ｂは、ウェルコンタクトを形成する導電配線１７３４を有し得る。この導電配線も、その他の導電配線（１７２０、１７２２、１７２４、１７２６及び１７２８）より幅広にされ得る。例えば、導電配線１７３４は導電配線１７３０と同一の幅を有してもよい。実質的に反復的なパターン密度を実現するため、単一トランジスタ構造１７００Ａ内の、トランジスタＴ２へのソース／ドレイン接続を提供する導電層１７１４は、導電層１７３０と実質的に同一の幅を有し得る。
斯くして、様々な回路機能にわたって均一なパターン密度を実現するよう、パターンが反復され得る（すなわち、或るピッチを有する）。
ここで開示した様々な実施形態において説明した導電配線構造は、従来のＭＯＳ製造プロセスより制約の少ないコンタクト形成工程を提供し得る。このことを例示するため、先ず、図１８Ａ及び１８Ｂを参照して、従来のＭＯＳのソース／ドレインコンタクト形成を説明する。図１８Ａは、従来のＭＯＳのソース／ドレインコンタクトの上面図を示している。図１８Ｂはコンタクトホールの形成を示している。
図１８Ａを参照するに、ＭＯＳ構造１８００は、アクティブ領域１８０４の上方に形成された制御ゲート１８０２を含み得る。“自己整合”コンタクトを形成するため、制御ゲート１８０２に重なるコンタクトホール１８０６が形成され得る。図１８Ｂに示すように、制御ゲートがソース／ドレインに短絡することを防止するため、制御ゲート１８０２に頂部絶縁体１８０８及びサイドウォール１８１０を形成することができる。
次に、図１９Ａ−１９Ｃを参照して、一実施形態に従ったコンタクト形成工程を説明する。図１９Ａは、コンタクトホールの形成を示すトランジスタ構造の上面図である。図１９Ｂは、ＩＧＦＥＴの一実施形態に関してコンタクトホールの形成を示す断面図である。図１９Ｃは、ＪＦＥＴの一実施形態に関してコンタクトホールの形成を示す断面図である。
図１９Ｂ及び１９Ｃを参照するに、導電配線群（例えば、１９３２、１９５２）の形成後、これらの配線の上方及び間に絶縁層（１９３４、１９５４）を形成することができる。そして、表面を平坦化するため、例えばＣＭＰ工程などの平坦化工程が実行され得る。そして、導電配線群（例えば、１９３２、１９５２）の頂面にシリサイド層又はこれに類するものが形成され得る。その後、第２の絶縁層（１９３６、１９５６）が形成され得る。
そして、所望の導電配線まで第２の絶縁層（１９３６、１９５６）を貫通してコンタクトホール（１９３８、１９５８）が形成され、例えばタングステン等の導電材料を用いてコンタクトが形成され得る。
図１９Ａに示すように、ソース／ドレイン導電配線１９０４へのコンタクトホール１９０６は、ゲート導電配線１９０２に重なる必要はない。さらに、再び図１９Ｂ及び１９Ｃを参照するに、コンタクトホール（１９３８、１９５８）にアライメントずれがあったとしても、絶縁層（１９３４、１９５４）により、基板が露出されることを防止することが可能である。また、コンタクトホール（１９３８、１９５８）によって基板が露出されたとしても、デバイスは依然として動作可能である。特に、基板が露出された結果として導電性のコンタクト材料が基板とオーミックコンタクトを形成する場合、そのコンタクト構造は依然としてソース／ドレイン領域への導電接続を提供することができる。一部の実施形態において、基板への直接的な接触は、構成が含む抵抗が低減されるため、好ましいものとなり得る。
結果として、制御ゲート又はソース／ドレイン構造の幅より大きいコンタクトホールが用いられ得る。一実施形態に従った隣接コンタクトの間隔の例を図１９Ｄ及び１９Ｅに示す。図１９Ｄは、コンタクトホール１９６２及び１９６４を有する３本の導電性パターン配線１９６０を例示している。製造プロセスにロバスト性（生産性を考慮した設計すなわちＤＦＭ）を追加するため、パターン配線１９６０に直交する方向に互いに隣接するコンタクトホールは、２本の導電配線ごとに配置され得る。図１９Ｅは、やはり２つのコンタクトホール１９７２及び１９７４を有する３本の導電性パターン配線１９７０を示している。図１９Ｅは、ＤＦＭ手法において、隣接配線間のコンタクトが導電配線１９７０に平行な方向にどのようにずらされるかを示している。
なお、図１９Ａ−１９Ｅに示した手法におけるコンタクトのサイズ及び間隔は、導電配線群に“犬用の骨”状の（ドッグボーン）コンタクトランドを形成することを不要にし得る。すなわち、従来は、コンタクトが所望のコンタクト抵抗に十分な接触面積を有することを確保するため、導電配線は該配線の残りの部分より幅広の部分を含むことがあった。しかしながら、上述の手法においては、コンタクト領域の重なりはデバイス動作に影響を及ぼさないので、そのようなランドの必要性が排除され得る。このようにして、ＩＧＦＥＴデバイス及び／又はＪＦＥＴデバイスにコンタクトを形成することが可能である。
図１７Ａ、１７Ｂ、及び１９Ａ−１９Ｃの実施形態は、幅に１つの特定の変化を有する導電配線を示しているが、幅はより大きく異なってもよい。例えば、同一の反復パターン内の１つ以上の配線の幅は、同一パターン内のその他の配線の幅の３倍までとしてもよい。ダミー導電配線を用いることにより、あるいは１つの論理ゲートからの幅広の導電配線をソース／ドレイン導電配線に位置整合することにより、パターン密度は反復的となり、製造しやすさが向上され得る。
続いて、図２０を参照するに、他の一例に係るトランジスタ構造２０００が上面図にて示されている。構造２０００は、第１のアクティブ領域２００４の上方で第１の方向に互いに平行に配列された第１の組の導電配線群２００２と、第２のアクティブ領域２００８の上方で第１の方向に互いに平行に配列された第２の組の導電配線群２００６とを含み得る。さらに、構造２０００は、第１の組２００２と第２の組２００６との間に配置された第３の組の導電配線群２０１０を含み得る。第３の組２０１０は、第１の組２００２及び第２の組２００６に垂直に配列された配線群を含み得る。
後述するように、第３の組２０１０は、必ずしも連続的な配線を含む必要はなく、第１の組２００２及び第２の組２００６との間の接続を可能にするように断線部を含んでいてもよい。また、第３の組２０１０の一部は、組２００２及び／又は２００６の配線への電気接続を提供することも可能である。
斯くして、構造２０００は、その他の組に垂直に配置された第３の組の平行配線群によって互いに隔てられた、一方向に配置された複数組の平行配線群を含み得る。このような構成は、均一密度を実現しながら、後述のような様々なその他の形状を提供することが可能である。
理解されるように、第１及び第２の組の導電配線群（２００２及び２００６）は、上述のように、絶縁ゲート電界効果トランジスタ（ＩＧＥＦＴ）又は接合型ＦＥＴ（ＪＦＥＴ）のゲート、ソースコンタクト、ドレインコンタクトを形成し得る。これらの配線は上述のように“ダミー”配線であってもよい。好ましくは、全ての導電配線セット（２００２、２００６及び２０１０）は、半導体基板に直接的に接触するドープトポリシリコンから形成され、複数のＪＦＥＴデバイスとそれらデバイス間の相互接続とを形成する。
実施形態の特徴のより十分な理解のため、図２１を参照して、従来のＭＯＳの分離構造を説明する。図２１は、分離領域２１０４によって互いに隔てられた第１のＭＯＳトランジスタ２１００及び第２のＭＯＳトランジスタ２１０２を示す上面図である。分離領域２１０４は第１のＭＯＳトランジスタ２１００のアクティブ領域２１０６を第２のＭＯＳトランジスタ２１０２のアクティブ領域２１０８から分離している。このような従来の分離構造は、第１のＭＯＳトランジスタ２１００のソース／ドレインノード２１１０が第２のＭＯＳトランジスタ２１０２のソース／ドレインノード２１１２とは異なる電位に駆動されることが期待されるときに必要とされる。分離領域２１０４は、一般的に、例えば二酸化シリコン等の絶縁材料で形成される。このように、従来手法は１つのトランジスタを他のトランジスタから分離するために、絶縁材料から形成された構造を組み込んでいた。
次に、図２２を参照するに、一実施形態に従ったアクティブ分離を有する構造２２００の一例が上面図にて示されている。構造２２００は、アクティブ領域２２０４の上方で互いに平行に配列された多数の導電配線を含み得る。構造２２００は第１のトランジスタ２２０６及び第２のトランジスタ２２０８を含み、各トランジスタは、導電配線群によって形成されたソースコンタクト配線（Ｓ）、ドレインコンタクト配線（Ｄ）、及びゲート（Ｇ）を有している。好ましくは、トランジスタ２２０６及び２２０８は、パターニングされたポリシリコンを含む導電配線群を有するＪＦＥＴとし得る。
さらに、この構造は、分離電源配線２２１０に接続された分離配線（Ｉ）を含み得る。分離配線（Ｉ）は、分離用のゲートバイアスによって深いカットオフモードで動作する分離デバイスを形成することができる。このデバイスは第１のトランジスタ２２０６と第２のトランジスタ２２０８との間の電気絶縁を提供することが可能である。分離配線（Ｉ）は、アクティブ領域と接触するパターニングされたポリシリコン配線とし得る。ＮＪＦＥＴ型の分離デバイスでは、分離用のゲートバイアスは低電源電圧より低くし得る（例えば、ゼロボルト未満）。
特定の一構成において、第１及び第２のトランジスタ（２２０６及び２２０８）は、低電源電圧（例えば０Ｖ）に接続されることが可能なソースと、より高い電圧（例えば、最大で＋０．５Ｖ）に選択的に駆動されることが可能なドレインと、低電源電圧と高電圧との間（例えば、０Ｖと＋０．５Ｖとの間）に駆動されることが可能なゲートと、を備えたｎチャネルＪＦＥＴとし得る。しかしながら、分離配線（Ｉ）は低電源電圧より低い電圧（例えば、−０．５Ｖ）に駆動されることが可能であり、対応するＮＪＦＥＴデバイスを深いカットオフ状態に置くことができる。このような構成においては、分離配線（Ｉ）のＮＪＦＥＴによって形成される空乏領域により、第１のトランジスタ２２０６を第２のトランジスタ２２０８から電気的に分離することが可能である。
以上、複数のＮＪＦＥＴが互いに電気的に分離される構成を説明したが、当然ながら、代替的な構成は、或る導電配線を一例として高電源電圧より高い電位に駆動することによって互いに分離される複数のＰＪＦＥＴを含んでいてもよい。
斯くして、複数の能動素子が同一のアクティブ領域内に互いに隣接して形成され、絶縁材料から形成された構造によってではなく、介在配線を所定の電位に駆動することによって互いに分離される。
上述のような構造は、論理ゲート等を含む様々な回路の形成を可能にする。そのような構成の特定の一例を図２３Ａ、２３Ｂ及び２４に示す。
図２３Ａは、２入力ＮＡＮＤゲート及びその他の回路を形成するように構成された、図２０の構造のような構造の上面図である。図２３Ａは図２０と同一の汎用品を幾つか含んでいる。そのような同様の品目には、最初の２桁を“２０”から“２３”にした同様の参照符号を付している。
導電配線の組２３０２は、ｎ型アクティブ領域２３０４上に形成された第１のｐチャネルＪＦＥＴ２３３２及び第２のｐチャネルＪＦＥＴ２３３４を含み得る。トランジスタ２３３２及び２３３４は、２入力ＮＡＮＤゲートの並列ｐチャネルデバイスを形成することができ、導電配線の組２３０２に垂直に配置された電源配線２３３６に共通に接続されたソース接続を有し得る。なお、電源配線２３３６は、好ましくは導電配線の組２３０２、２３０６及び２３１０と同一の層から形成されるが、代替実施形態においては、基板拡散領域、又は導電配線の組（２３０２、２３０６及び２３１０）の上方に形成された導電層によって形成されてもよい。
第２の導電配線の組２３０６は、第１のｎチャネルＪＦＥＴ２３３８、第２のｎチャネルＪＦＥＴ２３４０、及び第３のｎチャネルＪＦＥＴ２３４２の部分を形成し得る。トランジスタ２３３８及び２３４０は、２入力ＮＡＮＤゲートの直列接続されたｎチャネルデバイスを形成し得る。トランジスタ２３４０のドレインは、第３の導電配線の組２３１０を通り抜けて延在する接続領域によって、トランジスタ２３３２及び２３３４の共有ドレインに接続され得る。
導電配線の組２３０６はまた、トランジスタ２３４０と２３４２との間の電気絶縁を提供することが可能な分離配線２３４４を含み得る。分離電位配線２３４６によって分離電位が供給され得る。電源配線２３３６の場合のように、分離電位配線２３４４は好ましくは導電配線の組２３０２、２３０６及び２３１０と同一の層から形成される。しかしながら、代替的な構成においては、この配線は、基板拡散領域、又は導電配線の組（２３０２、２３０６及び２３１０）の上方に形成された導電層によって形成されてもよい。
図２３Ａの例はまた、第１及び第２の導電配線の組（２３０２及び２３０６）の双方に形成されたウェル“タップ”構造（Ｔ）を示している。タップ（Ｔ）は、例えば高電源電圧又は低電源電圧などの所定の電圧をウェル領域に供給することができる。タップ構造（Ｔ）は、基板コンタクトと同一の導電型にドープされ得る。
上述のように、第３の導電配線の組２３１０は、周囲のアクティブ領域（２３０４及び２３０８）に形成されたデバイスと、集積回路デバイス上のその他の位置との間の相互接続を提供し得る。このことは、図２３Ａにおいては、トランジスタ２３４２のゲートが組２３１０内の１つの導電配線に接続されていることによって示されている。理解されるように、第３の組の配線２３４８は集積回路の別の部分まで続いている。
従って、理解されるように、第３の導電配線の組２３１０は、第１及び第２の導電配線の組（例えば、２３０２及び２３０６）間の接続を可能にする断線部と、連続的な接続（例えば、トランジスタ２３４２のゲート接続）とを含み得る。
図２３Ａの例は分離バイアスがＪＦＥＴソースバイアスと同一である構成を示しているが、代替実施形態は別個のソースバイアスレベルを提供してもよい。そのような一例を図２３Ｂに示す。
図２３Ｂは図２３Ａと同一の汎用部分を含んだ上面図である。同様の部分には、「’」を更に付した同一の参照符号を付している。図２３Ｂは、ＪＦＥＴデバイスのソースが分離配線及びウェルタップとは異なるようにバイアスされることが可能な点で、図２３Ａと異なっている。より具体的には、第１の導電配線の組２３０２’の複数のＰＪＦＥＴデバイスの場合、ソース配線（Ｓ）は共通に電源配線２３３６’に接続されているが、タップ（Ｔ）及び分離配線（Ｉ）はウェルバイアス配線２３７４に接続されている。同様に、第２の導電配線の組２３０６’のソース配線（Ｓ）は共通に電源配線２３４６’に接続されているが、タップ（Ｔ）及び分離配線（Ｉ）はウェルバイアス配線２３７６に接続されている。
電源配線２３３６’は、導電配線の組２３０２’及び２３０６’より上の層に形成され得る相互接続配線２３７０を介して電源電圧を受けることができる。同様に、電源配線２３４６’は、相互接続配線２３７０と同一の上側の層に形成され得る相互接続配線２３７２を介して電源電圧を受けることができる。
特定の一例において、電源配線２３３６’は、相互接続配線２３７０を介して＋０．５Ｖの高電源電圧を受け、ウェル電源配線２３７４は＋０．５Ｖより高いウェルバイアス電圧を受けることができる。また、電源配線２３４６’は、相互接続配線２３７２を介して０Ｖの低電源電圧を受け、ウェル電源配線２３７６は０Ｖ未満のウェルバイアス電圧を受けることができる。
図２３Ａ及び２３Ｂに示した構造のＪＦＥＴ構成において、適正動作を確保するため、異なる導電配線は異なる導電型にドープされ得る。特定の導電型の指定を“ｎ”又は“ｐ”の標識で示している。
図２４を参照するに、特定のゲート構成を導電配線の組に“プログラム”するために導電層２４００の区画群がどのようにドープされ得るかが上面図にて示されている。図２４は、図２３Ａ及び／又は２３Ｂのような構成を形成するために、例えば堆積されたポリシリコン等の導電層の区画群がどのようにドープされ得るかを示している。図２４は、ｐ型ドーパントでドープされた領域群２４０２ａ−２４０２ｅと、ｎ型ドーパントでドープされた領域群２４０４ａ−２４０４ｅとが作り出され得ることを示している。これらの領域は、上述のように、イオン注入工程によって形成され得る。図２４はまた、導電配線群の概略的な位置を破線で示している。これらの配線は、図２３Ａに示した特定の構成が得られるよう、フォトリソグラフィ技術などを用いてパターニングされることが可能である。
なお、このようなｐ型及びｎ型の領域を形成するための最小分解能は、最小ゲート長サイズよりかなり大きい。また、このような領域は有利には、異なるようにドープされた領域の重なりを提供し、重なり領域は後に、導電配線群を形成する層パターニング工程において除去され得る。
さらに、パターニングされたポリシリコン（又はその他の半導体材料）層内にｐ−ｎ接合を生成することが望ましくない場合、そのようなｐ−ｎ接合を回路短絡させるよう、該層の上に、該層とオーミック接触する導電層が形成されてもよい。一例として、パターニングされたポリシリコン層の場合、シリサイド層がそのような層として機能し得る。
斯くして、トランジスタ構造は、互いに平行に配置された実質的に均一な導電配線群を備えた、トランジスタの複数のゲート／コンタクト領域を含み得る。これらの領域は、ゲート／コンタクト領域に垂直に配置された実質的に均一な配線群を備えた相互接続領域によって分離されることが可能である。ドーパント導入工程（例えば、イオン注入）を用いてゲート／コンタクト領域に導電型を“プログラム”することにより、様々な論理回路及び／又はその他の種類の回路を形成することができる。そして、実際のゲート及びコンタクトは、実質的に均一な密度の構造へとパターニングされ得る。図２０及び２２−２４の実施形態は均一なゲート幅を有する構成を示していたが、実質的に均一な造形密度を維持しながら様々なゲート幅を実現することが望ましいことがあり得る。そのような構成の一例を図２５に示す。
図２５を参照するに、異なるゲート幅を有する構造２５００の一例が上面図にて示されている。構造２５００は、アクティブ領域２５０４’上に互いに平行に配列された多数の導電配線を含み得る。構造２５００は第１のトランジスタ２５０６及び第２のトランジスタ２５０８を含んでおり、各トランジスタはソースコンタクト配線（Ｓ）、ドレインコンタクト配線（Ｄ）、及び導電配線群のうちの１つで形成されたゲート（Ｇ）を有している。
アクティブ領域２５０４’は、ゲート幅の方向に関して異なる大きさを有する複数の領域を含むことができ、故に、２つ以上のゲート長を実現し得る。図２５の例においては、アクティブ領域２５０４’は、平行な導電配線群の方向に第１の大きさを有する１つの領域２５０４ａと、平行な導電配線群の方向に異なる、より小さい大きさを有する他の１つの領域２５０４ｂとを含んでいる。トランジスタ２５０６は第２の領域２５０４ｂに形成され、故に、或る１つのゲート幅を有する。トランジスタ２５０８は第１の領域２５０４ａに形成され、故に、異なる１つのゲート幅を有する。しかしながら、これらのトランジスタは異なる動作幅を提供するものであるが、構造は実質的に均一な密度を維持している。
斯くして、トランジスタ構造は、様々なゲート幅を実現可能な、実質的に均一な密度を有するゲート及びソース／ドレインコンタクトを提供することができる。
上述の実施形態においては、ＩＧＦＥＴとＪＦＥＴとを別々に説明してきた。しかしながら、一部の実施形態において、同一の集積回路基板にＩＧＦＥＴ及びＪＦＥＴの双方が形成されてもよい。そのような手法の特定の一例を図２６Ａ−２６Ｅに示す。
図２６Ａは、基板２６００上へのゲート絶縁層２６０２の形成を示している。理解されるように、基板は、上述の実施形態又は周知技術に従って形成された、所望のトランジスタ装置に適した拡散領域を含み得る。そのような領域は、チャネル領域、バックゲート領域、ソース領域又はドレイン領域のうちの何れを含んでいてもよい。基板２６００は、分離領域２６０４によって基板表面に平行な方向に互いに隔てられた第１のデバイス領域２６０６ａ及び第２のデバイス領域２６０６ｂを含み得る。
図２６Ｂは、第１のデバイス領域２６０６ａ上へのデバイス型エッチングマスク２６０８の形成を示している。このマスクは従来からのリソグラフィ技術によって形成され得る。
図２６Ｃは、第１のデバイス領域２６０６ａの選択部分及び第２のデバイス領域２６０６ｂにおけるゲート絶縁層２６０２の除去を示している。この工程は、使用されるゲート絶縁体及び基板材料の種類に適した従来からのエッチング工程とし得る。そして、デバイス型エッチングマスク２６０８が従来技術によって除去され得る。
図２６Ｄは、第１のデバイス領域２６０６ａ及び第２のデバイス領域２６０６ｂ双方上への導電層２６１０の形成を示している。なお、第１のデバイス領域２６０６ａにおいて、導電層２６１０はＩＧＦＥＴのゲートの位置ではゲート絶縁層２６０２上に形成される。しかしながら、第２のデバイス領域２６０６ｂにおいては、導電層２６１０は全て、基板２６００の上面に直接的に接するように形成される。導電層２６１０は、好ましくはポリシリコン又はアモルファスシリコンである半導体材料を含み得る。また、この層は上述のように異なる導電型（例えば、ｎ型又はｐ型）に選択的にドープされてもよい。図２６Ｄはまた、実質的に均一な密度を有する配線パターンの輪郭を定める配線エッチングマスク２６１２を示している。
図２６Ｅは、導電層２６１０から導電配線群を形成するためのパターニング工程を示している。これらの導電配線は、上述の実施形態における互いに実質的に平行な導電配線の組に相当する。一部の実施形態において、図２６Ｅにおいて幅は基板２６００の表面に平行であるとして、これらの配線は均一な幅を有する。他の一部の実施形態においては、幅は互いに異なっていてもよい。
斯くして、同一の集積回路デバイスに、実質的に均一なパターン密度を有するＩＧＦＥＴ及びＪＦＥＴ双方を形成することができる。
本明細書中の“一実施形態”への言及は、その実施形態に関連して説明した特定の機能、構造又は特徴が、本発明の少なくとも１つの実施形態に含まれることを意味する。“一実施形態において”という言い回しが本明細書の様々な箇所で現れるが、全てが同一の実施形態について言及しているわけではない。ここで用いられる“結合する”又は“電気的に接続”という用語は、直接的な接続、及び１つ以上の介在部を介した間接的な接続の何れをも含み得る。
また、理解されるように、本発明の実施形態は、具体的な開示のない要素又は段階なしで実施されてもよい。すなわち、本発明の独創的特徴は要素の排除をも含み得る。
ここでは様々な特定の実施形態を詳細に説明したが、本発明は、本発明の精神及び範囲を逸脱することなく、様々な変形、代替及び変更を為され得るものである。従って、本発明は、添付の請求項によって規定されるようにのみ限定されるものである。

Claims (33)

  1. 導電層から形成された少なくとも３つの導電配線に結合された少なくとも１つのトランジスタを含む第１の回路部分であり、前記３つの導電配線のうちの１つが前記少なくとも１つのトランジスタの制御端子を形成する、第１の回路部分；及び
    少なくとも２つのトランジスタを含む第２の回路部分であり、各トランジスタが、前記導電層から形成された導電配線によって形成された制御端子を有する、第２の回路部分；
    を有し、
    前記第１の回路部分の前記３つの導電配線は、前記第２の回路部分の前記導電配線のピッチパターンと実質的に同一のピッチパターンを有する、
    半導体デバイス。
  2. 前記導電層はポリシリコン層を有する、
    請求項１に記載の半導体デバイス。
  3. 前記第１の回路部分の前記少なくとも１つのトランジスタは、前記少なくとも３つの導電配線のうちの１つに結合されたソースと、前記少なくとも３つの導電配線のうちの他の１つに結合されたドレインと、を有する電界効果トランジスタを有し；且つ
    前記第２の回路部分の少なくとも１つのトランジスタは、前記第２の回路部分の導電配線に結合されたソース又はドレインを有する電界効果トランジスタを有する；
    請求項１に記載の半導体デバイス。
  4. 前記第１の回路部分は少なくとも、第１の導電配線によって形成された制御ゲートを有する第１のトランジスタ、第２の導電配線によって形成された制御ゲートを有する、前記第１のトランジスタに隣接する第２のトランジスタ、前記第１の導電配線と前記第２の導電配線との間に配置された第３の導電配線を含み；
    前記第２の回路部分は少なくとも、第４の導電配線によって形成された制御ゲートを有する第３のトランジスタ、第５の導電配線によって形成された制御ゲートを有する、前記第３のトランジスタに隣接する第４のトランジスタを含み、前記第４及び第５の導電配線は、当該第４及び第５の導電配線の間に他の導電配線が形成されることなく、互いに隣接して配置されている；
    請求項３に記載の半導体デバイス。
  5. 前記第１の回路部分の前記少なくとも１つのトランジスタは、隣接する電界効果トランジスタとソース又はドレイン領域を共有しない電界効果トランジスタを有し；且つ
    前記第２の回路部分の前記少なくとも２つのトランジスタは、ソース−ドレイン経路が直列に配置された複数の電界効果トランジスタを有し、前記第２の回路部分の各電界効果トランジスタは前記第２の回路部分の隣接する電界効果トランジスタとソース／ドレイン領域を共有する；
    請求項１に記載の半導体デバイス。
  6. 前記第１の回路部分の前記少なくとも１つのトランジスタは、絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）及び接合型電界効果トランジスタ（ＪＦＥＴ）からなるグループから選択されている、
    請求項１に記載の半導体デバイス。
  7. 前記第２の回路部分は、実質的に前記第１の回路部分の前記ピッチパターンを実現するよう作用するダミーの導電配線を含む、
    請求項１に記載の半導体デバイス。
  8. 前記第１の回路部分の前記少なくとも１つのトランジスタは、第１の電界効果トランジスタを有し、前記第１の回路部分の前記少なくとも３つの導電配線は、前記第１の電界効果トランジスタのソースに結合された第１の導電配線と、前記第１の電界効果トランジスタの制御ゲートを形成する第２の導電配線と、前記第１の電界効果トランジスタのドレインに結合された第３の導電配線とを含み、前記第２の導電配線は前記第１及び第３の導電配線に平行であり且つ隣接しており；且つ
    前記第２の回路部分の前記少なくとも２つのトランジスタは、第２の電界効果トランジスタ及び第３の電界効果トランジスタを有し、前記第２の回路部分は、前記第２の電界効果トランジスタの制御ゲートを形成する第４の導電配線と、前記第３の電界効果トランジスタの制御ゲートを形成する第５の導電配線と、前記第３の電界効果トランジスタのソース又はドレインに結合された第６の導電配線とを含み、前記第５の導電配線は前記第４及び第５の導電配線に平行であり且つ隣接している；
    請求項１に記載の半導体デバイス。
  9. 前記第１の回路部分の前記少なくとも３つの導電配線は少なくとも、第１導電型の不純物でドープされた半導体材料から形成された第１の導電配線と、第２導電型の不純物でドープされた前記半導体材料から形成された第２の導電配線とを含む、
    請求項１に記載の半導体デバイス。
  10. 前記第１の回路部分の前記少なくとも１つのトランジスタは、第１導電型のソース及びドレイン領域を有する電界効果トランジスタを有し、前記第１の導電配線は、前記電界効果トランジスタの前記ソース又はドレインに結合され、且つ前記第２の導電配線は、前記電界効果トランジスタの前記ソース及びドレインを含む第２導電型の基板領域に結合されている、
    請求項９に記載の半導体デバイス。
  11. 第１の複数の導電配線と少なくとも第１の電界効果トランジスタとを含む第１の回路部分であり、該複数の導電配線のうちの第１の導電配線が前記第１の電界効果トランジスタのソース又はドレインに結合され、且つ該複数の導電配線のうちの第２の導電配線が前記第１の電界効果トランジスタの制御ゲートを形成する、第１の回路部分；及び
    第２の複数の導電配線と少なくとも第２及び第３の電界効果トランジスタとを含む第２の回路部分であり、該複数の導電配線のうちの少なくとも２つが前記第２及び第３の電界効果トランジスタの制御ゲートを形成し、且つ該複数の導電配線のうちの少なくとも第３の導電配線が前記第２の電界効果トランジスタのソース又はドレインに結合される、第２の回路部分；
    を有し、
    前記第１の複数の導電配線及び前記第２の複数の導電配線は、同一の導電層から形成され、且つ複数の線幅を含む同一の反復パターンを有する、
    半導体デバイス。
  12. 前記第１及び第２の回路部分は、前記第１の複数の導電配線のうちの選択された導電配線を前記第２の複数の導電配線から切断する第１の切断領域によって分離されている、
    請求項１１に記載の半導体デバイス。
  13. 前記第１及び第２の複数の導電配線は第１の方向に延在し、前記第１の切断領域は、前記第１の方向に実質的に垂直な第２の方向に延在する、
    請求項１２に記載の半導体デバイス。
  14. 第３の複数の導電配線と第４の電界効果トランジスタとを含む第３の回路部分を更に含み、前記第３の複数の導電配線は、前記第１及び第２の複数の導電配線に平行であり、且つ、前記第１及び第２の複数の導電配線と同一の導電層から形成されている、
    請求項１１に記載の半導体デバイス。
  15. 前記第１及び第２の回路部分は、前記第１の複数の導電配線のうちの選択された導電配線を前記第２の複数の導電配線から切断する第１の切断領域によって分離されており；且つ
    前記第２及び第３の回路部分は、前記第２の複数の導電配線のうちの選択された導電配線を前記第３の複数の導電配線から切断する第２の切断領域によって分離されている；
    請求項１４に記載の半導体デバイス。
  16. 前記第１及び第２の複数の導電配線は、第１の方向に向けられた第１の境界と、前記第１の方向に実質的に垂直な第２の方向に向けられた第２の境界とを有し、前記第１の境界は第１のマスクパターンによって定められ、且つ前記第２の境界は第２のマスクパターンによって定められている、
    請求項１１に記載の半導体デバイス。
  17. 前記第１及び第２の複数の導電配線の前記線幅は約６５ｎｍ以下である、
    請求項１１に記載の半導体デバイス。
  18. 前記第１及び第２の複数の導電配線はドープトポリシリコンを有し；且つ
    前記第１、第２及び第３の電界効果トランジスタは、絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）及び接合型電界効果トランジスタ（ＪＦＥＴ）からなるグループから選択されている、
    請求項１１に記載の半導体デバイス。
  19. 前記第１の複数の導電配線及び前記第２の複数の導電配線は同一の線幅を有する、
    請求項１１に記載の半導体デバイス。
  20. 第１の電界効果トランジスタの制御ゲートを形成する一導電型の第１の導電配線と、前記第１の電界効果トランジスタのソース又はドレインに結合された異なる導電型の第２の導電配線とを含む、半導体層から形成された第１の複数の導電配線；及び
    第２及び第３の電界効果トランジスタの制御ゲートをそれぞれ形成する一導電型の第３及び第４の導電配線と、前記第２の電界効果トランジスタのソース又はドレインに結合された第５の導電配線とを含む、前記半導体層から形成された第２の複数の導電配線；
    を有し、
    前記第１及び第２の複数の導電配線は、互いに平行であり、且つ実質的に同一のピッチパターンを有する、
    半導体デバイス。
  21. 少なくとも前記第１の電界効果トランジスタは接合型電界効果トランジスタを有し；且つ
    前記第２及び第３の電界効果トランジスタは共有ソース／ドレイン領域を有する；
    請求項２０に記載の半導体デバイス。
  22. 第１の堆積層からパターニングされた第１の組の配線群であり、各々が第１の幅を有し且つ第１の方向に互いに平行に配置された第１の組の配線群；
    前記第１の堆積層からパターニングされた第２の組の配線群であり、各々が前記第１の幅を有し且つ前記第１の方向に互いに平行に配置された第２の組の配線群；及び
    前記第１の堆積層からパターニングされた第３の組の配線群であり、前記第１の組の配線群と前記第２の組の配線群との間に、前記第１及び第２の組の配線群に実質的に垂直な方向に配置された第３の組の配線群；
    を有し、
    前記第１及び第２の組の導電配線群のうちの少なくとも２つは、絶縁層に介在されることなく半導体基板に直接的に接触している、
    半導体デバイス。
  23. 前記第１の堆積層はシリコンを有する、
    請求項２２に記載の半導体デバイス。
  24. 前記第１の組の配線群の各配線は実質的に同一の長さを有し；
    前記第２の組の配線群の各配線は実質的に同一の長さを有し；且つ
    前記第３の組の配線群は前記第１の幅を有する；
    請求項２２に記載の半導体デバイス。
  25. 少なくとも前記第１の組の配線群は、
    第１の電圧範囲内で動作する第１の接合型電界効果トランジスタ（ＪＦＥＴ）及び第２のＪＦＥＴの、ゲート、ソースコンタクト、及びドレインコンタクト、並びに
    前記第１のＪＦＥＴと前記第２のＪＦＥＴとの間に配置され、前記第１の電圧範囲外の分離用電圧を受け取る分離配線、
    を含む、
    請求項２２に記載の半導体デバイス。
  26. 少なくとも前記第１の組の配線群は、前記基板内に形成されたアクティブ領域の上方に形成され、前記アクティブ領域は、周囲の絶縁材料によって輪郭を定められ、且つ少なくとも第１及び第２のデバイスサイズ領域を含み、前記第１のデバイスサイズ領域は、前記第１の方向に、前記第２のデバイスサイズ領域より狭い、
    請求項２２に記載の半導体デバイス。
  27. 前記第１の組の配線群は、周囲の絶縁材料によって輪郭を定められた第１のアクティブ領域の上方に形成され、且つ少なくとも１つの接合型電界効果トランジスタ（ＪＦＥＴ）のゲート、ソースコンタクト及びドレインコンタクトを含み；且つ
    前記第２の組の配線群は、周囲の絶縁材料によって輪郭を定められた第２のアクティブ領域の上方に形成され、且つ少なくとも１つの絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）のゲート、ソースコンタクト及びドレインコンタクトを含み；
    前記少なくとも１つのＪＦＥＴの前記ゲート、ソースコンタクト及びドレインコンタクトと、前記少なくとも１つのＩＧＦＥＴの前記ソースコンタクト及びドレインコンタクトとは、絶縁層に介在されることなく前記半導体基板に直接的に接触しており、且つ前記少なくとも１つのＩＧＦＥＴの前記ゲートは、当該ゲートと前記基板との間に介在絶縁層を含む；
    請求項２２に記載の半導体デバイス。
  28. 半導体基板上に電極層を、該電極層の少なくとも一部が該半導体基板の表面に直接的に接触するように形成する工程；並びに
    前記電極層を少なくとも、
    第１の方向に互いに平行で、実質的に等しい長さを有する第１の組の配線群であり、前記基板の少なくとも第１のアクティブ領域上に形成された第１の組の配線群、
    前記第１の方向に互いに平行で、実質的に等しい長さを有する第２の組の配線群であり、前記基板の少なくとも第２のアクティブ領域上に形成された第２の組の配線群、及び
    前記第１の方向に実質的に垂直な第２の方向に互いに平行な第３の組の配線群、
    にパターニングする工程；
    を有する、半導体デバイスを製造する方法。
  29. 前記電極層を形成する工程の前に、
    前記第１のアクティブ領域及び前記第２のアクティブ領域の上にゲート絶縁層を形成する工程；
    前記第２のアクティブ領域から前記ゲート絶縁層を除去する工程；
    前記第１のアクティブ領域の一部から前記ゲート絶縁層を選択的に除去する工程；
    を更に含み；
    前記電極層を形成する工程は、前記第１及び第２のアクティブ領域上に前記電極層を形成することを含み；且つ
    前記電極層をパターニングする工程は、
    少なくとも１つの接合型電界効果トランジスタ（ＪＦＥＴ）のゲート、ソースコンタクト及びドレインコンタクトを形成すること；及び
    前記第２のアクティブ領域に、少なくとも１つの絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）のゲート、ソースコンタクト及びドレインコンタクトを形成すること；
    を含む；
    請求項２８に記載の方法。
  30. 前記電極層をパターニングする工程は、
    前記第３の組の配線群に断線部を形成すること、及び
    前記第１の組の配線群のうちの少なくとも１つの配線を、前記第２の組の配線群のうちの少なくとも１つの配線に、前記第３の組の配線群の前記断線部内を通る配線部分によって電気的に接続すること、
    を含む；
    請求項２８に記載の方法。
  31. 前記第１の組の配線群のうちの少なくとも１つの配線を、第４の組の配線群のうちの少なくとも１つの配線に、前記第３の組の配線群のうちの１つの配線の少なくとも一部によって電気的に接続することを含む
    請求項２８に記載の方法。
  32. 前記電極層を形成する工程の後、且つ前記電極層をパターニングする工程の前に、
    前記電極層の第１の部分を、少なくとも第１導電型のドーパントでドープする工程、及び
    前記電極層の第２の部分を、少なくとも第２導電型のドーパントでドープする工程、
    を更に含む請求項２８に記載の方法。
  33. 前記電極層をパターニングする工程は、
    前記電極層の前記第１の部分から、少なくとも１つの接合型電界効果トランジスタ（ＪＦＥＴ）のゲート電極を形成すること、及び
    前記電極層の前記第２の部分から、前記ＪＦＥＴの少なくとも１つのソース／ドレインコンタクト電極を形成すること、
    を含む、請求項３２に記載の方法。
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