JP2008256825A - 表示装置 - Google Patents

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広宣 勇
Tatsuo Makishima
達男 牧島
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Abstract

【課題】 表示装置の信頼性向上を図る。
【解決手段】 表示パネルと、複数のバンプ電極を有し、前記表示パネルを構成する基板上に実装される半導体チップとを備え、前記複数のバンプ電極は、前記半導体チップの長手方向の中心部付近に配置される第１のバンプ電極と、前記半導体チップの長手方向の端部付近に配置される第２のバンプ電極とを含み、前記半導体チップは、その内部に、少なくとも１層の導電層を有し、前記半導体チップの前記バンプ電極が形成される面を下側としたとき、前記第２のバンプ電極上に形成される前記導電層の層数は、前記第１のバンプ電極上に形成される前記導電層の層数よりも多い。前記第１および第２バンプ電極上に形成される前記導電層は、ダミーの導電層を含む。前記複数のバンプ電極は、異方性導電膜を介して前記表示パネルを構成する基板上に形成された配線層に電気的に接続されている。
【選択図】図７

Description

本発明は、表示装置に係り、特に、ＣＯＧ（Chip On Glass）方式の表示装置に適用して有効な技術に関するものである。
ＴＦＴ（Thin Film Transistor）方式の液晶表示装置は、ノート型パーソナルコンピュータやテレビ等の表示装置として広く使用されている。これらの液晶表示装置は、液晶表示パネルと、この液晶表示パネルを駆動する駆動回路（例えばゲートドライバ回路或いはソースドライバ回路等）が搭載された半導体チップとを備えている。
そして、このような液晶表示装置においては、液晶表示パネルを構成する一対の基板の一方の基板上に裸の半導体チップを直に実装するＣＯＧ（Chip On Glass）方式が採用されている。このＣＯＧ方式においては、半導体チップの実装方法として様々な方法が提案され実用化されている。その中の１つに、例えばＡＣＦ（Anisotropic Conductive Film）と呼ばれる異方性導電膜を用いて半導体チップを実装する方法（ＡＣＦ実装）が知られている。このＡＣＦ実装では、液晶表示パネルを構成する一対の基板の一方の基板上に形成された配線と、半導体チップの主面に形成されたバンプ電極とが異方性導電膜により電気的にかつ機械的に接続される。異方性導電膜としては、例えばエポキシ系の熱硬化型絶縁性樹脂に多数の導電粒子が分散して混入されたものが用いられている。
なお、ＣＯＧ方式の液晶表示装置については、例えば、下記の特許文献１に記載されている。
特開２００２−２５８３１７号公報
ところで、ＡＣＦ実装では、図１０（従来の半導体チップの反り状態を説明するための図）に示すように、液晶表示パネルの一方の基板と半導体チップ１７０との間にＡＣＦを介在させた状態で加熱しながら半導体チップ１７０を圧着し、基板の配線と半導体チップ１７０のバンプ電極４との間にＡＣＦ中の導電性粒子２１を挟み込むことによって両者（配線／バンプ電極）を電気的にかつ機械的に接続するため、半導体チップ１７０の複数のバンプ電極４の高さを揃える、即ち複数のバンプ電極４の平坦性を確保する必要がある。
しかしながら、図１０に示すように、半導体チップ１７０は、その主面（バンプ電極４が形成されたバンプ形成面）側が凸となる方向に反っているため、この反りによる影響で、半導体チップ１７０の長手方向の中心部付近（Ｃｔ）に配置されたバンプ電極４ａと端部付近（一端部付近（Ｓｄ１），他端部付近（Ｓｄ２））に配置されたバンプ電極（４ｂ１，４ｂ２）との高さにバラツキが生じる。このようなバンプ電極４の高さバラツキは、基板の配線と半導体チップのバンプ電極との接続不良や、両者間（配線／バンプ電極）の接続抵抗が不均一になるといった不具合を引き起こし、液晶表示装置の信頼性を低下させる要因となるため、対策が必要である。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、表示装置の信頼性向上を図ることが可能な技術を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
（１）表示パネルと、複数のバンプ電極を有し、前記表示パネルを構成する基板上に実装される半導体チップとを備える表示装置であって、前記複数のバンプ電極は、前記半導体チップの長手方向の中心部付近に配置される第１のバンプ電極と、前記半導体チップの長手方向の端部付近に配置される第２のバンプ電極とを含み、前記半導体チップは、その内部に、少なくとも１層の導電層を有し、前記半導体チップの前記バンプ電極が形成される面を下側としたとき、前記第２のバンプ電極上に形成される前記導電層の層数は、前記第１のバンプ電極上に形成される前記導電層の層数よりも多い。
（２）（１）において、前記半導体チップの前記バンプ電極が形成されない面から前記第２のバンプ電極の最頂部までの高さは、前記半導体チップの前記バンプ電極が形成されない面から前記第１のバンプ電極の最頂部までの高さよりも高い。
（３）（１）または（２）において、前記半導体チップは、前記半導体チップの前記バンプ電極が形成される面が凸となる方向に反っている。
（４）表示パネルと、複数のバンプ電極を有し、前記表示パネルを構成する基板上に実装される半導体チップとを備える表示装置であって、前記半導体チップは、その内部に、少なくとも１層の導電層を有し、前記複数のバンプ電極の各々のバンプ電極は、中央部と、前記中央部の周囲に配置され、前記中央部よりも高さが高い周辺部とを有し、前記半導体チップの前記バンプ電極が形成される面を下側としたとき、前記バンプ電極の前記周辺部上に形成される前記導電層の層数は、前記バンプ電極の前記中央部上に形成される前記導電層の層数よりも多い。
（５）（１）ないし（４）の何れかにおいて、前記第１および第２バンプ電極上に形成される前記導電層は、ダミーの導電層を含む。
（６）（１）ないし（５）の何れかにおいて、前記複数のバンプ電極は、異方性導電膜を介して前記表示パネルを構成する基板上に形成された配線層に電気的に接続されている。
（７）（１）ないし（５）の何れかにおいて、前記表示パネルは、前記基板と、前記基板に対向して配置された対向基板と、前記基板と前記対向基板との間に挟持された液晶層とを有する液晶表示パネルである。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
本発明によれば、表示装置の信頼性向上を図ることが可能となる。
以下、本発明を液晶表示装置に適用した実施例を図面を参照して詳細に説明する。
なお、発明の実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
［実施例１］
図１は、本発明の実施例１の液晶表示装置の概略構成を示すブロック図である。
図１において、１００は液晶表示パネル、１３０は半導体チップで構成されるソースドライバ、１４０は半導体チップで構成されるゲートドライバ、１０４は表示制御回路、１０５は電源回路である。
液晶表示パネル１００は、ＩＰＳ（In Plane Switching）方式の液晶表示パネルであり、画素電極（ＰＸ）、薄膜トランジスタ（ＴＦＴ）、対向電極（ＣＴ）等が形成された第１の基板（ＴＦＴ基板ともいう）（ＳＵＢ１）と、カラーフィルタ等が形成された第２の基板（ＣＦ基板ともいう）（ＳＵＢ２）とを所定の間隔を隔てて重ね合わせ、これらの両基板間の周縁部近傍に枠状に設けたシール材により、両基板を張り合わせると共に、シール材の一部に設けた液晶封入口から両基板間のシール材の内側に液晶を封入、封止し、更に、両基板の外側に偏光板を貼り付けることによって構成される。即ち、液晶表示パネル１００は、一対の基板間に、多数の液晶分子からなる液晶層を挟持した構成になっている。
なお、液晶表示パネル１００は、ＴＮ方式やＶＡ方式の縦電界方式の液晶表示パネルであってもよい。液晶表示パネル１００が、ＴＮ方式やＶＡ方式の液晶表示パネルであれば、対向電極（ＣＴ）は第２の基板（ＳＵＢ２）側に設けられる。
また、本発明は、液晶表示パネルの内部構造とは関係がないので、液晶表示パネルの内部構造の詳細な説明は省略する。
第１の基板（ＳＵＢ１）及び第２の基板（ＳＵＢ２）は、平面が方形状で形成されており、各々の平面ザイズが異なっている。本実施例では第１の基板（ＳＵＢ１）の平面サイズの方が第２の基板（ＳＵＢ２）の平面サイズよりも大きくなっており、第１の基板（ＳＵＢ１）は第２の基板（ＳＵＢ２）と重畳しない領域（以下、非重畳領域と言う）を有している。第１の基板（ＳＵＢ１）及び第２の基板（ＳＵＢ２）としては、例えば、ガラス等の透明な絶縁性基板が用いられている。
ソースドライバ１３０と、ゲートドライバ１４０は、液晶表示パネル１００を構成する基板、例えば、第１の基板（ＳＵＢ１）の２辺の周辺部における非重畳領域に、夫々ＣＯＧ方式で実装されている。
また、電源回路１０５と、表示制御回路１０４は、液晶表示パネル１００の周辺部に配置されるフレキシブル配線基板（以下、単にＦＰＣ基板と言う）１５０にそれぞれ実装されている。
表示制御回路１０４から送出されたデジタル信号（表示データ信号、クロック信号等）１３１と、電源回路１０５から供給される各種電源電圧（アナログ電源電圧／ＧＮＤ、デジタル電源電圧／ＧＮＤ、階調基準電圧等）１３２は、ＦＰＣ基板１５０上に形成された信号配線を介して、各ソースドライバ１３０に入力される。
また、表示制御回路１０４から送出されたデジタル信号（クロック信号等）１４１と、電源回路１０５から供給される各種電源電圧（アナログ電源電圧／ＧＮＤ、デジタル電源電圧／ＧＮＤ等）１４２は、ＦＰＣ基板１５０及び第１の基板（ＳＵＢ１）上に形成された信号配線を介して、各ゲートドライバ１４０に入力される。
また、Ｄは映像線（ドレイン線、ソース線ともいう）、Ｇは走査線（ゲート線ともいう）、Ｃlcは液晶層を透過的に示す液晶容量、Ｃstは対向電極（ＣＴ）と画素電極（ＰＸ）との間に形成される保持容量である。
なお、図１において、１つの薄膜トランジスタ（ＴＦＴ）を有するサブピクセルは、有効表示領域（画素部）にマトリクス状に配置されている。
図２は、本実施例１のソースドライバ１３０が実装される基板側の配線層を説明するための図である。
図２に示すように、本実施例では、ＦＰＣ基板１５０の突出部１５１に形成された出力側配線１６１と、第１の基板（ＳＵＢ１）に形成された入力側配線１６２とが異方性導電膜により、電気的にかつ機械的に接続される。
また、第１の基板（ＳＵＢ１）に形成された入力側配線１６２は、ソースドライバ１３０の入力側のバンプ電極に、異方性導電膜により、電気的に、かつ機械的に接続される。さらに、ソースドライバ１３０の出力側のバンプ電極は、第１の基板（ＳＵＢ１）に形成された映像信号線（Ｄ）に、異方性導電膜により、電気的に、かつ機械的に接続される。
なお、図２において、Ａは、ソースドライバ１３０の入力側のバンプ電極が形成される領域、Ｂは、ソースドライバ１３０の出力側のバンプ電極が形成される領域である。
図３は、本実施例１のソースドライバ１３０の実装状態を説明するための要部断面図である。図３において、矢印Ｃで示す方向が表示領域となる。
図３に示すように、ソースドライバ１３０は、その主面（バンプ電極４が形成されたバンプ形成面）が、液晶表示パネル１００の第１の基板（ＳＵＢ１）と向かい合う状態、即ちソースドライバ１３０の複数のバンプ電極４が、第１の基板（ＳＵＢ１）の複数の配線（１６２，Ｄ）と向かい合う状態で第１の基板（ＳＵＢ１）に実装されている。
第１の基板（ＳＵＢ１）とソースドライバ１３０との間には、接着材として例えばＡＣＦと呼ばれる異方性導電膜２０が介在されている。異方性導電膜２０としては、例えばエポキシ系の熱硬化型絶縁樹脂に多数の導電性粒子２１が分散して混入されたものが用いられている。即ち、ソースドライバ１３０は、異方性導電膜２０を用いて半導体チップを実装するＡＣＦ実装によって、第１の基板（ＳＵＢ１）に実装されている。このＡＣＦ実装では、第１の基板（ＳＵＢ１）とソースドライバ１３０との間に異方性導電膜（ＡＣＦ）２０を介在させた状態で加熱しながらソースドライバ１３０を圧着し、第１の基板（ＳＵＢ１）の配線（１６２，Ｄ）とソースドライバ１３０のバンプ電極４との間にＡＣＦ中の導電性粒子２１を挟み込むことによって両者（配線／バンプ電極）を電気的にかつ機械的に接続する。
図４は、ソースドライバのバンプ電極の配置状態を示す図であり、図５は、ソースドライバの断面構造を示す断面図である。なお、図５は、図４に示す３箇所（一端部付近Ｓｄ１，中心付近Ｃｔ，他端部付近Ｓｄ２）の断面構造を示した図である。また、図５は、ソースドライバの反りを反映させていない状態を示している。
図４に示すように、ソースドライバ１３０は、その平面形状が長辺及び短辺を有する長方形で形成されている。ソースドライバ１３０は、図５に示すように、半導体基板２と、この半導体基板２上に形成された薄膜積層体３と、この薄膜積層体３上に形成された複数のバンプ電極４とを有する構成になっている。薄膜積層体３は、半導体基板２上において、絶縁層、導電層の各々を複数段積み重ねた多層導電層構造になっている。
本実施例において、薄膜積層体３は、例えば、第１層目の導電層Ｍ１、第２層目の導電層Ｍ２、及び第３層目の導電層Ｍ３を有する３層導電構造になっている。なお、第１層目の導電層Ｍ１、第２層目の導電層Ｍ２、及び第３層目の導電層Ｍ３の少なくとも１層は、ダミー導電層（他の導電層と接続されていない導電層）であってもよい。
絶縁層としては、例えば酸化シリコン、窒化シリコン等の無機絶縁膜、若しくはポリイミド樹脂等の無機絶縁膜が用いられている。導電層（Ｍ１〜Ｍ３）としては、例えばアルミニウム（Ａｌ）、アルミニウムを主体とする合金、銅（Ｃｕ）、銅を主体とする合金等からなる金属膜が用いられている。複数のバンプ電極４としては、例えばメッキ法によって形成される金（Ａｕ）バンプが用いられている。
複数のバンプ電極４は、図４に示すように、ソースドライバ１３０の各辺に沿って配置されている。複数のバンプ電極４は、ソースドライバ１３０の長手方向（長辺方向）の中心部付近（Ｃｔ）に配置されたバンプ電極４ａと、ソースドライバ１３０の長手方向の端部付近（一端部付近（Ｓｄ１），他端部付近（Ｓｄ２））に配置されたバンプ電極（４ｂ１，４ｂ２）とを含んでいる。図５に示すように、ソースドライバ１３０の長手方向の一端部付近（Ｓｄ１）及び他端部付近（Ｓｄ２）に配置されたバンプ電極（４ｂ１，４ｂ２）下における薄膜積層体３の導電層の層数は、ソースドライバ１３０の長手方向の中心部付近（Ｃｔ）に配置されたバンプ電極４ａ下における薄膜積層体３の導電層の層数よりも多くなっている。本実施例では、例えばバンプ電極（４ｂ１，４ｂ２）の下における薄膜積層体３の導電層は、３層（Ｍ１，Ｍ２，Ｍ３）になっており、バンプ電極４ａの下における薄膜積層体３の導電層は、２層（Ｍ１，Ｍ３）になっている。
ソースドライバ１３０の長手方向の端部付近（一端部付近（Ｓｄ１），他端部付近（Ｓｄ２））に配置されたバンプ電極（４ｂ１，４ｂ２）と、ソースドライバ１３０の長手方向の中心部付近（Ｃｔ）に配置されたバンプ電極４ａにおいて、半導体基板２からバンプ電極（４ｂ１，４ｂ２）の最頂部までの高さ（４ｈｂ）は、半導体基板２からバンプ電極４ａの最長部までの高さ（４ｈａ）よりも高くなっている。
なお、バンプ電極４と薄膜積層体３との上下方向の相対的な位置関係をバンプ電極４下の薄膜積層体３と表現しているが、この場合はソースドライバ１３０の主面（バンプ形成面）を上側（上向き）としたときであり、ソースドライバ１３０の主面を下側（下向き）としたときは、バンプ電極４上の薄膜積層体３と表現される。
ところで、ＡＣＦ実装では、第１の基板（ＳＵＢ１）とソースドライバ１３０との間に異方性導電膜（ＡＣＦ）２０を介在させた状態で加熱しながらソースドライバ１３０を圧着し、第１の基板（ＳＵＢ１）の配線（１６２，Ｄ）とソースドライバ１３０のバンプ電極４との間にＡＣＦ中の導電性粒子２１を挟み込むことによって両者（配線／バンプ電極）を電気的にかつ機械的に接続するため、ソースドライバ１３０の複数のバンプ電極４の高さを揃える必要がある。
しかしながら、図６（ソースドライバの反り状態を説明するための図）に示すように、ソースドライバ１３０は、その主面（バンプ電極が形成されたバンプ形成面）側が凸となる方向に沿っているため、この反りによる影響で、ソースドライバ１３０の長手方向の中心部付近（Ｃｔ）に配置されたバンプ電極４ａと端部付近（一端部付近（Ｓｄ１），他端部付近（Ｓｄ２））に配置されたバンプ電極（４ｂ１，４ｂ２）との高さにバラツキが生じる。このようなバンプ電極４の高さバラツキは、第１の基板（ＳＵＢ１）の配線（１６２，Ｄ）とソースドライバ１３０のバンプ電極４との接続不良や、両者間（配線／バンプ電極）の接続抵抗が不均一になるといった不具合を引き起こし、液晶表示装置の信頼性を低下させる要因となるため、対策が必要である。
一方、バンプ電極４の高さバラツキは、バンプ電極４の下地である薄膜積層体３の平坦性に左右されるため、ソースドライバ１３０の製造においては、平坦化プロセスが採用されている。しかしながら、平坦化プロセスを採用しても、実際は設計通りに平坦化できない。
図８Ａ及び図８Ｂは、本発明の実施例の製造方法において、薄膜積層体の製造工程を示す図であり、図８Ａでは（ａ）工程〜（ｆ）工程を示し、図８Ｂでは（ｇ）工程〜（ｊ）工程を示す。図８Ａ及び図８Ｂにおいて、左側の図は設計レベルでの状態を示し、右側の図は実際の状態を示す。
（ａ）工程：
半導体基板２上に絶縁層１１を形成した後、絶縁層１１上に導電層Ｍ１を形成する。
（ｂ）工程：
導電層Ｍ１を覆うようにして絶縁層１１上に絶縁層１２を形成する。
（ｃ）工程：
ＣＭＰ（Chemical Mechanical Polishing）法若しくはエッチバック法等を用いて絶縁層１２の表面を平坦化する。
（ｄ）工程：
平坦化された絶縁層１２上に導電層Ｍ２を形成する。
（ｅ）工程：
導電層Ｍ２を覆うようにして絶縁層１２上に絶縁層１３を形成する。
（ｆ）工程：
ＣＭＰ法若しくはエッチバック法等を用いて絶縁層１３の表面を平坦化する。
（ｇ）工程：
平坦化された絶縁層１３上に導電層Ｍ３を形成する。
（ｈ）工程：
導電層Ｍ３を覆うようにして絶縁層１３上に絶縁層１４を形成する。
（ｉ）工程：
ＣＭＰ法若しくはエッチバック法等を用いて絶縁層１４の表面を平坦化する。
（ｊ）工程：
絶縁層１４にボンディング開口を形成した後、バンプ電極４を形成する。
図８Ａ及び図８Ｂに示すように、平坦化プロセスを採用しても、バンプ電極上（ソースドライバ１３０を構成する半導体チップのバンプ形成面を下側とするとき）の導電層の層数が異なると実際は設計通りに平坦化できず、バンプ電極４の高さにバラツキが生じる。
そこで、本実施例では、ソースドライバ１３０の長手方向の中心部付近（Ｃｔ）と端部付近（一端部付近（Ｓｄ１），他端部付近（Ｓｄ２））において、バンプ電極上（ソースドライバ１３０を構成する半導体チップのバンプ形成面を下側とするとき）における薄膜積層体３の導電層の層数を意図的に変えて、ソースドライバ１３０の反りに起因するバンプ電極４の高さバラツキを抑制している。
以下、その理由について、図５乃至図７を用いて説明する。図７は、図５にソースドライバの反りを反映させた状態を示す断面図である。
ソースドライバ１３０は、図６に示すように、その主面（バンプ形成面）側が凸となる方向に反っている。この場合、ソースドライバ１３０の長手方向において、中心部付近（Ｃｔ）が端部付近（一端部付近（Ｓｄ１），他端部付近（Ｓｄ２））よりも突出する。
一方、半導体基板２からバンプ電極４の最頂部までの高さは、例え平坦化プロセスを採用してもバンプ電極４下における薄膜積層体３の導電層の層数に応じて変化する。本実施例では、図５に示すように、例えばバンプ電極（４ｂ１，４ｂ２）の下における薄膜積層体３の導電層は、３層（Ｍ１，Ｍ２，Ｍ３）になっており、バンプ電極４ａの下における薄膜積層体３の導電層は、２層（Ｍ１，Ｍ３）になっている。
この場合、ソースドライバ１３０の長手方向の端部付近（一端部付近（Ｓｄ１），他端部付近（Ｓｄ２））に配置されたバンプ電極（４ｂ１，４ｂ２）と、ソースドライバ１３０の長手方向の中心部付近（Ｃｔ）に配置されたバンプ電極４ａにおいて、半導体基板２からバンプ電極（４ｂ１，４ｂ２）の最頂部までの高さ（４ｈｂ）は、半導体基板２からバンプ電極４ａの最長部までの高さ（４ｈａ）よりも高くなっている。
従って、ソースドライバ１３０の反りに応じて、バンプ電極４上における薄膜積層体３の導電層の層数を意図的に変えることにより、図７に示すように、ソースドライバ１３０の反りに起因するバンプ電極４の高さバラツキを抑制することができる。
なお、図５において、ｍ１はバンプ電極４の高低差であり、図７において、ｍ２は、ソースドライバ１３０の反り量である。この高低差ｍ１と反り量ｍ２とが同一になるように、ソースドライバ１３０の長手方向において、中心部付近（Ｃｔ）のバンプ電極４ａ上における薄膜積層体３の導電層と端部付近（一端部付近（Ｓｄ１），他端部付近（Ｓｄ２））のバンプ電極（４ｂ１，４ｂ２）上における導電層との層数を変えることが望ましい。
このように、本実施例によれば、ソースドライバ１３０の反りに起因するバンプ電極４の高さバラツキを抑制できるため、第１の基板（ＳＵＢ１）の配線（１６２，Ｄ）とソースドライバ１３０のバンプ電極４との接続不良や、両者間（配線／バンプ電極）の接続抵抗が不均一になるといった不具合を抑制でき、液晶表示装置の信頼性向上を図ることが可能となる。
なお、本実施例では、ソースドライバ１３０に本発明を適用した例について説明したが、本発明は、これに限定されるものではなく、ゲートドライバ１４０に適用可能であることは勿論である。
［実施例２］
図９は、本発明の実施例２の液晶表示装置において、ソースドライバのバンプ電極構造を示す図（（ａ）は断面図，（ｂ）は平面図）である。
本実施例２の液晶表示装置は、基本的に前述の実施例１と同一の構成になっており、以下の構成が異なっている。
即ち、複数のバンプ電極４の各々は、図９に示すように、中央部（ａ４）と、この中央部（ａ４）の周囲に配置され、この中央部（ａ４）よりも高さが高い周辺部（ｂ４）とを有し、バンプ電極４の周辺部（ｂ４）下の薄膜積層体３の導電層の層数は、バンプ電極４の中央部（ａ４）下の薄膜積層体３の導電層の層数よりも多くなっている。
本実施例では、例えばバンプ電極４の周辺部（ｂ４）の下における薄膜積層体３の導電層の層数は、４層（Ｍ１，Ｍ２，Ｍ３，Ｍ４）になっており、バンプ電極４の中央部（ａ４）における薄膜積層体３の導電層の層数は、３層（Ｍ１，Ｍ２，Ｍ３）になっている。
ＡＣＦ実装では、前述したように、第１の基板（ＳＵＢ１）とソースドライバ１３０との間に異方性導電膜（ＡＣＦ）２０を介在させた状態で加熱しながらソースドライバ１３０を圧着し、第１の基板（ＳＵＢ１）の配線（１６２，Ｄ）とソースドライバ１３０のバンプ電極４との間にＡＣＦ中の導電性粒子２１を挟み込むことによって両者（配線／バンプ電極）を電気的にかつ機械的に接続するため、圧着時に両者の間から導電性粒子２１が逃げないように、換言すれば両者の間に出来るだけ多くの導電性粒子２１を挟み込めるように工夫する必要がある。
そこで、本実施例では、バンプ電極４の周辺部（ｂ４）が中央部（ａ４）よりも高くなるように、バンプ電極４下における薄膜積層体３の導電層の層数を部分的に変えている。このような構成にすることにより、ＡＣＦ実装でソースドライバ１３０を実装する時、第１の基板（ＳＵＢ１）の配線（１６２，Ｄ）とソースドライバ１３０のバンプ電極４との間からＡＣＦ中の導電性粒子２１が逃げるのを抑制、換言すれば両者（配線／バンプ電極）の間に多くの導電性粒子２１を挟み込むことができるため、ソースドライバ１３０の実装信頼性向上を図ることができ、更に液晶表示装置の信頼性向上を図ることができる。
第１の基板（ＳＵＢ１）の配線（１６２，Ｄ）とソースドライバ１３０のバンプ電極４との間の接続抵抗は、これらの間に介在された導電性粒子２１の数によって左右されるため、これらの間に出来るだけ多くの導電性粒子２１を介在させて接続抵抗の低抵抗化を図ることが重要である。
なお、本実施例では、ソースドライバ１３０に本発明を適用した例について説明したが、本発明は、これに限定されるものではなく、ゲートドライバ１４０に適用可能であることは勿論である。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
例えば、前述の実施例では液晶表示装置に本発明を適用した例について説明したが、本発明はこれに限定されるものではなく、有機ＥＬ表示装置などにも適用可能である。
本発明の実施例１の液晶表示装置の概略構成を示すブロック図である。 本発明の実施例１の液晶表示装置において、ソースドライバ（半導体チップ）が実装される基板側の配線を説明するための図である。 本発明の実施例１の液晶表示装置において、ソースドライバの実装状態を説明するための要部断面図である。 本発明の実施例１の液晶表示装置において、ソースドライバのバンプ電極の配置状態を示す図である。 本発明の実施例１の液晶表示装置において、ソースドライバの断面構造を示す断面図である。 本発明の実施例１の液晶表示装置において、ソースドライバの反り状態を説明するための図である。 図５にソースドライバの反りを反映させた状態を示す断面図である。 本発明の実施例１の製造方法において、（ａ）工程〜（ｆ）工程を示す図である。 本発明の実施例１の製造方法において、（ｇ）工程〜（ｊ）工程を示す図である。 本発明の実施例２の液晶表示装置において、ソースドライバのバンプ電極構造を示す図（（ａ）は断面図，（ｂ）は平面図）である。 従来の半導体チップの反り状態を説明するための図である。
符号の説明
２ 半導体基板
３ 薄膜積層体
４，４ａ，４ｂ バンプ電極
４ｈａ，４ｈｂ 高さ
ａ４ 中央部
ｂ４ 周辺部
１１，１２，１３，１４ 絶縁層
Ｍ１，Ｍ２，Ｍ３，Ｍ４ 導電層
２０ 異方性導電膜
２１ 導電性粒子
１００ 液晶表示パネル
１０４ 表示制御回路
１０５ 電源回路
１３０ ソースドライバ
Ｃｔ 中心付近
Ｓｄ１ 一端部付近
Ｓｄ２ 他端部付近
１４０ ゲートドライバ
１３１，１４１ デジタル信号
１３２，１４２ 各種電源電圧
１５０ フレキシブル配線基板
１６１ 出力側配線
１６２ 入力側配線
１７０ 半導体チップ
Ｄ 映像線（ドレイン線、ソース線）
Ｇ 走査線（ゲート線）
ＰＸ 画素電極
ＣＴ 対向電極（コモン電極）
ＴＦＴ 薄膜トランジスタ
Ｃｌｃ 液晶容量
Ｃｓｔ 保持容量
ＳＵＢ１ 第１の基板
ＳＵＢ２ フィルタ基板

Claims (7)

  1. 表示パネルと、
    複数のバンプ電極を有し、前記表示パネルを構成する基板上に実装される半導体チップとを備える表示装置であって、
    前記複数のバンプ電極は、前記半導体チップの長手方向の中心部付近に配置される第１のバンプ電極と、前記半導体チップの長手方向の端部付近に配置される第２のバンプ電極とを含み、
    前記半導体チップは、その内部に、少なくとも１層の導電層を有し、
    前記半導体チップの前記バンプ電極が形成される面を下側としたとき、前記第２のバンプ電極上に形成される前記導電層の層数は、前記第１のバンプ電極上に形成される前記導電層の層数よりも多いことを特徴とする表示装置。
  2. 前記半導体チップの前記バンプ電極が形成されない面から前記第２のバンプ電極の最頂部までの高さは、前記半導体チップの前記バンプ電極が形成されない面から前記第１のバンプ電極の最頂部までの高さよりも高いことを特徴とする請求項１に記載の表示装置。
  3. 前記半導体チップは、前記半導体チップの前記バンプ電極が形成される面が凸となる方向に反っていることを特徴とする請求項１または請求項２に記載の表示装置。
  4. 表示パネルと、
    複数のバンプ電極を有し、前記表示パネルを構成する基板上に実装される半導体チップとを備える表示装置であって、
    前記半導体チップは、その内部に、少なくとも１層の導電層を有し、
    前記複数のバンプ電極の各々のバンプ電極は、中央部と、前記中央部の周囲に配置され、前記中央部よりも高さが高い周辺部とを有し、
    前記半導体チップの前記バンプ電極が形成される面を下側としたとき、前記バンプ電極の前記周辺部上に形成される前記導電層の層数は、前記バンプ電極の前記中央部上に形成される前記導電層の層数よりも多いことを特徴とする表示装置。
  5. 前記第１および第２バンプ電極上に形成される前記導電層は、ダミーの導電層を含むことを特徴とする請求項１ないし請求項４のいずれか１項に記載の表示装置。
  6. 前記複数のバンプ電極は、異方性導電膜を介して前記表示パネルを構成する基板上に形成された配線層に電気的に接続されていることを特徴とする請求項１ないし請求項５のいずれか１項に記載の表示装置。
  7. 前記表示パネルは、前記基板と、前記基板に対向して配置された対向基板と、前記基板と前記対向基板との間に挟持された液晶層とを有する液晶表示パネルであることを特徴とする請求項１ないし請求項６のいずれか１項に記載の表示装置。
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