CN101281327A - 显示装置 - Google Patents

显示装置 Download PDF

Info

Publication number
CN101281327A
CN101281327A CNA2008100907920A CN200810090792A CN101281327A CN 101281327 A CN101281327 A CN 101281327A CN A2008100907920 A CNA2008100907920 A CN A2008100907920A CN 200810090792 A CN200810090792 A CN 200810090792A CN 101281327 A CN101281327 A CN 101281327A
Authority
CN
China
Prior art keywords
mentioned
salient pole
conductive layer
semi
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2008100907920A
Other languages
English (en)
Inventor
勇广宣
牧岛达男
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Japan Display Inc
Original Assignee
Hitachi Displays Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Displays Ltd filed Critical Hitachi Displays Ltd
Publication of CN101281327A publication Critical patent/CN101281327A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13452—Conductors connecting driver circuitry and terminals of panels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/06102—Disposition the bonding areas being at different heights
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Wire Bonding (AREA)

Abstract

一种显示装置，包括显示板和具有多个凸块电极并被安装在构成上述显示板的基板上的半导体芯片，上述多个凸块电极包含配置在上述半导体芯片长度方向的中心部附近的第一凸块电极、和配置在上述半导体芯片长度方向的端部附近的第二凸块电极，上述半导体芯片在其内部具有至少一层导电层，当将上述半导体芯片的形成上述凸块电极的面设为下侧时，形成在上述第二凸块电极上的上述导电层的层数比形成在上述第一凸块电极上的上述导电层的层数多，形成在上述第一凸块电极上和上述第二凸块电极上的上述导电层包含伪导电层，上述多个凸块电极隔着各向异性导电膜与形成在构成上述显示板的基板上的布线层电连接。本发明能提高显示装置的可靠性。

Description

显示装置
技术领域
本发明涉及显示装置，尤其涉及有效应用于COG(Chip On Glass：玻璃覆晶封装)方式的显示装置的技术。
背景技术
TFT(Thin Film Transistor：薄膜晶体管)方式的液晶显示装置被广泛用作笔记本型个人电脑、电视机等显示装置。这些液晶显示装置包括液晶显示板和安装有驱动该液晶显示板的驱动电路(例如，栅极驱动电路或源极驱动电路等)的半导体芯片。
并且，在这种液晶显示装置中，采用在构成液晶显示板的一对基板的一个基板上直接安装裸露的半导体芯片的COG(Chip On Glass)方式。在该COG方式中，作为半导体芯片的安装方法，提出了各种方法并正处于实用化阶段。其中之一，例如使用被称为ACF(Anisotropic Conductive Film)的各向异性导电膜来安装半导体芯片的方法(ACF安装)已众所周知。在该ACF安装中，利用各向异性导电膜对形成在构成液晶显示板的一对基板的一个基板上的布线、和形成在半导体芯片的主面上的凸块(bump)电极进行电连接且机械连接。作为各向异性导电膜，例如使用了许多的导电粒子分散地混入环氧树脂类的热固化绝缘型树脂中的导电膜。
对于COG方式的液晶显示装置，例如记载在下述的专利文件1中。
专利文献1：日本特开2002-258317号公报
发明内容
然而，在ACF安装中，如图10(用于说明现有的半导体芯片的弯曲状态的图)所示，在使ACF介于液晶显示板的一个基板和半导体芯片170之间的状态下一边加热一边压焊半导体芯片170，通过在基板的布线和半导体芯片170的凸块电极4之间夹入ACF中的导电性粒子21来对两者(布线/凸块电极)进行电连接且机械连接，因此，需要使半导体芯片170的多个凸块电极4的高度一致，即确保多个凸块电极4的平坦性。但是，如图10所示，半导体芯片170向使其主面(形成凸块电极4的凸块形成面)侧成为凸状的方向弯曲，因此，由于该弯曲产生的影响，配置在半导体芯片170的长度方向的中心部附近(Ct)的凸块电极4a和配置在端部附近(一端部附近(Sd1)，另一端部附近(Sd2))的凸块电极(4b1、4b2)的高度产生偏差。这种凸块电极4的高度偏差引起基板布线和半导体芯片的凸块电极的连接不良、两者间(布线/凸块电极)的连接电阻不均匀这样的缺陷，成为使液晶显示装置的可靠性降低的主要原因，因此需要应对该问题。
本发明是为了解决上述现有技术的问题而完成的，本发明的目的在于提供可谋求显示装置的可靠性提高的技术。
本发明的上述以及其他目的和新的特征根据本说明书的叙述以及附图得以明确。
简单说明本申请公开的发明中具有代表性的发明的概要，如下所述。
(1)一种显示装置，包括显示板、和具有多个凸块电极并被安装在构成上述显示板的基板上的半导体芯片，上述显示装置的特征在于：上述多个凸块电极包含配置在上述半导体芯片的长度方向的中心部附近的第一凸块电极、和配置在上述半导体芯片的长度方向的端部附近的第二凸块电极，上述半导体芯片在其内部具有至少一层导电层，当将上述半导体芯片的形成上述凸块电极的面设为下侧时，形成在上述第二凸块电极上的上述导电层的层数比形成在上述第一凸块电极上的上述导电层的层数多。
(2)在(1)中，从上述半导体芯片的未形成上述凸块电极的面到上述第二凸块电极的最顶部的高度高于从上述半导体芯片的未形成上述凸块电极的面到上述第一凸块电极的最顶部的高度。
(3)在(1)或(2)中，上述半导体芯片向使上述半导体芯片的形成上述凸块电极的面成为凸状的方向弯曲。
(4)一种显示装置，包括显示板、和具有多个凸块电极并被安装在构成上述显示板的基板上的半导体芯片，上述显示装置的特征在于：上述半导体芯片在其内部具有至少一层导电层，上述多个凸块电极的每一个凸块电极具有中央部、和配置在上述中央部的周围且高度比上述中央部高的周边部，当将上述半导体芯片的形成上述凸块电极的面设为下侧时，上述凸块电极的形成在上述周边部的上述导电层的层数比上述凸块电极形成在上述中央部的上述导电层的层数多。
(5)在(1)～(4)任一项中，形成在上述第一凸块电极上和上述第二凸块电极上的上述导电层包含伪导电层。
(6)在(1)～(5)的任一项中，上述多个凸块电极隔着各向异性导电膜与形成在构成上述显示板的基板上的布线层电连接。
(7)在(1)～(5)的任一项中，上述显示板是具有上述基板、与上述基板相对配置的对置基板、夹持在上述基板和上述对置基板之间的液晶层的液晶显示板。
简单说明由本申请公开的发明中代表性的发明得到的效果，如下所述。
采用本发明，能够谋求显示装置的可靠性的提高。
附图说明
图1是表示本发明实施例1的液晶显示装置的概略结构的框图。
图2是用于说明在本发明实施例1的液晶显示装置中安装源极驱动器(半导体芯片)的基板侧的布线的图。
图3是用于说明在本发明实施例1的液晶显示装置中源极驱动器的安装状态的主要部分剖视图。
图4是表示在本发明实施例1的液晶显示装置中源极驱动器的凸块电极的配置状态的图。
图5是表示在本发明实施例1的液晶显示装置中源极驱动器的剖面结构的剖视图。
图6是用于说明在本发明实施例1的液晶显示装置中源极驱动器的弯曲状态的图。
图7是表示图5中反映了源极驱动器的弯曲的状态的剖视图。
图8A是表示在本发明实施例1的制造方法中(a)工序～(f)工序的图。
图8B是表示本发明实施例1的制造方法中(g)工序～(j)工序的图。
图9是表示在本发明实施例2的液晶显示装置中源极驱动器的凸块电极结构的图((a)是剖视图，(b)是俯视图)。
图10是用于说明现有的半导体芯片的弯曲状态的图。
符号说明：
2 半导体衬底
3 薄膜层叠体
4、4a、4b 凸块电极
4ha、4hb  高度
a4 中央部
b4 周边部
11、12、13、14 绝缘层
M1、M2、M3、M4 导电层
20 各向异性导电膜
21 导电性粒子
100 液晶显示板
104 显示控制电路
105 电源电路
130 源极驱动器
Ct  中心附近
Sd1 一端部附近
Sd2 另一端部附近
140 栅极驱动器
131、141 数字信号
132、142 各种电源电压
150 挠性布线基板
161 输出侧布线
162 输入侧布线
170 半导体芯片
D 图像线(漏极线、源极线)
G 扫描线(栅极线)
PX 像素电极
CT 对置电极(公共电极)
TFT 薄膜晶体管
Clc 液晶电容
Cst 保持电容
SUB1 第1基板
SUB2 滤色器基板
具体实施方式
下面，参照附图，详细说明将本发明应用于液晶显示装置的实施例。
在用于说明发明的实施例的全部附图中，对具有相同功能的部件标记相同的标号，省略其重复的说明。
[实施例1]
图1是表示本发明实施例1的液晶显示装置的概略结构的框图。
在图1中，100是液晶显示板，130是由半导体芯片构成的源极驱动器，140是由半导体芯片构成的栅极驱动器，104是显示控制电路，105是电源电路。
液晶显示板100是IPS(In Plane Switching：板内切换)方式的液晶显示板，通过隔开预定间隔将形成有像素电极(PX)、薄膜晶体管(TFT)、对置电极(CT)等的第1基板(也称为TFT基板)(SUB1)、和形成有滤色器等的第2基板(也称为CF基板)(SUB2)进行重叠，利用在这两个基板间的周边部附近设置为框状的密封材料来粘合两基板，并且从设置在密封材料的一部分上的液晶密封口向两基板间的密封材料的内侧封入液晶并密封，进而在两基板的外侧附着偏振片，从而构成液晶显示板。即，液晶显示板100为在一对基板间夹持有由许多的液晶分子构成的液晶层的结构。
液晶显示板100也可以是TN方式或VA方式的纵电场方式的液晶显示板。若液晶显示板100为TN方式或VA方式的液晶显示板，则对置电极(CT)被设置在第2基板(SUB2)一侧。
另外，本发明与液晶显示板的内部结构没有关系，因此省略液晶显示板的内部结构的详细说明。
第1基板(SUB1)和第2基板(SUB2)以平面为方形形状而形成，各个平面尺寸不同。在本实施例中，第1基板(SUB1)的平面尺寸比第2基板(SUB2)的平面尺寸大，第1基板(SUB1)具有与第2基板(SUB2)不重叠的区域(以下，称为非重叠区域)。作为第1基板(SUB1)和第2基板(SUB2)，例如采用玻璃等透明的绝缘性基板。
源极驱动器130和栅极驱动器140是在构成液晶显示板100的基板，例如分别以COG方式安装在第1基板(SUB1)的两边的周边部的非重叠区域。
另外，电源电路105和显示控制电路104分别被安装在配置于液晶显示板100周边部的挠性布线基板(以下，简称为FPC基板)150上。
从显示控制电路104发送的数字信号(显示数据信号、时钟信号等)131、和从电源电路105提供的各种电源电压(模拟电源电压/GND、数字电源电压/GND、灰度基准电压等)132经由形成在FPC基板150上的信号布线输入到各源极驱动器130。
另外，从显示控制电路104发送的数字信号(时钟信号等)141、和从电源电路105提供的各种电源电压(模拟电源电压/GND、数字电源电压/GND等)142经由形成在FPC基板150和第1基板(SUB1)上的信号布线输入到各栅极驱动器140。
另外，D是图像线(也称为漏极线、源极线)，G是扫描线(也称为栅极线)，Clc是等价地表示液晶层的液晶电容，Cst是形成在对置电极(CT)和像素电极(PX)之间的保持电容。
另外，在图1中，具有一个薄膜晶体管(TFT)的子像素呈矩阵状配置在有效显示区域(像素部)。
图2是用于说明本实施例1的安装源极驱动器130的基板侧的布线层的图。
如图2所示，在本实施例中，利用各向异性导电膜对形成在FPC基板150的突出部151上的输出侧布线161、和形成在第1基板(SUB1)上的输入侧布线162进行电连接且机械连接。
另外，形成在第1基板(SUB1)的输入侧布线162通过各向异性导电膜与源极驱动器130的输入侧的凸块电极电连接且机械连接。而且，源极驱动器130的输出侧的凸块电极通过各向异性导电膜与形成在第1基板(SUB1)上的图像信号线(D)电连接且机械连接。
另外，在图2中，A是源极驱动器130的形成输入侧的凸块电极的区域，B是源极驱动器130的形成输出侧的凸块电极的区域。
图3是用于说明本实施例1的源极驱动器130的安装状态的主要部分剖视图。在图3中，箭头C所示的方向为显示区域。
如图3所示，在源极驱动器130的主面(形成有凸块电极4的凸块形成面)与液晶显示板100的第1基板(SUB1)相对的状态，即源极驱动器130的多个凸块电极4与第1基板(SUB1)的多条布线(162，D)相对的状态下，将源极驱动器130安装在第1基板(SUB1)上。
在第1基板(SUB1)和源极驱动器130之间，作为粘接材料，例如插入被称为ACF的各向异性导电膜20。作为各向异性导电膜20，使用许多的导电性粒子21分散地混入到例如环氧树脂类的热固化型绝缘树脂中的导电膜。即，通过使用各向异性导电膜20来安装半导体芯片的ACF安装，源极驱动器130被安装在第1基板(SUB1)上。在该ACF安装中，在使各向异性导电膜(ACF)20介于第1基板(SUB1)和源极驱动器130之间的状态下，一边加热一边压焊源极驱动器130，通过在第1基板(SUB1)的布线(162，D)和源极驱动器130的凸块电极4之间夹着ACF中的导电性粒子21来对两者(布线/凸块电极)进行电连接且机械连接。
图4是表示源极驱动器的凸块电极的配置状态的图，图5是表示源极驱动器的剖面结构的剖视图。图5是示出了图4所示的三个位置(一端部附近Sd1，中心附近Ct，另一端部附近Sd2)的剖面结构的图。图5示出了未反映源极驱动器的弯曲的状态。
如图4所示，源极驱动器130以其平面形状为具有长边和短边的长方形的形状而形成。源极驱动器130如图5所示为具有半导体衬底2、形成在该半导体衬底2上的薄膜层叠体3、形成在该薄膜层叠体3上的多个凸块电极4的结构。薄膜层叠体3为在半导体衬底2上分别多层层叠了绝缘层、导电层的多层导电层结构。
在本实施例中，薄膜层叠体3是例如具有第1层导电层M1、第2层导电层M2、以及第3层导电层M3的三层导电结构。第1层导电层M1、第2层导电层M2、第3层导电层M3的至少一层也可以是伪导电层(未与其他导电层连接的导电层)。
作为绝缘层，例如采用氧化硅、氮化硅等无机绝缘层、或者环氧树脂等无机绝缘膜。作为导电层(M1～M3)，例如采用由铝(Al)、以铝为主体的合金、铜(Cu)、以铜为主体的合金等构成的金属膜。作为多个凸块电极4，例如使用通过电镀法形成的金(Au)凸块。
如图4所示，沿着源极驱动器130的各边配置多个凸块电极4。多个凸块电极4包含配置在源极驱动器130的长度方向(长边方向)的中心部附近(Ct)的凸块电极4a、和配置在源极驱动器130的长度方向的端部附近(一端部附近(Sd1)，另一端部附近(Sd2))的凸块电极(4b1、4b2)。如图5所示，配置在源极驱动器130的长度方向的一端部附近(Sd1)和另一端部附近(Sd2)的凸块电极(4b1、4b2)下的薄膜层叠体3的导电层的层数，比配置在源极驱动器130的长度方向的中心部附近(Ct)的凸块电极4a下的薄膜层叠体3的导电层的层数多。在本实施例中，例如凸块电极(4b1、4b2)下的薄膜层叠体3的导电层为三层(M1、M2、M3)，凸块电极4a下的薄膜层叠体3的导电层为两层(M1、M3)。
在配置于源极驱动器130的长度方向的端部附近(一端部附近(Sd1)，另一端部附近(Sd2))的凸块电极(4b1、4b2)、和配置于源极驱动器130的长度方向的中心部附近(Ct)的凸块电极4a处，从半导体衬底2到凸块电极(4b1、4b2)的最顶部的高度(4hb)，比从半导体衬底2到凸块电极4a的最顶部的高度(4ha)高。
凸块电极4和薄膜层叠体3的上下方向的相对位置关系表现为凸块电极4下的薄膜层叠体3，但这种情况是将源极驱动器130的主面(凸块形成面)设为上侧(朝上)的情况，在将源极驱动器130的主面(凸块形成面)设为下侧(朝下)时，表现为凸块电极4上的薄膜层叠体3。
但是，ACF安装中，在使各向异性导电膜(ACF)20介于第1基板(SUB1)和源极驱动器130之间的状态下一边进行加热一边压焊源极驱动器130，通过在第1基板(SUB1)的布线(162，D)和源极驱动器130的凸块电极4之间夹着ACF中的导电性粒子21来对两者(布线/凸块电极)进行电连接且机械连接，因此需要使源极驱动器130的多个凸块电极4的高度一致。
然而，如图6(用于说明源极驱动器的弯曲状态的图)所示，源极驱动器130沿着其主面(形成有凸块电极的凸块形成面)侧为凸的方向，因此，由于该弯曲产生的影响，配置在源极驱动器130的长度方向的中心部附近(Ct)的凸块电极4a、和配置在端部附近(一端部附近(Sd1)，另一端部附近(Sd2))的凸块电极(4b1、4b2)的高度产生偏差。这种凸块电极4的高度偏差引起第1基板(SUB1)的布线(162，D)和源极驱动器130的凸块电极4的连接不良、两者间(布线/凸块电极)的连接电阻不均匀这样的缺陷，成为使液晶显示装置的可靠性降低的主要原因，因此需要应对该问题。
另一方面，凸块电极4的高度偏差受作为凸块电极4的基底的薄膜层叠体3的平坦性影响，因此在源极驱动器130的制造中，采用平坦化工艺。但是，即使采用平坦化工艺，实际上也不能如设计的那样平坦。
图8A和图8B是表示在本发明实施例的制造方法中薄膜层叠体的制造工序的图，在图8A中示出(a)工序～(f)工序，在图8B中示出(g)工序～(j)工序。在图8A和图8B中，左侧的图表示设计水准下的状态，右侧的图表示实际的状态。
(a)工序：
在半导体衬底2上形成了绝缘层11后，在绝缘层11上形成导电层M1。
(b)工序：
以覆盖导电层M1的方式在绝缘层11上形成绝缘层12。
(c)工序：
使用CMP(Chemical Mechanical Polishing：化学机械研磨)法或蚀刻法等使绝缘层12的表面平坦化。
(d)工序：
在平坦化后的绝缘层12上形成导电层M2。
(e)工序：
以覆盖导电层M2的方式在绝缘层12上形成绝缘层13。
(f)工序：
使用CMP法或蚀刻法等使绝缘层13的表面平坦化。
(g)工序：
在平坦化后的绝缘层13上形成导电层M3。
(h)工序：
以覆盖导电层M3的方式在绝缘层13上形成绝缘层14。
(i)工序：
使用CMP法或蚀刻法等使绝缘层14的表面平坦化。
(j)工序：
在绝缘层14上形成了焊接开口后，形成凸块电极4。
如图8A和图8B所示，即使采用平坦化工艺，当凸块电极上(将构成源极驱动器130的半导体芯片的凸块形成面设为下侧时)的导电层的层数不同时，实际上不能如设计那样平坦化，凸块电极4的高度产生偏差。
因而，在本实施例中，在源极驱动器130的长度方向的中心部附近(Ct)和端部附近(一端部附近(Sd1)，另一端部附近(Sd2))，有意地改变凸块电极上(将构成源极驱动器130的半导体芯片的凸块形成面设为下侧时)的薄膜层叠体3的导电层的层数来抑制由源极驱动器130的弯曲引起的凸块电极4的高度偏差。
以下，使用图5～图7来说明其理由。图7是表示在图5中反映了源极驱动器的弯曲的状态的剖视图。
如图6所示，源极驱动器130弯向其主面(凸块形成面)侧为凸的方向。在这种情况下，在源极驱动器130的长度方向，中心部附近(Ct)比端部附近(一端部附近(Sd1)，另一端部附近(Sd2))突出。
另一方面，例如即使采用平坦化工艺，从半导体衬底2到凸块电极4的最顶部的高度也根据凸块电极4下的薄膜层叠体3的导电层的层数而发生变化。在本实施例中，如图5所示，例如凸块电极(4b1、4b2)下的薄膜层叠体3的导电层为三层(M1、M2、M3)，凸块电极4a下的薄膜层叠体3的导电层为两层(M1、M3)。
在这种情况下，在配置于源极驱动器130的长度方向的端部附近(一端部附近(Sd1)，另一端部附近(Sd2))的凸块电极(4b1、4b2)、和配置于源极驱动器130的长度方向的中心部附近(Ct)的凸块电极4a中，从半导体衬底2到凸块电极(4b1、4b2)的最顶部的高度(4hb)，比从半导体衬底2到凸块电极4a的最顶部的高度(4ha)高。
因此，如图7所示，通过根据源极驱动器130的弯曲，有意地改变凸块电极4下的薄膜层叠体3的导电层的层数，能够抑制由源极驱动器130的弯曲引起的凸块电极4的高度偏差。
在图5中，m1是凸块电极4的高低差，在图7中，m2是源极驱动器130的弯曲量。为了使该高低差m1和弯曲量m2相同，最好是在源极驱动器130的长度方向，改变中心部附近(Ct)的凸块电极4a上的薄膜层叠体3的导电层和端部附近((一端部附近(Sd1)，另一端部附近(Sd2))的凸块电极(4b1、4b2)上的导电层的层数。
由此，根据本实施例，能够抑制由源极驱动器130的弯曲引起的凸块电极4的高度偏差，因此，能够抑制第1基板(SUB1)的布线(162，D)和源极驱动器130的凸块电极4的连接不良、两者间(布线/凸块电极)的连接电阻不均匀这样的缺陷，能够谋求液晶显示装置的可靠性的提高。
在本实施例中，说明了对源极驱动器130应用了本发明的例子，但本发明不限于此，当然也能应用于栅极驱动器140。
[实施例2]
图9是表示在本发明实施例2的液晶显示装置中源极驱动器的凸块电极结构的图((a)为剖视图，(b)为俯视图)。
本实施例2的液晶显示装置是基本上与上述实施例1相同的结构，以下的结构不同。
即，如图9所示，多个凸块电极4分别具有中央部(a4)、和配置在该中央部(a4)的周围且高度比该中央部(a4)高的周边部(b4)，凸块电极4的周边部(b4)下的薄膜层叠体3的导电层的层数比凸块电极4的中央部(a4)下的薄膜层叠体3的导电层的层数多。
在本实施例中，例如凸块电极4的周边部(b4)下的薄膜层叠体3的导电层的层数为四层(M1、M2、M3、M4)，凸块电极4的中央部(a4)下的薄膜层叠体3的导电层的层数为三层(M1、M2、M3)。
在ACF安装中，如上所述，在使各向异性导电膜(ACF)20介于第1基板(SUB1)和源极驱动器130之间的状态下，一边加热，一边压焊源极驱动器130，通过在第1基板(SUB1)的布线(162，D)和源极驱动器130的凸块电极4之间夹着ACF中的导电性粒子21来对两者(布线/凸块电极)进行电连接且机械连接，因此压焊时为了避免导电性粒子21从两者之间漏掉，换句话说为了在两者之间夹入尽量多的导电性粒子21而需要对此进行研究。
于是，在本实施例中，为了使凸块电极4的周边部(b4)比中央部(a4)高，部分地改变凸块电极4下的薄膜层叠体3的导电层的层数。通过形成这种结构，在ACF安装中安装源极驱动器130时，能够抑制ACF中的导电性粒子21从第1基板(SUB1)的布线(162，D)和源极驱动器130的凸块电极4之间漏掉，换句话说，能够在两者(布线/凸块电极)之间夹入多数导电性粒子21，因此能够谋求源极驱动器130的安装可靠性的提高，进而能够谋求液晶显示装置的可靠性提高。
第1基板(SUB1)的布线(162，D)和源极驱动器130的凸块电极4之间的连接电阻受介于其间的导电性粒子21的数量影响，因此，重要的是使尽量多的导电性粒子21介于其间来谋求连接电阻的低电阻化。
在本实施例中，虽然说明了对源极驱动器130应用本发明的例子，但本发明并不限于此，当然也能应用于栅极驱动器140。
以上，根据上述实施例，具体说明了本发明人完成的发明，但本发明不限于上述实施例，当然在不超出其主旨的范围内可进行各种变更。
例如，虽然在上述实施例中说明了对液晶显示装置应用本发明的例子，但本发明并不限于此，其也可应用于有机EL显示装置等。

Claims (7)

1.一种显示装置，包括显示板、和具有多个凸块电极并被安装在构成上述显示板的基板上的半导体芯片，
上述显示装置的特征在于：
上述多个凸块电极包含配置在上述半导体芯片的长度方向的中心部附近的第一凸块电极、和配置在上述半导体芯片的长度方向的端部附近的第二凸块电极，
上述半导体芯片在其内部具有至少一层导电层，
当将上述半导体芯片的形成上述凸块电极的面设为下侧时，形成在上述第二凸块电极上的上述导电层的层数比形成在上述第一凸块电极上的上述导电层的层数多。
2.根据权利要求1所述的显示装置，其特征在于：
从上述半导体芯片的未形成上述凸块电极的面至上述第二凸块电极的最顶部的高度高于从上述半导体芯片的未形成上述凸块电极的面至上述第一凸块电极的最顶部的高度。
3.根据权利要求1或2所述的显示装置，其特征在于：
上述半导体芯片向使上述半导体芯片的形成上述凸块电极的面成为凸状的方向弯曲。
4.一种显示装置，包括显示板、和具有多个凸块电极并被安装在构成上述显示板的基板上的半导体芯片，
上述显示装置的特征在于：
上述半导体芯片在其内部具有至少一层导电层，
上述多个凸块电极的每一个凸块电极具有中央部、和配置在上述中央部的周围且高度比上述中央部高的周边部，
当将上述半导体芯片的形成上述凸块电极的面设为下侧时，上述凸块电极的形成在上述周边部上的上述导电层的层数比上述凸块电极的形成在上述中央部上的上述导电层的层数多。
5.根据权利要求1～4中任一项所述的显示装置，其特征在于：
形成在上述第一凸块电极上和上述第二凸块电极上的上述导电层包含伪导电层。
6.根据权利要求1～5中任一项所述的显示装置，其特征在于：
上述多个凸块电极隔着各向异性导电膜与形成在构成上述显示板的基板上的布线层电连接。
7.根据权利要求1～6中任一项所述的显示装置，其特征在于：
上述显示板是具有上述基板、与上述基板相对而配置的对置基板、以及被夹持在上述基板和上述对置基板之间的液晶层的液晶显示板。
CNA2008100907920A 2007-04-03 2008-04-02 显示装置 Pending CN101281327A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2007-097198 2007-04-03
JP2007097198A JP2008256825A (ja) 2007-04-03 2007-04-03 表示装置

Publications (1)

Publication Number Publication Date
CN101281327A true CN101281327A (zh) 2008-10-08

Family

ID=39826580

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2008100907920A Pending CN101281327A (zh) 2007-04-03 2008-04-02 显示装置

Country Status (3)

Country Link
US (2) US7859634B2 (zh)
JP (1) JP2008256825A (zh)
CN (1) CN101281327A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102458059A (zh) * 2010-10-22 2012-05-16 深圳市新国都技术股份有限公司 带有导电涂层保护电路的保护罩及其构成的pos机
CN107193165A (zh) * 2016-03-15 2017-09-22 三星显示有限公司 显示装置
WO2020019428A1 (zh) * 2018-07-26 2020-01-30 武汉华星光电技术有限公司 显示面板及显示装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009193233A (ja) * 2008-02-13 2009-08-27 Hitachi Displays Ltd タッチパネル付き表示装置
US20150097286A1 (en) * 2013-04-12 2015-04-09 Xintec Inc. Chip package and method for fabricating the same
KR102417699B1 (ko) * 2017-11-06 2022-07-05 엘지디스플레이 주식회사 표시 장치

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62194652A (ja) * 1986-02-21 1987-08-27 Hitachi Ltd 半導体装置
JPH11160356A (ja) * 1997-11-25 1999-06-18 Matsushita Electric Ind Co Ltd ウェハ一括型測定検査用プローブカードおよびセラミック多層配線基板ならびにそれらの製造方法
JP2000208907A (ja) 1999-01-18 2000-07-28 Matsushita Electric Ind Co Ltd 電子部品の実装方法
KR100685946B1 (ko) * 2001-03-02 2007-02-23 엘지.필립스 엘시디 주식회사 액정 디스플레이 패널 및 그 제조방법
JP2002258317A (ja) 2001-03-05 2002-09-11 Hitachi Ltd 液晶表示装置
US20040183308A1 (en) * 2003-03-17 2004-09-23 Mingzhou Xu Gas turbine engine starter generator that selectively changes the number of rotor poles
TWI313048B (en) * 2003-07-24 2009-08-01 Via Tech Inc Multi-chip package
US7084500B2 (en) * 2003-10-29 2006-08-01 Texas Instruments Incorporated Semiconductor circuit with multiple contact sizes
JP2006041011A (ja) * 2004-07-23 2006-02-09 Optrex Corp Ｉｃチップおよび表示装置
TWI262347B (en) 2004-08-02 2006-09-21 Hannstar Display Corp Electrical conducting structure and liquid crystal display device comprising the same
DE102005051332B4 (de) * 2005-10-25 2007-08-30 Infineon Technologies Ag Halbleitersubstrat, Halbleiterchip, Halbleiterbauteil und Verfahren zur Herstellung eines Halbleiterbauteils
US20080001233A1 (en) * 2006-05-11 2008-01-03 Ashok Kumar Kapoor Semiconductor device with circuits formed with essentially uniform pattern density

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102458059A (zh) * 2010-10-22 2012-05-16 深圳市新国都技术股份有限公司 带有导电涂层保护电路的保护罩及其构成的pos机
CN107193165A (zh) * 2016-03-15 2017-09-22 三星显示有限公司 显示装置
CN107193165B (zh) * 2016-03-15 2021-10-29 三星显示有限公司 显示装置
WO2020019428A1 (zh) * 2018-07-26 2020-01-30 武汉华星光电技术有限公司 显示面板及显示装置

Also Published As

Publication number Publication date
US20080246911A1 (en) 2008-10-09
JP2008256825A (ja) 2008-10-23
US8248569B2 (en) 2012-08-21
US7859634B2 (en) 2010-12-28
US20110062582A1 (en) 2011-03-17

Similar Documents

Publication Publication Date Title
CN100370324C (zh) 显示装置
US8467028B2 (en) Electro-optical device and electronic apparatus
JP5274564B2 (ja) フレキシブル基板および電気回路構造体
US20090310314A1 (en) Flexible Display Module and Method of Manufacturing the same
CN101281327A (zh) 显示装置
US7639338B2 (en) LCD device having external terminals
JP2006317517A (ja) 表示装置およびｉｃ
JP2009098407A (ja) 表示装置
TWM268600U (en) Structure of chip on glass and liquid crystal display device using the structure
CN108845465B (zh) 显示面板扇出走线结构及其制作方法
US11793040B2 (en) Display device
JP2008090147A (ja) 接続端子基板及びこれを用いた電子装置
JP2006210809A (ja) 配線基板および実装構造体、電気光学装置および電子機器
JP2003222898A (ja) 液晶表示装置
CN102394231A (zh) 一种用于液晶显示器的芯片接合结构
JP4067502B2 (ja) 半導体装置、半導体装置の実装構造およびそれを備える電子機器ならびに表示装置
CN111427209A (zh) 液晶显示面板
CN113470516A (zh) 显示设备及制造显示设备的方法
CN112449486A (zh) 显示设备
JP2008209792A (ja) 液晶表示装置
US20180092214A1 (en) Display device
US11409335B2 (en) Display device
JP2011164656A (ja) 表示装置およびｉｃ
JP3515415B2 (ja) 表示装置
JP2008306050A (ja) 電極接続構造および液晶表示ユニット

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Open date: 20081008