CN111466020A - 半导体集成电路装置 - Google Patents

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Abstract

提供一种采用了垂直纳米线FET(VNW FET)的标准单元的版图构造。在电源布线(VDD)与电源布线(VSS)之间，设有形成有VNW FET的P型晶体管区域(Pch)和形成有VNW FET的N型晶体管区域(Nch)。局部布线(37)布置为从P型晶体管区域(Pch)延伸到N型晶体管区域(Nch)。虚设VNW FET即晶体管(P3、N3)的顶部电极与局部布线(37)相连。

Description

半导体集成电路装置
技术领域
本公开涉及一种半导体集成电路装置，其包括标准单元，该标准单元包括垂直纳米线(VNW：Vertical Nanowire)FET(Field Effect Transistor，场效应晶体管)。
背景技术
标准单元方式是在半导体基板上形成半导体集成电路的一种已知方法。标准单元方式指的是以下方式，即，事先将具有特定逻辑功能的基本单元(例如反相器、锁存器、触发器、全加器等)作为标准单元准备好，然后将多个标准单元布置在半导体基板上，再用布线将这些标准单元连接起来，这样来设计LSI芯片。
LSI的基本构成要素即晶体管通过缩小栅极长度(按比例缩小：scaling)而实现了集成度的提高、工作电压的降低以及工作速度的提高。但是，近年来，出现的问题是过度地按比例缩小会引起截止电流，截止电流又会引起功耗显著增大。为解决该问题，人们已开始积极对立体构造晶体管进行研究，即，将晶体管构造从现有的平面型变为立体型。作为立体构造晶体管之一，垂直纳米线FET(以下视情况称为VNW FET)备受瞩目。
专利文献1公开了一种采用了VNW FET的2输入NAND的版图。专利文献2公开了一种采用了VNW FET的反相器的版图。
专利文献1：美国专利申请公开第2016/0063163号说明书
专利文献2：美国专利申请公开第2016/0012169号说明书
发明内容
-发明要解决的技术问题-
在半导体微细结构的制造过程中，如何抑制制造偏差是一大问题，这在采用了VNWFET的半导体集成电路装置中也是一样的。此外，如何缩小半导体集成电路装置的面积也同样是一大问题。
本公开的目的在于：就包括采用了VNW FET的标准单元的半导体集成电路装置而言，提供一种版图构造，其抑制制造偏差且缩小半导体集成电路装置的面积。
-用以解决技术问题的技术方案-
本公开的第一方面涉及一种半导体集成电路装置，其包括标准单元，所述标准单元包括第一电源布线、第二电源布线、P型晶体管区域、N型晶体管区域以及信号布线，所述第一电源布线沿第一方向延伸，并供给第一电源电压，所述第二电源布线沿所述第一方向延伸，并供给与所述第一电源电压不同的第二电源电压，所述P型晶体管区域设在所述第一电源布线与所述第二电源布线之间且靠所述第一电源布线一侧，在所述P型晶体管区域形成有一个以上有源P型VNW(Vertical Nanowire：垂直纳米线)FET，所述N型晶体管区域设在所述第一电源布线与所述第二电源布线之间且靠所述第二电源布线一侧，在所述N型晶体管区域形成有一个以上有源N型VNW FET，所述信号布线布置为从所述P型晶体管区域延伸到所述N型晶体管区域，在所述P型晶体管区域和所述N型晶体管区域中的至少一者上，形成有至少一个虚设VNW FET，所述虚设VNW FET的顶部电极与所述信号布线相连。
根据该方面，因为布置有虚设VNW FET，所以VNW FET的分布较均匀，制造精度提高，且晶体管特性的偏差得到抑制。
在本公开的第二方面中，半导体集成电路装置包括电路块，在该电路块中，多列由沿第一方向排列布置的多个标准单元构成的单元列沿着与所述第一方向垂直的第二方向排列着布置，所述电路块包括第一电源布线、以及第一单元列和第二单元列，所述第一电源布线沿所述第一方向延伸，所述第一单元列和所述第二单元列是多列所述单元列的一部分，且分别布置在所述第一电源布线的位于所述第二方向上的两侧，并共用所述第一电源布线，所述第一单元列包括第一标准单元，所述第一标准单元包括第一VNW(VerticalNanowire：垂直纳米线)FET，所述第二单元列包括第二标准单元，所述第二标准单元包括第二VNW FET，所述第一VNW FET和所述第二VNW FET在所述第一方向上布置在同一位置，所述第一电源布线与所述第一VNW FET的顶部电极和底部电极中的至少一者相连，且与所述第二VNW FET的顶部电极和底部电极中的至少一者相连。
根据该方面，因为分别布置在电源布线的位于第二方向上的两侧的单元列可共用该电源布线，所以能够缩小半导体集成电路装置的面积。
-发明的效果-
根据本公开，就包括采用了VNW FET的标准单元的半导体集成电路装置而言，能够抑制制造偏差且缩小半导体集成电路装置的面积。
附图说明
图1是俯视图，其示出第一实施方式所涉及的标准单元的版图构造的示例。
图2(a)、图2(b)是不同层的俯视图，其示出第一实施方式所涉及的标准单元的版图构造的示例。
图3(a)～图3(e)是剖视图，其示出第一实施方式所涉及的标准单元的版图构造的示例。
图4是第一实施方式所涉及的标准单元的电路图。
图5是第一实施方式的变形例1所涉及的标准单元的电路图。
图6示出第一实施方式的变形例1所涉及的标准单元的版图构造的示例，图6(a)是俯视图，图6(b)是剖视图。
图7是第一实施方式的变形例2所涉及的标准单元的电路图。
图8示出第一实施方式的变形例2所涉及的标准单元的版图构造的示例，图8(a)是俯视图，图8(b)是剖视图。
图9是俯视图，其示出第二实施方式所涉及的标准单元的版图构造的示例。
图10(a)、图10(b)是不同层的俯视图，其示出第二实施方式所涉及的标准单元的版图构造的示例。
图11(a)～图11(e)是剖视图，其示出第二实施方式所涉及的标准单元的版图构造的示例。
图12示出第二实施方式的变形例1所涉及的标准单元的版图构造的示例，图12(a)是俯视图，图12(b)是剖视图。
图13是俯视图，其示出其他实施方式所涉及的标准单元的版图构造的示例。
图14是俯视图，其示出其他实施方式所涉及的标准单元的版图构造的示例。
图15是俯视图，其示出其他实施方式所涉及的标准单元的版图构造的示例。
图16是图15所示的标准单元的电路图。
图17是俯视图，其示出其他实施方式所涉及的标准单元的版图构造的示例。
图18(a)、图18(b)是不同层的俯视图，其示出图17所示的标准单元的版图构造的示例。
图19是图17和图18所示的标准单元的电路图。
图20是俯视图，其示出其他实施方式所涉及的标准单元的版图构造的示例。
图21是俯视图，其示出布置有本公开所涉及的标准单元的电路块的版图示例。
图22是示意图，其示出垂直纳米线FET的基本构造示例，图22(a)是剖视图，图22(b)是俯视图。
图23(a)、图23(b)是示意性俯视图，其示出垂直纳米线FET的基本构造示例中采用了局部布线的构造示例。
图24示出垂直纳米线FET中连接栅极电极与底部区的构造示例，图24(a)是俯视图，图24(b)、图24(c)是剖视图。
具体实施方式
下面，参照附图对实施方式进行说明。在下述实施方式中，半导体集成电路装置包括多个标准单元，该多个标准单元中的至少一部分标准单元包括所谓的垂直纳米线FET(VNW FET)。
图22是示意图，其示出VNW FET的基本构造示例，图22(a)是剖视图，图22(b)是俯视图。需要说明的是，在图22(b)中，省略了金属布线的图示，此外，为了便于理解，图示出实际俯视时无法看到的构成要素。
如图22所示，在半导体基板501上，形成有P型阱502和N型阱503。不过，当半导体基板501为P型基板时，也可以不形成P型阱。在P型阱502上形成有N型晶体管即VNW FET510，在N型阱503上形成有P型晶体管即VNW FET520。504是绝缘膜，505是层间绝缘膜。
VNW FET510包括形成源极/漏极电极的底部电极511、形成源极/漏极电极的顶部电极512以及沿纵向(与基板面垂直的垂直方向)形成在底部电极511与顶部电极512之间的纳米线513。底部电极511和顶部电极512被掺杂为N导电型。纳米线513的至少一部分为沟道区。在纳米线513周围形成有栅极绝缘膜515，而且在栅极绝缘膜515周围形成有栅极电极514。需要说明的是，栅极电极514既可以将纳米线513周围整个包围起来，也可以仅包围纳米线513周围的一部分。当栅极电极514仅包围纳米线513周围的一部分时，栅极绝缘膜515也可以仅形成在栅极电极514将纳米线513包围起来的那一部分上。
底部电极511与底部区516相连，底部区516形成为沿半导体基板501的上表面扩展。底部区516也被掺杂为N导电型。在底部区516的表面形成有硅化物区517。在顶部电极512周围，形成有侧壁518。在顶部电极512上，形成有硅化物区519。不过，也可以不形成侧壁518和硅化物区519。
同样，VNW FET520包括形成源极/漏极电极的底部电极521、形成源极/漏极电极的顶部电极522以及沿纵向形成在底部电极521与顶部电极522之间的纳米线523。底部电极521和顶部电极522被掺杂为P导电型。纳米线523的至少一部分为沟道区。在纳米线523周围形成有栅极绝缘膜525，而且在栅极绝缘膜525周围形成有栅极电极524。
底部电极521与底部区526相连，底部区526形成为沿半导体基板501的上表面扩展。底部区526也被掺杂为P导电型。在底部区526的表面形成有硅化物区527。在顶部电极522周围，形成有侧壁528。在顶部电极522上，形成有硅化物区529。不过，也可以不形成侧壁528和硅化物区529。
在图22的构造中，VNW FET510的栅极电极区514与VNW FET520的栅极电极区524由栅极布线531连接。底部区516、硅化物区519、栅极布线531、硅化物区529以及底部区526分别通过接触孔532和接触孔541与形成在金属布线层M1中的布线542相连。需要说明的是，能够在比金属布线层M1靠上的上层，进一步层叠金属布线层。
半导体基板501例如由体硅、锗、其化合物或合金等构成。N型掺杂物例如有As、P、Sb、N、C或它们的组合等。P型掺杂物例如有B、BF2、In、N、C或它们的组合等。VNW FET510、520的平面形状(纳米线513、523的横截面形状)例如也可以是圆形、矩形、椭圆形等。
绝缘膜504的材质例如是SiN、SiCN等。层间绝缘膜505的材料例如有SiO、TEOS、PSG、BPSG、FSG、SiOC、SOG、旋涂聚合物(Spin on Polymers)、SiC或它们的混合物等。硅化物区517、527的材质例如是NiSi、CoSi、TiSi、WSi等。
栅极电极514、524和栅极布线531的材料例如有TiN、TaN、TiAl、含Ti金属、含Ta金属、含Al金属、含W金属、TiSi、NiSi、PtSi、polysilicon with silicide、它们的组合等。栅极绝缘膜515、525的材料例如有SiON、Si3N4、Ta2O5、Al2O3、Hf氧化物、Ta氧化物、Al氧化物等。k值优选在7以上。
设在顶部电极512、522上的硅化物区519、529的材料有NiSi、CoSi、MoSi、WSi、PtSi、TiSi或它们的组合等。其他构成也可以是W、Cu、Al等金属、TiN、TaN等合金等、注入杂质的半导体等或者它们的组合。侧壁518、528的材料例如有SiN、SiON、SiC、SiCN、SiOCN等。
接触孔532的材料例如有Ti、TiN、Ta、TaN等。还有Cu、Cu-alloy(铜合金)、W、Ag、Au、Ni、Al等。或者也可以是Co、Ru。
图23示出VNW FET的基本构造示例中采用了局部布线的构造示例。在图23(a)中，在金属布线层M1与VNW FET510的顶部电极512和VNW FET520的顶部电极522之间，形成有局部布线534。底部区516、526和栅极布线531分别通过接触孔533、局部布线534以及接触孔541与形成在金属布线层M1中的布线542相连。硅化物区519、529分别通过局部布线534和接触孔541与形成在金属布线层M1中的布线542相连。
在图23(b)中，在金属布线层M1与底部区516、526之间，形成有局部布线535。换言之，局部布线535相当于将图23(a)的接触孔533与局部布线534一体化而得到的部件。在形成局部布线535的工序中，硅化物区536用作蚀刻阻挡层。
图24示出VNW FET中连接栅极电极与底部区的构造示例，图24(a)是俯视图，图24(b)是沿图24(a)的A-A线剖开的剖视图，图24(c)是沿图24(a)的B-B线剖开的剖视图。如图24所示，在形成栅极绝缘膜551之后且形成栅极电极514、524之前，形成贯穿栅极绝缘膜551及其下的绝缘膜504而到达底部区516的孔。包含该孔而形成栅极电极的膜552。这样一来，将栅极电极514、524与底部区516连接起来。在孔处形成接触孔553。
在本说明书中，将有助于实现标准单元的逻辑功能的VNW FET称为“有源VNWFET”，将无助于实现标准单元的逻辑功能的VNW FET称为“虚设VNW FET”。在下述说明中，视情况将VNW FET的底部电极、顶部电极、栅极电极简称为底部、顶部、栅极。在由垂直纳米线、顶部、底部以及栅极构成的单位结构为一个或多个且由此构成一个VNW FET的情况下，将该单位结构简称为“VNW”，与VNW FET加以区分。视情况将标准单元简称为单元。
在本说明书中，像“布线宽度相同”等意为宽度等相同的表述包括制造上的偏差范围。
(第一实施方式)
图1～图3示出第一实施方式所涉及的单元的版图构造示例，图1是俯视图，图2(a)、图2(b)是不同层的俯视图，图3(a)～图3(e)是剖视图。具体而言，图2(a)示出VNW FET及其之下的层，图2(b)示出VNW FET之上的层。图3(a)～图3(c)是当俯视图1时沿纵向剖开的剖视图，图3(d)～图3(e)是当俯视图1时沿横向剖开的剖视图，图3(a)是沿X1-X1’线剖开的剖面，图3(b)是沿X2-X2’线剖开的剖面，图3(c)是沿X3-X3’线剖开的剖面，图3(d)是沿Y1-Y1’线剖开的剖面，图3(e)是沿Y2-Y2’线剖开的剖面。
图4是图1～图3所示的单元的电路图。如图4所示，图1～图3所示的单元实现了输入A、B、输出Y的2输入NAND电路。
需要说明的是，在下述说明中，在图1等俯视图中，将附图横向设为X方向(相当于第一方向)，将附图纵向设为Y方向(相当于第二方向)。在图1等俯视图中纵横延伸的虚线和在图3等剖视图中纵向延伸的虚线示出设计时用于布置部件的网格。网格在X方向上等间距布置，且在Y方向上等间距布置。需要说明的是，网格间距在X方向和Y方向上既可以相同，也可以不同。网格间距也可以在每层上不同。例如，VNW FET的网格与M1布线的网格也可以以不同的间距布置。而且，各部件并非必须布置在网格上。不过，从抑制制造偏差的观点出发，部件优选布置在网格上。
本实施方式所涉及的装置构造以图23(a)的构造为前提。不过，也能够以图22和图23(b)的构造、其他的器件构造为前提。之后的实施方式也相同。为了使图容易理解，省略了阱、STI、各绝缘膜、底部上的硅化物层、顶部上的硅化物层以及顶部的侧壁的图示。之后的图也相同。
如图1～图3所示，在单元的上下(Y方向上的两端)侧，分别设有沿X方向延伸的电源布线VDD、VSS。需要说明的是，VDD、VSS用作表示电源布线和电源布线所供给的电源电压这二者的符号。电源布线VDD、VSS形成在M1布线层中。电源布线VDD、VSS能够供其上下相邻的单元共用。不过，也可以采用不让电源布线供其上下相邻的单元共用的版图。
在M1布线层中，并列形成有沿X方向延伸的布线41、42、43、44。布线41相当于输出Y，布线42相当于输入A，布线43相当于输入B。
在电源布线VDD与电源布线VSS之间，形成有P型晶体管区域(图示为Pch，之后的俯视图中也相同)和N型晶体管区域(图示为Nch，之后的俯视图中也相同)。P型晶体管区域设在靠电源布线VDD一侧，N型晶体管区域设在靠电源布线VSS一侧。在P型晶体管区域，晶体管P1、P2、P3沿X方向排列布置。晶体管P1、P2、P3分别具有沿Y方向排列的两个VNW。在N型晶体管区域，晶体管N1、N2、N3沿X方向排列布置。晶体管N1、N2、N3分别具有沿Y方向排列的两个VNW。晶体管P1、P2、N1、N2为有源VNW FET，晶体管P3、N3为虚设VNW FET。
晶体管P1、P2的底部与底部区11相连。底部区11扩展到俯视时与电源布线VDD重合的范围。底部区11通过局部布线和通孔与电源布线VDD相连，电源电压VDD被供往底部区11。晶体管P1的顶部与局部布线31相连，晶体管P2的顶部与局部布线34相连。局部布线31、34沿Y方向并列延伸，且通过通孔与作为输出Y的布线41相连。
晶体管P1的栅极与栅极布线21相连，晶体管P2的栅极与栅极布线22相连。栅极布线21、22沿Y方向从P型晶体管区域并列延伸到N型晶体管区域。栅极布线21通过通孔与局部布线32相连。栅极布线22通过通孔与局部布线35相连。局部布线32、35沿Y方向并列延伸。局部布线32通过通孔与作为输入A的布线42相连。局部布线35通过通孔与作为输入B的布线43相连。
晶体管P3的底部不与底部区11相连而是浮置的，晶体管P3的顶部与局部布线37相连。局部布线37沿Y方向从P型晶体管区域延伸到N型晶体管区域。局部布线37是本公开的信号布线之一例。局部布线37通过通孔与作为输出Y的布线41相连。即，晶体管P3的顶部通过局部布线37和通孔与作为输出Y的布线41相连。局部布线37通过通孔与布线44相连。构成晶体管P3的两个VNW的栅极通过栅极布线23彼此相连。晶体管P3相当于第一虚设VNW FET。
晶体管N1、N2的底部与底部区12相连。晶体管N1的顶部与局部布线33相连，晶体管N2的顶部与局部布线36相连。局部布线33、36沿Y方向并列延伸。局部布线33延伸到俯视时与电源布线VSS重合的范围，且通过通孔与电源布线VSS相连。局部布线36通过通孔与布线44相连，且通过布线44、局部布线37与作为输出Y的布线41相连。
晶体管N1的栅极与栅极布线21相连，栅极布线21与晶体管P1的栅极相连，晶体管N2的栅极与栅极布线22相连，栅极布线22与晶体管P2的栅极相连。如上所述，栅极布线21通过通孔、局部布线32、通孔与作为输入A的布线42相连。此外，栅极布线22通过通孔、局部布线35、通孔与作为输入B的布线43相连。
晶体管N3的底部不与底部区12相连而是浮置的，晶体管N3的顶部与局部布线37相连。即，晶体管N3的顶部通过局部布线37、通孔与作为输出Y的布线41相连。构成晶体管N3的两个VNW的栅极通过栅极布线24彼此相连。晶体管N3相当于第二虚设VNW FET。
通过上述版图构造，能够得到下面的作用和效果。
在P型晶体管区域，布置有虚设VNW FET即晶体管P3。因此，P型VNW FET的分布较均匀，制造精度提高，且晶体管特性的偏差得到抑制。同样，在N型晶体管区域，布置有虚设VNWFET即晶体管N3。因此，N型VNW FET的分布较均匀，制造精度提高，且晶体管特性的偏差得到抑制。
构成晶体管P3的两个VNW的栅极通过栅极布线23相连。构成晶体管N3的两个VNW的栅极通过栅极布线24相连。因此，栅极图案的分布的偏差得到抑制，制造精度提高，且晶体管特性的偏差得到抑制。
栅极布线21、22、23、24全都沿Y方向延伸，且布线宽度相同。这样一来，制造较容易，制造精度提高。局部布线31、32、33、34、35、36、37全都沿Y方向延伸，且布线宽度相同。这样一来，制造较容易，制造精度提高。M1布线层的布线41、42、43、44全都沿X方向延伸，且布线宽度相同。这样一来，制造较容易，制造精度提高。
需要说明的是，局部布线37与构成晶体管P3的两个VNW和构成晶体管N3的两个VNW相连。不过，取而代之的是也可以让局部布线37仅与构成晶体管P3的靠单元中央一侧的一个VNW和构成晶体管N3的靠单元中央一侧的一个VNW相连。这样一来，作为输出Y的布线41的负载电容降低。此外，因为能够缩短局部布线37，所以能够进一步降低负载电容。
也可以将构成晶体管P3的VNW设为一个，还可以将构成晶体管N3的VNW设为一个。在此情况下，通过将构成晶体管P3的VNW和构成晶体管N3的VNW布置在靠单元中央一侧，而能够缩短局部布线37。
也可以省略晶体管P3和晶体管N3中的任一者或者这二者都省略。这样一来，能够进一步降低负载电容。
也可以形成连接构成晶体管P3的两个VNW的底部的底部区。也可以形成连接构成晶体管N3的两个VNW的底部的底部区。这样一来，容易形成底部区的图案。
也可以形成连接构成晶体管P3的两个VNW的栅极与构成晶体管N3的两个VNW的栅极的栅极布线。这样一来，栅极图案较均匀，制造便利性提高。
(第一实施方式的变形例1)
在第一实施方式中，虚设VNW FET即晶体管P3、N3的底部是浮置的。相对于此，在本变形例1中，如图5的电路图中虚线所示，晶体管P3、N3的底部与输出Y相连。这样一来，因为能够避免晶体管P3、N3的底部浮置，所以电路工作稳定性提高。
图6示出本变形例所涉及的单元的版图构造示例，图6(a)是VNW FET之下的层的俯视图，图6(b)是沿图6(a)的X3-X3’线剖开的剖视图。在本变形例中，形成有底部区13、14，晶体管P3的底部与底部区13相连，晶体管N3的底部与底部区14相连。并且，底部区13通过通孔53与局部布线37相连，同样，底部区14通过通孔54与局部布线37相连。因为局部布线37与作为输出Y的布线41相连，所以晶体管P3、N3的底部与输出Y相连。
这样一来，如上所述，因为能够避免晶体管P3、N3的底部浮置，所以电路工作稳定性提高。另外，因为底部区的图案的均匀性提高，所以制造更加容易。
(第一实施方式的变形例2)
在上面的变形例1中，避免了虚设VNW FET即晶体管P3、N3的底部浮置，但栅极是浮置的。相对于此，在本变形例2中，如图7的电路图中虚线所示，晶体管P3、N3的栅极与输出Y相连。这样一来，因为能够避免晶体管P3、N3的栅极浮置，所以电路工作稳定性进一步提高。
图8示出本变形例所涉及的单元的版图构造示例，图8(a)是VNW FET之下的层的俯视图，图8(b)是沿图8(a)的X3-X3’线剖开的剖视图。在本变形例中，晶体管P3、N3的栅极通过栅极布线25彼此相连。并且，栅极布线25与通孔53、54相连。因为通孔53、54通过局部布线37与作为输出Y的布线41相连，所以晶体管P3、N3的栅极与输出Y相连。
这样一来，如上所述，因为能够避免晶体管P3、N3的栅极浮置，所以电路工作稳定性提高。而且，因为栅极布线的图案的均匀性提高，所以制造更加容易。进而，因为栅极布线25作为局部布线37的衬里布线发挥作用，所以能够减小信号布线的电阻值。
(第二实施方式)
图9～图11示出第二实施方式所涉及的单元的版图构造示例，图9是俯视图，图10(a)、图10(b)是不同层的俯视图，图11(a)～图11(e)是剖视图。具体而言，图10(a)示出VNWFET及其之下的层，图10(b)示出VNW FET之上的层。图11(a)～图11(c)是当俯视图9时沿纵向剖开的剖视图，图11(d)～图11(e)是当俯视图9时沿横向剖开的剖视图，图11(a)是沿X1-X1’线剖开的剖面，图11(b)是沿X2-X2’线剖开的剖面，图11(c)是沿X3-X3’线剖开的剖面，图11(d)是沿Y1-Y1’线剖开的剖面，图11(e)是沿Y2-Y2’线剖开的剖面。图9～图11所示的单元实现了图5所示的输入A、B、输出Y的2输入NAND电路。
对比第一实施方式所涉及的单元，在本实施方式所涉及的单元中，各晶体管P1～P3、N1～N3为顶部和底部互换的形态。此外，虚设VNW FET即晶体管P3、N3分别由一个VNW构成，其顶部和底部与输出Y相连。需要说明的是，在下述说明中，有时将省略对与第一实施方式相同的结构进行说明。
在M1布线层中，并列形成有沿X方向延伸的布线141、142、143。布线141相当于输入A，布线142相当于输入B。局部布线137相当于输出Y。需要说明的是，也可以在M1布线层中，形成与局部布线137相连的布线，并将该布线用作输出Y。
晶体管P1、P2的底部与底部区111相连。底部区111扩展到晶体管P3的位置。晶体管P1的顶部与局部布线131相连。晶体管P2的顶部与局部布线134相连。局部布线131、134沿Y方向并列延伸到俯视时与电源布线VDD重合的位置，且通过通孔与电源布线VDD相连。
晶体管P1的栅极与栅极布线121相连，晶体管P2的栅极与栅极布线122相连。栅极布线121、122沿Y方向从P型晶体管区域并列延伸到N型晶体管区域。栅极布线121通过通孔与局部布线132相连。栅极布线122通过通孔与局部布线135相连。局部布线132、135沿Y方向并列延伸。局部布线132通过通孔与作为输入A的布线141相连。局部布线135通过通孔与作为输入B的布线142相连。
晶体管P3的底部与底部区111相连，晶体管P3的顶部与作为输出Y的局部布线137相连。局部布线137是本公开的信号布线之一例。底部区111通过通孔与作为输出Y的局部布线137相连。晶体管P3相当于第一虚设VNW FET。
晶体管N1的底部与底部区112相连。底部区112扩展到俯视时与电源布线VSS重合的范围。底部区112通过通孔、局部布线、通孔与电源布线VSS相连，电源电压VSS被供往底部区112。晶体管N2的底部与底部区113相连。底部区113扩展到晶体管N3的位置。晶体管N1的顶部与局部布线133相连，晶体管N2的顶部与局部布线136相连。局部布线133、136沿Y方向并列延伸，且都与布线143相连。
晶体管N1的栅极与栅极布线121相连，栅极布线121与晶体管P1的栅极相连，晶体管N2的栅极与栅极布线122相连，栅极布线122与晶体管P2的栅极相连。如上所述，栅极布线121通过通孔、局部布线132、通孔与作为输入A的布线141相连。此外，栅极布线122通过通孔、局部布线135、通孔与作为输入B的布线142相连。
晶体管N3的底部与底部区113相连，晶体管N3的顶部与局部布线137相连。晶体管N3相当于第二虚设VNW FET。
即，在本实施方式所涉及的版图构造中，在P型晶体管区域，电源电压VDD施加到晶体管P1、P2的顶部，晶体管P1、P2的底部与底部区111并联。并且，底部区111与作为输出Y的局部布线137相连。在N型晶体管区域，电源电压VSS施加到晶体管N1的底部，晶体管N1、N2的顶部通过布线143彼此相连，晶体管N2的底部与底部区113相连。并且，底部区113与作为输出Y的局部布线137相连。
通过上述版图构造，能够得到下面的作用和效果。
在P型晶体管区域，布置有虚设VNW FET即晶体管P3。因此，P型VNW FET的分布的偏差得到抑制，制造精度提高，且晶体管特性的偏差得到抑制。同样，在N型晶体管区域，布置有虚设VNW FET即晶体管N3。因此，N型VNW FET的分布的偏差得到抑制，制造精度提高，且晶体管特性的偏差得到抑制。
栅极布线121、122全都沿Y方向延伸，且布线宽度相同。这样一来，制造较容易，制造精度提高。局部布线131、132、133、134、135、136、137全都沿Y方向延伸，且布线宽度相同。这样一来，制造较容易，制造精度提高。M1布线层的布线141、142、143全都沿X方向延伸，且布线宽度相同。这样一来，制造较容易，制造精度提高。
需要说明的是，也可以将构成晶体管P3的一个VNW布置在靠单元中央一侧，且将构成品体管N3的一个VNW布置在靠单元中央一侧，并让它们与局部布线137相连。
也可以省略晶体管P3和晶体管N3中的任一者或者这二者都省略。这样一来，能够降低局部布线137的负载电容。
(第二实施方式的变形例1)
在第二实施方式中，虚设VNW FET即晶体管P3、N3的栅极是浮置的。相对于此，在本变形例1中，如图7的电路图中虚线所示，晶体管P3、N3的栅极与输出Y相连。
图12示出本变形例所涉及的版图构造示例，图12(a)是VNW FET之下的层的俯视图，图12(b)是沿图12(a)的X3-X3’线剖开的剖视图。在本变形例中，晶体管P3、N3的栅极通过栅极布线123彼此相连。并且，栅极布线123与通孔151、152相连。因为通孔151、152与作为输出Y的局部布线137相连，所以晶体管P3、N3的栅极与输出Y相连。
这样一来，如上所述，因为能够避免晶体管P3、N3的栅极浮置，所以电路工作稳定性提高。而且，因为栅极布线的图案的均匀性提高，所以制造更加容易。进而，因为栅极布线123作为局部布线137的衬里布线发挥作用，所以能够降低电阻值。
(其他实施方式)
(其一)
图13是俯视图，其示出其他实施方式所涉及的单元的版图构造示例。图13的单元的P型晶体管区域的构成与图1所示的第一实施方式所涉及的单元相同，N型晶体管区域的构成与图9所示的第二实施方式所涉及的单元相同。
通过本实施方式所涉及的版图构造也能够得到与第一、第二实施方式相同的作用和效果。即，在P型晶体管区域，布置有虚设VNW FET即晶体管P3。因此，P型VNW FET的分布的偏差得到抑制，制造精度提高，且晶体管特性的偏差得到抑制。同样，在N型晶体管区域，布置有虚设VNW FET即晶体管N3。因此，N型VNW FET的分布的偏差得到抑制，制造精度提高，且晶体管特性的偏差得到抑制。
此外，也同样能够得到第一、第二实施方式的其他作用和效果。第一、第二实施方式中所述的变形例等也可应用于本实施方式。
(其二)
图14是俯视图，其示出其他实施方式所涉及的单元的版图构造示例。图14的单元的P型晶体管区域的构成与图9所示的第二实施方式所涉及的单元相同，N型晶体管区域的构成与图1所示的第一实施方式所涉及的单元相同。
通过本实施方式所涉及的版图构造也能够得到与第一、第二实施方式相同的效果。即，在P型晶体管区域，布置有虚设VNW FET即晶体管P3。因此，P型VNW FET的分布的偏差得到抑制，制造精度提高，且晶体管特性的偏差得到抑制。同样，在N型晶体管区域，布置有虚设VNW FET即晶体管N3。因此，N型VNW FET的分布的偏差得到抑制，制造精度提高，且晶体管特性的偏差得到抑制。
此外，也同样能够得到第一、第二实施方式的其他作用和效果。第一、第二实施方式中所述的变形例等也可应用于本实施方式。
(其三)
图15是俯视图，其示出其他实施方式所涉及的单元的版图构造示例。图16是图15所示的单元的电路图。如图16所示，图15所示的单元实现了输入A、B、输出Y的2输入NOR电路。
对比图16与图4可知，图15的版图构造相当于在图1的版图构造的基础上，使P型晶体管区域和N型晶体管区域上下反转而得到的构造。晶体管P1、P2、N1、N2为有源VNW FET，晶体管P3、N3为虚设VNW FET。需要说明的是，在下述说明中，有时将省略对与第一实施方式相同的结构进行说明。
在M1布线层中，并列形成有沿X方向延伸的布线241、242、243、244。布线241相当于输出Y，布线242相当于输入B，布线243相当于输入A。
晶体管P1、P2的底部与底部区211相连。晶体管P1的顶部与局部布线231相连，晶体管P2的顶部与局部布线234相连。局部布线231、234沿Y方向并列延伸。局部布线231延伸到俯视时与电源布线VDD重合的范围，且通过通孔与电源布线VDD相连。局部布线234通过通孔与作为输出Y的布线241相连。
晶体管P1的栅极与栅极布线221相连，晶体管P2的栅极与栅极布线222相连。栅极布线221、222沿Y方向从P型晶体管区域并列延伸到N型晶体管区域。栅极布线221通过通孔、局部布线232、通孔与作为输入A的布线243相连。栅极布线222通过通孔、局部布线235、通孔与作为输入B的布线242相连。
晶体管P3的底部不与底部区211相连而是浮置的，晶体管P3的顶部与局部布线237相连。局部布线237是本公开的信号布线之一例。局部布线237沿Y方向从P型晶体管区域延伸到N型晶体管区域。局部布线237通过通孔与作为输出Y的布线241相连。构成晶体管P3的两个VNW的栅极通过栅极布线223彼此相连。晶体管P3为虚设VNW FET。
晶体管N1、N2的底部与底部区212相连。底部区212扩展到俯视时与电源布线VSS重合的范围。底部区212通过局部布线和通孔与电源布线VSS相连，电源电压VSS被供往底部区212。晶体管N1的顶部与局部布线233相连，晶体管N2的顶部与局部布线236相连。局部布线233、236沿Y方向并列延伸，且通过通孔与布线244相连。
晶体管N1的栅极与栅极布线221相连，栅极布线221与晶体管P1的栅极相连，晶体管N2的栅极与栅极布线222相连，栅极布线222与晶体管P2的栅极相连。如上所述，栅极布线221通过通孔、局部布线232、通孔与作为输入A的布线243相连。栅极布线222通过通孔、局部布线235、通孔与作为输入B的布线242相连。
晶体管N3的底部不与底部区212相连而是浮置的，晶体管N3的顶部与局部布线237相连。如上所述，局部布线237经由通孔与作为输出Y的布线241相连。构成晶体管N3的两个VNW的栅极通过栅极布线224彼此相连。晶体管N3为虚设VNW FET。
通过本实施方式所涉及的版图构造也能够得到与第一实施方式相同的作用和效果。即，在P型晶体管区域，布置有虚设VNW FET即晶体管P3。因此，P型VNW FET的分布较均匀，制造精度提高，且晶体管特性的偏差得到抑制。同样，在N型晶体管区域，布置有虚设VNWFET即晶体管N3。因此，N型VNW FET的分布较均匀，制造精度提高，且晶体管特性的偏差得到抑制。
此外，也同样能够得到第一实施方式的其他作用和效果。第一实施方式中所述的变形例等也可应用于本实施方式。
(其四)
图17是俯视图，其示出其他实施方式所涉及的单元的版图构造示例，图18(a)、图18(b)是不同层的俯视图。具体而言，图18(a)示出VNW FET及其之下的层，图18(b)示出VNWFET之上的层。图19是图17和图18所示的单元的电路图。如图19所示，图17和图18所示的单元实现了输入A、B、C、输出Y的3输入NAND电路。需要说明的是，在下述说明中，有时将省略对与第一实施方式相同的结构进行说明。
如图17和图18所示，在本实施方式的版图构造中，晶体管P1、P2、P3、P4沿X方向排列着布置在P型晶体管区域。晶体管P1、P2、P3、P4分别具有沿Y方向排列的两个VNW。晶体管N1、N2、N3、N4沿X方向排列着布置在N型晶体管区域。晶体管N1、N2、N3、N4分别具有沿Y方向排列的两个VNW。晶体管P1、P2、P3、N1、N2、N3为有源VNW FET，晶体管P4、N4为虚设VNW FET。
在M1布线层中，并列形成有沿X方向延伸的布线341、342、343、344、345、346。布线341相当于输出Y，布线342相当于输入B，布线343相当于输入A，布线344相当于输入C。
晶体管P1、P2、P3的底部与底部区311相连。底部区311扩展到俯视时与电源布线VDD重合的范围。底部区311通过局部布线和通孔与电源布线VDD相连，电源电压VDD被供往底部区311。晶体管P1的顶部与局部布线331相连，晶体管P2的顶部与局部布线334相连，晶体管P3的顶部与局部布线337相连。局部布线331、334、337沿Y方向并列延伸，且通过通孔与作为输出Y的布线341相连。
晶体管P1的栅极与栅极布线321相连，晶体管P2的栅极与栅极布线322相连，晶体管P3的栅极与栅极布线323相连。栅极布线321、322、323沿Y方向从P型晶体管区域并列延伸到N型晶体管区域。栅极布线321通过通孔与局部布线332相连。栅极布线322通过通孔与局部布线335相连。栅极布线323通过通孔与局部布线338相连。局部布线332通过通孔与作为输入A的布线343相连。局部布线335通过通孔与作为输入B的布线342相连。局部布线338通过通孔与作为输入C的布线344相连。
晶体管P4的底部不与底部区311相连而是浮置的，晶体管P4的顶部与局部布线330相连。局部布线330是本公开的信号布线之一例。局部布线330沿Y方向从P型晶体管区域延伸到N型晶体管区域。局部布线330通过通孔与作为输出Y的布线341相连。即，晶体管P4的顶部通过局部布线330和通孔与作为输出Y的布线341相连。构成晶体管P4的两个VNW的栅极通过栅极布线324彼此相连。晶体管P4为虚设VNW FET。
晶体管N1的底部与底部区312相连。底部区312延伸到俯视时与电源布线VSS重合的范围。底部区312通过通孔、局部布线、通孔与电源布线VSS相连，电源电压VSS被施加到底部区312。晶体管N2、N3的底部与底部区313相连。晶体管N1的顶部与局部布线333相连，晶体管N2的顶部与局部布线336相连，晶体管N3的顶部与局部布线339相连。局部布线333、336通过通孔与布线345相连。局部布线339通过通孔与布线346相连，且通过布线346、局部布线330与作为输出Y的布线341相连。
晶体管N1的栅极与栅极布线321相连，栅极布线321与晶体管P1的栅极相连，晶体管N2的栅极与栅极布线322相连，栅极布线322与晶体管P2的栅极相连，晶体管N3的栅极与栅极布线323相连，栅极布线323与晶体管P3的栅极相连。如上所述，栅极布线321通过通孔、局部布线332、通孔与作为输入A的布线343相连。栅极布线322通过通孔、局部布线335、通孔与作为输入B的布线342相连。栅极布线323通过通孔、局部布线338、通孔与作为输入C的布线344相连。
晶体管N4的底部不与底部区313相连而是浮置的，晶体管N4的顶部与局部布线330相连。即，晶体管N4的顶部通过局部布线330、通孔与作为输出Y的布线341相连。构成晶体管N4的两个VNW的栅极通过栅极布线325彼此相连。晶体管N4为虚设VNW FET。
通过上述版图构造，能够得到与第一实施方式相同的作用和效果。
即，在P型晶体管区域，布置有虚设VNW FET即晶体管P4。因此，P型VNW FET的分布的偏差得到抑制，制造精度提高，且晶体管特性的偏差得到抑制。同样，在N型晶体管区域，布置有虚设VNW FET即晶体管N4。因此，N型VNW FET的分布的偏差得到抑制，制造精度提高，且晶体管特性的偏差得到抑制。
构成晶体管P4的两个VNW的栅极通过栅极布线324相连。构成晶体管N4的两个VNW的栅极通过栅极布线325相连。因此，栅极图案较均匀，制造精度提高，且晶体管特性的偏差得到抑制。
栅极布线321、322、323、324、325全都沿Y方向延伸，且布线宽度相同。这样一来，制造较容易，制造精度提高。局部布线331、332、333、334、335、336、337全都沿Y方向延伸，且布线宽度相同。这样一来，制造较容易，制造精度提高。M1布线层的布线341、342、343、344全都沿X方向延伸，且布线宽度相同。这样一来，制造较容易，制造精度提高。
第一实施方式中所述的变形例等也可应用于本实施方式。就图17的版图构造而言，通过使P型晶体管区域与N型晶体管区域上下反转，而能够实现3输入NOR电路的单元。
此处，对NAND电路的输入的个数与施加电源电压VSS的N型VNW FET的电极(底部或顶部)之间的关系进行说明。
在第一实施方式中，就串联的两个晶体管N1、N2而言，将电源电压VSS施加到晶体管N1的顶部。另一方面，在本实施方式中，就串联的三个晶体管N1、N2、N3而言，将电源电压VSS施加到晶体管N1的底部。这是因为优选将晶体管的顶部与作为输出Y的布线相连。概括而言，优选为：当串联的N型晶体管为偶数个时，就施加电源电压VSS的晶体管来说，使电源电压VSS施加到其顶部；当串联的N型晶体管为奇数个时，就施加电源电压VSS的晶体管来说，使电源电压VSS施加到其底部。
这同样也适用于NOR电路的输入的个数与施加电源电压VDD的P型VNW FET的电极(底部或顶部)之间的关系。即，优选为：当串联的P型晶体管为偶数个时，就施加电源电压VDD的晶体管来说，使电源电压VDD施加到其顶部；当串联的P型晶体管为奇数个时，就施加电源电压VDD的晶体管来说，使电源电压VDD施加到其底部。
(其五)
在上述版图构造示例中，VNW的平面形状为圆形，但VNW的平面形状并不限于圆形。例如，也可以是矩形、长圆形等。
图20是在图1的单元的基础上，将VNW的平面形状设为沿Y方向延伸的长圆形的版图构造示例。除了VNW的平面形状以外的其它情况与图1相同，此处省略对其的详细说明。通过该版图构造也能够得到与第一实施方式相同的作用和效果。此外，因为每单位面积的VNW的面积较大，所以能够使更多的电流在晶体管中流动，从而能够实现半导体集成电路装置的高速化。
需要说明的是，当VNW的平面形状为图20所示的长圆形那样在一个方向上延伸得较长的形状时，优选延伸方向相同。此外，优选端部位置对齐。
就上述其他版图构造而言，也可以改变VNW的平面形状。此外，在标准单元中，不需要使所有VNW为同一形状，也可以混有平面形状不同的VNW。
在上述版图构造示例中，有源VNW FET是由两个VNW构成的，但构成有源VNW FET的VNW的个数并不限于此。在上述版图构造示例中，虚设VNW FET是由一个或两个VNW构成的，但构成虚设VNW FET的VNW的个数并不限于此。
<块版图示例>
图21是俯视图，其示出采用了本公开所涉及的单元的半导体集成电路装置中电路块的版图之一例。在图21所示的电路块中，多列由沿X方向(相当于第一方向)排列的多个单元C构成的单元列CR1、CR2、CR3沿Y方向(相当于与第一方向垂直的第二方向)排列着布置。在多个单元C中，ND2为2输入NAND单元，NR2为2输入NOR单元，ND3为3输入NAND单元，且具有上述包括VNW FET的版图构造。省略了其他单元的详细版图构造的图示。在多列单元列CR1、CR2、CR3的Y方向上的两侧，布置有沿X方向延伸的电源布线VSS1、VDD1、VSS2、VDD2。电源布线VSS1、VSS2供给电源电压VSS，电源布线VDD1、VDD2供给电源电压VDD。
在图21所示的电路块中，多列单元列CR1、CR2、CR3交替上下反转，相邻的单元列共用位于它们之间的电源布线。例如，单元列CR1、CR2共用电源布线VDD1，单元列CR2、CR3共用电源布线VSS2。并且，各VNW FET的布置位置在X方向上对齐。
在图21中，在A1位置，电源布线VDD1与其上侧的2输入NOR单元NR2的VNW FET的顶部电极相连。在A2位置，电源布线VDD1与其上侧的3输入NAND单元ND3的VNW FET的底部电极和其下侧的2输入NAND单元ND2的VNW FET的底部电极相连。在A3位置，电源布线VDD1与其上侧的2输入NOR单元NR2的VNW FET的顶部电极和其下侧的2输入NOR单元NR2的VNW FET的顶部电极相连。在A4位置，电源布线VSS2与其上侧的3输入NAND单元ND3的VNW FET的底部电极相连。在A5位置，电源布线VSS2与其上侧的2输入NAND单元ND2的VNW FET的顶部电极和其下侧的2输入NOR单元NR2的VNW FET的底部电极相连。在A6位置，电源布线VSS2不与其上侧的2输入NAND单元ND2的VNW FET和其下侧的2输入NOR单元NR2的VNW FET相连。
在图21的版图中，即使形成从电源布线朝向其上下的单元列与VNW FET的顶部电极或底部电极相连的布线，版图也不会出现问题，上下的单元列可共用电源布线。例如，在A2位置，上侧的3输入NAND单元ND3所包括的VNW FET B1与下侧的2输入NAND单元ND2所包括的VNW FET B2在X方向上布置在同一位置。并且，电源布线VDD1与VNW FET B1的底部电极和VNW FET B2的底部电极相连。在A3位置，上侧的2输入NOR单元NR2所包括的VNW FET B3与下侧的2输入NOR单元NR2所包括的VNW FET B4在X方向上布置在同一位置。并且，电源布线VDD1与VNW FET B3的顶部电极和VNW FET B4的顶部电极相连。在A5位置，上侧的2输入NAND单元ND2所包括的VNW FET B5与下侧的2输入NOR单元NR2所包括的VNW FET B6在X方向上布置在同一位置。并且，电源布线VSS2与VNW FET B5的顶部电极和VNW FET B6的底部电极相连。
因此，通过采用这样的版图，能够缩小半导体集成电路装置的面积。需要说明的是，也可采用电源布线与VNW FET的顶部电极和底部电极这二者都相连的构成。
-产业实用性-
在本公开中，就包括采用了VNW FET的标准单元的半导体集成电路装置而言，能够抑制制造偏差且缩小半导体集成电路装置的面积，因此例如有助于提高半导体芯片的性能。
-符号说明-
P3 第一虚设VNW FET
N3 第二虚设VNW FET
25 栅极布线
37 局部布线(信号布线)
137 局部布线(信号布线)
237 局部布线(信号布线)
330 局部布线(信号布线)
VDD 第一电源布线
VSS 第二电源布线
C 单元
CR1、CR2、CR3 单元列
VSS1、VDD1、VSS2、VDD2 电源布线
B1、B2、B3、B4、B5、B6 VNW FET

Claims (6)

1.一种半导体集成电路装置，其包括标准单元，所述半导体集成电路装置的特征在于：
所述标准单元包括第一电源布线、第二电源布线、P型晶体管区域、N型晶体管区域以及信号布线，
所述第一电源布线沿第一方向延伸，并供给第一电源电压，
所述第二电源布线沿所述第一方向延伸，并供给与所述第一电源电压不同的第二电源电压，
所述P型晶体管区域设在所述第一电源布线与所述第二电源布线之间且靠所述第一电源布线一侧，在所述P型晶体管区域形成有一个以上有源P型垂直纳米线FET，
所述N型晶体管区域设在所述第一电源布线与所述第二电源布线之间且靠所述第二电源布线一侧，在所述N型晶体管区域形成有一个以上有源N型垂直纳米线FET，
所述信号布线布置为从所述P型晶体管区域延伸到所述N型晶体管区域，
在所述P型晶体管区域和所述N型晶体管区域中的至少一者上，形成有至少一个虚设垂直纳米线FET，
所述虚设垂直纳米线FET的顶部电极与所述信号布线相连。
2.根据权利要求1所述的半导体集成电路装置，其特征在于：
所述虚设垂直纳米线FET的底部电极与所述信号布线相连。
3.根据权利要求1所述的半导体集成电路装置，其特征在于：
所述虚设垂直纳米线FET的栅极电极与所述信号布线相连。
4.根据权利要求1所述的半导体集成电路装置，其特征在于：
所述虚设垂直纳米线FET包括形成在所述P型晶体管区域的第一虚设垂直纳米线FET和形成在所述N型晶体管区域的第二虚设垂直纳米线FET。
5.根据权利要求4所述的半导体集成电路装置，其特征在于：
所述第一虚设垂直纳米线FET的栅极电极和所述第二虚设垂直纳米线FET的栅极电极通过共用的栅极布线彼此相连，且与所述信号布线相连。
6.一种半导体集成电路装置，其特征在于：
所述半导体集成电路装置包括电路块，在该电路块中，多列由沿第一方向排列布置的多个标准单元构成的单元列沿着与所述第一方向垂直的第二方向排列着布置，
所述电路块包括第一电源布线、以及第一单元列和第二单元列，
所述第一电源布线沿所述第一方向延伸，
所述第一单元列和所述第二单元列是多列所述单元列的一部分，且分别布置在所述第一电源布线的位于所述第二方向上的两侧，并共用所述第一电源布线，
所述第一单元列包括第一标准单元，所述第一标准单元包括第一垂直纳米线FET，
所述第二单元列包括第二标准单元，所述第二标准单元包括第二垂直纳米线FET，
所述第一垂直纳米线FET和所述第二垂直纳米线FET在所述第一方向上布置在同一位置，
所述第一电源布线与所述第一垂直纳米线FET的顶部电极和底部电极中的至少一者相连，且与所述第二垂直纳米线FET的顶部电极和底部电极中的至少一者相连。
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