JP2010074125A5 - - Google Patents

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  1. 第１の方向に沿って配列された複数のスタンダードセルを有する半導体装置であって、前記複数のスタンダードセルの各々は、第１の方向に沿って延びかつ互いに正対する第１および第２の外縁を有し、
    前記第１の方向に沿って前記複数のスタンダードセルの各々を通りｎ型ウエルおよびｐ型ウエルの境となる境界と前記第１の外縁との間に形成されたｐＭＩＳ領域と、前記境界と前記第２の外縁との間に形成されたｎＭＩＳ領域とを有する半導体基板と、
    前記第１の方向に直交する第２の方向に沿って延びる複数のゲート配線を有し、かつ前記半導体基板上に設けられた第１の層と、
    前記第１の層上に設けられた第２の層とを備え、
    前記第２の層は、
    前記第１の外縁に沿って延び、かつ前記ｐＭＩＳ領域に電気的に接続された第１の電源配線と、
    前記第２の外縁に沿って延び、かつ前記ｎＭＩＳ領域に電気的に接続された第２の電源配線と、
    前記第１および第２の電源配線の間の前記ｐＭＩＳ領域上において、前記第１の方向に沿って延びかつ前記第２の方向に沿って一のピッチで配置された複数の第１の仮想ラインのそれぞれの上に配置された複数のｐＭＩＳ配線と、
    前記第１および第２の電源配線の間の前記ｎＭＩＳ領域上において、前記第１の方向に沿って延びかつ前記第２の方向に沿って前記一のピッチで配置された複数の第２の仮想ラインのそれぞれの上に配置された複数のｎＭＩＳ配線とを含み、
    前記複数の第１の仮想ラインのうち前記境界に最も近いものと、前記複数の第２の仮想ラインのうち前記境界に最も近いものとの間隔は、前記一のピッチよりも大きい、半導体装置。
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