JP5537078B2

JP5537078B2 - 半導体装置

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Publication number: JP5537078B2
Application number: JP2009172516A
Authority: JP
Inventors: 俊英山口
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2009-07-23
Filing date: 2009-07-23
Publication date: 2014-07-02
Anticipated expiration: 2029-07-23
Also published as: US8847330B2; US8432003B2; US20110018090A1; US20130207164A1; JP2011029345A

Description

本発明は、半導体装置に関する。

半導体装置は、半導体基板と、半導体基板の主面に形成されるトランジスタとを含んでいる。半導体基板の主面には、素子形成領域及び素子分離領域が設けられる。素子形成領域は、トランジスタなどの素子が形成される領域である。素子形成領域は、半導体材料（例えばシリコン膜など）により、形成される。一方、素子分離領域は、素子形成領域を他の領域から電気的に分離するための領域である。素子分離領域は、絶縁性材料（例えば、酸化シリコン膜など）により形成される。素子形成領域は、素子分離領域によって囲まれる。

素子形成領域には、トランジスタが形成されるトランジスタ形成領域が設けられる。トランジスタ形成領域は、拡散領域（ソース及びドレイン領域）、及びチャネル形成領域を含んでいる。

素子形成領域と素子分離領域とは、通常、別の材料により形成される。この場合、熱膨張率の違いなどから、チャネル形成領域が素子分離領域からストレス（応力）を受けることがある。チャネル形成領域が受けるストレスは、チャネル形成領域におけるキャリア（電子又は正孔）の移動度に影響を与える。

関連技術として、特許文献１（特開２００７−３１１４９１号公報）に記載された半導体集積回路が挙げられる。この半導体集積回路は、ＮチャネルトランジスタとＰチャネルトランジスタを用いたＣＭＯＳ回路を搭載した半導体集積回路である。この半導体集積回路は、ＮチャネルトランジスタとＰチャネルトランジスタのいずれか一方がゲートアイソレーション構造、他方がシャロートレンチアイソレーション構造により素子分離されていることを特徴とする。この半導体集積回路によれば、一方のトランジスタはＳＴＩストレスを受けず、他方のトランジスタはＳＴＩストレスによってトランジスタ性能が変化する。これにより、Ｐチャネルトランジスタ及びＮチャネルトランジスタの性能を効率的に向上させることができる。

チャネル形成領域が素子分離領域から受けるストレスは、チャネル形成領域と素子分離領域との間の距離に関係している。従って、チャネル形成領域におけるキャリアの移動度は、チャネル形成領域と素子分離領域との間の距離に依存する。関連して、特許文献２（特開２００７−２７２７２号公報）には、ドレイン電流Ｉｄｒが、チャネル領域からＳＴＩ領域までの距離Ｇａｔｅ−ＳＴＩ（Ｘ）に依存することが記載されている。

特開２００７−３１１４９１号公報特開２００７−２７２７２号公報

ところで、素子形成領域には、複数のトランジスタ形成領域が設けられることがある。加えて、複数のトランジスタ形成領域間において、チャネル幅が異なっていることがある。図１は、そのような素子形成領域のレイアウトの一例を示す図である。

図１には、半導体基板の主面内における方向として、第１方向及び第２方向が定義されている。第１方向と第２方向とは直交している。素子形成領域１０３は、素子分離領域１０２に囲まれている。素子形成領域１０３内には、複数（図１では５個）のトランジスタ形成領域１０６（１０６−１〜１０６−５）が、第２方向に沿って並んでいる。隣接する２つのトランジスタ形成領域１０６の間には、ダミーゲート形成領域１０５が設けられている。ダミーゲート形成領域１０５上には、ダミーゲートが形成される。ダミーゲートには、ダミーゲート形成領域１０５が不活性になるような電圧が印加される。ダミーゲート形成領域１０５では、隣接する２つのトランジスタ形成領域１０６間が、電気的に分離されている。

半導体基板には、複数のトランジスタ形成領域１０６に対応して、複数のゲート形成領域が設けられている。各ゲート形成領域は、基板上にゲート電極が形成される領域である。ゲート形成領域は、第１方向に沿って伸びている。各トランジスタ形成領域１０６では、ゲート形成領域に対応する位置に、チャネルが形成される。各トランジスタ形成領域１０６においてチャネルが形成される領域が、以下、チャネル形成領域１０４として示される。

ここで、複数のトランジスタ形成領域１０６間では、第１方向に沿う幅が、異なっている。その結果、複数のトランジスタ形成領域１０６間では、チャネル形成領域１０４の幅（チャネル幅）が異なっている。

上述のようなレイアウトが採用された場合、１つのチャネル形成領域１０４において、素子分離領域１０２との間の第２方向に沿う距離が、チャネル幅方向（第１方向）における位置により異なってしまう。一例として、トランジスタ形成領域１０６−１に含まれるチャネル形成領域１０４−１に着目する。チャネル形成領域１０４−１は、素子分離領域１０２との間の距離がＸ１である第１部分、その距離がＸ２である第２部分、及びその距離がＸ３である第３部分に分けられる。チャネル形成領域１０４−１が素子分離領域１０２から受けるストレスは、第１部分乃至第３部分の間で異なっている。

図１に示されるように、第１部分の第１方向に沿う長さが、Ｗ１と定義される。第２部分の第１方向に沿う長さが、Ｗ２と定義される。第３部分の第１方向に沿う長さが、Ｗ３と定義される。「ＢＳＩＭ４．４．０ＭＯＳＦＥＴＭＯＤＥＬ −Ｕｓｅｒ’ｓＭａｎｕａｌ”中のＣｈａｐｔｅｒ．１３」を参考にすれば、トランジスタ形成領域１０６−１に設けられるトランジスタのドレイン電流は、次の式１に示される移動度係数に依存する。

尚、上式１では、トランジスタ形成領域１０６−１が第２方向における一方の側から受けるストレスだけが考慮されている。

チャネル形成領域が受けるストレスがチャネル幅方向において不均一である場合、トランジスタの特性が劣化してしまう、という問題点があった。

本発明に係る半導体装置は、半導体基板の主面に設けられた素子分離領域と、前記主面に設けられ、前記素子分離領域によって囲まれる、素子形成領域とを具備する。前記主面内において、第１方向と、前記第１方向に直交する第２方向とが定義される。前記素子形成領域の外周形状は、前記第１方向に沿って延びる第１辺を有している。前記素子形成領域は、第１トランジスタ領域と、前記第２方向において前記第１辺と前記第１トランジスタ領域との間にあたる位置に配置された、第２トランジスタ領域と、前記第１方向において前記第２トランジスタ領域の側方にあたる位置に配置された、ダミー領域とを備える。前記第１トランジスタ領域は、前記第１辺に対向するように伸びる第１チャネル形成領域を有している。前記第２トランジスタ領域は、前記第１辺に対向するように伸びる第２チャネル形成領域を有している。前記第１チャネル形成領域は、前記第２チャネル形成領域と非対向である非対向領域を有している。前記ダミー領域は、前記第２方向において前記非対向領域と対向するような位置に配置されている。

このような構成によれば、ダミー領域を設けることにより、第１トランジスタ形成領域と素子分離領域との間の距離を、チャネル幅方向（第１方向）において揃えることができる。その結果、第１トランジスタ形成領域が素子分離領域から受けるストレスを、チャネル幅方向において均一化させることができる。ストレスが均一化されるため、第１トランジスタ形成領域に形成されるトランジスタの特性劣化が防止される。

本発明によれば、素子分離領域から受けるストレスの量がチャネル幅方向で異なっていても、トランジスタの特性が劣化しない、半導体装置が提供される。

素子形成領域の一例を示すレイアウト図である。第１の実施形態に係る半導体装置のパターンレイアウトを示す図である。第２の実施形態に係る半導体装置のパターンレイアウトを示す図である。第３の実施形態に係る半導体装置のパターンレイアウトを示す図である。

以下に、図面を参照しつつ、本発明の実施形態について説明する。

（第１の実施形態）
図２は、本実施形態に係る半導体装置のパターンレイアウトを示す図である。図２に示されるパターンは、半導体基板の主面に設けられるパターンである。

図２に示されるように、半導体基板の主面において、第１方向（ゲート幅方向）と第２方向（ゲート長方向）とが定義されている。第１方向と第２方向とは、直交している。半導体装置１は、半導体基板の主面に設けられた、素子形成領域３及び素子分離領域２を備えている。

素子形成領域３は、トランジスタなどの素子が形成される領域である。素子形成領域３は、矩形状である。素子形成領域３の外周形状の２辺（９−１及び９−２）は、第１方向に沿って伸びている。

素子分離領域２は、素子形成領域３を他の領域から分離するために設けられている。素子分離領域３では、半導体基板の主面に、酸化シリコン膜などの絶縁性材料が埋め込まれている。

以下に、素子形成領域３について詳述する。

素子形成領域３には、複数のトランジスタ領域６（６−１〜６−５）、ダミー領域７（７−１〜７−５；ダミートランジスタ領域）、分離領域８（８−１〜８−５）、第１ダミーゲート形成領域１０、及び第２ダミーゲート形成領域１１が設けられている。素子形成領域３のうち、分離領域８以外の領域は、半導体材料（例えばシリコン膜）により形成されている。分離領域８は、素子分離領域２と同一の材料（例えば酸化シリコン膜）により形成されている。

複数のトランジスタ領域６の各々は、トランジスタが形成される領域である。複数のトランジスタ領域６は、第２方向に沿って並んでいる。各トランジスタ領域６は、２つの拡散領域５、及びチャネル形成領域４（４−１〜４−５）を備えている。チャネル形成領域４は、第１方向に沿って伸びている。チャネル形成領域４は、辺９−１及び辺９−２に対向している。各トランジスタ領域６内において、２つの拡散領域５は、チャネル形成領域４によって分けられている。チャネル形成領域４では、半導体基板の主面上に、ゲート電極が形成される。

本実施形態に係る半導体装置では、複数のトランジスタ領域６の間において、第１方向におけるチャネル形成領域４の長さが異なっている。隣接する２つのトランジスタ領域６の間では、トランジスタ領域に含まれる拡散領域のゲート長方向における一方の端部（拡散層端）が、揃っている。すなわち、複数のトランジスタ領域６間では、チャネル幅が異なっている。その結果、複数のトランジスタ６のうちのいずれかは、他のトランジスタ領域６と第２方向において非対向である部分（非対向領域）を有している。一例として、トランジスタ領域６−１に着目する。トランジスタ領域６−１に含まれるチャネル形成領域４−１は、トランジスタ領域６−２に含まれるチャネル形成領域４−２よりも長い。そのため、チャネル形成領域４−１は、チャネル形成領域４−２に対向する領域（対向領域１３）と、チャネル形成領域４−２に対向しない領域（非対向領域１４）とを有している。

ダミー領域７（７−1〜７−５）は、チャネル形成領域４と素子分離領域２との間の距離を調節するために、配置されている。ダミー領域７は、各トランジスタ領域６と同じ材料（例えばシリコン膜）により形成されている。

ダミー領域７は、各トランジスタ領域６の第１方向における側方に配置されている。また、ダミー領域７の少なくとも一部は、チャネル形成領域に含まれる非対向領域と第２方向で対向するような位置に、配置されている。この点について具体的に説明するため、トランジスタ領域６−２の第１方向における側方に配置されたダミー領域７−２について着目する。仮に、トランジスタ領域６−１が、第１トランジスタ領域６−１として定義される。辺９−１が、第１辺９−１として定義される。第１トランジスタ領域６−１と第１辺９−１との間に配置されたトランジスタ領域６が、第２トランジスタ領域として定義される。第１トランジスタ領域６−１と第１辺９−１との間には、トランジスタ領域６−２及びトランジスタ６−３が配置されている。そこで、仮に、トランジスタ領域６−２が第２トランジスタ領域６−２として定義される。第２トランジスタ領域６−２の第１方向における側方には、ダミー領域７−２が配置されている。ダミー領域７−２の少なくとも一部は、第１トランジスタ領域６−１における非対向領域１４と、第２方向において対向している。

トランジスタ領域６−３が第２トランジスタ領域として定義された場合も、同様である。すなわち、トランジスタ領域６−３（第２トランジスタ領域）の第１方向における側方には、ダミー領域７−３が配置されている。ダミー領域７−３の少なくとも一部は、第１トランジスタ領域６−１においてトランジスタ領域６−３と非対向である領域と、対向している。

上述の第１トランジスタ領域、第２トランジスタ領域、及びダミー領域７の関係は、トランジスタ領域６−１とは別のトランジスタ領域を第１トランジスタ領域として定義した場合にも、同様に成り立つ。また、辺９−１ではなく辺９−２を第１辺として考えた場合にも、同様に成り立つ。

言い換えれば、ダミー領域７は、素子形成領域３が、辺９−１と辺９−２との間に形成される矩形状の領域を含んだ形状となるように、配置されている。

第１ダミーゲート形成領域１０は、ダミー領域７を不活性にするために設けられている。第１ダミーゲート形成領域１０は、第１方向に沿って伸びている。第１ダミーゲート形成領域１０は、チャネル形成領域４の延長上に設けられている。第１ダミーゲート形成領域１０は、ダミー領域７を、２つのダミー拡散領域１５に分割している。第１ダミーゲート形成領域１０上には、第１ダミーゲートが形成される。第１ダミーゲートには、第１ダミーゲート形成領域１０が不活性になるような電圧が印加される。例えば、ダミー領域７にＮチャネル型トランジスタが形成される場合には、第１ダミーゲート及び２つのダミー拡散領域１５は、それぞれ接地電位が供給されるように構成される。

第２ダミーゲート形成領域１１は、第１方向に沿って伸びており、隣接するトランジスタ領域６間を分離している。第２ダミーゲート形成領域１１は、第２ダミーゲートが形成される領域である。第２ダミーゲートには、第２ダミーゲート形成領域１１が不活性になるように、電源電圧又は接地電圧が印加される。これにより、主面において、隣接するトランジスタ領域６間は、電気的に分離されている。また、第２ダミーゲート形成領域１１は、第２方向において、ダミー領域７と各トランジスタ領域６との間を分離している。

分離領域８は、ダミー領域７と各トランジスタ領域６とを第１方向において分離する領域である。分離領域８は、第２方向に沿って伸びている。分離領域８は絶縁性であり、素子分離領域２と同じ材料により形成される。分離領域８の幅（第１方向に沿う幅）は、一定である。

次いで、本実施形態に係る半導体装置１の作用について説明する。本実施形態に係る半導体装置によれば、ダミー領域７が設けられているため、チャネル形成領域４と素子分離領域２との間の距離を、チャネル幅方向において均一にすることができる。その結果、チャネル形成領域４が受けるストレスが、分離領域８に対応する位置を除き、均一化される。これにより、各トランジスタ領域６に形成されるトランジスタの特性劣化が抑制される。

尚、トランジスタ領域６−１に着目すると、チャネル形成領域４−１におけるキャリアの移動度係数は、以下の式２によって示される。但し、下記式２では、チャネル形成領域４−１が辺９−１側から受けるストレスだけが考慮されている。

数式２中、Ｗ１は、分離領域８−１と分離領域８−２との間の第１方向における距離を示す。Ｗ２は、分離領域８−２と分離領域８−３との間の第１方向における距離を示す。Ｗ３は、チャネル形成領域４−３の第１方向における長さを示す。Ｘ１は、チャネル形成領域４−１と、トランジスタ形成領域６−１及びトランジスタ形成領域６−２の間に設けられた第２ダミーゲート形成領域１１との間の距離を示す。Ｘ２は、チャネル形成領域４−１と、トランジスタ形成領域６−２及びトランジスタ形成領域６−３の間に設けられた第２ダミーゲート形成領域１１との間の距離を示す。Ｘ３は、チャネル形成領域４−１と辺９−１との間の距離を示す。Ｘ１’は、トランジスタ形成領域６−１及びトランジスタ形成領域６−２の間に設けられた第２ダミーゲート形成領域１１と、辺９−１との間の距離を示す。Ｘ２’は、トランジスタ形成領域６−２及びトランジスタ形成領域６−３の間に設けられた第２ダミーゲート形成領域１１と、辺９−１との間の距離を示す。Ｓｘは、分離領域８の第２方向に沿う長さを示す。Ｓｙは、分離領域８の第１方向における幅を示す。

数式２より、本実施形態に係る半導体装置では、チャネル形成領域４−１における移動度係数が、チャネル形成領域４−１と辺９−１との間の距離が一定である場合の移動度係数に近いことがわかる。すなわち、トランジスタの特性劣化が抑制されることがわかる。

尚、本実施形態では、第１ダミーゲートが、チャネル形成領域４上に形成されるゲート電極とは分離されている場合について説明した。但し、第１ダミーゲートは、必ずしもゲート電極から分離されている必要はなく、ゲート電極と連続していてもよい。特に、本実施形態では、第２ダミーゲートによりダミー拡散領域が分離されているため、第１ダミーゲートとゲート電極とが連続していても問題はない。但し、第１ダミーゲートとゲート電極とが分離されていれば、ゲート電極と第１ダミーゲートとを異なる電位で制御することができ、第１ダミーゲート形成領域による電気的分離をより確実にすることができる。また、ゲート電極におけるゲート容量に第１ダミーゲートのゲート容量が付加されない。これら観点から、第１ダミーゲートとゲート電極とは、分離されていることが好ましい。

また、本実施形態では、複数のトランジスタ領域６間で、チャネル幅が異なっている場合について説明した。但し、複数のトランジスタ領域６間においてチャネル幅が同じであったとしても、チャネル形成領域４の位置がずれていれば、非対向領域１４が形成される。このような場合であっても、ダミー領域７を設けることにより、チャネル形成領域４が受けるストレスを均一化させることが可能である。

以上説明したように、本実施形態によれば、ダミー領域７が設けられている。これにより、隣接するトランジスタ領域６間でチャネル幅が異なっているのにもかかわらず、チャネル形成領域４が素子分離領域２から受けるストレスのばらつきを低減することができる。その結果、トランジスタの特性劣化を抑制することができる。

（第２の実施形態）
次いで、第２の実施形態について説明する。

図３は、本実施形態に係る半導体装置のパターンレイアウトを示す図である。本実施形態では、第２ダミーゲート形成領域１１が形成されていない。その他の点については、第１の実施形態と同様とすることができるので、詳細な説明は省略する。

本実施形態では、隣接する各トランジスタ領域６間において、拡散領域５同士が区切られていない。すなわち、隣接する２つのトランジスタ領域６間では、拡散領域５同士が同電位となるように接続されている。尚、図３では、説明の便宜上、隣接するトランジスタ領域６間に、点線が描かれている。しかし実際には、隣接するトランジスタ領域６間において、拡散領域５同士を区別する構成は存在しない。

第２ダミーゲート形成領域１１が設けられていないため、トランジスタ領域６−１の拡散領域５−１は、ダミー領域７（７−１〜７−５）に含まれる拡散領域１５と、電気的に接続されている。但し、ダミー領域７には第１ダミーゲート形成領域１０が設けられている。従って、トランジスタ領域６−１に含まれる２つの拡散領域５−１同士が、ダミー領域７を介してショートすることはない。

本実施形態に示される構成を採用しても、第１の実施形態と同様に、チャネル形成領域４が受けるストレスのばらつきを無くすことができ、トランジスタの特性劣化を抑制できる。

また、隣接する２つのトランジスタ領域６の拡散領域５同士を電気的に接続するために、金属配線を使用することが考えられる。しかし、この場合には、金属配線の寄生抵抗及び容量が、各トランジスタの動作特性に影響を与えることがある。これに対し、本実施形態では、隣接する２つのトランジスタ領域６間において拡散領域５同士が連続している。従って、隣接するトランジスタ領域６間に生じる寄生抵抗及び容量を、低減できる。

尚、本実施形態においても、第１の実施形態と同様に、第１ダミーゲートとチャネル形成領域上に形成されるゲート電極とは、分離されていても連続していてもよい。

（第３の実施形態）
次いで、第３の実施形態について説明する。

図４は、本実施形態に係る半導体装置のパターンレイアウトを示す図である。本実施形態では、第１の実施形態に対して、第２ダミーゲート形成領域１１が変更されている。その他の点については、第１の実施形態と同様とすることができるので、詳細な説明は省略する。

図４に示されるように、第２ダミーゲート形成領域１１は、ダミー領域７と各トランジスタ形成領域６とを第２方向において分割するように延びている。但し、隣接する２つのトランジスタ形成領域６間には、第２ダミーゲート形成領域１１が設けられていない。従って、隣接する２つのトランジスタ形成領域６間では、拡散領域５同士が同電位となるように、接続されている。すなわち、第２の実施形態と同様に、隣接する２つのトランジスタ領域６間では、拡散領域５同士が同電位となるように、連続している。

本実施形態に示される構成を採用しても、既述の実施形態と同様に、チャネル形成領域４が受けるストレスのばらつきを無くすことができ、トランジスタの特性劣化を抑制できる。

また、本実施形態では、各トランジスタ形成領域６とダミー領域７との間が、第２ダミーゲート形成領域１１によって区切られている。ソース−ドレイン間（２つの拡散領域５間）に生じるリーク電流が、より確実に防止される。

以上、本発明について、第１〜第３の実施形態を用いて説明した。但し、これらの実施形態は互いに独立するものではなく、矛盾のない範囲内で組み合わせることも可能である。

１半導体装置
２素子分離領域
３素子形成領域
４−１第１チャネル形成領域
４−２第２チャネル形成領域
５−１第１拡散領域
５−２第２拡散領域
６−１第１トランジスタ領域
６−２第２トランジスタ領域
７ダミー領域
８分離領域
９−１、９−２辺
１０第１ダミーゲート形成領域
１１第２ダミーゲート形成領域
１３対向領域
１４非対向領域
１５ダミー拡散領域
１０２素子分離領域
１０３素子形成領域
１０４チャネル形成領域
１０５ダミーゲート形成領域
１０６トランジスタ形成領域

Claims

半導体基板の主面に設けられた素子分離領域と、
前記主面に設けられ、前記素子分離領域によって囲まれる素子形成領域と、
を具備し、
前記主面内において、第１方向と、前記第１方向に直交する第２方向とが定義され、
前記素子形成領域の外周形状は、前記第１方向に沿って延びる第１辺を有しており、
前記素子形成領域は、
第１トランジスタ領域と、
前記第２方向において前記第１辺と前記第１トランジスタ領域との間にあたる位置に配置された第２トランジスタ領域と、
前記第１方向における前記第２トランジスタ領域の側方に配置されたダミー領域と
を備え、
前記第１トランジスタ領域は、前記第１辺に対向するように伸びる第１チャネル形成領域を有し、
前記第２トランジスタ領域は、前記第１辺に対向するように伸びる第２チャネル形成領域を有し、
前記第１チャネル形成領域は、前記第２チャネル形成領域と非対向である非対向領域を有し、
前記ダミー領域は、前記第２方向において前記非対向領域と対向するような位置に配置されており、
前記第１チャネル形成領域の前記非対向領域と前記素子分離領域との間の前記第２方向における距離と、前記第１チャネル形成領域の前記第２チャネル形成領域と対向する対向領域と前記素子分離領域との間の前記第２方向における距離は等しい
半導体装置。
請求項１に記載された半導体装置であって、
前記素子形成領域は、前記第２トランジスタ領域と前記ダミー領域とを分離する分離領域を含んでおり、
前記分離領域は絶縁性材料により形成されている
半導体装置。
請求項２に記載された半導体装置であって、
前記素子分離領域は、絶縁性の第１材料により形成され、
前記第１トランジスタ領域、第２トランジスタ領域および前記ダミー領域は、半導体材料である第２材料により形成され、
前記第１トランジスタ領域と前記第２トランジスタ領域とが前記第２方向において隣接している場合に、前記第１トランジスタ領域と前記第２トランジスタ領域との間では前記第２材料が連続している
半導体装置。
請求項３に記載された半導体装置であって、
前記第１トランジスタ領域と前記ダミー領域とが前記第２方向において隣接している場合に、前記第１トランジスタ領域と前記ダミー領域との間では、前記第２材料が連続している
半導体装置。
請求項１乃至４のいずれか一項に記載された半導体装置であって、
前記ダミー領域には、前記第１方向に沿って伸び、前記ダミー領域を２つのダミー拡散領域に分割する第１ダミーゲート形成領域が形成され、前記第１ダミーゲート形成領域上に第１ダミーゲートが形成される
半導体装置。
請求項５に記載された半導体装置であって、
前記第１ダミーゲートには、前記２つのダミー拡散領域が電気的に遮断されるような電圧が供給される
半導体装置。
請求項５に記載された半導体装置であって、
前記第１トランジスタ領域は、前記第１チャネル形成領域により２つの第１拡散領域に分割されており、
前記第２トランジスタ領域は、前記第２チャネル形成領域により２つの第２拡散領域に分割されており、
前記２つの第１拡散領域のうちの一方は、前記２つのダミー拡散領域のうちの一方と隣接しており、
前記素子形成領域には、前記一方の第１拡散領域と前記一方のダミー拡散領域との間を分割するように、第２ダミーゲート形成領域が設けられ、前記第２ダミーゲート形成領域上に第２ダミーゲートが形成される
半導体装置。
請求項７に記載された半導体装置であって、
前記一方の第１拡散領域と、前記２つの第２拡散領域のうちの一方と隣接しており、
前記第２ダミーゲート形成領域は、前記一方の第１拡散領域と前記一方の第２拡散領域とを分割するように伸びており、
前記第２ダミーゲート形成領域により、前記一方の第１拡散領域と前記一方の第２拡散領域とが電気的に遮断される
半導体装置。
請求項７に記載された半導体装置であって、
前記第２ダミーゲートには、前記一方の第１拡散領域と前記一方のダミー拡散領域とが電気的に遮断されるような電圧が供給される
半導体装置。