KR101114555B1 - 반도체 집적회로 - Google Patents

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Abstract

누설전류 방지용으로 전원선에 스위치를 배치할 때의 레이아웃 설계의 부담을 감소시킬 수 있고, 스위치에 생기는 전압강하가 신호 지연에 주는 영향을 감소시킬 수 있는 반도체 집적회로에 있어서, 복수의 전원선군이 줄무늬 형상으로 배치되고, 복수의 전원선군에서 분기하는 복수의 분기선군에 의해 회로 셀에 전원이 공급되며, 분기선군에 배치된 전원 스위치 셀은 회로 셀로의 전원의 공급을 온 또는 오프하고, 전원 스위치 셀은 회로 셀의 배치 가능한 영역에 분산되어 배치되며, 전원 스위치 셀에 의한 전원공급이 비교적 소수의 회로 셀마다 정밀하게 제어된다.

Description

반도체 집적회로{Semiconductor integrated circuit}
도 1은 제 1 실시예에 따른 반도체 집적회로의 구성의 일례를 나타내는 도면이다.
도 2는 제 1 실시예에 따른 반도체 집적회로의 레이아웃의 일례를 나타내는 도면이다.
도 3은 제 1 실시예에 따른 반도체 집적회로의 레이아웃 예의 확대도이다.
도 4는 제 2 실시예에 따른 회로 셀의 구성의 일 예를 나타내는 도면이다.
도 5는 제 2 실시예에 따른 전원 스위치 셀의 구성의 일례를 나타내는 도면이다.
도 6은 제 2 실시예에 따른 반도체 집적회로의 레이아웃의 일례를 나타내는 도면이다.
도 7은 제 3 실시예에 따른 전원 스위치 셀의 구성의 일례를 나타내는 도면이다.
도 8은 제 3 실시예에 따른 반도체 집적회로의 레이아웃의 일례를 나타내는 도면이다.
도 9는 제 4 실시예에 따른 전원 차단형의 회로 셀의 구성의 일례를 나타내는 도면이다.
도 10은 제 4 실시예에 따른 상시 통전형의 회로 셀의 구성의 일례를 나타내는 도면이다.
도 11은 제 4 실시예에 따른 전원 스위치 셀의 구성의 일례를 나타내는 도면이다.
도 12는 제 4 실시예에 따른 반도체 집적회로의 레이아웃의 일례를 나타내는 도면이다.
도 13은 전원차단형의 회로 셀과 상시 통전형의 회로 셀의 배치예를 나타내는 도면이다.
도 14는 제 5 실시예에 따른 전원차단형의 회로 셀의 구성의 일례를 나타내는 도면이다.
도 15는 제 5 실시예에 따른 상시 통전형의 회로 셀의 구성의 일례를 나타내는 도면이다.
도 16은 제 5 실시예에 따른 전원 스위치 셀의 구성의 일례를 나타내는 도면이다.
도 17은 제 5 실시예에 따른 반도체 집적회로의 레이아웃의 일례를 나타내는 도면이다.
도 18은 제 6 실시예에 따른 구동능력이 다른 복수의 전원 스위치 셀의 일례를 나타내는 도면이다.
도 19는 2선식 구조와 3선식 구조를 조합하는 예를 나타내는 제 1도이다.
도 20은 2선식 구조와 3선식 구조를 조합하는 예를 나타내는 제 2도이다.
본 발명은 일본특허청에 2004년 3월 10에 출원된 일본특허출원 JP2004-067489호에 관련된 주제와, 참조로서 여기에 포함된 모든 내용을 포함한다.
본 발명은 반도체 집적회로에 관한 것으로, 특히, 미사용의 회로에 전원공급을 차단하기 위해, 높은 임계전압을 가지는 트랜지스터를 사용하여 소비전력의 감소를 달성하는 반도체 집적회로에 관한 것이다.
반도체 집적회로의 전원전압은 소비전력의 감소와 가공치수의 미세화에 따라서 해마다 저하하고 있다. 전원전압의 감소로 인해 신호진폭이 작아지면, 트랜지스터의 임계전압이 신호진폭에 대하여 상대적으로 높아지므로, 트랜지스터의 온 전류가 감소하고, 지연이 증가한다. 이 때문에, 트랜지스터의 임계전압도 전원전압에 따라서 저하시키는 것이 필요하다. 그렇지만, 트랜지스터의 임계전압이 저하되면 오프 상태에 있어서의 누설전류가 증가하므로, 저소비 전력화가 저해된다고 하는 불이익이 발생한다.
이러한 누설전류의 증대를 방지하는 기술로서, MTCMOS(multi-threshold complementary metal oxide semiconductor) 회로 기술이 알려져 있다. MTCMOS에 있어서, 예를 들면, 높은 임계전압을 가지는 트랜지스터 스위치가 특정의 기능을 행하는 각각의 회로블록의 전원선에 배치된다. 회로블록이 미사용 상태가 되었을 때, 트랜지스터 스위치가 오프 위치로 설정되고, 회로블록에서 각 트랜지스터를 통하여 흐르는 누설전류가 차단된다. 이것에 의해, 미사용의 회로블록을 통하여 흐르는 불필요한 누설전류가 크게 감소될 수 있다.
그렇지만, MTCMOS 기술을 조합한 반도체 집적회로의 설계에 있어서, 전원선에 트랜지스터 스위치를 배치하는 레이아웃 설계는 일반적으로 수작업으로 행해지고 있다. 예를 들면, 특정의 기능을 행하는 각 회로블록의 내부에서 회로 셀의 배치 및 배선이 각 회로블럭에 대하여 CAD 장치에 의해 자동 설계되고, 그 후, 회로블록 외측의 전원선에 트랜지스터 스위치가 수작업으로 배치된다. 이 때문에, 설계작업의 부담이 증가하여 제품의 개발기간이 길어진다고 하는 불이익이 발생하고 있다.
한편, 전원전압의 저하에 따라서, 전원선의 저항 성분에 생기는 약간의 전압강하가 신호의 지연에 크게 영향을 주기 시작했다. 즉, 전원전압이 낮아지면, 트랜지스터의 임계전압에 대한 신호진폭의 여유가 작아지므로, 전원전압의 강하가 작을지라도 큰 신호지연이 발생한다.
이러한 상황하에서, 트랜지스터 스위치가 전원선에 배치되면, 이로 인한 전압강하가 더욱 더해지므로, 상기의 문제는 보다 심각하게 된다. 특히, 외부의 전원선으로부터의 거리가 길어지는 회로블록의 중심부에서의 신호지연이 커진다. 그러므로, 회로블록 자체가 정상적으로 동작해도, 트랜지스터 스위치가 외부의 전원선에 배치되면 동작하지 않게 된다고 하는 문제가 발생한다. 또, 회로블록을 더욱 상위 계층의 블록에 접속했을 경우에, 요구되는 타이밍이 만족되지 않는 문제도 발생한다.
전원 스위치를 배치하는데 있어서 레이아웃 설계의 부담을 저감할 수 있고, 전원 스위치에 생기는 전압강하가 신호지연에 미치는 영향을 저감할 수 있는 반도체 집적회로를 제공하는 것이 필요하다.
본 발명의 일 실시예에 따르면, 복수의 회로 셀, 줄무늬 형상으로 배치된 복수의 전원선군, 상기 전원선군으로부터 분기하고, 적어도 하나의 상기 회로 셀에 전원을 공급하는 복수의 분기선군, 적어도 하나의 분기선군에 배치되고, 입력 제어 신호에 따라 상기 회로 셀에의 전원의 공급을 온 또는 오프하는 전원 스위치 셀을 포함하는 반도체 집적회로가 제공된다.
본 발명의 일 실시예에 의하면, 복수의 전원선군이 줄무늬 형상으로 배치되어 있고, 전원선군으로부터 분기하는 복수의 분기선군에 의해서 회로 셀에 전원이 공급된다. 분기선군에 배치된 전원 스위치 셀은 회로 셀에의 전원 공급을 제어한다.
이 때문에, 상기 전원 스위치 셀은 상기 회로 셀의 배치 영역에 분산해서 배치된다. 전원 스위치 셀에 의한 전원 공급은 비교적 소수의 회로 셀에 대하여 정밀하게 제어된다. 이것에 의해, 회로 블록 마다 전원 스위치를 설치하는 방법에 비해, 전원 스위치에 의한 전원의 전압강하가 감소되고, 전원 스위치 셀의 배치의 자유도가 높아진다.
바람직하게는, 각 분기선군은 상기 분기선군이 분기하는 전원선군과 소정의 각도를 이루는 방향으로 연장하여 형성된다. 이것에 의해, 전원의 배선구조의 대칭성이 높아진다.
또한, 바람직하게는, 각각의 전원 스위치 셀은 분기선군에 포함되는 적어도 하나의 분기선에 배치되고, 제어신호에 따라 온 또는 오프하는 적어도 하나의 트랜지스터를 포함한다. 이 트랜지스터는 트랜지스터가 온 상태일 때 분기선을 통하여 전원이 공급되는 회로셀의 소비전력에 따르는 구동능력을 가진다. 예를 들면, 소비전력이 클수록 구동능력이 크다.
스위치 트랜지스터의 구동능력을 스위치 트랜지스터를 통하여 전원이 공급되는 회로셀의 소비전력에 따라 적당한 크기로 설정함으로써, 트랜지스터 스위치의 구동능력을 일률적으로 설정하는 경우에 비하여 전원전압의 저하를 억제하면서, 회로면적이나 누설전류를 작게 하는 것이 가능하게 된다.
각각의 전원 스위치 셀의 적어도 일부는 상기 전원선군의 하층 영역에 포함될 수 있다. 이 경우, 분기선군은 전원선군의 전원선으로부터 분기하고 하층에 연장하는 경유 배선을 포함한다. 이것에 의해, 회로 셀의 배치 밀도가 개선된다.
각각의 전원 스위치 셀은 회로 셀에 전원을 공급하는 2개의 분기선에 접속되고, 전원 스위치 셀을 통하여 서로 마주 보고, 서로 반대 방향으로 연장하는 제 1배선, 전원선군의 전원선으로부터 분기하는 분기선에 접속되는 제 2배선, 및 제 1배선과 제 2배선의 사이에 접속되고 제어 신호에 따라 온 또는 오프 하는 스위치 회로를 포함해도 좋다.
전원 스위치 셀은 회로 셀에 전원을 공급하는 분기선에 접속된 제 3배선, 전원선군의 전원선으로부터 분기하고, 제 3배선에 접속된 분기선과 반대 방향으로 연장하는 분기선에 접속되는 제 4배선, 제 3배선과 제 4배선의 사이에 접속되고 제어 신호에 따라 온 또는 오프하는 스위치 회로를 포함해도 좋다.
분기선군은 제 1분기선과 전원선군의 전원선에 접속되는 제 2분기선을 또한 포함해도 좋다. 이 경우, 전원 스위치셀은 제어 신호에 따라 제 1분기선과 제 2분기선의 접속을 온 또는 오프 해도 좋다. 또한, 복수의 회로 셀은 제 1분기선으로부터 전원이 공급되는 제 1회로 셀과 제 2분기선으로부터 전원이 공급되는 제 2회로 셀을 포함해도 좋다.
이 경우, 제 1분기선 및 제 2분기선은 동일한 배선층에 나란히 형성되어도 좋고, 혹은 다른 배선층에 있어 서로 마주 보게 형성되어도 좋다.
또한, 이 경우, 각각의 전원 스위치 셀은 제 1분기선에 접속되는 제 5배선, 제 2분기선에 배치되는 제 6배선, 및 제 5배선과 제 6배선의 사이에 접속되고, 제어신호에 따라서 온 또는 오프하는 스위치 회로를 포함해도 좋다.
본 발명의 목적 및 특징은 첨부된 도면을 참조하여 주어진 이하의 바람직한 실시예의 설명으로부터 보다 명확해진다.
이하, 본 발명의 6개의 실시예에 대하여, 도면을 참조하여 설명한다.
제 1실시예
도 1은 본 발명의 제 1실시예에 따른 반도체 집적회로의 구성의 일례의 도면이다. 이 도면에서, 전원에 관련하는 배선과 이것에 접속되는 회로 셀이 개략적으로 도시되어 있다.
도 1에 나타내는 반도체 집적회로는, 복수의 전원선군(PL1), 복수의 전원선군(PL2), 복수의 분기선군(BL1,BL2), 복수의 회로 셀(10), 복수의 전원 스위치 셀(20), 회로블록(30) 및 복수의 전원 입력용 셀(41, 42)을 가진다.
여기서, 전원선군(PL1)은 본 발명의 전원선군의 일 실시예이고, 분기선군(BL2)은 본 발명의 분기선군의 일 실시예이며, 회로 셀(10)은 본 발명의 회로 셀의 일 실시예이고, 전원 스위치 셀(20)은 본 발명의 전원 스위치 셀의 일 실시예이다.
전원선군(PL1)은 도 1의 예에서 줄무늬 형상으로 배치되어 있고, 등간격으로 평행하게 배치되어 있다. 전원선군(PL2)은 전원선군(PL1)에 직교하는 방향으로, 줄무늬 형상으로 배치되어 있다. 도 1의 예에서, 이들은 거의 등간격으로 평행하게 배치되어 있다.　 이들 줄무늬 형상의 전원선군(PL1)과 줄무늬 형상의 전원선군(PL2)이 서로 교차하여, 체크무늬 형상의 전원선 패턴을 형성하고 있다.
전원선군(PL1 및 PL2)은 각각 전원선(VDD 및 VSS)을 가지고 있다. 격자 무늬 형상의 전원선 패턴의 교점에서, 전원선군(PL1 및 PL2)의 전원선(VDD) 및 전원선(VSS)이 서로 접속되어 있다.
이 체크 무늬형상의 전원선패턴에 있어서, 전원 입력용 셀(41, 42)이 사각형 프레임의 전원선군(PL1, PL2)에 접속되어 있다. 전원선(VSS)은 전원 입력용 셀(41)에 접속되어 있고, 전원선(VDD)은 전원 입력용 셀(42)에 접속되어 있다.
전원전압은 이들 전원 입력용 셀(41 및 42)을 통하여 반도체 집적회로의 외부로부터 전원선(VSS 및 VDD)에 공급된다.
분기선군(BL1 및 BL2)은 전원선군(PL1)으로부터 분기하고, 반도체 집적회로에서 회로의 기본 단위 즉, 회로 셀(10)에 전원을 공급한다. 또, 분기선군(BL1 및 BL2)은 전원선군(PL1)과 소정의 각도를 이루는 방향으로 연장되어 형성된다. 예를 들면, 도 1에 나타낸 것같이, 전원선군(PL1)과 직교하는 방향으로 연장되어 형성된다.
이러한 복수의 분기선군이 하나의 전원선군(PL1)으로부터 분기한다. 복수의 회로 셀(10)은 분기선군에 접속된다. 반도체 집적회로에 포함되는 회로 셀(10)은 기본적으로 이러한 분기선군으로부터 전원이 공급된다. 다만, 상시 동작하는 등에 의해 전원선의 차단이 불필요한 회로는 예를 들면 도 1에 나타내는 회로 블록(30)과 같이, 분기선군을 경유하지 않고, 전원선군으로부터 직접 전원이 공급되는 회로를 포함한다.
각각의 분기선군(BL1)은 2개의 분기선(VDDA 및 VSSA)을 가진다. 분기선(VDDA)는 전원선(VDD)에 접속되고, 분기선(VSSA)은 전원선(VSS)에 접속된다. 한편, 각각의 분기선군(BL2)은 2개의 분기선(VDDB 및 VSSB)을 가진다. 분기선(VDDB)은 전원선(VDD)에 접속되고, 분기선(VSSB)은 전원선(VSS)에 접속된다. 분기선군(BL1과 BL2)의 차이는 전원 스위치 셀(20)의 삽입의 유무에 있다. 즉, 전원 스위치 셀(20)은 분기선군(BL2)에만 삽입된다.
전원 스위치 셀(20)은 도시하지 않은 제어신호를 입력으로서 받아들이고, 따라서 분기선군(BL2)에 접속된 회로 셀(10)로의 전원의 공급을 턴온 또는 턴오프 한다. 예를 들면, 전원 스위치 셀(20)은 스위치 트랜지스터를 포함한다. 스위치 트랜지스터는 분기선군(BL2)의 적어도 한편의 분기선에 배치되고, 입력 제어신호에 따라서 턴온 또는 턴오프 한다.
MTCMOS형의 반도체 집적회로의 경우, 고임계전압의 MOS 트랜지스터가 이 스위치 트랜지스터용으로 이용된다. 예를 들면, 분기선(VSSB)을 제어 신호에 따라 차단하는(cutting) 경우, 스위치 트랜지스터로서 고임계전압의 n형 MOS 트랜지스터가 이용된다. 분기선(VDDB)을 제어 신호에 따라서 차단하는 경우, 고임계 전압의 p형 MOS트랜지스터가 이용된다.
도 2는 본 실시예에 따른 반도체 집적회로의 레이아웃의 일례의 도면이다. 도 2에 있어서, 부호(40)는 전원 입력용 셀(41 및 42)을 포함하는 입출력용 셀을 나타낸다. 그 외에는, 도 1과 도 2의 동일 부호는 동일한 구성요소를 나타내고 있다.
복수의 입출력용 셀(40)이 반도체 집적회로가 형성되는 사각형 반도체 칩의 4변에 열을 이루어 배열되어 있다. 이들 입출력용 셀(40)에 둘러싸인 반도체 칩의 안쪽에, 체크무늬 형상의 전원선 패턴이 형성되어 있다.
체크무늬 형상의 전원선 패턴의 내부는 대략적으로 전원 비차단 영역(A1), 전원 차단 영역(A2) 및 그 외의 영역으로 구분된다. 이 전원 비차단 영역(A1)에, 분기선군(BL1)에 접속된 회로 셀(10)이 배열된다. 전원 차단 영역(A2)에, 분기선군(BL2)에 접속된 회로 셀(10)이 배치된다. 그 외의 영역에, 분기선군(BL1, BL2)에 접속되지 않는 회로 셀이 배치된다. 각 분기선군에서 전원 스위치 셀(20)의 삽입의 유무를 선택하는 것에 의해, 도 2에 나타내는 전원 차단 영역(A1, A2)의 범위를 자유롭게 결정하는 것이 가능하다.
도 3은 본 실시예에 따른 반도체 집적회로의 레이아웃의 일례의 확대도이다. 도 1과 도 3에서 동일 부호는 동일한 구성요소를 나타내고 있다.
도 3의 예에서, 각 전원 스위치 셀(20)의 일부는 전원선군(PL1)의 하층 영역에 포함되어 있다. 전원선군(PL1)으로부터 각각의 전원 스위치 셀(20)에 분기 하는 배선(interconnect lines)은, 예를 들면, 전원선군(PL2)의 아래에 연장하는 경유 배선(via interconnect lines)을 포함한다.
이상과 같이, 본 실시예에 따른 반도체 집적장치에 의하면, 복수의 전원선군(PL1)이 줄무늬 형상으로 배치되고, 이 전원선군(PL1)으로부터 분기하는 복수의 분기선군(BL2)에 의해서 회로 셀(10)에 전원이 공급된다. 분기선군(BL2)에 배치된 전원 스위치셀(20)은 회로 셀(10)로의 전원 공급을 온 및 오프한다.
이 때문에, 복수의 전원 스위치 셀(20)은 회로 셀(10)이 배치 가능한 영역에 넓게 분산되어 배치된다. 각각의 전원 스위치 셀(20)에 의해 비교적 소수의 회로 셀 마다 전원 공급을 정밀하게 제어하는 것이 가능하게 된다.
이것에 의해, 큰 규모의 회로 블록마다 전원 스위치를 설치하는 방법과 비교해서, 각각의 전원 스위치셀(20)에 흐르는 전원 전류가 감소하고, 그 전원 전압강하가 작아지게 된다. 그 결과, 전원스위치셀(20)에 생기는 전압강하가 신호 지연에 주는 영향이 감소될 수 있다.
또, 회로 블록의 외부에 각각의 전원 스위치를 배치하는 종래의 방법과 비교해, 전원 스위치셀(20)의 배치의 자유도가 높아지고, 도 2 및 도 3에 나타낸 것같이 전원 차단 영역이 자유롭게 결정될 수 있다. 이로 인해, 전원 스위치 셀(20) 을 포함한 레이아웃의 자동 설계를 용이하게 실현할 수 있으므로, 종래 수작업으로 행해지고 있던 설계 작업의 부담이 경감되고, 개발 기간이 단축될 수 있다.
또한, 분기선군(BL2)은 분기원에서의 전원선군(PL1)과 직교하는 방향으로 연장되어 형성되므로, 전원의 배선 구조의 대칭성이 높아진다. 이것에 의해, 전원 스위치 셀(20)을 포함하는 레이아웃의 자동 설계를 보다 용이하게 실현하는 것이 가능하게 된다.
또, 도 3에 나타내듯이, 전원 스위치 셀(20)을, 그 적어도 일부가 전원선군(PL1)의 하층 영역에 포함되도록 배치하는 것에 의해서, 전원선군(PL1)의 하층 영역을 유효하게 활용할 수 있으므로, 회로 면적이 감소될 수 있고, 회로 셀(10)의 배치 밀도가 향상될 수 있다.
제 2실시예
다음에, 본 발명의 제 2실시예에 대해서 설명한다.
제 2실시예에 따르는 반도체 집적회로는 전원 스위치 셀 및 회로 셀의 구성과 이것들을 접속하는 분기선군의 구조를 제 1실시예에 따르는 반도체 집적회로에서 보다 구체화한 것이다. 전원선군의 배치등의 전체적인 구성은 제 1실시예에 따르는 반도체 집적회로와 같다.
도 4는 본 발명의 제 2실시예에 따른 회로 셀(11)의 구성의 일례를 나타내는 도면이다. 도 4에 나타낸 회로 셀(11)은 p형 MOS 트랜지스터(Qp1) 및 n형 MOS 트랜지스터(Qn1)의 직렬회로로서 구성되는 인버터 회로를 가지고, 이 인버터 회로에 전원을 공급하는 배선(L111 및 L112)을 가진다. 도 4는 일례로서 인버터 회로 셀을 나타내고 있지만, 본 실시예에서 설명된 회로 셀(11)은, 예를 들면, NAND 회로 셀과 같이, 기본 회로로서 이용되는 다른 여러 가지의 회로 셀도 포함한다.
배선(L111)은 전위(VSS)를 회로셀(11)에 공급하는 분기선(VSSB)에 접속된다. 이 배선(L111)은 후술하는 전원 스위치 셀(21)이 온 상태 때, 전원선(VSS)과 동일한 전위를 가진다.
배선(L112)은 전원선(VDD)에서 분기하는 분기선(VDDB)에 접속된다. 이 배선(L112)은 전원선(VDD)과 동일한 전위를 가진다.
이 배선(L111 및 L112)은 사각형의 회로 셀(11)의 대향하는 변부(side portions)에 형성된다. 인버터 회로는 이들 마주보는 변부 사이에 배치되어 있다.
도 5는 본 실시예에 따른 전원 스위치 셀(21)의 구성의 일례를 나타내는 도면이다. 전원 스위치 셀(21)은 n형 MOS 트랜지스터(Qn2)와 배선(L211~L213)을 가진다. n형 MOS 트랜지스터(Qn2)는 본 발명의 스위치 회로의 일 실시예이고, 배선(L211)은 본 발명의 제 1배선의 일 실시예이며, 배선(L212)은 본 발명의 제 2배선의 일 실시예이다.
배선(L211)은 다른 회로 셀(11)에 전위(VSS)를 공급하는 2개의 분기선(VSSB)에 접속되는 배선이다. 이들 2개의 분기선(VSSB)은 도 6에 나타내듯이, 전원 스위치셀(21)을 통하여 서로 반대 방향으로 연장된다.
배선(L212)은 전원선(VSS)으로부터 분기하는 분기선에 접속된다. 배선(L212)은 전원선(VSS)과 동일한 전위를 가진다.
배선(L213)은 전원선(VDD)으로부터 분기하는 분기선(VDDB)에 접속되어 있다. 이 배선(L213)은 전원선(VDD)과 동일한 전위를 가진다.
n형 MOS 트랜지스터(Qn2)에서, 드레인이 배선(L211)에 접속되어 있고, 소스 및 기판이 배선(L212)에 접속되어 있고, 게이트는 제어 신호(Sc)를 입력으로 수신한다. n형 MOS 트랜지스터(Qn2)는 제어신호에 따라서 온 또는 오프한다.
n형 MOS 트랜지스터(Qn2)가 온 하면, 배선(L211)과 배선(L212)이 접속되고, 2개의 분기선(VSSB)에 연결된 회로 셀(11)에 전원이 공급된다. n형 MOS 트랜지스터(Qn2)가 오프하면, 배선(L211)과 배선(L212)이 분리하고, 회로 셀(11)에의 전원 공급이 차단된다.
배선(L211)은 사각형의 전원 스위치 셀(21)의 한 변부에 형성되어 있다. 그 일부는 전원 스위치 셀(21)의 내측으로 향하여 U자형으로 들어가 있다. 배선(L212)은 U자 모양의 함몰 부분(recess)에 형성되어 있다. 배선(L213)은 배선(L211)을 마주 보는 변부에 형성된다. n형 MOS 트랜지스터(Qn2)는 배선(L211 및 L213)의 사이에 배치되어 있다.
도 6은 본 실시예에 따른 반도체 집적회로의 레이아웃의 일례를 나타내는 도이다. 도 6의 예에서, 전원선군(PL1)으로부터 분기선군(BL2－1~BL2－4)이 분기하고 있다. 각각의 분기선군(BL2－1~BL2－4)은 분기선(VDDB 및 VSSB)을 가진다. 모든 분기선은 전원선군(PL1)과 직교하는 방향으로 연장하고 있다.
분기선군(BL2－1 및 BL2－2)은 서로 인접하고 있고, 분기선(VSSB)을 공유하고 있다. 분기선군(BL2－3 및 BL2－4)은 서로 인접하고 있고, 분기선(VSSB)을 공유하고 있다.
분기선군(BL2－1 및 BL2－3)은 전원선군(PL1)의 공통의 분기점에서 분기하고 공통의 전원 스위치 셀(21)을 통하여 서로 반대 방향으로 연장하고 있다. 분기선군(BL2－2 및 BL2－4)은 전원선군(PL1)의 공통의 분기점에서 분기하고, 공통의 전원 스위치 셀(21)을 통하여, 서로 반대 방향으로 연장하고 있다.
또, 분기선군(BL2－1 및 BL2－3)에 연결되는 전원 스위치 셀(21)과 분기선군(BL2－2 및 BL2－4)에 연결되는 전원 스위치 셀(21)의 적어도 일부는 전원선군(PL1)의 하층 영역에 포함되어 있다.
전원선(VSS)으로부터 배선(L212)에 분기하는 배선은 전원선(VSS)으로부터 분기하고 하층에 연장하는 경유 배선(CT2)을 포함한다. 경유 배선(CT2)은 하층에서 전원선(VSS)과 배선(L212)을 연결한다. 전원선(VDD)으로부터 배선(L213)에 분기하는 배선은 전원선(VDD)으로부터 분기하고 하층에 연장하는 경유 배선(CT1)을 포함한다. 경유 배선(CT1)은 하층에서 전원선(VDD)과 배선(L213)을 연결한다.
또, 이들 2개의 전원 스위치 셀(21)은 서로 인접하고, 2개의 배선(L211)은 전기적으로 연결되어 있으므로, 병렬 접속된 2개의 스위치로서 기능한다. 따라서, 이 2개의 전원 스위치 셀(21)의 n형 MOS 트랜지스터(Qn2)는 동일한 제어 신호(Sc)에 의해서 함께 온 또는 오프하도록 제어된다.
이상 설명한 것처럼, 본 실시예에 의하면, 전원선군(PL1)을 구성하는 2개의 전원선(VDD, VSS) 대신에, 분기선군을 구성하는 2개의 분기선(VDDB, VSSB)이 회로 셀(11)에 접속되어 있으므로, 종래의 반도체 집적회로에서 이용된 일반적인 회로 셀을, 본 실시예의 회로 셀(11)에 대하여 사용하는 것이 가능하다.
또, 전원 스위치 셀(21)은, 그 적어도 일부가 전원선군(PL1)의 하층 영역에 포함되도록 배치되고, 회로 셀(11)의 배치 밀도가 증가될 수 있다.
또한, 인접하는 분기선군과 전원 스위치 셀은 배선을 공유하므로, 회로 면적이 감소될 수 있다. 또한, 동일한 효과가 제 1실시예에 따른 반도체 집적회로와 동일한 구성에 의해 나타날 수 있다.
또한, 도 6의 예에서, 2개의 전원 스위치 셀(21)이 병렬 접속되므로, 하나의 전원 스위치 셀(21)로 감소되어도 동작 가능하다. 즉, 하나의 전원 스위치셀(21)에 의해 4개의 분기선군의 전원 공급을 제어하는 것도 가능하다.
제 3실시예
다음에, 본 발명의 제 3실시예를 설명한다.
제 3실시예에 따르는 반도체 집적회로는 상술한 제 2실시예에 있어서의 전원 스위치셀의 구성 및 배선 구조의 일부를 변경하여 얻어진 것이다. 전원선군의 배치 등의 전체적인 구성 및 회로 셀의 구성은 제 1 및 제 2실시예에 따르는 반도체 집적회로와 동일하다.
도 7은 본 발명의 제 3실시예에 따른 전원 스위치 셀(22)의 구성의 일례를 나타내는 도면이다. 전원 스위치 셀(22)은 n형 MOS 트랜지스터(Qn3)와 배선(L221~L223)을 가진다. n형 MOS 트랜지스터(Qn3)는 본 발명의 스위치 회로의 일 실시예이고, 배선(L221)은 본 발명의 제 3배선의 일 실시예이며, 배선(L222)은 본 발명의 제 4배선의 일 실시예이다.
배선(L221)은 회로 셀(11)에 전위(VSS)을 공급하는 분기선(VSSB1)에 접속되 어 있다. 상술한 전원 스위치 셀(21)의 배선(L211)과 달리, 배선(L221)에 접속되는 분기선의 수는 1개이다.
배선(L222)은 전원선(VSS)으로부터 분기하는 분기선(VSSB2)에 접속되어 있다. 배선(VSSB2)은 도 8에 나타내듯이 분기선(VSSB1)과는 반대의 방향으로 연장된다. 즉, 배선(VSSB2)과 배선(VSSB1)은 전원 스위치셀(21)을 통하여 서로 반대의 방향으로 연장된다.
배선(L223)은 전원선(VDD)에서 분기하는 분기선(VDDB)에 접속되어 있다. 배선(L223)은 전원선(VDD)과 동일한 전위를 가진다.
n형 MOS 트랜지스터(Qn3)는 배선(L221)에 접속되어 있는 드레인, 배선(L222)에 접속된 소스 및 기판을 가지고, 게이트는 입력으로 제어 신호(Sc)를 수신한다. n형 MOS 트랜지스터(Qn3)가 온 하면, 배선(L221)과 배선(L222)이 접속하고, 전원이 분기선(VSSB1)에 접속된 회로 셀(11)에 공급된다. n형 MOS 트랜지스터(Qn3)가 오프하면, 배선(L221)과 배선(L222)이 분리하고, 회로 셀(11)에 전원 공급이 차단된다.
사각형의 전원 스위치 셀(22)의 하나의 모서리로부터 시작하는 배선(L222)은 사각형의 변부를 따라서 연장한다. 배선(L222)의 말단은 다른 모서리(corner)에 이르기 전에 정지한다. 다른 모서리로부터 시작하는 배선(L221)은 배선(L222)과 동일한 면을 따라서 연장하고, 변의 중앙에서 배선(L221)을 피하기 위해 전원 스위치셀(22)의 안쪽으로 구부러진다. 그러면, 이 구부러진 부분에서 말단(terminal end)까지 일직선으로 배선(L221)과 평행하게 연장한다. 배선(L223)은 배선(L222)이 형성되는 변과 마주보는 다른 변에 형성된다. n형 MOS 트랜지스터(Qn3)는 배선(L221)과 배선(L223)의 사이의 영역에 형성된다.
도 8은 본 실시예에 따른 반도체 집적회로의 레이아웃의 일례를 나타내는 도면이다. 도 8의 예에서, 분기선군(BL3－1~BL3－4)이 전원선군(PL1)으로부터 분기하고 있다. 각각의 분기선군(BL3－1~BL3－4)은 분기선(VDDB 및 VSSB)을 가진다. 각각의 분기선(VSSB)은 분기선(VSSB1 및 VSSB2)을 더 포함하고 있다.
각각의 분기선(VDDB)은 경유 배선(CT3)을 통하여 전원선(VDD)에 연결되어 있다. 각각의 분기선(VSSB2)은 경유 배선(CT4)을 통하여 전원선(VSS)에 연결되어 있다. 각각의 분기선(VSSB1)은 전원 스위치 셀(22)을 통하여 분기선(VSSB2)에 접속된다. 이들 분기선은 모두 전원선군(PL1)과 직교하는 방향으로 연장한다.
분기선군(BL3－1 및 BL3－2)은 서로 인접하고 있고, 분기선(VSSB(VSSB1 및 VSSB2))을 공유하고 있다. 분기선군(BL3－3 및 BL3－4)은 서로 인접하고 있고, 분기선(VSSB(VSSB1 및 VSSB2))을 공유하고 있다.
분기선군(BL3－1 및 BL3－3)은 전원선군(PL1)의 공통의 분기점에서 분기하여 이 분기점으로부터 서로 반대 방향으로 연장하고 있다. 분기선군(BL3－2 및 BL3－4)은 전원선군(PL1)의 공통의 분기점에서 분기하고, 이 분기점으로부터 서로 반대 방향으로 연장하고 있다.
분기선군(BL3－1 및 BL3－2)에 삽입되는 전원 스위치 셀(22)은 서로 인접하고 있고, 배선(L221)에 전기적으로 연결되어 있다. 이 때문에, 이 2개의 전원 스위치 셀(22)은 병렬 접속된 2개의 스위치로서 기능한다. 따라서, 이들 2개의 전원 스위치 셀(22)의 n형 MOS 트랜지스터(Qn3)는 동일한 제어 신호(Sc)에 의해서 함께 온 또는 오프 하도록 제어된다. 분기선군(BL3－3 및 BL3－4)에 삽입되는 2개의 전원 스위치 셀(22)에 대하여도 동일하며, 동일한 제어 신호(Sc)에 의해서 제어된다.
이상 설명한 것처럼, 본 실시예에 의하면, 제 2실시예와 동일하게, 전원선군(PL1)을 구성하는 2개의 전원선(VDD, VSS) 대신에, 분기선군을 구성하는 2개의 분기선(VDDB, VSSB)이 각각의 회로 셀(11)에 접속되므로, 종래의 반도체 집적회로에서 이용되는 일반적인 회로 셀을 본 실시예의 회로 셀(11)에 대하여 용이하게 이용하는 것이 가능하다.
또, 전원 스위치 셀(22)를 통하여 반대 방향으로 연장하는 2개의 분기선(VSSB1 및 VSSB2) 가운데, 분기선(VSSB1)은 n형 MOS 트랜지스터(Qn3)에 의해서 전원이 제어되고, 분기선(VSSB2)은 전원선(VSS)으로부터 항상 전원이 공급된다. 이 때문에, 항상 동작되는 회로 셀(11)을 도 8에 나타내듯이 전원선군(PL1)과 전원 스위치 셀(22)의 사이의 빈 공간에 배치하고, 분기선(VSSB2, VDDB)으로부터 전원을 공급하는 것도 가능하다.
또, 이러한 항상 동작되는 회로 셀(11)이 없는 경우, 전원 스위치 셀(22)의 적어도 일부가 전원선군(PL1)의 하층 영역에 포함되는 것이 가능하다. 이것에 의해, 회로 셀(11)의 배치 밀도가 개선될 수 있다.
또한, 도 8의 예는 병렬로 연결된 2개의 전원 스위치 셀(22)에 의해 구성되므로, 이것이 1개의 전원 스위치 셀(22)로 감소되어도 동작 가능하다. 즉, 1개의 전원스위치 셀(21)에 의해 2개의 분기선군의 전원 공급을 제어하는 것도 가능하다.
또, 본 실시예에 있어서도 또한, 제 1실시예와 같게, 서로 인접하는 분기선군과 전원 스위치 셀은 배선을 공유하므로, 회로 면적이 감소될 수 있다. 그 외, 제 1실시예에 따르는 반도체 집적회로와 동일한 구성에 의해서 동일한 효과를 나타낼 수 있다.
제 4실시예
다음, 본 발명의 제 4실시예를 설명한다.
제 4실시예에 따르는 반도체 집적회로는 제 2 및 제 3실시예에 따르는 배선군이 2개의 분기선으로 구성되어 있는 반도체 집적회로의 구성을 분기선군이 3개의 분기선으로 구성되도록 변경하므로, 항상 전원이 필요한 회로 셀이 분기선군에 자유롭게 배치될 수 있다. 전원선군의 배치 등의 전체적인 구성은 제 1실시예에 따르는 반도체 집적회로와 같다.
도 9는 본 발명의 제 4실시예에 따른 회로 셀(12)의 구성의 일례를 나타내는 도면이다. 도 9에 나타내는 회로 셀(12)은 p형 MOS 트랜지스터(Qp1) 및 n형 MOS 트랜지스터(Qn1)의 직렬 회로로서 구성되는 인버터 회로와 이 인버터 회로에 전원을 공급하는 배선(L121~L123)을 가진다. 또한, 도 9는 일례로서 인버터 회로 셀을 나타내고 있지만, 본 실시예에서 설명한 회로 셀(12)은 또한, 예를 들면, NAND 회로 셀 등의, 기본 회로로서 이용되는 여러 가지의 회로 셀도 포함한다.
인버터 회로(Qp1, Qn1)는 배선(L121 및 L123)의 사이에 접속되고, 이들 배선 으로부터 전원 공급을 받는다. 따라서, 후술하는 전원 스위치 셀(23)이 오프 상태의 경우, 인버터 회로에의 전원 공급이 차단된다.
또한, 도 9의 예에서, p형 MOS 트랜지스터(Qp1)의 기판이 배선(L123)에 접속되고, n형 MOS 트랜지스터(Qn1)의 기판이 배선(L122)에 접속되어 있다. 후술하는 바와 같이, 배선(L122 및 L123)은 항상 전원선(VSS 및 VDD)에 접속되므로, 전원 차단의 유무에 상관없이, 이들 MOS 트랜지스터의 기판 전위가 안정하게 유지될 수 있다.
배선(L121)은 회로 셀(11)에 전위(VSS)을 공급하는 분기선(VSSB3)에 접속되어 있다. 배선(L122)은 후술하는 전원 스위치셀(23)이 온상태일 때 전원선(VSS)과 동일한 전위를 갖는다.
배선(L122)은 분기선(VSSB3)과 동일한 배선층에서 분기선(VSSB4)에 접속되어 있다. 배선(L122)은 전원선(VSS)과 동일한 전위를 갖는다.
배선(L123)은 전원선(VDD)에서 분기하는 분기선(VDDB)에 접속되어 있다. 배선(L123)은 전원선(VDD)과 동일한 전위를 갖는다.
삭제
배선(L122와 L123)은 사각형의 회로 셀(12)의 대향하는 변부에 각각 형성되어 있다. 배선(L121)은 배선(L122)과 인접한 위치에 형성되며 이것과 평행한 방향으로 연장한다. 인버터 회로는 이들 배선(L121와 L123)의 사이의 영역에 배치되어 있다.
도 10은 본 실시예에 따른 회로 셀(13)의 구성의 일례를 나타내는 도면이다. 도 10에 나타낸 회로 셀(13)은 p형 MOS 트랜지스터(Qp1) 및 n형 MOS 트랜지스터(Qn1)의 직렬 회로로서 구성되는 인버터 회로와 이 인버터 회로에 전원을 공급하는 배선(L131~L133)을 가진다.
회로 셀(13)에서의 배선(L131, L132, L133)은 상술한 회로 셀(12)에서 배선(L121, L122, L123)에 대응한다. 양자의 구조 및 접속된 분기선은 동일하다.
회로 셀(12)과 회로 셀(13)의 차이는 인버터 회로(Qp1, Qn1)에 전원을 공급하는 배선에 있다. 즉, 회로 셀(12)은 배선(L121 및 L123)으로부터 전원이 공급되므로, 전원 스위치 셀(23)이 오프 때에 전원 공급이 차단되지만, 회로셀(13)은 배선(L132 및 L133)으로부터 전원이 공급되므로, 전원 스위치 셀(23)의 상태에 관련되지 않고 항상 전원이 공급된다.
도 11은 본 실시예에 따른 전원 스위치 셀(23)의 구성의 일례를 나타내는 도면이다. 전원 스위치 셀(23)은 n형 MOS 트랜지스터(Qn4)와 배선(L231~L233)을 가진다. n형 MOS 트랜지스터(Qn4)는 본 발명의 스위치 회로의 일 실시예이고, 배선(L231)은 본 발명의 제 5배선의 일 실시예이며, 배선(L232)은 본 발명의 제 6배선의 일 실시예이다.
배선(L231)은 회로 셀(12)에 전원을 공급하는 분기선(VSSB3)에 접속되는 배선이다. n형 MOS 트랜지스터(Qn4)가 온일 때, 전원선(VSS)과 동일한 전위를 가진다.
배선(L232)은 전원선(VSS)으로부터 분기하는 분기선(VSSB4)에 접속되어 있다. 배선(L232)은 전원선(VSS)과 동일한 전위를 가진다.
배선(L233)은 전원선(VDD)으로부터 분기하는 분기선(VDDB)에 접속되어 있다. 배선(L233)은 전원선(VDD)과 동일한 전위를 가진다.
n형 MOS 트랜지스터(Qn4)는 배선(L231)에 접속되어 있는 드레인, 배선(L232)에 접속된 소스 및 기판을 가지고, 게이트는 입력으로 제어 신호(Sc)를 수신한다. n형 MOS 트랜지스터(Qn4)는 제어신호(Sc)에 따라서 온 오프한다.
n형 MOS 트랜지스터(Qn4)가 온 하면, 배선(L231)과 배선(L232)이 접속하고, 전원이 분기선(VSSB3)에 접속된 회로 셀(12)에 공급된다. n형 MOS 트랜지스터(Qn4)가 오프하면, 배선(L231)과 배선(L232)이 분리하고, 회로 셀(11)에 전원 공급이 차단된다.
배선(L232, 233)은 사각형의 전원 스위치 셀(22)의 대향하는 변부에 형성되어 있다. 배선(L231)은 배선(L232)에 인접한 위치에 형성되고 이것과 평행한 방향으로 연장한다. n형 MOS 트랜지스터(Qn4)는 배선(L231)과 배선(L233)의 사이의 영역에 배치된다.
도 12는 본 실시예에 따른 반도체 집적회로의 레이아웃의 일례를 나타내는 도면이다. 도 12의 예에서, 분기선군(BL4-1~BL4-4)이 전원선군(PL1)으로부터 분기 하고 있다. 각각의 분기선군(BL4-1~BL4-4)은 분기선(VDDB, VSSB3, VSSB4)을 가진다. 또한, 분기선(VSSB3)은 전원선(VSS)에 직접 연결되어 있지 않지만, 전원 스위치셀(23)이 온일 때, 분기선(VSSB4)을 통하여 전원선(VSS)에 연결되어 있다. 또한, 이들 모든 분기선이 전원선군(PL1)에 직교하는 방향으로 연장되어 있고 동일 배선층에 형성되어 있다.
분기선군(BL4－1 및 BL4－2)은 서로 인접하고 있고, 분기선(VSSB4)을 공유하 고 있다. 분기선군(BL4－3 및 BL4－4)은 서로 인접하고 있고, 분기선(VSSB4)을 공유하고 있다.
분기선군(BL4－1 및 BL4－3)은 전원선군(PL1)의 공통의 분기점에서 분기하고, 공통 전원 스위치 셀(23)을 통하여 서로 반대 방향으로 연장하고 있다. 분기선군(BL4－2 및 BL4－4)은 전원선군(PL1)의 공통의 분기점에서 분기하고, 공통 전원 스위치 셀(23)을 통하여 서로 반대 방향으로 연장하고 있다.
더욱이, 분기선군(BL4－1 및 BL4－3)에 접속되는 전원 스위치 셀(23)과 분기선군(BL4－2 및 BL4－4)에 접속되는 전원 스위치 셀(23)의 적어도 일부는 전원선군(PL1)의 하층 영역에 포함되어 있다.
전원선(VSS)으로부터 배선(L232)에 분기하는 배선은 전원선(VSS)에서 분기하는 경유 배선(CT6)을 포함하고, 하층으로 연장한다. 경유 배선(CT6)은 전원선(VDD)과 하층의 배선(L232)을 접속한다. 전원선(VSS)으로부터 배선(L233)에 분기하는 배선은 전원선(VSS)에서 분기하는 경유 배선(CT5)을 포함하고, 하층으로 연장한다. 경유 배선(CT5)은 전원선(VDD)과 하층의 배선(L233)을 접속한다.
도 13은 회로 셀(12) 및 회로 셀(13)의 배치예를 나타내는 도면이다. 도 13에 나타낸 바와 같이, 회로 셀(12 및 13)은 분기선군 상의 임의의 위치에서 혼합되어 배치된다.
이상 설명한 바와 같이, 본 실시예는, 전원 스위치 셀(23)의 스위치 회로(Qn4)를 통하여 전원선(VSS)에 접속되는 분기선(VSSB3)(제 1분기선), 스위치 회로(Qn4)를 통하지 않고 전원선(VSS)에 직접 접속되는 분기선(VSSB4)(제 2분기선)을 가지고, 분기선(VSSB3)으로부터 전원이 공급된 회로셀(12)(제 1회로셀)과 분기선(VSSB4)으로부터 전원이 공급된 회로셀(13)(제 2회로셀)을 각각 설치한다.
이 때문에, 도 13에 나타내 바와 같이, 전원 스위치 셀(23)에 의한 전원 공급의 차단이 가능한 회로 셀(12)과 항상 전원이 공급되는 회로 셀(13)이 분기선군상의 임의의 위치에 혼재되어 배치될 수 있다. 이것에 의해, 전원이 차단되는 회로와 상시 전원이 공급되는 회로를 매우 자유롭게 배치하는 것이 가능하게 되므로, 레이아웃의 제약이 적게 되어, 전원 스위치셀(23)을 포함한 레이아웃의 자동 설계가 보다 간단한 처리로 실현 가능하게 된다.
또, 각각의 전원 스위치 셀(23)은 적어도 그 일부가 전원선군(PL1)의 하층 영역에 포함되도록 배치되기 때문에, 회로 셀(12, 13)의 배치 밀도가 개선될 수 있다.
또한, 본 실시예에서, 서로 인접하는 분기선군은 분기선을 공유한다. 예를 들면, 도 13의 예에서, 분기선군(BL4－5 및 BL4－6), 분기선군(BL4－7 및 BL4－8), 분기선군(BL4－9 및 BL4－10)은 각각 분기선(VDDB)을 공유한다. 또, 분기선군(BL4－6 및 BL4－7), 분기선군(BL4－8 및 BL4－9), 분기선군(BL4－10 및 BL4－11)은 각각 분기선(VSSB4)을 공유하고 있다.
이 때문에, 분기선이 각각 설치되는 경우와 비교해, 회로 면적이 감소될 수 있다.
이 외에는, 제 1실시예에 따르는 반도체 집적회로와 동일한 구성에 의해 동일한 효과를 나타낼 수 있다.
＜제 5실시예＞
다음으로, 본 발명의 제 5실시예를 설명한다.
제 5실시예에 따르는 반도체 집적회로는 제 4실시예에 따르는 반도체 집적회로에서 동일 배선층에 나란히 형성된 분기선(제 1분기선, 제 2분기선)을 서로 마주보는 다른 배선층에 형성된 분기선으로 변경하여 얻어진다. 전원선군의 배치 등의 전체적인 구성은 제 1실시예에 따르는 반도체 집적회로와 동일하다.
도 14는 본 발명의 제 5실시예에 따른 회로 셀(14)의 구성의 일례를 나타내는 도면이다. 도 14에 나타내는 회로 셀(14)은 p형 MOS 트랜지스터(Qp1) 및 n형 MOS 트랜지스터(Qn1)의 직렬 회로로서 구성되는 인버터 회로와 이 인버터 회로에 전원을 공급하는 배선(L141~L143)을 가진다. 또한, 도 14는 일례로서 인버터 회로 셀을 나타내고 있지만, 본 실시예에서 설명된 회로 셀(14)은, 예를 들면, NAND 회로 셀과 같이, 기본 회로로서 이용되는 여러 가지의 회로 셀도 포함한다.
인버터 회로(Qp1, Qn1)는 배선(L141 및 L143)의 사이에 접속되고, 이들 배선으로부터 전원이 공급된다. 따라서, 후술하는 전원 스위치 셀(24)이 오프 상태이면, 인버터 회로에의 전원 공급은 차단된다. 또한, 도 14의 예에서, p형 MOS 트랜지스터(Qp1)의 기판이 배선(L143)에 접속되고, n형 MOS 트랜지스터(Qn1)의 기판이 배선(L142)에 접속되어 있다. 후술하는 것같이, 배선(L142 및 L143)은 전원선(VSS 및 VDD)에 항상 접속되므로, 전원 차단의 유무에 관련되지 않고, 이들 MOS 트랜지스터의 기판 전위가 안정적으로 유지될 수 있다.
배선(L141)은 전위(VSS)를 회로셀(14)에 공급하는 분기선(VSSB5)에 접속된 다. 배선(L141)은 후술하는 전원 스위치셀(24)이 온 상태일 때, 전원선(VSS)과 동일한 전위를 가진다.
배선(L142)은 분기선(VSSB5) 아래의 층에서 분기선(VSSB6)에 접속되어 있다. 분기선(VSSB6)은 전원선(VSS)에서 분기하는 배선이다. 배선(L142)은 전원선(VSS)과 동일한 전위를 가진다.
배선(L143)은 전원선(VDD)에서 분기하는 분기선(VDDB)에 접속되어 있다. 밴선(L143)은 전원선(VDD)과 같은 전위를 가진다.
배선(L142 및 L143)은 사각형의 회로 셀(12)의 대향하는 변부에 형성되어 있다. 배선(L141)은 배선(L142)위의 층에, 배선(L142)을 마주보도록 형성되어 있다. 인버터 회로는 배선(L143)과 배선(L142)의 사이의 영역에 배치되어 있다.
도 15는 본 실시예에 따른 회로 셀(15)의 구성의 일례를 나타낸다. 도 15에 나타내는 회로 셀(15)은 p형 MOS 트랜지스터(Qp1) 및 n형 MOS 트랜지스터(Qn1)의 직렬 회로로서 구성되는 인버터 회로를 가지고, 이 인버터 회로에 전원을 공급하는 배선(L151~L153)을 가진다.
회로 셀(15)에서 배선(L151, L152, L153)은 상술한 회로 셀(14)에서 배선(L141, L142, L143)과 대응하고 있다. 2개의 구조 및 접속된 분기선은 같다.
회로 셀(14)과 회로 셀(15)의 차이는 인버터 회로(Qp1, Qn1)에 전원을 공급하는 배선에 있다. 즉, 회로 셀(14)은 배선(L141 및 L143)으로부터 전원이 공급되므로, 전원 스위치 셀(24)이 오프일 때에 전원 공급이 차단되지만, 회로셀(15)은 배선(L152 및 L153)으로부터 전원이 공급되므로, 전원 스위치 셀(24)의 상태에 관 련되지 않고 항상 전원이 공급된다.
도 16은 본 실시예에 따른 전원 스위치 셀(24)의 구성의 일례를 나타내는 도면이다. 전원 스위치 셀(24)은 n형 MOS 트랜지스터(Qn5)와 배선(L241~L243)을 가진다. n형 MOS 트랜지스터(Qn5)는 본 발명의 스위치 회로의 일 실시예이고, 배선(L241)은 본 발명의 제 5배선의 일 실시예이며, 배선(L242)은 본 발명의 제 6배선의 일 실시예이다.
배선(L241)은 회로 셀(14)에 전원을 공급하는 분기선(VSSB5)에 접속되어 있다. 배선(L241)은 n형 MOS 트랜지스터(Qn5)가 온일 때, 전원선(VSS)과 동일한 전위를 가진다.
배선(L242)은 전원선(VSS)으로부터의 분기선(VSSB6)에 접속되어 있다. 배선(L242)은 전원선(VSS)과 동일한 전위를 가진다.
배선(L243)은 전원선(VDD)에서 분기하는 분기선(VDDB)에 접속되어 있다. 배선(L243)은 전원선(VDD)과 동일한 전위를 가진다.
n형 MOS 트랜지스터(Qn5)는 배선(L241)에 접속되어 있는 드레인, 배선(L242)에 접속된 소스 및 기판을 가지고, 게이트는 제어 신호(Sc)을 입력으로 받는다. n형 MOS 트랜지스터(Qn5)가 제어신호(Sc)에 따라서 온오프한다. n형 MOS 트랜지스터(Qn5)가 온하면, 배선(L241)과 배선(L242)이 접속하고, 전원은 분기선(VSSB5)에 접속된 회로 셀(14)에 공급된다. n형 MOS 트랜지스터(Qn5)가 오프하면, 배선(L241)과 배선(L242)이 분리되고, 회로 셀(14)로의 전원의 공급은 차단된다.
배선(L242 및 L243)은 사각형의 전원 스위치 셀(24)의 대향하는 변부에 형성 되어 있다. 배선(L241)은 배선(L242) 위의 배선층에, 배선(L242)과 마주 보도록 형성되어 있다. 또한, 변의 중앙부에서, 배선(L242)은 전원 스위치 셀(24)의 내측을 향하여 U자형으로 오목하게 들어가 있다. 이 함몰 부분에서, 배선(L242)과 전원선(VSS)을 접속하는 경유 배선(CT8)(도 17 참조)이 배치된다. n형 MOS 트랜지스터(Qn5)는 배선(L241)과 배선(L243)의 사이의 영역에 배치된다.
도 17은 본 실시예에 따른 반도체 집적회로의 레이아웃의 일례를 나타내는 도면이다. 도 17의 예에서, 전원선군(PL1)으로부터 분기선군(BL5－1~BL5－4)이 분기하고 있다. 각각의 분기선군(BL5－1~BL5－4)은 분기선(VDDB, VSSB5, 및 VSSB6)을 가지고 있다. 또한, 분기선(VSSB5)은 전원선(VSS)에 직접 접속되어 있지 않지만, 전원 스위치 셀(24)이 온일때, 분기선(VSSB6)을 통하여 전원선(VSS)에 접속된다. 또, 이들 분기선은 전원선군(PL1)에 직교하는 방향으로 연장하고 있다.
분기선군(BL5－1 및 BL5－2)은 서로 인접하고 있고, 분기선(VSSB5 및 VSSB6)을 공유하고 있다. 분기선군(BL5－3 및 BL5－4)은 서로 인접하고 있고, 분기선(VSSB5 및 VSSB6)을 공유하고 있다.
분기선군(BL5－1 및 BL5－3)은 전원선군(PL1)의 공통의 분기점에서 분기하고, 공통의 전원 스위치 셀(24)을 통하여 서로 반대 방향으로 연장하고 있다. 분기선군(BL5－2 및 BL5－4)은 전원선군(PL1)의 공통의 분기점에서 분기하고, 공통의 전원 스위치 셀(24)을 통하여 서로 반대 방향으로 연장하고 있다.
또, 분기선군(BL5－1 및 BL5－3)에 연결되는 전원 스위치 셀(24)과 분기선군 (BL5－2 및 BL5－4)에 연결되는 전원 스위치 셀(24)의 일부는 전원선군(PL1)의 하층 영역에 포함되어 있다.
전원선(VSS)으로부터 배선(L242)에 분기하는 배선은 전원선(VSS)에서 분기하여 하층으로 연장하는 경유 배선(CT8)을 포함한다. 경유 배선(CT8)은 전원선(VSS)과 하층의 배선(L242)을 연결한다. 전원선(VDD)으로부터 배선(L243)에 분기하는 배선은 전원선(VDD)에서 분기하여 하층으로 연장하는 경유 배선(CT7)을 포함한다. 경유 배선(CT7)은 전원선(VDD)과 하층의 배선(L243)을 연결한다.
또, 이들 2개의 전원 스위치 셀(24)은 서로 인접하고 있고, 배선(L241)에 전기적으로 연결되어 있으므로, 병렬 접속된 2개의 스위치로서 기능한다. 따라서, 이 2개의 전원 스위치 셀(24)의 n형 MOS 트랜지스터(Qn5)는 동일한 제어 신호(Sc)에 의해서 함께 온 오프 하도록 제어된다.
이상 설명한 바와 같이, 본 실시예에 의하면, 분기선(VSSB5 및 VSSB6)이 층 사이의 공간을 가지고 서로 마주보며 형성되어 있으므로, 이것을 동일 배선층에 형성하는 경우에 비해 회로 면적이 삭감될 수 있다.
또, 전원 스위치 셀(24)은 그 적어도 일부가 전원선군(PL1)의 하층 영역에 포함되도록 배치되므로, 회로 셀(14, 15)의 배치 밀도가 개선될 수 있다.
또한, 도 17의 예에서, 2개의 전원 스위치 셀(24)이 병렬 접속되는 구조가 표시되므로, 이것을 1개의 전원 스위치 셀(24)로 줄여도 동작 가능하다. 즉, 1개의 전원 스위치 셀(24)에 의해 4개의 분기선군의 전원 공급을 제어하는 것도 가능하다.
이 외에는, 제 4실시예에 따르는 반도체 집적회로와 동일한 구성에 의해서 동일한 효과를 나타낼 수 있다.
＜제 6실시예＞
다음에, 본 발명의 제 6실시예를 설명한다.
전원 스위치 셀에 이용되는 스위치 트랜지스터는 전원 전압의 강하를 감소시키기 위해 가능한 한 큰 구동 능력을 가지는 것이 바람직하지만, 너무 크게 만들어졌을 때, 회로 면적 및 누설 전류의 증대라고 하는 불이익이 초래된다.
그러므로, 본 실시예에 따르는 반도체 집적회로에서 스위치 트랜지스터의 구동 능력은 스위치 트랜지스터에 따라서 전원 공급이 온 또는 오프되는 회로 셀의 소비 전력에 따라서 설정된다. 예를 들면, 전원셀의 소비 전력이 클수록, 회로셀로의 전원 공급을 제어하는 스위치 트랜지스터의 구동 능력이 크다.
즉, 제 2실시예에 따르는 반도체 집적회로에서, n형 MOS 트랜지스터(Qn2)의 구동 능력은 전원 스위치 셀(21)의 배선(L211)과 분기선(VSSB)을 통하여 n형 MOS 트랜지스터(Qn2)의 드레인에 접속된 회로 셀(11)의 소비 전력에 따라서 설정된다.
제 3실시예에 따르는 반도체 집적회로에서, n형 MOS 트랜지스터(Qn3)의 구동 능력은 전원 스위치 셀(22)의 배선(L221)과 분기선(VSSB1)을 통하여 n형 MOS 트랜지스터(Qn3)의 드레인에 접속된 회로셀(11)의 소비 전력에 따라서 설정된다.
제 4실시예에 따르는 반도체 집적회로에서, n형 MOS 트랜지스터(Qn4)의 구동 능력은 전원 스위치 셀(23)의 배선(L231)과 분기선(VSSB3)을 통하여 n형 MOS 트랜지스터(Qn4)의 드레인에 접속된 회로셀(12)의 소비 전력에 따라서 설정된다.
제 5실시예에 따르는 반도체 집적회로에서, n형 MOS 트랜지스터(Qn5)의 구동 능력은 전원 스위치 셀(23)의 배선(L241)과 분기선(VSSB5)을 통하여 n형 MOS 트랜지스터(Qn5)의 드레인에 접속된 회로셀(12)의 소비 전력에 따라서 설정된다.
도 18은 본 발명의 제 6실시예에 따른 전원 스위치 셀(20A~20C)의 일례를 나타내는 도면이다. 도 18의 예에서, 전원이 공급될 때, 소비 전력의 크기에 따라서, 스위치용 트랜지스터의 구동 능력이 다른 3 종류의 전원 스위치 셀(20 A~20 C)이 선택적으로 사용된다. 즉, 가장 큰 소비 전력을 갖는 회로에 대하여 최대의 구동 능력을 갖는 전원 스위치 셀(20A)이 사용되고, 중간 소비 전력을 갖는 회로에 대하여 중간 구동 능력을 갖는 전원 스위치 셀(20B)이 사용되고, 가장 작은 소비 전력을 갖는 회로에 대하여 최소의 구동 능력을 갖는 전원 스위치 셀(20C)이 사용된다.
이와 같이 스위치 트랜지스터를 통하여 전원이 공급되는 회로 셀의 소비 전력에 따라서 적절한 크기로 스위치 트랜지스터의 구동 능력을 설정하는 것에 의해, 스위치 트랜지스터의 구동 능력이 일률적으로 설정되는 경우에 비해 전원 전압의 강하를 억제하며 회로 면적 및 누설 전류가 감소될 수 있다.
본 발명의 바람직한 몇 개의 실시예에 대해 설명하였으나, 본 발명은 이들 실시예로만 한정되는 것은 아니다.
예를 들면, 제 2 및 제 3실시예에서 2 선식의 전원 구조를, 제 4 및 제 5실시예에서 3 선식의 구조를 1개의 반도체 집적회로에서 조합하여 사용할 수 있다. 도 19 및 도 20은 2 선식 구조와 3 선식 구조의 조합예를 나타내는 도면이다. 상기 서술한 바와 같이, 여러 가지 배선구조를 조합하는 것에 의해 설계의 자유도가 향상되므로, 설계되는 회로에 따라 보다 적절한 배선구조를 선택하는 것이 가능하게 된다.
또, 상술한 실시예에서, 전원선군에 포함되는 전원선의 수가 2개이지만, 본 발명은 이것에 한정되지 않고, 3개 이상의 전원선을 포함할 수 있다.
또, 상술한 실시예에서, 저전압측의 전원선(VSS)에 연결된 분기선을 전원 스위치셀로 차단하는 예가 나타나 있으나, 본 발명은 이것에 한정되는 것은 아니다. 고전압측의 전원선(VDD)에 접속된 분기선을 전원 스위치 셀로 차단하거나, 양쪽 모두를 전원 스위치 셀로 차단하는 것도 가능하다.
또, 상술한 실시예에서, 체크무늬 형상의 전원선 패턴에서, 분기선은 오직 세로의 줄무늬 형상의 전원선으로부터 분기하고 있지만, 본 발명은 이것에 한정되지 않고, 분기선이 가로 줄무늬의 전원선으로부터 분기하는 영역도 포함할 수 있다.
본 발명의 기술분야에서 숙련된 자에 의해 여러 가지 수정(modifications), 결합(combinations), 부분결합(sub-combinations) 및 대체(alterations) 등이 설계상의 필요 및 다른 요인에 따라 첨부된 청구범위 또는 그와 동등한 범위 내에서 가능한 것임은 당연한 일이라 하겠다.
본 발명의 실시예에 따르면, 전원 스위치 셀의 배치의 자유도가 높아지고, CAD 장치에 의한 레이아웃의 자동설계가 용이하게 실현될 수 있으므로, 레이아웃 설계의 부담이 감소될 수 있다.
또, 전원 스위치 셀에 의한 전원의 전압강하가 억제될 수 있으므로, 전원 스위치 셀에 발생하는 전압강하가 신호지연에 미치는 영향이 감소될 수 있다.

Claims (18)

  1. 복수의 회로 셀(circuit cells)과, 줄무늬 형상(stripe shape)으로 배치된(arranged) 복수의 전원선군(groups of power lines)과, 상기 전원선군으로부터 분기하고(branching), 적어도 하나의 상기 회로 셀에 전원을 공급하는 복수의 분기선군(group of branch lines)과, 적어도 하나의 분기선군에 배치되고, 입력 제어신호에 따라 상기 회로 셀로의 전원의 공급을 온 또는 오프하는 전원 스위치 셀(power switch cell)을 포함하여 구성되는 반도체 집적회로에 있어서,
    상기 전원 스위치 셀의 적어도 일부는 전원선군의 하층 영역에 포함되어 있으며,
    상기 분기선군은 상기 전원선군의 전원선으로부터 분기하며, 상기 하층으로 연장하는(extending) 경유 배선(via interconnect line)을 포함하여 구성된 것을 특징으로 하는 반도체 집적회로.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제 1항에 있어서,
    상기 각각의 전원 스위치 셀은,
    상기 회로 셀에 전원을 공급하는 2개의 분기선에 접속되고, 상기 전원 스위치 셀을 통하여 서로 마주보며(facing), 서로 반대 방향으로 연장하는 제 1 배선(first interconnect line)과,
    상기 전원선군의 전원선으로부터 분기하는 분기선에 접속되는 제 2 배선(second interconnect line)과,
    상기 제 1 배선과 상기 제 2 배선의 사이에 접속되고, 상기 제어신호에 따라 온 또는 오프하는 스위치 회로(switch circuit)를 포함하여 구성된 것을 특징으로 하는 반도체 집적회로.
  6. 제 5항에 있어서,
    상기 제 2 배선의 적어도 일부는 전원선군의 하층 영역에 포함되어 있고,
    상기 제 2 배선에 접속된 상기 분기선은 상기 전원선군의 전원선에서 분기하며 하층으로 연장하는 경유 배선을 포함하여 구성된 것을 특징으로 하는 반도체 집적회로.
  7. 제 5항에 있어서,
    상기 스위치 회로는,
    상기 제 1 배선과 상기 제 2 배선의 사이에 접속되고, 상기 제어신호에 따라 온 또는 오프하며, 온 상태일 때 상기 제 1 배선을 통하여 전원이 공급되는 회로 셀의 소비전력에 따른 구동능력을 가지는 트랜지스터를 포함하여 구성된 것을 특징으로 하는 반도체 집적회로.
  8. 제 1항에 있어서,
    상기 전원 스위치 셀은,
    상기 회로 셀에 전원을 공급하는 분기선에 접속된 제 3 배선과,
    상기 전원선군의 전원선으로부터 분기하고, 상기 제 3배선에 접속된 분기선과 반대 방향으로 연장하는 분기선에 접속되는 제 4 배선과,
    상기 제 3 배선과 상기 제 4 배선의 사이에 접속되고, 상기 제어신호에 따라 온 또는 오프하는 스위치 회로를 포함하여 구성된 것을 특징으로 하는 반도체 집적회로.
  9. 제 8항에 있어서,
    상기 복수의 회로 셀은,
    상기 전원선군의 전원선으로부터 분기하고, 상기 제 4 배선에 연결된 상기 분기선으로부터 전원을 공급받는 회로 셀을 포함하여 구성된 것을 특징으로 하는 반도체 집적회로.
  10. 제 1항에 있어서,
    상기 제 4 배선의 적어도 일부는 전원선군의 하층 영역에 포함되어 있고,
    상기 제 4 배선에 접속된 상기 분기선은 상기 전원선군의 전원선으로부터 분기하고, 상기 하층으로 연장하는 경유 배선을 포함하여 구성된 것을 특징으로 하는 반도체 집적회로.
  11. 제 1항에 있어서,
    상기 스위치 회로는,
    상기 제 3 배선과 상기 제 4 배선의 사이에 접속되고, 상기 제어신호에 따라 온 또는 오프하며, 온 상태일 때 상기 제 3 배선을 통하여 전원이 공급되는 회로 셀의 소비전력에 따른 구동능력을 가지는 트랜지스터를 포함하여 구성된 것을 특징으로 하는 반도체 집적회로.
  12. 제 1항에 있어서,
    상기 분기선군은,
    제 1 분기선과,
    상기 전원선군의 전원선에 접속된 제 2 분기선을 포함하고,
    상기 전원 스위치 셀은 상기 제어신호에 따라 상기 제 1 분기선과 상기 제 2 분기선 사이의 접속을 온 또는 오프하며,
    상기 복수의 회로 셀은,
    상기 제 1 분기선으로부터 전원이 공급되는 제 1회로 셀과,
    상기 제 2 분기선으로부터 전원이 공급되는 제 2 회로 셀을 포함하여 구성된 것을 특징으로 하는 반도체 집적회로.
  13. 제 12항에 있어서,
    적어도 2개의 인접하는 분기선군이 상기 제 2 분기선을 공유하는(share) 것을 특징으로 하는 반도체 집적회로.
  14. 제 12항에 있어서,
    상기 제 1 분기선 및 상기 제 2 분기선은 동일한 배선층(interconnect line layer)에 나란히(side by side) 형성된 것을 특징으로 하는 반도체 집적회로.
  15. 제 12항에 있어서,
    상기 제 1 분기선 및 상기 제 2 분기선은 서로 다른 배선층에 형성되고 서로 마주보도록(facing) 형성된 것을 특징으로 하는 반도체 집적회로.
  16. 제 12항에 있어서,
    상기 각각의 전원 스위치 셀은,
    상기 제 1 분기선에 접속되는 제 5 배선과,
    상기 제 2 분기선에 접속되는 제 6 배선과,
    상기 제 5 분기선과 상기 제 6 분기선의 사이에 접속되고, 상기 제어신호에 따라 온 또는 오프하는 스위치 회로를 포함하여 구성된 것을 특징으로 하는 반도체 집적회로.
  17. 제 1항에 있어서,
    상기 제 6 배선의 적어도 일부는 전원선군의 하층 영역에 포함되어 있고,
    상기 제 2 분기선은 상기 전원선군의 전원선으로부터 분기하며 하층으로 연장하는 경유 배선을 포함하여 구성된 것을 특징으로 하는 반도체 집적회로.
  18. 제 1항에 있어서,
    상기 스위치 회로는,
    상기 제 5 배선과 상기 제 6 배선의 사이에 접속되고, 상기 제어신호에 따라 온 또는 오프하며, 온 상태일 때 상기 제 5 배선을 통하여 전원이 공급되는 회로 셀의 소비전력에 따른 구동능력을 가지는 트랜지스터를 포함하여 구성된 것을 특징으로 하는 반도체 집적회로.
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