CN1144230C - 带有小规模电路冗余解码器的半导体存储器件 - Google Patents

带有小规模电路冗余解码器的半导体存储器件 Download PDF

Info

Publication number
CN1144230C
CN1144230C CNB981235573A CN98123557A CN1144230C CN 1144230 C CN1144230 C CN 1144230C CN B981235573 A CNB981235573 A CN B981235573A CN 98123557 A CN98123557 A CN 98123557A CN 1144230 C CN1144230 C CN 1144230C
Authority
CN
China
Prior art keywords
signal
test
redundant
mos transistor
channel mos
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB981235573A
Other languages
English (en)
Other versions
CN1216850A (zh
Inventor
越川康二
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ps4 Russport Co ltd
Original Assignee
NEC Electronics Corp
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Electronics Corp, NEC Corp filed Critical NEC Electronics Corp
Publication of CN1216850A publication Critical patent/CN1216850A/zh
Application granted granted Critical
Publication of CN1144230C publication Critical patent/CN1144230C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

在一个半导体存储器件中包括正规存储单元阵列、正规解码器、冗余存储单元阵列、和冗余解码器，冗余解码器包括多个冗余解码电路，每个冗余解码电路被提供测试模式信号。冗余解码电路被以不同顺序提供地址信号和互补地址信号，以便以相反顺序提供至少一对地址信号中的位和互补地址信号中的对应位。

Description

带有小规模电路冗余解码器的半导体存储器件
技术领域
本发明涉及半导体存储器件，特别是包括正规存储单元阵列和冗余存储单元阵列的半导体存储器件，正规存储单元阵列由多个正规存储单元组成，冗余存储单元阵列由多个冗余存储单元组成，用于替换其中出现缺陷的缺陷正规存储单元。
背景技术
正如本领域中所熟知的，所述类型的半导体存储器件不仅包括正规存储单元阵列，而且包括作为备用存储单元阵列的冗余存储单元阵列，以改善生产合格率。
正规存储单元阵列包括多个以M行和N列的矩阵形式排列的正规存储单元，其中M和N表示各自不小于2的第一和第二正整数。就是说，正规存储单元阵列由第一至第M行组成，每行包括沿列方向排列的N个正规存储单元。换句话说，正规存储单元阵列由第一至第N列组成，每列包括沿行方向排列的M个正规存储单元。
同样，冗余存储单元阵列包括多个以P行和N列的矩阵形式排列的冗余存储单元，其中P表示不小于2的第三正整数。就是说，冗余存储单元阵列由第一至第P行组成，每行包括沿列方向排列的N个冗余存储单元。换句话说，冗余存储单元阵列由第一至第N列组成，每列包括沿行方向排列的P个冗余存储单元。冗余存储单元阵列可以包括多个以M行和P列的矩阵形式排列的冗余存储单元。
在半导体存储器件装运之前，至少用冗余存储单元阵列的第一至第P行之一替换通过测试被诊断为缺陷部分或行的正规存储单元阵列的第一至第M行之一，并使整个半导体存储器件为合格产品。正规存储单元阵列的缺陷部分和行包括至少一个缺陷正规存储单元。另一方面，除缺陷行之外的剩余行被称为合格行，每个合格行包括无缺陷正规存储单元。
通过调整冗余解码器中的熔丝在冗余解码器中将正规存储单元阵列缺陷行的地址设定给冗余存储单元的合格行来执行用冗余存储单元阵列的合格行替换正规存储单元阵列的缺陷行。当向冗余解码器提供预定地址信号时，冗余解码器使冗余存储单元阵列的合格行进入工作状态。
说明用冗余存储单元阵列的合格行替换正规存储单元阵列缺陷行的已知替换方法。对正规存储单元阵列中的缺陷进行测试。当未在正规存储单元阵列中检测到任何缺陷时，则判断该半导体存储器件是一个合格产品。假设在一行正规存储单元阵列中的正规存储单元中被检测到任何缺陷的行作为缺陷行。这种情况下，将冗余解码器中的熔丝调整给冗余存储单元阵列的特定行，以便用冗余存储单元阵列的特定行替换正规存储单元阵列的缺陷行。用冗余存储单元阵列的特定行替换正规存储单元阵列的缺陷行之后，对冗余存储单元阵列特定行中的缺陷进行测试。如果在冗余存储单元阵列的特定行中检测到任何缺陷，则做出该半导体存储器件是缺陷产品的判断。如果在冗余存储单元阵列特定行中未检测到缺陷，则做出该半导体存储器件是合格产品的判断。
由于一旦进行熔丝调整，已知的半导体存储器件不能返回以前的状态，因此在替换前不能对冗余存储单元阵列的特定行进行测试。尽管如此，在冗余存储单元阵列的行很少，即第三正整数P很小的情况下，替换之后在冗余存储单元阵列的特定行中几乎不出现缺陷。然而，随着近年来越来越多的改进使半导体存储器件具有更大的存储容量，冗余存储单元阵列的行增加，即第三正整数P较大。结果是，出现了冗余存储单元阵列的替换行有缺陷的情况。这种情况下，虽然冗余存储单元阵列的其它合格行继续存在，但半导体存储器件变成有缺陷产品。例如，当在替换后诊断冗余存储单元阵列的替换行有缺陷时，则判断整个半导体存储器件是有缺陷产品。
在Tokkai的日本待审专利公开No.平7-226,100，即JP-A7-226,100中揭示了一种解决该问题的方法。根据JP-A7-226,100的半导体存储器件，当向冗余解码器提供一个测试模式信号时，冗余解码器产生一个解码禁止信号，用于关断正规存储单元阵列的正规解码器。另一方面，通过预先将外部地址信号与冗余存储单元阵列的地址按1∶1对应并规定一种测试模式时的外部地址信号，冗余解码器向冗余存储单元阵列提供冗余解码信号以启动该冗余存储单元阵列。因此，对冗余存储单元进行存取，从而可在用冗余存储单元替换缺陷存储单元的操作之前对冗余存储单元进行测试。
在后面结合附图4至6描述的方式中，根据JP-A7-226,100的常规半导体存储器件的缺点在于：在应用由包括许多行或许多冗余存储单元的冗余存储单元阵列构成的半导体存储器件的情况下其电路规模较大。这是由于常规半导体存储器件必须包括设置有用于选择许多冗余解码电路之一的地址解码电路的冗余解码器。
发明内容
因此，本发明的一个目的是提供一种半导体存储器件，虽然该半导体存储器件由包括许多冗余存储单元的冗余存储单元阵列构成，其电路规模较小。
本发明的另一个目的是提供一种所述类型的半导体存储器件，该半导体存储器件可在替换前对冗余存储单元阵列进行测试。
随着描述的进行将使本发明的其它目的变得明确。
根据本发明的一个方面，一个半导体存储器件包括由多个以第一至第M行和第一至第N列的矩阵形式排列的正规存储单元组成的正规存储单元阵列，其中M和N表示各自不小于2的第一和第二正整数。连接到正规存储单元阵列并被提供解码禁止信号、地址信号、和具有与地址信号相反逻辑值的互补地址信号的正规解码器，当解码禁止信号表示无效时，该正规解码器把地址信号和互补地址信号解码成用于启动正规存储单元之一的信号。由多个以第一至第P行和第一至第N列的矩阵形式排列的冗余存储单元组成的冗余存储单元阵列，其中P表示不小于2的第三正整数。冗余存储单元阵列第一至第P行的每一行通过替换被诊断为有缺陷行的正规存储单元阵列第一至第M行中有缺陷行来执行替换操作。连接到冗余存储单元阵列和正规解码器并被提供测试模式信号的一个冗余解码器，冗余解码器包括分别连接到冗余存储单元阵列的第一至第P行的第一至第P个冗余解码电路。第一至第P个冗余解码电路中的每一个电路被提供地址信号中的行地址、互补地址信号中的互补行地址、和测试模式信号。第P个冗余解码电路设置有与正规存储单元阵列缺陷行的地址相同的第P个冗余行地址，其中P表示1至P中的每一个。当第p个冗余解码电路被提供表示第p个冗余行地址的行地址和互补行地址时，第P个冗余解码电路向冗余存储单元阵列的第p行提供用于启动冗余存储单元阵列第p行的第p个冗余解码信号。第一至第P个冗余解码电路被以不同顺序提供地址信号的行地址和互补地址信号的互补行地址，以便以相反顺序提供至少一对行地址中的位和互补行地址中的对应位。冗余解码器还包括连接在第一至第P个冗余解码电路和正规解码器之间的解码禁止信号产生装置，用于在第一至第P个冗余解码信号中的任何一个表示有效时产生表示有效的解码禁止信号。
根据本发明的另一个方面，一种半导体存储器件包括由多个以第一至第M行和第一至第N列的矩阵形式排列的正规存储单元组成的正规存储单元阵列，其中M和N表示各自不小于2的第一和第二正整数。连接到正规存储单元阵列并被提供解码禁止信号、地址信号、和具有与地址信号相反逻辑值的互补地址信号的正规解码器，当解码禁止信号表示无效时，该正规解码器把地址信号和互补地址信号解码成用于启动正规存储单元之一的信号。由多个以第一至第M行和第一至第P列的矩阵形式排列的冗余存储单元组成的冗余存储单元阵列，其中P表示不小于2的第三正整数。所述冗余存储单元阵列第一至第P列的每一列通过替换被诊断为有缺陷列的正规存储单元阵列第一至第P列中有缺陷列来执行列替换操作。连接到冗余存储单元阵列和正规解码器并被提供测试模式信号的一个冗余解码器，冗余解码器包括分别连接到冗余存储单元阵列的第一至第P列的第一至第P个冗余解码电路。第一至第P个冗余解码电路中的每一个电路被提供地址信号中的列地址、互补地址信号中的互补列地址、和测试模式信号。第P个冗余解码电路设置有与正规存储单元阵列缺陷列的地址相同的第P个冗余列地址，其中P表示1至P中的每一个。当第p个冗余解码电路被提供表示第p个冗余列地址的列地址和互补列地址时，第P个冗余解码电路向冗余存储单元阵列的第p列提供用于启动冗余存储单元阵列第p列的第p个冗余解码信号。第一至第P个冗余解码电路被以不同顺序提供地址信号的列地址和互补地址信号的互补列地址，以便以相反顺序提供至少一对列地址中的位和互补列地址中的对应位。冗余解码器进一步包括连接在第一至第P个冗余解码电路和正规解码器之间的解码禁止信号产生装置，用于在第一至第P个冗余解码信号中的任何一个表示有效时产生表示有效的解码禁止信号。
根据本发明的再一个方面，一种半导体存储器件包括由多个正规存储单元组成的正规存储单元阵列。连接到正规存储单元阵列并被提供解码禁止信号、地址信号、和具有与地址信号相反逻辑值的互补地址信号的正规解码器，当解码禁止信号表示无效时，该正规解码器把地址信号和互补地址信号解码成用于启动正常存储单元之一的信号。一个冗余存储单元阵列包括多个冗余存储单元。冗余存储单元阵列中的每个冗余存储单元通过替换被诊断为有缺陷存储单元的正规存储单元阵列中有缺陷的正规存储单元来执替换操作。连接到冗余存储单元阵列和正规解码器并被提供测试模式信号的一个冗余解码器，冗余解码器包括连接到所述冗余存储单元阵列的相应冗余存储单元的多个冗余解码电路。每个冗余解码电路被提供地址信号、互补地址信号、和测试模式信号。每个冗余解码电路设置有与正规存储单元阵列缺陷存储单元的地址相同的冗余地址。当冗余解码电路被提供表示所述冗余解码电路的冗余地址的地址信号和互补地址信号时，每个冗余解码电路向冗余存储单元阵列的对应冗余存储单元提供用于启动冗余存储单元阵列的对应冗余存储单元的冗余解码信号。冗余解码电路被以不同顺序提供地址信号和互补地址信号，以便以相反顺序提供至少一对地址信号中的位和互补地址信号中的对应位。冗余解码器还包括连接在第一至第P个冗余解码电路和正规解码器之间的解码禁止信号产生装置，用于在任何一个冗余解码信号表示有效时产生表示有效的解码禁止信号。
附图说明
图1是已知半导体存储器件的方框图；
图2是图1所示已知半导体存储器件中使用的已知冗余解码器的电路图；
图3是说明在图1所示的已知半导体存储器件中用冗余存储单元阵列的特定行替换正规存储单元阵列有缺陷行的已知替换方法的流程图；
图4是常规半导体存储器件的方框图；
图5是图4所示常规半导体存储器件中使用的常规冗余解码器的电路图；
图6是说明在图4所示的常规半导体存储器件中用冗余存储单元阵列的特定部分或行替换正规存储单元阵列有缺陷部分或行的常规替换方法的流程图；
图7是根据本发明第一实施例的半导体存储器件的方框图；
图8是图7所示半导体存储器件中使用的冗余解码器的电路图；
图9是图8所示冗余解码器中使用的冗余解码电路的电路图；
图10是图8所示冗余解码器中使用的另一种冗余解码电路的电路图；
图11是根据本发明第二实施例的半导体存储器件的方框图；
图12是图11所示半导体存储器件中使用的冗余解码器的电路图；
图13是图12所示冗余解码器中使用的冗余解码电路的电路图；和
图14是图12所示冗余解码器中使用的另一种冗余解码电路的电路图。
具体实施方式
参考图1至3，首先描述已知的半导体存储器件以便更容易理解本发明。图1是已知半导体存储器件的方框图，图2是图1所示已知半导体存储器件中使用的已知冗余解码器的电路图，图3是说明在图1所示的已知半导体存储器件中用冗余存储单元阵列的特定部分或行替换正规存储单元阵列有缺陷部分或行的已知替换方法的流程图；
如图1所示，已知半导体存储器件包括一个正规存储单元阵列11，一个正规解码器12，一个控制电路13，一个冗余存储单元阵列14，和一个冗余解码器15。
正规存储单元阵列11包括多个以M行和N列的矩阵形式排列的正规存储单元11(m，n)，其中M和N表示各自不小于2的第一和第二正整数，m表示1至M的每一个，n表示1至N的每一个。就是说，正规存储单元阵列11由第一至第M行组成，每行包括沿列方向排列的N个正规存储单元。换句话说，正规存储单元阵列11由第一至第N列组成，每列包括沿行方向排列的M个正规存储单元。
具体地说，正规存储单元阵列11包括第一至第M字线，每条字线沿列方向延伸，和第一至第N位线，每条位线沿列方向延伸。第m行和第n列正规存储单元11(m，n)连接到第m条字线11W-m和第n条位线11B-n，如图1所示。正规存储单元阵列11连接到数据信号线102。
正规解码器12连接到正规存储单元阵列11。经地址信号线101向正规解码器12提供地址信号和具有与地址信号相反逻辑值的互补地址信号。当解码禁止信号106表示无效时，正规解码器12把地址信号和互补地址信号解码成提供给正规存储单元阵列11的正规解码信号。
正如本领域所熟知的，地址信号表示成或被分成行地址和列地址。另外，互补地址信号表示成或被分成互补行地址和互补列地址。正规解码器12包括一个行解码器12R和一个列解码器12C。向行解码器12R提供行地址和互补行地址。行解码器12R将行地址和互补行地址解码成行解码信号104R。同样，向列解码器12C提供列地址和互补列地址。列解码器12C将列地址和互补列地址解码成行解码信号104C。行解码信号104R提供给正规存储单元阵列11的第一至第M字线，以启动第一至第M字线之一。同样，列解码信号104C提供给正规存储单元阵列11的第一至第N条位线，以启动第一至第N条位线之一。
同样，冗余存储单元阵列14包括多个以P行和N列的矩阵形式排列的冗余存储单元14(p，n)，其中P表示不小于2的第三正整数，p表示1至P的每一个。就是说，冗余存储单元阵列14由第一至第P行组成，每行包括沿列方向排列的N个冗余存储单元。换句话说，冗余存储单元阵列14由第一至第N列组成，每列包括沿行方向排列的P个冗余存储单元。
具体地说，冗余存储单元阵列14包括第一至第P字线，每条字线沿列方向延伸，和第一至第N位线，每条位线沿行方向延伸。第p行和第n列冗余存储单元14(p，n)连接到第p条字线14W-p和第n条b114B-n，如图1所示。冗余存储单元阵列14中的第n条位线14B-n连接到正规存储单元阵列11中第n条位线11B-n，如图1所示。冗余存储单元阵列14还连接到数据信号线102。
在半导体存储器件装运之前，至少用冗余存储单元阵列14的第一至第P行之一替换通过测试被诊断为有缺陷部分或行的正规存储单元阵列11第一至第M行中的一行，并使整个半导体存储器件为合格产品。正规存储单元阵列11的有缺陷部分和行包括至少一个有缺陷的正规存储单元。另一方面，除缺陷行之外的剩余行被称为合格行，每个合格行包括无缺陷正规存储单元。
冗余解码器15连接到冗余存储单元阵列14。经地址信号线101向冗余解码器15提供地址信号和互补地址信号。在后面变明确的方式中，冗余解码器15将地址信号的行地址和互补地址信号的互补行地址解码成冗余解码信号105和表示有效的解码禁止信号106。冗余解码信号105提供给冗余存储单元阵列14的第一至第P字线以启动第一至第P字线之一。因此，在所说明实例中的冗余解码器15被称为备用行解码器。
在后面变明确的方式中，通过调整冗余解码器15中的熔丝，在冗余解码器15中将正规存储单元阵列11缺陷行的地址设定给冗余存储单元阵列14的合格行来执行用冗余存储单元阵列14的合格行替换正规存储单元阵列11的缺陷行。当向冗余解码器15提供预定地址信号时，冗余解码器15使冗余存储单元阵列14的合格行进入工作状态。
在后面变明确的方式中，控制电路13产生提供给冗余解码器15的第一和第二控制信号103a和103b。
如图2所示，冗余解码器15包括分别连接到冗余存储单元阵列14的第一至第P行的第一至第P冗余解码电路15-1至15-P。在所说明的实例中，第三正整数P等于2。因此，冗余解码器15包括第一和第二冗余解码电路15-1和15-2。由于第二冗余解码电路15-2在结构上与第一冗余解码电路15-1相同，图中省略第二冗余解码电路15-2的结构。
假设地址信号的行地址的长度为8位并且由第一至第八位X1T、X2T、…、和X8T组成。同样，互补地址信号的互补行地址的长度为8位并且由第一至第八互补位X1N、X2N、…、和X8N组成。通常，行地址和互补行地址每一个的长度为Q位，其中Q表示不小于2的第四正整数。
第一冗余解码电路15-1包括第一至第十六N沟道MOSFET201、202、203、204、…、2015、和2016，一个p沟道MOSFET21，第一至第十六熔丝221、222、223、224、…、2215、和2216，和一个“与”门206。
正如本领域中熟知的，每个MOSFET具有分别被称为漏极和源极的主和辅助极，和被称为栅极的控制极。
P沟道MOSFET21有一个被提供高电平电位的源极，一个连接到公共节点201的漏极，和一个从控制电路13向其提供第一控制信号103a的栅极(图1)。第一至第十六熔丝221至2216中的每一个熔丝的一端连接到公共节点201。第一至第十六熔丝221至2216的另一端连接到第一至第十六N沟道MOSFET201至2016的漏极。
第一至第十六N沟道MOSFET201至2016中的每一个有被提供接地或低电平电位的源极，第一、第三、…、和第十五N沟道MOSFET201、203、…、和2015分别具有被提供地址信号的行地址中的第一、第二、…、第八位X1T、X2T、…、和X8T的栅极。第二、第四、…、和第十六N沟道MOSFET202、204、…、和2016分别具有被提供互补地址信号的互补行地址中的第一、第二、…、第八互补位X1N、X2N、…、和X8N的栅极。
公共节点201连接到“与”门206的一个输入端。从控制电路13向“与”门206的另一个输入端提供第二控制信号103b(图1)。第一“与”门206产生提供给冗余存储单元阵列14第一行的第一冗余解码信号105-1(图1)。
同样，向第二冗余解码电路15-2提供地址信号的行地址(X1T、X2T、…、X8T)，互补地址信号的互补行地址(X1N、X2N、…、X8N)，第一和第二控制信号103a和103b。第二冗余解码电路15-2产生提供给冗余存储单元阵列14第二行的第二冗余解码信号105-2(图1)。
冗余解码器15还包括一个被提供第一和第二冗余解码信号105-1和105-2的“或”门203。“或”门203对第一和第二冗余解码信号105-1和105-2进行“或”运算，以产生一个“或”运算信号作为解码禁止信号106。就是说，当第一和第二冗余解码信号105-1和105-2中的任何一个表示有效时，“或”门203作为用于产生表示有效的解码禁止信号的解码禁止信号产生装置。
参考图3，说明用冗余存储单元阵列14的合格行替换正规存储单元阵列11的缺陷行的已知替换方法。首先，在步骤601对正规存储单元阵列11的正规存储单元11(m，n)中的缺陷进行测试。当在正规存储单元阵列11的正规存储单元11(m，n)中未检测到任何缺陷时，在步骤601之后的步骤604做出该半导体存储器件是合格产品的判断。
假设在作为有缺陷行的一行正规存储单元阵列11中的正规存储单元中检测到任何缺陷。这种情况下，步骤601进展到步骤602，将冗余解码器15中的熔丝调整给冗余存储单元阵列14的特定行，以便用冗余存储单元阵列14的特定行替换正规存储单元阵列11的缺陷行。用冗余存储单元阵列14的特定行替换正规存储单元阵列11的缺陷行之后，步骤603接着步骤602，对冗余存储单元阵列14特定行中的冗余存储单元14(p，n)中的缺陷进行测试。如果在冗余存储单元阵列14特定行中的冗余存储单元14(p，n)中检测到任何缺陷，在步骤603之后的步骤605做出该半导体存储器件是有缺陷产品的判断。如果在冗余存储单元阵列14特定行中的冗余存储单元14(p，n)中未检测到任何缺陷，步骤603进展到步骤604，做出该半导体存储器件是合格产品的判断。
一旦进行熔丝调整，由于已知半导体存储器件不返回到前一种状态，在替换前不可能在冗余存储单元阵列14特定行中的冗余存储单元14(p，n)中进行测试。尽管如此，在冗余存储单元阵列14的行数很少，即第三正整数P小的情况下，替换之后冗余从容单元阵列14特定行中的冗余存储单元14(p，n)中几乎不出现缺陷。然而，随着近年来越来越多的改进使半导体存储器件具有更大的存储容量，冗余存储单元阵列14的行增加，即第三正整数P较大。结果是，出现了冗余存储单元阵列的替换行有缺陷的情况。这种情况下，虽然继续保留冗余存储单元阵列的其它合格行，半导体存储器件变成有缺陷产品。例如，在图3的流程中，在步骤603，当其在替换后诊断冗余存储单元阵列14的替换行有缺陷时，则判断整个半导体存储器件是有缺陷产品(步骤605)。
在上述Tokkai的日本待审专利公开No.平7-226,100，即JP-A7-226,100中揭示了一种解决该问题的方法。
参考图4至6，描述JP-A 7-226,100中公开的常规半导体存储器件，以便于理解本发明。图4是常规半导体存储器件的方框图，图5是在图4所示的常规半导体存储器件中使用的常规冗余解码器的电路图，图6是说明在图4所示的常规半导体存储器件中用冗余存储单元阵列的特定部分或行替换正规存储单元阵列有缺陷部分或行的常规替换方法的流程图。
如图4所示，正如后面变明确的，除改进图1所示的冗余解码器外，常规半导体存储器件的结构和操作与图1所示的已知半导体存储器件的相同。因此该冗余解码器描绘为15A。
向冗余解码器15A提供测试模式信号110以及地址信号和互补地址信号。
如图5所示，正如后面变明确的，除改进图2所示的第一和第二冗余解码电路外，常规冗余解码器15A的结构和操作与图2所示的已知冗余解码器15的相同。因此第一和第二冗余解码电路分别描绘为15A-1和15-2。
由于第二冗余解码电路15A-2的结构与第一冗余解码电路15A-1的相同，附图中省略了第二冗余解码电路15A-2的结构。
除第一冗余解码电路15A-1包括一个三输入端“与非”门202和两个二输入端“与非”门204和205代替“与”门206外，第一冗余解码电路15A-1的结构和操作与第一冗余解码电路15-1的相同。
向“与非”门202提供测试模式信号110、第二控制信号103b、和第一地址信号101d。“与非”门202对测试信号110、第二控制信号103d、和第一地址信号101进行“与非”运算，以产生第一“与非”运算信号。向“与非”门204提供公共节点201上的信号和第二控制信号103b。“与非”门204对公共节点201上的信号与第二控制信号103b进行“与非”运算以产生第二与非运算信号。向“与非”门205提供第一和第二“与非”运算信号。“与非”门205对第一“与非”运算信号与第二“与非”信运算号进行“与非”运算以产生第三“与非”运算信号作为第一冗余解码信号105-1。
第一冗余解码信号105-1提供给“或”门203。从第二冗余解码电路15A-2向“或”门203提供第二冗余解码信号105-2。“或”门203对第一冗余解码信号105-1和第二冗余解码信号105-2进行“或”运算，以产生“或”运算信号作为解码禁止信号106。
说明在替换之前测试冗余存储单元阵列14第一行中的冗余存储单元14(p，n)的情况下的操作。这种情况下，第二控制信号103b、第一地址信号101d、和测试模式信号110全部设定为逻辑高电平，第一控制信号103a设定为逻辑低电平。
由于第一控制信号103a为逻辑低电平，P沟道MOS晶体管21导通，以使公共节点201为逻辑高电平。由于第一至第十六熔丝201至2016全部未熔断，虽然地址信号的行地址X1T-X8T具有任何逻辑电平，公共节点201根据地址信号的行地址X1T-X8T和互补地址信号的互补行地址X1N-X8N变成逻辑低电平。然而，由于第二控制信号103b、测试模式信号110、和第一地址信号101d全部为逻辑高电平，第一冗余解码信号105-1为逻辑高电平并且解码禁止信号106也为逻辑高电平。由于逻辑高电平的第一冗余解码信号105-1表示有效，并且逻辑高电平的解码禁止信号106也表示有效，正规存储单元阵列11停止工作，并且能对冗余存储单元阵列14第一行中的冗余存储单元14(p，n)进行测试。
假设对冗余存储单元阵列14第二行中的冗余存储单元14(p，n)执行测试。这种情况下，第二地址信号101e设定为逻辑高电平，代替第一地址信号101d。这种情况下，第二冗余解码信号105-2为逻辑高电平，代替第一冗余解码信号105-1。
假设用冗余存储单元阵列4的第一行替换正规存储单元阵列11的有缺陷行。这种情况下，在第一冗余解码电路15A-1中对第一至第十六熔丝221至2216之一进行熔断，该熔断与在地址信号的行地址X1T-X8T和互补地址信号的互补行地址X1N-X8N中具有逻辑高电平的位对应，该行地址和互补行地址表示正规存储单元阵列11有缺陷行的地址。这种情况下，当正规存储单元阵列11有缺陷行的地址通过地址信号线101提供给冗余解码器15A(图4)，公共节点201保持高电平。由于测试模式信号110为逻辑低电平，与非门202产生具有逻辑高电平的第一“与非”运算信号。另外，由于公共节点201为逻辑高电平并且第二控制信号103b为逻辑高电平，“与非”门204产生具有逻辑低电平的第二与非运算信号。因此，“与非”门205产生具有逻辑高电平的第一冗余解码信号105-1，然后产生具有逻辑高电平的解码禁止信号106。结果是，正规存储单元阵列11停止工作，和冗余存储单元阵列14执行其替换操作。
参考图6，描述用冗余存储单元阵列14的合格行替换正规存储单元阵列11的有缺陷行的常规替换方法。首先，在步骤401对正规存储单元阵列11的正规存储单元11(m，n)中的缺陷进行测试。当在正规存储单元阵列11的正规存储单元11(m，n)中未检测到任何缺陷时，在步骤401之后由步骤405做出该半导体存储器件是合格产品的判断。
假设在正规存储单元阵列11中的正规存储单元11(m，n)之一中检测到任何缺陷。这种情况下，步骤401进展到步骤402，通过在测试模式信号110中设定逻辑高电平对冗余存储单元阵列14的冗余存储单元14(p，n)中的缺陷进行测试。假设在步骤402做出冗余存储单元阵列14中合格行的数量等于或大于正规存储单元阵列11中有缺陷行的数量的判断。这种情况下，步骤402后的步骤403在冗余解码器15中将熔丝调整给冗余存储单元阵列14的合格行，以便用冗余存储单元阵列14的合格行替换正规存储单元阵列11的有缺陷行。假设在步骤402做出冗余存储单元阵列14中合格行的数量少于正规存储单元阵列11中有缺陷行的数量的判断。这种情况下，步骤402后的步骤406做出该半导体存储器件是有缺陷产品的判断。
用冗余存储单元阵列14的合格行替换正规存储单元阵列11的有缺陷行之后，步骤403进展到步骤404，替换后对半导体存储器件中的缺陷进行测试。如果替换后在半导体存储器件中检测到任何缺陷，在步骤404之后的步骤406做出该半导体存储器件是有缺陷产品的判断。如果替换后未在半导体存储器件中检测到缺陷，步骤404进展到步骤405，做出该半导体存储器件是合格产品的判断。
在设置有包括第一和第二冗余解码电路15A-1和15-2的冗余解码器15A的半导体存储器件中，通过向第一和第二冗余解码电路15A-1和15A-2提供第一和第二地址信号101d和101e选择冗余存储单元阵列14的第一和第二行进行测试。冗余存储单元阵列14的行增加越多，冗余解码器15A中冗余解码电路增加得越多。这种情况，用于选择冗余解码电路的信号线增加。例如，当冗余解码器15A中冗余解码电路的数量等于16时，用于选择冗余解码电路的信号线数量等于16。为减少选择冗余解码电路的信号线，可以通过分别具有逻辑高电平和逻辑低电平之一的四个输入信号的组合对16个冗余解码电路做出选择。然而，冗余解码器15A必须设置用于将四个输入信号转换成16个输出信号的地址解码电路。
如上所述，虽然上述常规半导体存储器件可在替换前对冗余存储单元阵列14中的冗余存储单元14(p，n)进行测试，常规半导体存储器件在应用由包括许多行或许多冗余存储单元的冗余存储单元阵列构成的半导体存储器件的情况下其电路规模较大。这是由于常规半导体存储器件必须包括设置有地址解码电路的冗余解码器。
参考图7和8，说明根据本发明第一实施例的半导体存储器件。图7是半导体存储器件的方框图，图8是在图7所示的半导体存储器件中使用的冗余解码器的方框图。
如图7所示，正如后面变明确的，除改进图4所示的冗余解码器外，该半导体存储器件的结构和操作与图4所示的常规半导体存储器件的相同。因此该冗余解码器描绘成15B。向冗余解码器15B提供测试模式信号10而不是测试模式信号110。在替换前对冗余存储单元阵列14中的冗余存储单元14(p，n)进行测试时，测试模式信号10为逻辑低电平。在其它情况下，测试模式信号10为逻辑高电平。就是说，测试模式信号10具有与测试模式信号110相反的逻辑值。
如图8所示，正如后面变明确的，除冗余解码器15B包括三个或更多冗余解码电路外，冗余解码器15B的结构和操作与图5所示的常规冗余解码器15A的相同，就是说，冗余解码器15B包括结构和操作彼此相同的第一冗余解码电路15B-1、第二冗余解码电路15B-2、第三冗余解码电路15B-3、…、等等。
第一、第二、第三冗余解码电路15B-1、15B-2、15B-3、…、等等中的每一个被提供地址信号的行地址X1T-X8T、互补地址信号的互补行地址X1N-X8N、和测试模式信号10。在第一、第二、第三冗余解码电路15B-1、15B-2、15B-3、…、等等中以不同顺序提供地址信号的行地址X1T-X8T和互补地址信号的互补行地址X1N-X8N。换句话说，以相反顺序提供至少一对行地址X1T-X8T中的位和互补行地址X1N-X8N中的对应位。在所说明的实例中，由于地址信号的行地址X1T-X8T的长度为8位，在行地址X1T-X8T和互补行地址X1N-X8N中存在8对，并可获得从28或256种组合选择的输入顺序。
例如，以标准顺序向第一冗余解码电路15B-1提供地址信号的行地址X1T-X8T和互补地址信号的互补行地址X1N-X8N，同时以与第一冗余解码电路15B-1相反的第一位X1T和第一互补位X1N向第二冗余解码电路15B-2提供地址信号的行地址X1T-X8T和互补地址信号的互补行地址X1N-X8N。另外，以与第一冗余解码电路15B-1相比相反的第二位X2T和第二互补位X2N向第三冗余解码电路15B-3提供地址信号的行地址X1T-X8T和互补地址信号的互补行地址X1N-X8N。
第一、第二、第三冗余解码电路15B-1、15B-2、15B-3、…、等等产生提供给“或”门203的第一、第二、第三冗余解码信号105-1、105-2、105-3、…、等等。“或”门203计算第一、第二、第三冗余解码信号105-1、105-2、105-3、…、等等的逻辑“或”运算，以产生“或”运算信号作为解码禁止信号106。
参考图9，说明图8所示的第一冗余解码电路15B-1。第一冗余解码电路15B-1包括一个第一位冗余解码电路51和一个测试冗余解码电路60。虽然第一冗余解码电路15B-1还包括第二至第八位冗余解码电路，其说明从图中省略。这是由于第二至第八位冗余解码电路中的每一个在结构和操作上与第一位冗余解码电路51的相同。
第一位冗余解码电路51被提供行地址的第一位X1T和互补行地址的第一互补位X1N。第一位冗余解码电路51包括一个第一熔断电路511和四个N沟道MOS晶体管30、31、32、和33。第一熔断电路511包括一个第一熔丝23、两个倒相器24和25、和一个N沟道MOS晶体管36。
第一熔丝23具有被提供高电平电位的一端和连接到倒相器24的一个输入端和N沟道MOS晶体管36的漏极的另一端。N沟道MOS晶体管36具有一个被提供接地或低电平电位的源极和一个连接到倒相对24的输出端的栅极。倒相器24的输出端连接到倒相器25的输入端。第一熔断电路511中的倒相器24的输出端产生第一位熔断输出信号。另外，第一熔断电路511中的倒相器25具有用于产生第一互补位熔断输出信号的输出端。
假设不熔断或不调整第一熔丝23。这种情况下，倒相器24被提供逻辑高电平，然后，倒相器24产生具有表示无效的逻辑低电平的第一位熔断输出信号。由于倒相器25倒相第一位熔断输出信号，倒相器25产生具有表示有效的逻辑高电平的第一互补位熔断输出信号。
假设熔断或调整第一熔丝23。这种情况下，倒相器24被提供逻辑低电平，然后倒相器24产生具有表示有效的逻辑高电平的第一位熔断输出信号。倒相器25产生具有表示无效的逻辑低电平的第一互补位熔断输出信号。响应具有逻辑高电平的第一位熔断输出信号，N沟道MOS晶体管36导通，以便将倒相器24的输入端固定到逻辑低电平。结果是，稳定倒相器24的工作。
N沟道MOS晶体管30具有一个连接到公共节点41的漏极和一个被提供第一位熔断输出信号的栅极。公共节点41作为用于产生第一冗余解码信号15-1的第一冗余解码信号线。N沟道MOS晶体管31具有一个连接到N沟道晶体管30的源极的漏极，一个被提供行地址的第一位X1T的栅极，和一个被提供接地或低电平电位的源极。N沟道MOS晶体管32具有一个连接到公共节点41的漏极和一个被提供第一互补位熔断输出信号的栅极。N沟道MOS晶体管33具有一个连接到N沟道MOS晶体管32的源极的漏极，一个被提供互补行地址的第一互补位X1N的栅极，和一个被提供接地或低电平电位的源极。
向N沟道MOS晶体管30的栅极提供具有逻辑高电平的第一位熔断输出信号，N沟道MOS晶体管30导通。向N沟道MOS晶体管31的栅极提供具有逻辑高电平的行地址的第一位X1T，N沟道MOS晶体管31导通。当N沟道MOS晶体管30和31都导通时，公共节点41为逻辑低电平电位。向N沟道MOS晶体管32的栅极提供具有逻辑高电平的第一互补位熔断输出信号，N沟道MOS晶体管32导通。向N沟道MOS晶体管33的栅极提供具有逻辑高电平的互补行地址的第一互补位X1N，N沟道MOS晶体管33导通。当N沟道MOS晶体管32和33都导通时，公共节点41为逻辑低电平电位。
测试冗余解码电路60被提供测试模式信号10。测试冗余解码电路60包括一个测试熔断电路61和两个N沟道MOS晶体管34和35。测试熔断电路61包括一个测试熔丝29，两个倒相器26和27，和一个N沟道MOS晶体管28。
测试熔丝29具有被提供高电平电位的一端和连接到倒相器26的一个输入端和N沟道MOS晶体管28的漏极的另一端。N沟道MOS晶体管28具有一个被提供接地或低电平电位的源极和一个连接到倒相对26输出端的栅极。倒相器26的输出端连接到倒相器27的输入端。测试熔断电路61中的倒相器27具有产生测试熔断输出信号的输出端。
假设不熔断或不调整测试熔丝29。这种情况下，倒相器26被提供具有逻辑高电平的高电平电位，然后，倒相器26产生具有逻辑低电平的输出信号。由于倒相器27倒相倒相器26的输出信号，倒相器27产生具有表示有效的逻辑高电平的测试熔断输出信号。
假设熔断或调整测试熔丝29。这种情况下，倒相器26被提供具有逻辑低电平的信号，然后倒相器26产生具有逻辑高电平的输出信号。倒相器27产生具有表示无效的逻辑低电平的测试熔断输出信号。响应来自倒相器26具有逻辑高电平的输出信号，N沟道MOS晶体管28导通，以便将倒相器26的输入端固定到逻辑低电平。结果是，稳定倒相器26的工作。
N沟道MOS晶体管34具有一个连接到公共节点41的漏极和一个被提供测试熔断输出信号的栅极。N沟道MOS晶体管35具有一个连接到N沟道晶体管34的源极的漏极，一个被提供测试模式信号10的栅极，和一个被提供接地或低电平电位的源极。
向N沟道MOS晶体管34的栅极提供具有逻辑高电平的测试熔断输出信号，N沟道MOS晶体管34导通。换句话说，如果不熔断或不调整测试熔丝29，N沟道MOS晶体管34导通。向N沟道MOS晶体管35的栅极提供具有逻辑高电平的测试模式信号10，N沟道MOS晶体管35导通。当N沟道MOS晶体管34和35都导通时，公共节点41为逻辑低电平电位。
第一冗余解码电路15B-1还包括一个P沟道MOS晶体管37。P沟道MOS晶体管37具有一个被提供高电平电位的源极，一个被提供第一控制信号103a的栅极，和一个连接到公共节点41的漏极。向P沟道MOS晶体管37的栅极提供具有逻辑低电平的第一控制信号103a，P沟道MOS晶体管37导通，使公共节点41为逻辑高电平。就是说，在替换前对冗余存储单元阵列14的第一行进行测试时，P沟道MOS晶体管37作为通过高电平电位向公共节点41充电的充电装置。
在图5所示的常规冗余解码器15A中，第一和第二冗余解码电路15A-1和15A-2的每一个包括用于行地址的第一位X1T的两个熔丝，即用于行地址的第一位X1T的第一熔丝221和用于互补行地址的第一互补位X1N的第二熔丝222。与此相反，根据本发明的第一冗余解码电路15B-1通过串联N沟道MOS晶体管30和31以及通过串联N沟道MOS晶体管32和33仅包括用于行地址的第一位X1T的一个熔丝23。另外，近年来已采用这种电路。下面描述采用这种电路的原因。
由于半导体存储器件的存储容量急剧增加，需要使外围电路所占的区域紧凑。然而，熔丝占据的区域比另一个元件占据的区域大。这是由于熔丝必须具有预定尺寸或更大，以便能够通过激光调整或类似方式熔断熔丝。因此，采用象图9所示的第一冗余解码电路15B-1这样的针对地址信号的一位使用一个熔丝的方法。
除图7和8外参考图9，说明第一冗余解码电路15B-1的操作。
首先说明对正规存储单元阵列11进行测试情况下的操作。这种情况下，由于测试信号10为表示无效的逻辑高电平，测试冗余解码电路60中的N沟道MOS晶体管35导通。另外，由于不熔断或不调整测试熔断电路61的测试熔丝29，测试冗余解码电路60中的N沟道MOS晶体管34导通。因此，公共节点41为逻辑低电平，以产生具有逻辑低电平的第一冗余解码信号105-1。同样，第二、第三冗余解码电路15B-2、15B-3、…、等等产生分别具有逻辑低电平的第二、第三冗余解码信号105-2、105-3等等。因此，冗余解码器15B产生具有表示无效的逻辑低电平的解码禁止信号。结果是，能够对正规存储单元阵列11进行测试。
说明在替换前对冗余存储单元阵列14中的第一行进行测试的情况下的操作。第一控制信号103a设定为逻辑低电平以使P沟道MOS晶体管37导通。因此，公共节点41变为逻辑高电平。另外，行地址的第一至第八位X1T至X8T全部设定为逻辑高电平，即″1111 1111″。这种情况下，互补行地址的第一至第八互补位X1N至X8N全部适当地变为逻辑低电平，即″0000 0000″。
注意力转向被提供了行地址的第一位X1N和互补行地址的第一互补位X1N的第一冗余解码电路15B-1中的第一位冗余解码电路51。由于行地址第一位X1T为逻辑高电平，N沟道MOS晶体管31导通。由于不熔断或不调整第一熔丝23，倒相器24产生具有逻辑低电平的第一位熔断输出信号，并且N沟道MOS晶体管30不导通。另外，倒相器25产生具有逻辑高电平的第一互补位熔断输出信号，以导通N沟道MOS晶体管30。由于互补行地址的第一互补位X1N为逻辑低电平，N沟道MOS晶体管不导通。因此，公共节点41保持逻辑高电平。
在被提供行地址的第二至第八位X2T至X8T和互补行地址的第二至第八互补位X2N至X8N的第二至第八位冗余解码电路中分别进行相同的操作，并使公共节点41保持逻辑高电平。另外，测试模式信号10设定成逻辑低电平，以使N沟道MOS晶体管35截止。结果是，虽然N沟道MOS晶体管34导通，公共节点41保持逻辑高电平。由于公共节点41保持逻辑高电平，第一冗余解码电路15B-1产生具有逻辑高电平的第一冗余解码信号105-1。结果是，可在替换前对冗余存储单元阵列14的第一行进行测试。
假设其判断冗余存储单元阵列14的第一行为合格行。说明在用冗余存储单元阵列14的第一行替换正规存储单元阵列11有缺陷行情况下的操作。这种情况下，熔断或调整与被替换的正规存储单元阵列11的有缺陷行的地址中表示″0″的位对应的熔断电路中的熔丝。另外，熔断或调整测试熔断电路61的测试熔丝29。由于熔断或调整测试熔丝29，测试熔断电路61产生具有逻辑低电平的测试熔断输出信号，以使N沟道MOS晶体管34处在截止状态。结果是，仅当向冗余解码器15B或第一冗余解码电路15B-1提供表示正规存储单元阵列11有缺陷行的行地址的地址信号时，第一冗余解码电路15B-1产生具有逻辑高电平的第一冗余解码信号105-1，以启动替换正规存储单元阵列有缺陷行的冗余存储单元阵列14的第一行。
虽然对第一冗余解码电路15B-1的操作进行了上述说明，在对连接到第二冗余解码电路15B-2的冗余存储单元阵列14中的第二行进行测试的情况下，将″0111 1111″作为行地址的第一至第八位X1T至X8T提供给冗余解码器15B。向第一和第二冗余解码电路15B-1和15B-2提供带有用互补行地址的第一互补位X1N改变位置的行地址的第一位X1T的地址信号，如图8所示。结果是，当提供″0111 1111″作为行地址时，启动第二冗余解码电路15B-2，以产生具有逻辑高电平的第二冗余解码信号105-2，而无效第一冗余解码电路15B-1，以产生具有逻辑低电平的第一冗余解码信号105-1。
同样，在对连接到第三冗余解码电路15B-3的冗余存储单元阵列14的第三行进行测试的情况下，向冗余解码器15提供″1011 1111″作为行地址的第一至第八位X1T至X8T。
在上述实施例中，第一、第二、第三冗余解码电路15B-1、15B-2、15B-3、…、等中的每一个在N沟道MOS晶体管34和地电位之间包括N沟道MOS晶体管35，其中当测试模式信号10具有逻辑高电平或逻辑低电平时N沟道MOS晶体管35导通或截止。借助该结构，虽然不熔断或不调整测试熔丝29，也能使公共节点41为逻辑高电平。
另外，由于提供给第一、第二、第三冗余解码电路15B-1、15B-2、15B-3、…、等等的行地址X1T-X8T和互补行地址X1N-X8N的输入顺序彼此不同，可以不用任何地址解码电路对第一、第二、第三冗余解码电路15B-1、15B-2、15B-3、…、等等进行选择。
参考图10，说明冗余解码器15B中使用的另一种冗余解码电路。图10仅示出第一冗余解码电路15B-1A。这是由于第二冗余解码电路、第三冗余解码电路、…、等等中每一个的结构和操作与第一冗余解码电路15B-1A相同。
第一冗余解码电路15B-1A包括第一至第八位冗余解码电路51A、52A、53A、…、等等，冗余解码电路60A，和“与”电路38。图中省略第二至第八位冗余解码电路的说明。这是由于第二至第八位冗余解码电路中每一个的结构和操作与第一位冗余解码电路51A相同。
除第一位冗余解码电路51A包括两个N沟道MOS晶体管42和43代替四个N沟道MOS晶体管30、31、32、和33外，第一位冗余解码电路51A的结构和操作与图9所示的第一位冗余解码电路51的相同。
第一位冗余解码电路51A具有第一位冗余输出节点411，用于以逻辑高电平向与电路38提供表示有效的第一位冗余解码信号。N沟道MOS晶体管42具有连接到第一位冗余输出节点411的漏极，一个被提供第一互补位熔断输出信号的栅极，和一个被提供行地址的第一位X1T源极。N沟道MOS晶体管43具有连接到第一位冗余输出节点411的漏极，一个被提供第一位熔断输出信号的栅极，和一个被提供互补行地址的第一互补位X1N的源极。
向N沟道MOS晶体管42的栅极提供具有逻辑高电平的第一互补位熔断输出信号，N沟道MOS晶体管42导通，以便从第一位冗余输出节点411向“与”电路38的输入端提供行地址的第一位X1T。向N沟道MOS晶体管43的栅极提供具有逻辑高电平的第一位熔断输出信号，N沟道MOS晶体管43导通，以便从第一位冗余输出节点411向“与”电路38的输入端提供互补行地址的第一互补位X1N。
同样，第二至第八位冗余解码电路51A、53A、…、等等产生第二至第八位冗余解码信号。
除测试冗余解码电路60A包括“与非”电路40代替两个N沟道MOS晶体管34和35外，测试冗余解码电路60A的结构和操作与图9所示的测试冗余解码电路60的相同。
“与非”电路40具有一个被提供测试熔断输出信号的输入端和被提供测试模式信号10的另一个输入端。“与非”电路40有一个连接到“与”电路38另一个输入端的输出端。“与非”电路40对测试熔断输出信号和测试模式信号10进行“与非”运算，以产生“与非”运算信号作为提供给“与”电路38一输入端的测试冗余解码信号。就是说，“与非”电路40作为把测试熔断输出信号与测试模式信号10组合以产生组合信号作为测试冗余解码信号的组合装置。
“与”电路38对测试冗余解码信号和第一至第八位冗余解码信号进行“与”运算，以产生作为第一冗余解码信号105-1的“与”运算信号。
除图7和8外参考图10，说明第一冗余解码电路15B-1A的操作。
首先说明在对正规存储单元阵列11进行测试的情况下的操作。这种情况下，测试模式信号10设定为表示无效的逻辑高电平。由于测试熔断电路61产生具有逻辑高电平的测试熔断输出信号，“与非”电路40产生具有逻辑低电平的“与非”运算信号作为冗余解码信号。因此，“与”电路38产生具有逻辑低电平的第一冗余解码信号105-1。同样，第二、第三冗余解码电路、…、等等产生第二、第三冗余解码信号105-2、105-3、…、等等，每个信号为逻辑低电平。因此，冗余解码器15B产生具有表示无效的逻辑低电平的解码禁止信号106。结果是，可对正规存储单元11进行测试。
说明在替换前对冗余存储单元阵列14中的第一行进行测试情况下的操作。行地址的第一至第八位X1T至X8T全部设定成逻辑高电平″1111 1111″。这种情况下，互补行地址的第一至第八互补位X1N至X8N全部正确地变成逻辑低电平，即″0000 0000″。
注意力转向被提供了行地址的第一位X1T和互补行地址的第一互补位X1N的第一冗余解码电路15B-1A中的第一位冗余解码电路51A。由于不熔断或不调整第一熔丝23，倒相器24产生具有逻辑低电平的第一位熔断输出信号，并且倒相器25产生具有逻辑高电平的第一互补位熔断输出信号。因此，N沟道MOS晶体管42导通而N沟道MOS晶体管43截止。结果是，将具有逻辑高电平的行地址的第一位X1T提供给“与”电路38作为第一位冗余解码信号。
在被提供行地址的第二至第八位X2T至X8T和互补行地址的第二至第八互补位X2N至X8N的第二至第八位冗余解码电路中分别进行相同的操作。另外，分别具有逻辑高电平的行地址的第二至第八位X2T至X8T也分别提供给“与”电路38作为第二至第八位冗余解码信号。另外，测试模式信号10设定成逻辑低电平，然后“与非”电路40产生具有逻辑高电平的“与非”运算信号作为测试冗余解码信号。结果是，“与”电路38产生具有逻辑高电平的第一冗余解码信号105-1。因此可以在替换前对冗余存储单元阵列14中的第一行进行测试。
假设其判断冗余存储单元阵列14的第一行为合格行。说明在用冗余存储单元阵列14的第一行替换正规存储单元阵列11有缺陷行情况下的操作。这种情况下，熔断或调整与被替换的正规存储单元阵列11有缺陷行的地址中表示″0″的位对应的熔断电路中的熔丝。另外，熔断或调整测试熔断电路61A的测试熔丝29。由于熔断或调整测试熔丝29，测试熔断电路61产生具有逻辑低电平的测试熔断输出信号，以使与非电路40产生具有逻辑高电平的“与非”运算信号作为测试冗余解码信号。结果是，仅当冗余解码器15B或第一冗余解码电路15B-1A被提供表示正规存储单元阵列11有缺陷行的行地址的地址信号时，第一冗余解码电路15B-1A产生具有逻辑高电平的第一冗余解码信号105-1，以启动替换正规存储单元阵列有缺陷行的冗余存储单元阵列14的第一行。
虽然对第一冗余解码电路15B-1A的操作进行了上述说明，在对冗余存储单元阵列14中连接到第二、第三冗余解码电路、…、等等的第二、第三行、…、等等进行测试的情况下，以与上述相同的方式选择第二、第三冗余解码电路、…、等等。
在上述实施例中，第一冗余解码电路15B-1A包括在测试熔断电路61和“与”电路38之间的“与非”电路40，其中“与非”电路40被提供测试模式信号10。虽然不熔断或不调整测试熔丝29，借助该结构，可使“与”电路38在测试冗余存储单元阵列14时产生具有逻辑高电平的第一冗余解码信号105-1。
参考图11和12，说明根据本发明第二实施例的半导体存储器件。图11是半导体存储器件的方框图，图12是在图11所示的半导体存储器件中使用的冗余解码器的方框图。
如图11所示，正如后面变明确的，除改进图7所示的冗余解码器、冗余存储单元阵列、正规解码器、和控制电路外，该半导体存储器件的结构和操作与图7所示的半导体存储器件相同。因此分别以15C、14′、12′、和13′描绘冗余解码器、冗余存储单元阵列、正规解码器、和控制电路。
冗余解码器15C被提供测试模式信号110。另外，冗余解码器15C以逻辑低电平产生表示有效的解码禁止信号106′和冗余解码信号105′，每个信号以逻辑低电平表示有效。由表示有效的冗余解码信号105′中的任何一个启动冗余存储单元阵列14′。正规解码器12′包括由表示有效的解码禁止信号106′使其关断的行解码器12R′。控制电路13′以逻辑低电平向冗余解码器15C提供表示有效的第一控制信号103′a。
如图12所示，正如后面变明确的，除改进图8所示的第一冗余解码电路、第二冗余解码电路、第三冗余解码电路、…、等等外，冗余解码器15C在结构和操作上与图8所示的冗余解码器15B相同，冗余解码器15C包括一个“与”门203A，代替“或”门203。因此，分别以15C-1、15C-2、15C-3、…、等等描绘第一冗余解码电路、第二冗余解码电路、第三冗余解码电路、…、等等。
第一、第二、第三冗余解码电路15C-1、15C-2、15C-3、…、等等的每一个被提供地址信号的行地址X1T-X8T，互补地址信号的互补行地址X1N-X8N，和测试模式信号110。
第一、第二、第三冗余解码电路15C-1、15C-2、15C-3、…、等等产生提供给“与”门203A的第一、第二、第三冗余解码信号105′-1、105′-2、105′-3、…、等等。“与”门203A对第一、第二、第三冗余解码信号105′-1、105′-2、105′-3、…、等等进行逻辑″或″运算，以产生“与”运算信号作为解码禁止信号106′。
参考图13，说明图12所示的第一冗余解码电路15C-1。第一冗余解码电路15C-1包括第一位冗余解码电路51B和测试冗余解码电路60B。虽然第一冗余解码电路15C-1还包括第二至第八位冗余解码电路，其说明从图中省略。这是由于第二至第八位冗余解码电路中的每一个的结构和操作与第一位冗余解码电路51B的相同。
第一位冗余解码电路51B被提供行地址的第一位X1T和互补行地址的第一互补位X1N。第一位冗余解码电路51B包括一个第一熔断电路511A和四个P沟道MOS晶体管30A、31A、32A、和33A。第一熔断电路511A包括第一熔丝23、两个倒相器24和25、和一个P沟道MOS晶体管36A。
第一熔丝23具有被提供接地或低电平电位的一端和连接到倒相器24的一个输入端和P沟道MOS晶体管36A的漏极的另一端。P沟道MOS晶体管36A有一个被提供高电平电位的源极和一个连接到倒相器24的输出端的栅极。倒相器24的输出端连接到倒相器25的输入端。第一熔断电路511A中的倒相器24的输出端产生第一位熔断输出信号。另外，第一熔断电路511中的倒相器25的输出端产生第一互补位熔断输出信号。
假设不熔断或不调整第一熔丝23。这种情况下，倒相器24被提供具有逻辑低电平的信号，然后，倒相器24产生具有表示无效的逻辑高电平的第一位熔断输出信号。由于倒相器25倒相第一位熔断输出信号，倒相器25产生具有表示有效的逻辑低电平的第一互补位熔断输出信号。
假设熔断或调整第一熔丝23。这种情况下，倒相器24被提供具有逻辑高电平的信号，然后倒相器24产生具有表示有效的逻辑低电平的第一位熔断输出信号。倒相器25产生具有表示无效的逻辑高电平的第一互补位熔断输出信号。响应具有逻辑低电平的第一位熔断输出信号，P沟道MOS晶体管36A导通，以便将倒相器24的输入端固定到逻辑高电平。结果是，稳定倒相器24的工作。
P沟道MOS晶体管30A具有一个连接到公共节点41或第一冗余解码信号线的漏极，和一个被提供第一位熔断输出信号的栅极。P沟道MOS晶体管31A具有一个连接到P沟道晶体管30A源极的漏极，一个被提供行地址的第一位X1T的栅极，和一个被提供高电平电位的源极。P沟道MOS晶体管32A具有一个连接到公共节点41的漏极和一个被提供第一互补位熔断输出信号的栅极。P沟道MOS晶体管33A具有一个连接到P沟道MOS晶体管32A源极的漏极，一个被提供互补行地址的第一互补位X1N的栅极，和一个被提供高电平电位的源极。
向P沟道MOS晶体管30A的栅极提供具有逻辑低电平的第一位熔断输出信号，P沟道MOS晶体管30A导通。向P沟道MOS晶体管31A的栅极提供具有逻辑低电平的行地址的第一位X1T，P沟道MOS晶体管31A导通。当P沟道MOS晶体管30A和31A都导通时，公共节点41为逻辑高电平电位。向P沟道MOS晶体管32A的栅极提供具有逻辑低电平的第一互补位熔断输出信号，P沟道MOS晶体管32A导通。向P沟道MOS晶体管33A的栅极提供具有逻辑低电平的互补行地址的第一互补位X1N，P沟道MOS晶体管33A导通。当P沟道MOS晶体管32A和33A都导通时，公共节点41为逻辑高电平电位。
测试冗余解码电路60B被提供测试模式信号110。测试冗余解码电路60B包括一个测试熔断电路61A和两个P沟道MOS晶体管34A和35A。测试熔断电路61A包括一个测试熔丝29，两个倒相器26和27，和一个P沟道MOS晶体管28A。
测试熔丝29具有被提供接地或低电平电位的一端和连接到倒相器26的一个输入端和P沟道MOS晶体管28A漏极的另一端。P沟道MOS晶体管28A具有一个被提供高电平电位的源极和一个连接到倒相对26输出端的栅极。倒相器26的输出端连接到倒相器27的输入端。测试熔断电路61B中的倒相器27具有产生测试熔断输出信号的输出端。
假设不熔断或不调整测试熔丝29。这种情况下，倒相器26被提供具有逻辑高电平的低电平电位，然后，倒相器26产生具有逻辑高电平的输出信号。由于倒相器27将倒相器26的输出信号倒相，倒相器27产生具有表示有效的逻辑低电平的测试熔断输出信号。
假设熔断或调整测试熔丝29。这种情况下，倒相器26被提供具有逻辑高电平的信号，然后倒相器26产生具有逻辑低电平的输出信号。倒相器27产生具有表示无效的逻辑高电平的测试熔断输出信号。响应来自倒相器26具有逻辑低电平的输出信号，P沟道MOS晶体管28A导通，以便将倒相器26的输入端固定在逻辑高电平。结果是，稳定倒相器26的工作。
P沟道MOS晶体管34A具有一个连接到公共节点41的漏极和一个被提供测试熔断输出信号的栅极。P沟道MOS晶体管35A具有一个连接到P沟道晶体管34A源极的漏极，一个被提供测试模式信号110的栅极，和一个被提供高电平电位的源极。
向P沟道MOS晶体管34A的栅极提供具有逻辑低电平的测试熔断输出信号，P沟道MOS晶体管34A导通。换句话说，如果不熔断或不调整测试熔丝29，P沟道MOS晶体管34A导通。向P沟道MOS晶体管35A的栅极提供具有逻辑低电平的测试模式信号110，P沟道MOS晶体管35A导通。当P沟道MOS晶体管34A和35A都导通时，公共节点41为逻辑高电平电位。
第一冗余解码电路15C-1还包括一个N沟道MOS晶体管37A。N沟道MOS晶体管37A具有被提供接地或低电平电位的源极，一个被提供第一控制信号103′a的栅极，和一个连接到公共节点41的漏极。向N沟道MOS晶体管37A的栅极提供具有逻辑高电平的第一控制信号103′a，P沟道MOS晶体管导通，使公共节点41为逻辑低电平。就是说，在替换前对冗余存储单元阵列14′的第一行进行测试时，N沟道MOS晶体管37A作为用于使带有低电平电位的第一冗余解码信号线41放电的放电装置。
通过该结构，在替换前对冗余存储单元阵列14′中的第一行进行测试的情况下，将行地址的第一至第八位X1T至X8T全部设定成逻辑低电平，即″0000 0000″。这种情况下，互补行地址的第一至第八互补位X1N至X8N正当地全部变成逻辑高电平，即″1111 1111″。另外，第一冗余解码电路15C-1产生具有表示有效的逻辑低电平的第一冗余解码信号105′-1。
参考图14，说明冗余解码器15C中使用的另一种冗余解码电路。图14仅示出一个第一冗余解码电路15C-1A。这是由于第二冗余解码电路、第三冗余解码电路、…、等等的结构和操作与第一冗余解码电路15C-1A的相同。
第一冗余解码电路15C-1A包括第一至第八位冗余解码电路51C、52C、53C、…、等等，测试冗余解码电路60C，和“或”电路38A。图中省略第二至第八位冗余解码电路52C、53C、…、等等的说明。这是由于第二至第八位冗余解码电路52C、53C、…、等中每一个的结构和操作与第一位冗余解码电路51C相同。
除第一位冗余解码电路51C包括两个P沟道MOS晶体管42A和43A代替四个P沟道MOS晶体管30A、31A、32A、和33A外，第一位冗余解码电路51C与图13所示的第一位冗余解码电路51B相同。
第一位冗余解码电路51C具有第一位冗余输出节点411，用于以逻辑低电平向或电路38A提供表示有效的第一位冗余解码信号。P沟道MOS晶体管42A具有一个连接到第一位冗余输出节点411的漏极，一个被提供第一互补位熔断输出信号的栅极，和一个被提供行地址的第一位X1T的源极。P沟道MOS晶体管43A具有一个连接到第一位冗余输出节点411的漏极，一个被提供第一位熔断输出信号的栅极，和一个被提供互补行地址的第一互补位X1N的源极。
向P沟道MOS晶体管42A的栅极提供具有逻辑低电平的第一互补位熔断输出信号，P沟道MOS晶体管42A导通，以便从第一位冗余输出节点411向“或”电路38A的输入端提供行地址的第一位X1T。向P沟道MOS晶体管43A的栅极提供具有逻辑低电平的第一位熔断输出信号，P沟道MOS晶体管43A导通，以便从第一位冗余输出节点411向“或”电路38A的输入端提供互补行地址的第一互补位X1N。
同样，第二至第八位冗余解码电路52C、53C、…、等等产生提供给“或”电路38A的相应输入端的第二至第八位冗余解码信号。
除测试冗余解码电路60C包括与“或非”电路40A代替两个P沟道MOS晶体管34A和35A外，测试冗余解码电路60C的结构和操作与图13所示的测试冗余解码电路60B相同。
“或非”电路40A具有一个被提供测试熔断输出信号的输入端和被提供测试模式信号110的另一个输入端。“或非”电路40A有一个连接到“或”电路38A另一个输入端的输出端。“或非”电路40A对测试熔断输出信号和测试模式信号110进行“或非”运算，以产生或非运算信号作为提供给“或”电路38A另一端的测试冗余解码信号。就是说，“或非”电路40A作为把测试熔断输出信号与测试模式信号110组合以产生组合信号作为测试冗余解码信号的组合装置操作。
“或”电路38A对测试冗余解码信号和第一至第八位冗余解码信号进行“或”运算，以产生作为第一冗余解码信号105′-1的“或”运算信号。
通过该结构，在替换前对冗余存储单元阵列14′中的第一行进行测试的情况下，行地址的第一至第八位X1T至X8T同样全部设定为逻辑低电平，即″0000 0000″。另外，第一冗余解码电路15C-1A也产生具有表示有效的逻辑低电平的第一冗余解码信号105′-1。
虽然至此已结合几个优选实施例描述了本发明，现在，本领域技术人员很容易以各种其它方式实施本发明。例如，行地址的长度不限于8位。另外，行和列在正规存储单元阵列和冗余存储单元阵列中可以互相改变。这种情况下，冗余解码器作为被提供列地址和互补列地址代替行地址和互补行地址的备用列解码器。这种情况下，冗余存储单元阵列的每列通过替换被诊断为有缺陷列的正规存储单元阵列有缺陷的一列来进行替换操作。此外，冗余解码器可以是被提供地址信号和互补地址信号的备用解码器。这种情况下，冗余存储单元阵列的每个冗余存储单元通过替换被诊断为有缺陷存储单元的正规存储单元阵列的有缺陷的正规存储单元来进行替换操作。

Claims (105)

1.一种半导体存储器件，包括：
由多个以第一至第M行和第一至第N列的矩阵形式排列的正规存储单元组成的正规存储单元阵列，其中M和N表示各自不小于2的第一和第二正整数；
一个连接到所述正规存储单元阵列并被提供解码禁止信号、地址信号、和具有与地址信号相反逻辑值的互补地址信号的正规解码器，当解码禁止信号表示无效时，用于把地址信号和互补地址信号解码成用于启动正规存储单元之一的信号；
由多个以第一至第P行和第一至第N列的矩阵形式排列的冗余存储单元组成的冗余存储单元阵列，其中P表示不小于2的第三正整数，所述冗余存储单元阵列第一至第P行的每一行通过替换被诊断为有缺陷行的所述正规存储单元阵列第一至第M行中有缺陷行来执行替换操作；和
一个连接到所述冗余存储单元阵列和正规解码器并被提供测试模式信号的冗余解码器，所述冗余解码器包括分别连接到所述冗余存储单元阵列的第一至第P行的第一至第P个冗余解码电路，所述第一至所述第P个冗余解码电路中的每一个电路被提供地址信号中的行地址、互补地址信号中的互补行地址、和测试模式信号，第P个冗余解码电路设置有与所述正规存储单元阵列缺陷行的地址相同的第P个冗余行地址，其中P表示1至P中的每一个，当所述第p个冗余解码电路被提供表示第p个冗余行地址的行地址和互补行地址时，所述第P个冗余解码电路向所述冗余存储单元阵列的第p行提供用于启动所述冗余存储单元阵列第p行的第p个冗余解码信号，所述第一至所述第P个冗余解码电路被以不同顺序提供地址信号的行地址和互补地址信号的互补行地址，以便以相反顺序提供至少一对行地址中的位和互补行地址中的对应位，所述冗余解码器还包括连接在所述第一至所述第P个冗余解码电路和所述正规解码器之间的解码禁止信号产生装置，用于在第一至第P个冗余解码信号中的任何一个表示有效时产生表示有效的解码禁止信号。
2.根据权利要求1所述的半导体存储器件，所述解码禁止信号产生装置是一个“或”门，用于产生以逻辑高电平表示有效的解码禁止信号，所述第P个冗余解码电路经第P条冗余解码信号线产生第P个冗余解码信号，其中所述第P个冗余解码电路包括：
充电装置，用于在替换前对所述冗余存储单元阵列的第P行进行测试时用高电平电位对第P条冗余解码信号线充电；和
一个被提供以逻辑低电平表示有效的测试模式信号的测试冗余解码电路，所述测试冗余解码电路由包括一个测试熔丝的测试熔断电路组成，测试熔丝的一端被提供高电位电平，在不熔断测试熔丝时，所述测试熔断电路产生以逻辑高电平表示有效的测试熔断输出信号。
3.根据权利要求2所述的半导体存储器件，其中所述充电装置是一个P沟道MOS晶体管，该P沟道MOS晶体管具有一个被提供高电平电位的源极，一个连接到第P条冗余解码信号线的漏极，和一个被提供以逻辑低电平表示有效的控制信号的栅极。
4.根据权利要求2所述的半导体存储器件，其中所述测试冗余解码电路进一步包括：
第一开关装置，具有连接到第P条冗余解码信号线的第一初级主电极，被提供测试熔断输出信号的第一控制电极，和第一次级主电极，所述第一开关装置响应表示有效的测试熔断输出信号导通；和
第二开关装置，具有连接到所述第一开关装置的第一次级主电极的第二初级主电极，被提供测试模式信号的第二控制电极，和被提供低电平电位的第二次级主电极，所述第二开关装置响应表示无效的测试模式信号导通。
5.根据权利要求4所述的半导体存储器件，其中所述第一开关装置是一个第一N沟道MOS晶体管，该N沟道MOS晶体管具有作为第一初级主电极的第一漏极，作为第一控制电极的第一栅极，和作为第一次级主电极的第一源极，所述第二开关装置是一个第二N沟道MOS晶体管，该N沟道MOS晶体管具有作为第二初级主电极的第二漏极，作为第二控制电极的第二栅极，和作为第二次级主电极的第二源极。
6.根据权利要求2所述的半导体存储器件，其中所述测试熔断电路进一步包括：
一个N沟道MOS晶体管，具有一个连接到所述测试熔丝另一端的漏极和一个被提供低电平电位的源极；
一个第一倒相器，具有一个连接到所述测试熔丝另一端和所述N沟道MOS晶体管漏极的输入端，所述第一倒相器具有连接到所述N沟道MOS晶体管栅极的输出端；和
一个第二倒相器，具有一个连接到所述第一倒相器输出端的输入端，所述第二倒相器将所述第一倒相器的输出信号倒相，以产生测试熔断输出信号。
7.根据权利要求2所述的半导体存储器件，行地址包括第一至第Q位，而互补行地址包括第1至第Q互补位，其中Q表示不小于2的第四正整数，所述第三正整数P不大于2Q，其中所述第P个冗余解码电路进一步包括：
连接到第P条冗余解码信号线的第一至第Q位冗余解码电路，第q位冗余解码电路被提供行地址的第q位和互补行地址的第q互补位，其中q表示1至Q的每一个，所述第q位冗余解码电路由包括具有一个被提供高电平电位端的第q位熔丝的第q个熔断电路组成，当不熔断所述第q位熔丝时，所述第q个熔断电路产生以逻辑低电平表示无效的第q位熔断输出信号和以逻辑高电平表示有效的第q互补位熔断输出信号。
8.根据权利要求7所述的半导体存储器件，其中所述第q位冗余解码电路进一步包括：
第一开关装置，具有连接到第P条冗余解码信号线的第一初级主电极，被提供第q位熔断输出信号的第一控制电极，和第一次级主电极，所述第一开关装置响应表示无效的第q位熔断输出信号截止；
第二开关装置，具有连接到所述第一开关装置的第一次级主电极的第二初级主电极，被提供第q位行地址和第q互补位互补行地址之一的第二控制电极，和被提供低电平电位的第二次级主电极，当所述第q位行地址和第q互补位互补行地址之一表示逻辑高电平时，所述第二开关装置导通；
第三开关装置，具有连接到第P条冗余解码信号线的第三初级主电极，被提供第q互补位熔断输出信号的第三控制电极，和第三次级主电极，所述第三开关装置响应表示有效的第q互补位熔断输出信号导通；和
第四开关装置，具有连接到所述第三开关装置的第三次级主电极的第四初级主电极，被提供第q位行地址和第q互补位互补行地址中另一个地址的第四控制电极，和被提供低电平电位的第四次级主电极，当所述第q位行地址和第q互补位互补行地址中的另一个地址表示逻辑低电平时，所述第四开关装置截止。
9.根据权利要求8所述的半导体存储器件，其中所述第一开关装置是一个第一N沟道MOS晶体管，该N沟道MOS晶体管具有作为第一初级主电极的第一漏极，作为第一控制电极的第一栅极，和作为第一次级主电极的第一源极，所述第二开关装置是一个第二N沟道MOS晶体管，该N沟道MOS晶体管具有作为第二初级主电极的第二漏极，作为第二控制电极的第二栅极，和作为第二次级主电极的第二源极，所述第三开关装置是一个第三N沟道MOS晶体管，该N沟道MOS晶体管具有作为第三初级主电极的第三漏极，作为第三控制电极的第三栅极，和作为第三次级主电极的第三源极，所述第四开关装置是一个第四N沟道MOS晶体管，该N沟道MOS晶体管具有作为第四初级主电极的第四漏极，作为第四控制电极的第四栅极，和作为第四次级主电极的第四源极。
10.根据权利要求7所述的半导体存储器件，其中所述第q熔断电路进一步包括：
一个N沟道MOS晶体管，具有一个连接到所述第q位熔丝另一端的漏极和一个被提供低电平电位的源极；
一个第一倒相器，具有一个连接到所述测试熔丝另一端和所述N沟道MOS晶体管漏极的输入端，所述第一倒相器具有连接到所述N沟道MOS晶体管栅极的输出端，所述第一倒相器产生第q位熔断输出信号；和
一个第二倒相器，具有一个连接到所述第一倒相器输出端的输入端，所述第二倒相器将第q位熔断输出信号倒相，以产生第q互补位熔断输出信号。
11.根据权利要求1所述的半导体存储器件，所述解码禁止信号产生装置是一个“或”门，用于产生以逻辑高电平表示有效的解码禁止信号，所述第P个冗余解码电路经“与”电路产生第P个冗余解码信号，其中所述第P个冗余解码电路包括一个被提供以逻辑低电平表示有效的测试模式信号的测试冗余解码电路，所述测试冗余解码电路由包括具有一个被提供高电平电位端的测试熔丝的测试熔断电路组成，当不熔断测试熔丝时，所述测试熔断电路产生以逻辑高电平表示有效的测试熔断输出信号，所述测试冗余解码电路向所述“与”电路提供以逻辑高电平表示有效的测试冗余解码信号。
12.根据权利要求11所述的半导体存储器件，其中所述测试冗余解码电路进一步包括连接到所述测试熔断电路并被提供测试模式信号的组合装置，用于将测试熔断输出信号与测试模式信号组合以产生作为测试冗余解码信号的组合信号。
13.根据权利要求12所述的半导体存储器件，其中所述组合装置是一个“与非”电路，用于对测试熔断输出信号与测试模式信号进行“与非”运算，以产生作为组合信号的“与非”运算信号。
14.根据权利要求11所述的半导体存储器件，其中所述测试熔断电路进一步包括：
一个N沟道MOS晶体管，具有一个连接到所述测试熔丝另一端的漏极和一个被提供低电平电位的源极；
一个第一倒相器，具有一个连接到所述测试熔丝另一端和所述N沟道MOS晶体管漏极的输入端，所述第一倒相器具有连接到所述N沟道MOS晶体管栅极的输出端；和
一个第二倒相器，具有一个连接到所述第一倒相器输出端的输入端，所述第二倒相器将所述第一倒相器的输出信号倒相，以产生测试熔断输出信号。
15.根据权利要求11所述的半导体存储器件，行地址包括第一至第Q位，而互补行地址包括第1至第Q互补位，其中Q表示不小于2的第四正整数，所述第三正整数P不大于2Q，其中所述第P个冗余解码电路进一步包括：
连接到“与”电路输入端的第一至第Q位冗余解码电路，第q位冗余解码电路被提供行地址的第q位和互补行地址的第q互补位，其中q表示1至Q的每一个，所述第q位冗余解码电路由包括具有一个被提供高电平电位端的第q位熔丝的第q个熔断电路组成，当不熔断所述第q位熔丝时，所述第q个熔断电路产生以逻辑低电平表示无效的第q位熔断输出信号和以逻辑高电平表示有效的第q互补位熔断输出信号，所述第一q位冗余解码电路具有一个第q位冗余输出节点，用于向所述“与”电路提供以逻辑高电平表示有效的第q位冗余解码信号。
16.根据权利要求15所述的半导体存储器件，其中所述第q位冗余解码电路进一步包括：
第一开关装置，具有连接到第q位冗余输出节点的第一初级主电极，被提供第q互补位熔断输出信号的第一控制电极，和被提供行地址的第q位和互补行地址的第q互补位之一的第一次级主电极，所述第一开关装置响应表示有效的第q互补位熔断输出信号导通；和
第二开关装置，具有连接到第q位冗余输出节点的第二初级主电极，被提供第q位熔断输出信号的第二控制电极，和被提供行地址的第q位和互补行地址的第q互补位中另一个地址的第二次级主电极，所述第二开关装置响应表示无效的第q位熔断输出信号截止。
17.根据权利要求16所述的半导体存储器件，其中所述第一开关装置是一个第一N沟道MOS晶体管，该N沟道MOS晶体管具有作为第一初级主电极的第一漏极，作为第一控制电极的第一栅极，和作为第一次级主电极的第一源极，所述第二开关装置是一个第二N沟道MOS晶体管，该N沟道MOS晶体管具有作为第二初级主电极的第二漏极，作为第二控制电极的第二栅极，和作为第二次级主电极的第二源极。
18.根据权利要求15所述的半导体存储器件，其中所述第q熔断电路进一步包括：
一个N沟道MOS晶体管，具有一个连接到所述第q位熔丝另一端的漏极和一个被提供低电平电位的源极；
一个第一倒相器，具有一个连接到所述测试熔丝另一端和所述N沟道MOS晶体管漏极的输入端，所述第一倒相器具有连接到所述N沟道MOS晶体管栅极的输出端，所述第一倒相器产生第q位熔断输出信号；和
一个第二倒相器，具有一个连接到所述第一倒相器输出端的输入端，所述第二倒相器将第q位熔断输出信号倒相，以产生第q互补位熔断输出信号。
19.根据权利要求1所述的半导体存储器件，所述第p冗余解码电路经第p条冗余解码信号线产生第p冗余解码信号，所述解码禁止信号产生装置是一个“与”门，用于产生以逻辑低电平表示有效的解码禁止信号，其中所述第P冗余解码电路包括：
放电装置，用于在替换前对所述冗余存储单元阵列的第P行进行测试时用低电平电位使第P条冗余解码信号线放电；和
一个被提供以逻辑高电平表示有效的测试模式信号的测试冗余解码电路，所述测试冗余解码电路由包括一个测试熔丝的测试熔断电路组成，测试熔丝的一端被提供低电位电平，在不熔断测试熔丝时，所述测试熔断电路产生以逻辑低电平表示有效的测试熔断输出信号。
20.根据权利要求19所述的半导体存储器件，其中所述放电装置是一个N沟道MOS晶体管，该N沟道MOS晶体管具有一个被提供低电平电位的源极，一个连接到第P条冗余解码信号线的漏极，和一个被提供以逻辑高电平表示有效的控制信号的栅极。
21.根据权利要求19所述的半导体存储器件，其中所述测试冗余解码电路进一步包括：
第一开关装置，具有连接到第P条冗余解码信号线的第一初级主电极，被提供测试熔断输出信号的第一控制电极，和第一次级主电极，所述第一开关装置响应表示有效的测试熔断输出信号导通；和
第二开关装置，具有连接到所述第一开关装置的第一次级主电极的第二初级主电极，被提供测试模式信号的第二控制电极，和被提供高电平电位的第二次级主电极，所述第二开关装置响应表示无效的测试模式信号导通。
22.根据权利要求21所述的半导体存储器件，其中所述第一开关装置是一个第一P沟道MOS晶体管，该P沟道MOS晶体管具有作为第一初级主电极的第一漏极，作为第一控制电极的第一栅极，和作为第一次级主电极的第一源极，所述第二开关装置是一个第二P沟道MOS晶体管，该P沟道MOS晶体管具有作为第二初级主电极的第二漏极，作为第二控制电极的第二栅极，和作为第二次级主电极的第二源极。
23.根据权利要求19所述的半导体存储器件，其中所述测试熔断电路进一步包括：
一个P沟道MOS晶体管，具有一个连接到所述测试熔丝另一端的漏极和一个被提供高电平电位的源极；
一个第一倒相器，具有一个连接到所述测试熔丝另一端和所述P沟道MOS晶体管漏极的输入端，所述第一倒相器具有连接到所述P沟道MOS晶体管栅极的输出端；和
一个第二倒相器，具有一个连接到所述第一倒相器输出端的输入端，所述第二倒相器将所述第一倒相器的输出信号倒相，以产生测试熔断输出信号。
24.根据权利要求19所述的半导体存储器件，行地址包括第一至第Q位，而互补行地址包括第1至第Q互补位，其中Q表示不小于2的第四正整数，所述第三正整数P不大于2Q，其中所述第P个冗余解码电路进一步包括：
连接到第P条冗余解码信号线的第一至第Q位冗余解码电路，第q位冗余解码电路被提供行地址的第q位和互补行地址的第q互补位，其中q表示1至Q的每一个，所述第q位冗余解码电路由包括具有一个被提供低电平电位端的第q位熔丝的第q个熔断电路组成，当不熔断所述第q位熔丝时，所述第q个熔断电路产生以逻辑高电平表示无效的第q位熔断输出信号和以逻辑低电平表示有效的第q互补位熔断输出信号。
25.根据权利要求24所述的半导体存储器件，其中所述第q位冗余解码电路进一步包括：
第一开关装置，具有连接到第P条冗余解码信号线的第一初级主电极，被提供第q位熔断输出信号的第一控制电极，和第一次级主电极，所述第一开关装置响应表示无效的第q位熔断输出信号截止；
第二开关装置，具有连接到所述第一开关装置的第一次级主电极的第二初级主电极，被提供第q位行地址和第q互补位互补行地址之一的第二控制电极，和被提供高电平电位的第二次级主电极，当所述第q位行地址和第q互补位互补行地址之一表示逻辑低电平时，所述第二开关装置导通；
第三开关装置，具有连接到第P条冗余解码信号线的第三初级主电极，被提供第q互补位熔断输出信号的第三控制电极，和第三次级主电极，所述第三开关装置响应表示有效的第q互补位熔断输出信号导通；和
第四开关装置，具有连接到所述第三开关装置的第三次级主电极的第四初级主电极，被提供第q位行地址和第q互补位互补行地址中另一个地址的第四控制电极，和被提供高电平电位的第四次级主电极，当所述第q位行地址和第q互补位互补行地址中的另一个地址表示逻辑高电平时，所述第四开关装置截止。
26.根据权利要求25所述的半导体存储器件，其中所述第一开关装置是一个第一P沟道MOS晶体管，该P沟道MOS晶体管具有作为第一初级主电极的第一漏极，作为第一控制电极的第一栅极，和作为第一次级主电极的第一源极，所述第二开关装置是一个第二P沟道MOS晶体管，该P沟道MOS晶体管具有作为第二初级主电极的第二漏极，作为第二控制电极的第二栅极，和作为第二次级主电极的第二源极，所述第三开关装置是一个第三P沟道MOS晶体管，该P沟道MOS晶体管具有作为第三初级主电极的第三漏极，作为第三控制电极的第三栅极，和作为第三次级主电极的第三源极，所述第四开关装置是一个第四P沟道MOS晶体管，该P沟道MOS晶体管具有作为第四初级主电极的第四漏极，作为第四控制电极的第四栅极，和作为第四次级主电极的第四源极。
27.根据权利要求24所述的半导体存储器件，其中所述第q熔断电路进一步包括：
一个P沟道MOS晶体管，具有一个连接到所述第q位熔丝另一端的漏极和一个被提供高电平电位的源极；
一个第一倒相器，具有一个连接到所述测试熔丝另一端和所述P沟道MOS晶体管漏极的输入端，所述第一倒相器具有连接到所述P沟道MOS晶体管栅极的输出端，所述第一倒相器产生第q位熔断输出信号；和
一个第二倒相器，具有一个连接到所述第一倒相器输出端的输入端，所述第二倒相器将第q位熔断输出信号倒相，以产生第q互补位熔断输出信号。
28.根据权利要求1所述的半导体存储器件，所述解码禁止信号产生装置是一个“与”门，用于产生以逻辑低电平表示有效的解码禁止信号，所述第P个冗余解码电路经“或”电路产生第P个冗余解码信号，其中所述第P个冗余解码电路包括一个被提供以逻辑高电平表示有效的测试模式信号的测试冗余解码电路，所述测试冗余解码电路由包括具有一个被提供低电平电位端的测试熔丝的测试熔断电路组成，当不熔断测试熔丝时，所述测试熔断电路产生以逻辑低电平表示有效的测试熔断输出信号，所述测试冗余解码电路向所述“与”电路提供以逻辑低电平表示有效的测试冗余解码信号。
29.根据权利要求28所述的半导体存储器件，其中所述测试冗余解码电路进一步包括连接到所述测试熔断电路并被提供测试模式信号的组合装置，用于将测试熔断输出信号与测试模式信号组合以产生作为测试冗余解码信号的组合信号。
30.根据权利要求29所述的半导体存储器件，其中所述组合装置是一个“或非”电路，用于对测试熔断输出信号与测试模式信号进行“或非”运算，以产生作为组合信号的“或非”运算信号。
31.根据权利要求28所述的半导体存储器件，其中所述测试熔断电路进一步包括：
一个P沟道MOS晶体管，具有一个连接到所述测试熔丝另一端的漏极和一个被提供高电平电位的源极；
一个第一倒相器，具有一个连接到所述测试熔丝另一端和所述P沟道MOS晶体管漏极的输入端，所述第一倒相器具有连接到所述P沟道MOS晶体管栅极的输出端；和
一个第二倒相器，具有一个连接到所述第一倒相器输出端的输入端，所述第二倒相器将所述第一倒相器的输出信号倒相，以产生测试熔断输出信号。
32.根据权利要求28所述的半导体存储器件，行地址包括第一至第Q位，而互补行地址包括第1至第Q互补位，其中Q表示不小于2的第四正整数，所述第三正整数P不大于2Q，其中所述第P个冗余解码电路进一步包括：
连接到“或”电路输入端的第一至第Q位冗余解码电路，第q位冗余解码电路被提供行地址的第q位和互补行地址的第q互补位，其中q表示1至Q的每一个，所述第q位冗余解码电路由包括具有一个被提供低电平电位端的第q位熔丝的第q个熔断电路组成，当不熔断所述第q位熔丝时，所述第q个熔断电路产生以逻辑高电平表示无效的第q位熔断输出信号和以逻辑低电平表示有效的第q互补位熔断输出信号，所述第一q位冗余解码电路具有一个第q位冗余输出节点，用于向所述“或”电路提供以逻辑低电平表示有效的第q位冗余解码信号。
33.根据权利要求32所述的半导体存储器件，其中所述第q位冗余解码电路进一步包括：
第一开关装置，具有连接到第q位冗余输出节点的第一初级主电极，被提供第q互补位熔断输出信号的第一控制电极，和被提供行地址的第q位和互补行地址的第q互补位之一的第一次级主电极，所述第一开关装置响应表示有效的第q互补位熔断输出信号导通；和
第二开关装置，具有连接到第q位冗余输出节点的第二初级主电极，被提供第q位熔断输出信号的第二控制电极，和被提供行地址的第q位和互补行地址的第q互补位中另一个地址的第二次级主电极，所述第二开关装置响应表示无效的第q位熔断输出信号截止。
34.根据权利要求33所述的半导体存储器件，其中所述第一开关装置是一个第一P沟道MOS晶体管，该P沟道MOS晶体管具有作为第一初级主电极的第一漏极，作为第一控制电极的第一栅极，和作为第一次级主电极的第一源极，所述第二开关装置是一个第二P沟道MOS晶体管，该P沟道MOS晶体管具有作为第二初级主电极的第二漏极，作为第二控制电极的第二栅极，和作为第二次级主电极的第二源极。
35.根据权利要求32所述的半导体存储器件，其中所述第q熔断电路进一步包括：
一个P沟道MOS晶体管，具有一个连接到所述第q位熔丝另一端的漏极和一个被提供高电平电位的源极；
一个第一倒相器，具有一个连接到所述测试熔丝另一端和所述P沟道MOS晶体管漏极的输入端，所述第一倒相器具有连接到所述P沟道MOS晶体管栅极的输出端，所述第一倒相器产生第q位熔断输出信号；和
一个第二倒相器，具有一个连接到所述第一倒相器输出端的输入端，所述第二倒相器将第q位熔断输出信号倒相，以产生第q互补位熔断输出信号。
36.一种半导体存储器件，包括：
由多个以第一至第M行和第一至第N列的矩阵形式排列的正规存储单元组成的正规存储单元阵列，其中M和N表示各自不小于2的第一和第二正整数；
一个连接到所述正规存储单元阵列并被提供解码禁止信号、地址信号、和具有与地址信号相反逻辑值的互补地址信号的正规解码器，当解码禁止信号表示无效时，用于把地址信号和互补地址信号解码成用于启动正规存储单元之一的信号；
由多个以第一至第M行和第一至第P列的矩阵形式排列的冗余存储单元组成的冗余存储单元阵列，其中P表示不小于2的第三正整数，所述冗余存储单元阵列第一至第P列的每一列通过替换被诊断为有缺陷列的所述正规存储单元阵列第一至第M列中有缺陷列来执行替换操作；和
一个连接到所述冗余存储单元阵列和所述正规解码器并被提供测试模式信号的冗余解码器，所述冗余解码器包括分别连接到所述冗余存储单元阵列的第一至第P行的第一至第P个冗余解码电路，所述第一至所述第P个冗余解码电路中的每一个电路被提供地址信号中的列地址、互补地址信号中的互补列地址、和测试模式信号，第P个冗余解码电路设置有与所述正规存储单元阵列缺陷列的地址相同的第P个冗余列地址，其中P表示1至P中的每一个，当所述第p个冗余解码电路被提供表示第p个冗余列地址的列地址和互补列地址时，所述第P个冗余解码电路向所述冗余存储单元阵列的第p列提供用于启动所述冗余存储单元阵列第p列的第p个冗余解码信号，所述第一至所述第P个冗余解码电路被以不同顺序提供地址信号的列地址和互补地址信号的互补列地址，以便以相反顺序提供至少一对列地址中的位和互补列地址中的对应位，所述冗余解码器还包括连接在所述第一至所述第P个冗余解码电路和所述正规解码器之间的解码禁止信号产生装置，用于在第一至第P个冗余解码信号中的任何一个表示有效时产生表示有效的解码禁止信号。
37.根据权利要求36所述的半导体存储器件，所述解码禁止信号产生装置是一个“或”门，用于产生以逻辑高电平表示有效的解码禁止信号，所述第P个冗余解码电路经第P条冗余解码信号线产生第P个冗余解码信号，其中所述第P个冗余解码电路包括：
充电装置，用于在替换前对所述冗余存储单元阵列的第P列进行测试时用高电平电位对第P条冗余解码信号线充电；和
一个被提供以逻辑低电平表示有效的测试模式信号的测试冗余解码电路，所述测试冗余解码电路由包括一个测试熔丝的测试熔断电路组成，测试熔丝的一端被提供高电位电平，在不熔断测试熔丝时，所述测试熔断电路产生以逻辑高电平表示有效的测试熔断输出信号。
38.根据权利要求37所述的半导体存储器件，其中所述充电装置是一个P沟道MOS晶体管，该P沟道MOS晶体管具有一个被提供高电平电位的源极，一个连接到第P条冗余解码信号线的漏极，和一个被提供以逻辑低电平表示有效的控制信号的栅极。
39.根据权利要求37所述的半导体存储器件，其中所述测试冗余解码电路进一步包括：
第一开关装置，具有连接到第P条冗余解码信号线的第一初级主电极，被提供测试熔断输出信号的第一控制电极，和第一次级主电极，所述第一开关装置响应表示有效的测试熔断输出信号导通；和
第二开关装置，具有连接到所述第一开关装置的第一次级主电极的第二初级主电极，被提供测试模式信号的第二控制电极，和被提供低电平电位的第二次级主电极，所述第二开关装置响应表示无效的测试模式信号导通。
40.根据权利要求39所述的半导体存储器件，其中所述第一开关装置是一个第一N沟道MOS晶体管，该N沟道MOS晶体管具有作为第一初级主电极的第一漏极，作为第一控制电极的第一栅极，和作为第一次级主电极的第一源极，所述第二开关装置是一个第二N沟道MOS晶体管，该N沟道MOS晶体管具有作为第二初级主电极的第二漏极，作为第二控制电极的第二栅极，和作为第二次级主电极的第二源极。
41.根据权利要求37所述的半导体存储器件，其中所述测试熔断电路进一步包括：
一个N沟道MOS晶体管，具有一个连接到所述测试熔丝另一端的漏极和一个被提供低电平电位的源极；
一个第一倒相器，具有一个连接到所述测试熔丝另一端和所述N沟道MOS晶体管漏极的输入端，所述第一倒相器具有连接到所述N沟道MOS晶体管栅极的输出端；和
一个第二倒相器，具有一个连接到所述第一倒相器输出端的输入端，所述第二倒相器将所述第一倒相器的输出信号倒相，以产生测试熔断输出信号。
42.根据权利要求37所述的半导体存储器件，列地址包括第一至第Q位，而互补列地址包括第1至第Q互补位，其中Q表示不小于2的第四正整数，所述第三正整数P不大于2Q，其中所述第P个冗余解码电路进一步包括：
连接到第P条冗余解码信号线的第一至第Q位冗余解码电路，第q位冗余解码电路被提供列地址的第q位和互补列地址的第q互补位，其中q表示1至Q的每一个，所述第q位冗余解码电路由包括具有一个被提供高电平电位端的第q位熔丝的第q个熔断电路组成，当不熔断所述第q位熔丝时，所述第q个熔断电路产生以逻辑低电平表示无效的第q位熔断输出信号和以逻辑高电平表示有效的第q互补位熔断输出信号。
43.根据权利要求42所述的半导体存储器件，其中所述第q位冗余解码电路进一步包括：
第一开关装置，具有连接到第P条冗余解码信号线的第一初级主电极，被提供第q位熔断输出信号的第一控制电极，和第一次级主电极，所述第一开关装置响应表示无效的第q位熔断输出信号截止；
第二开关装置，具有连接到所述第一开关装置的第一次级主电极的第二初级主电极，被提供第q位列地址和第q互补位互补列地址之一的第二控制电极，和被提供低电平电位的第二次级主电极，当所述第q位列地址和第q互补位互补列地址之一表示逻辑高电平时，所述第二开关装置导通；
第三开关装置，具有连接到第P条冗余解码信号线的第三初级主电极，被提供第q互补位熔断输出信号的第三控制电极，和第三次级主电极，所述第三开关装置响应表示有效的第q互补位熔断输出信号导通；和
第四开关装置，具有连接到所述第三开关装置的第三次级主电极的第四初级主电极，被提供第q位列地址和第q互补位互补列地址中另一个地址的第四控制电极，和被提供低电平电位的第四次级主电极，当所述第q位列地址和第q互补位互补列地址中的另一个地址表示逻辑低电平时，所述第四开关装置截止。
44.根据权利要求43所述的半导体存储器件，其中所述第一开关装置是一个第一N沟道MOS晶体管，该N沟道MOS晶体管具有作为第一初级主电极的第一漏极，作为第一控制电极的第一栅极，和作为第一次级主电极的第一源极，所述第二开关装置是一个第二N沟道MOS晶体管，该N沟道MOS晶体管具有作为第二初级主电极的第二漏极，作为第二控制电极的第二栅极，和作为第二次级主电极的第二源极，所述第三开关装置是一个第三N沟道MOS晶体管，该N沟道MOS晶体管具有作为第三初级主电极的第三漏极，作为第三控制电极的第三栅极，和作为第三次级主电极的第三源极，所述第四开关装置是一个第四N沟道MOS晶体管，该N沟道MOS晶体管具有作为第四初级主电极的第四漏极，作为第四控制电极的第四栅极，和作为第四次级主电极的第四源极。
45.根据权利要求42所述的半导体存储器件，其中所述第q熔断电路进一步包括：
一个N沟道MOS晶体管，具有一个连接到所述第q位熔丝另一端的漏极和一个被提供低电平电位的源极；
一个第一倒相器，具有一个连接到所述测试熔丝另一端和所述N沟道MOS晶体管漏极的输入端，所述第一倒相器具有连接到所述N沟道MOS晶体管栅极的输出端，所述第一倒相器产生第q位熔断输出信号；和
一个第二倒相器，具有一个连接到所述第一倒相器输出端的输入端，所述第二倒相器将第q位熔断输出信号倒相，以产生第q互补位熔断输出信号。
46.根据权利要求36所述的半导体存储器件，所述解码禁止信号产生装置是一个“或”门，用于产生以逻辑高电平表示有效的解码禁止信号，所述第P个冗余解码电路经“与”电路产生第P个冗余解码信号，其中所述第P个冗余解码电路包括一个被提供以逻辑低电平表示有效的测试模式信号的测试冗余解码电路，所述测试冗余解码电路由包括具有一个被提供高电平电位端的测试熔丝的测试熔断电路组成，当不熔断测试熔丝时，所述测试熔断电路产生以逻辑高电平表示有效的测试熔断输出信号，所述测试冗余解码电路向所述“与”电路提供以逻辑高电平表示有效的测试冗余解码信号。
47.根据权利要求46所述的半导体存储器件，其中所述测试冗余解码电路进一步包括连接到所述测试熔断电路并被提供测试模式信号的组合装置，用于将测试熔断输出信号与测试模式信号组合以产生作为测试冗余解码信号的组合信号。
48.根据权利要求47所述的半导体存储器件，其中所述组合装置是一个“与非”电路，用于对测试熔断输出信号与测试模式信号进行“与非”运算，以产生作为组合信号的“与非”运算信号。
49.根据权利要求46所述的半导体存储器件，其中所述测试熔断电路进一步包括：
一个N沟道MOS晶体管，具有一个连接到所述测试熔丝另一端的漏极和一个被提供低电平电位的源极；
一个第一倒相器，具有一个连接到所述测试熔丝另一端和所述N沟道MOS晶体管漏极的输入端，所述第一倒相器具有连接到所述N沟道MOS晶体管栅极的输出端；和
一个第二倒相器，具有一个连接到所述第一倒相器输出端的输入端，所述第二倒相器将所述第一倒相器的输出信号倒相，以产生测试熔断输出信号。
50.根据权利要求46所述的半导体存储器件，列地址包括第一至第Q位，而互补列地址包括第1至第Q互补位，其中Q表示不小于2的第四正整数，所述第三正整数P不大于2Q，其中所述第P个冗余解码电路进一步包括：
连接到“与”电路输入端的第一至第Q位冗余解码电路，第q位冗余解码电路被提供列地址的第q位和互补列地址的第q互补位，其中q表示1至Q的每一个，所述第q位冗余解码电路由包括具有一个被提供高电平电位端的第q位熔丝的第q个熔断电路组成，当不熔断所述第q位熔丝时，所述第q个熔断电路产生以逻辑低电平表示无效的第q位熔断输出信号和以逻辑高电平表示有效的第q互补位熔断输出信号，所述第一q位冗余解码电路具有一个第q位冗余输出节点，用于向所述“与”电路提供以逻辑高电平表示有效的第q位冗余解码信号。
51.根据权利要求50所述的半导体存储器件，其中所述第q位冗余解码电路进一步包括：
第一开关装置，具有连接到第q位冗余输出节点的第一初级主电极，被提供第q互补位熔断输出信号的第一控制电极，和被提供列地址的第q位和互补列地址的第q互补位之一的第一次级主电极，所述第一开关装置响应表示有效的第q互补位熔断输出信号导通；和
第二开关装置，具有连接到第q位冗余输出节点的第二初级主电极，被提供第q位熔断输出信号的第二控制电极，和被提供列地址的第q位和互补列地址的第q互补位中另一个地址的第二次级主电极，所述第二开关装置响应表示无效的第q位熔断输出信号截止。
52.根据权利要求51所述的半导体存储器件，其中所述第一开关装置是一个第一N沟道MOS晶体管，该N沟道MOS晶体管具有作为第一初级主电极的第一漏极，作为第一控制电极的第一栅极，和作为第一次级主电极的第一源极，所述第二开关装置是一个第二N沟道MOS晶体管，该N沟道MOS晶体管具有作为第二初级主电极的第二漏极，作为第二控制电极的第二栅极，和作为第二次级主电极的第二源极。
53.根据权利要求50所述的半导体存储器件，其中所述第q熔断电路进一步包括：
一个N沟道MOS晶体管，具有一个连接到所述第q位熔丝另一端的漏极和一个被提供低电平电位的源极；
一个第一倒相器，具有一个连接到所述测试熔丝另一端和所述N沟道MOS晶体管漏极的输入端，所述第一倒相器具有连接到所述N沟道MOS晶体管栅极的输出端，所述第一倒相器产生第q位熔断输出信号；和
一个第二倒相器，具有一个连接到所述第一倒相器输出端的输入端，所述第二倒相器将第q位熔断输出信号倒相，以产生第q互补位熔断输出信号。
54.根据权利要求36所述的半导体存储器件，所述解码禁止信号产生装置是一个“与”门，用于产生以逻辑低电平表示有效的解码禁止信号，所述第p冗余解码电路经第p条冗余解码信号线产生第p冗余解码信号，其中所述第P冗余解码电路包括：
放电装置，用于在替换前对所述冗余存储单元阵列的第P列进行测试时用低电平电位使第P条冗余解码信号线放电；和
一个被提供以逻辑高电平表示有效的测试模式信号的测试冗余解码电路，所述测试冗余解码电路由包括一个测试熔丝的测试熔断电路组成，测试熔丝的一端被提供低电位电平，在不熔断测试熔丝时，所述测试熔断电路产生以逻辑低电平表示有效的测试熔断输出信号。
55.根据权利要求54所述的半导体存储器件，其中所述放电装置是一个N沟道MOS晶体管，该N沟道MOS晶体管具有一个被提供低电平电位的源极，一个连接到第P条冗余解码信号线的漏极，和一个被提供以逻辑高电平表示有效的控制信号的栅极。
56.根据权利要求54所述的半导体存储器件，其中所述测试冗余解码电路进一步包括：
第一开关装置，具有连接到第P条冗余解码信号线的第一初级主电极，被提供测试熔断输出信号的第一控制电极，和第一次级主电极，所述第一开关装置响应表示有效的测试熔断输出信号导通；和
第二开关装置，具有连接到所述第一开关装置的第一次级主电极的第二初级主电极，被提供测试模式信号的第二控制电极，和被提供高电平电位的第二次级主电极，所述第二开关装置响应表示无效的测试模式信号导通。
57.根据权利要求56所述的半导体存储器件，其中所述第一开关装置是一个第一P沟道MOS晶体管，该P沟道MOS晶体管具有作为第一初级主电极的第一漏极，作为第一控制电极的第一栅极，和作为第一次级主电极的第一源极，所述第二开关装置是一个第二P沟道MOS晶体管，该P沟道MOS晶体管具有作为第二初级主电极的第二漏极，作为第二控制电极的第二栅极，和作为第二次级主电极的第二源极。
58.根据权利要求54所述的半导体存储器件，其中所述测试熔断电路进一步包括：
一个P沟道MOS晶体管，具有一个连接到所述测试熔丝另一端的漏极和一个被提供高电平电位的源极；
一个第一倒相器，具有一个连接到所述测试熔丝另一端和所述P沟道MOS晶体管漏极的输入端，所述第一倒相器具有连接到所述P沟道MOS晶体管栅极的输出端；和
一个第二倒相器，具有一个连接到所述第一倒相器输出端的输入端，所述第二倒相器将所述第一倒相器的输出信号倒相，以产生测试熔断输出信号。
59.根据权利要求54所述的半导体存储器件，列地址包括第一至第Q位，而互补列地址包括第1至第Q互补位，其中Q表示不小于2的第四正整数，所述第三正整数P不大于2Q，其中所述第P个冗余解码电路进一步包括：
连接到第P条冗余解码信号线的第一至第Q位冗余解码电路，第q位冗余解码电路被提供列地址的第q位和互补列地址的第q互补位，其中q表示1至Q的每一个，所述第q位冗余解码电路由包括具有一个被提供低电平电位端的第q位熔丝的第q个熔断电路组成，当不熔断所述第q位熔丝时，所述第q个熔断电路产生以逻辑高电平表示无效的第q位熔断输出信号和以逻辑低电平表示有效的第q互补位熔断输出信号。
60.根据权利要求59所述的半导体存储器件，其中所述第q位冗余解码电路进一步包括：
第一开关装置，具有连接到第P条冗余解码信号线的第一初级主电极，被提供第q位熔断输出信号的第一控制电极，和第一次级主电极，所述第一开关装置响应表示无效的第q位熔断输出信号截止；
第二开关装置，具有连接到所述第一开关装置的第一次级主电极的第二初级主电极，被提供第q位列地址和第q互补位互补列地址之一的第二控制电极，和被提供高电平电位的第二次级主电极，当所述第q位列地址和第q互补位互补列地址之一表示逻辑低电平时，所述第二开关装置导通；
第三开关装置，具有连接到第P条冗余解码信号线的第三初级主电极，被提供第q互补位熔断输出信号的第三控制电极，和第三次级主电极，所述第三开关装置响应表示有效的第q互补位熔断输出信号导通；和
第四开关装置，具有连接到所述第三开关装置的第三次级主电极的第四初级主电极，被提供第q位列地址和第q互补位互补列地址中另一个地址的第四控制电极，和被提供高电平电位的第四次级主电极，当所述第q位列地址和第q互补位互补列地址中的另一个地址表示逻辑高电平时，所述第四开关装置截止。
61.根据权利要求60所述的半导体存储器件，其中所述第一开关装置是一个第一P沟道MOS晶体管，该P沟道MOS晶体管具有作为第一初级主电极的第一漏极，作为第一控制电极的第一栅极，和作为第一次级主电极的第一源极，所述第二开关装置是一个第二P沟道MOS晶体管，该P沟道MOS晶体管具有作为第二初级主电极的第二漏极，作为第二控制电极的第二栅极，和作为第二次级主电极的第二源极，所述第三开关装置是一个第三P沟道MOS晶体管，该P沟道MOS晶体管具有作为第三初级主电极的第三漏极，作为第三控制电极的第三栅极，和作为第三次级主电极的第三源极，所述第四开关装置是一个第四P沟道MOS晶体管，该P沟道MOS晶体管具有作为第四初级主电极的第四漏极，作为第四控制电极的第四栅极，和作为第四次级主电极的第四源极。
62.根据权利要求59所述的半导体存储器件，其中所述第q熔断电路进一步包括：
一个P沟道MOS晶体管，具有一个连接到所述第q位熔丝另一端的漏极和一个被提供高电平电位的源极；
一个第一倒相器，具有一个连接到所述测试熔丝另一端和所述P沟道MOS晶体管漏极的输入端，所述第一倒相器具有连接到所述P沟道MOS晶体管栅极的输出端，所述第一倒相器产生第q位熔断输出信号；和
一个第二倒相器，具有一个连接到所述第一倒相器输出端的输入端，所述第二倒相器将第q位熔断输出信号倒相，以产生第q互补位熔断输出信号。
63.根据权利要求36所述的半导体存储器件，所述解码禁止信号产生装置是一个“与”门，用于产生以逻辑低电平表示有效的解码禁止信号，所述第P个冗余解码电路经“或”电路产生第P个冗余解码信号，其中所述第P个冗余解码电路包括一个被提供以逻辑高电平表示有效的测试模式信号的测试冗余解码电路，所述测试冗余解码电路由包括具有一个被提供低电平电位端的测试熔丝的测试熔断电路组成，当不熔断测试熔丝时，所述测试熔断电路产生以逻辑低电平表示有效的测试熔断输出信号，所述测试冗余解码电路向所述“与”电路提供以逻辑低电平表示有效的测试冗余解码信号。
64.根据权利要求63所述的半导体存储器件，其中所述测试冗余解码电路进一步包括连接到所述测试熔断电路并被提供测试模式信号的组合装置，用于将测试熔断输出信号与测试模式信号组合以产生作为测试冗余解码信号的组合信号。
65.根据权利要求64所述的半导体存储器件，其中所述组合装置是一个“或非”电路，用于对测试熔断输出信号与测试模式信号进行“或非”运算，以产生作为组合信号的“或非”运算信号。
66.根据权利要求63所述的半导体存储器件，其中所述测试熔断电路进一步包括：
一个P沟道MOS晶体管，具有一个连接到所述测试熔丝另一端的漏极和一个被提供高电平电位的源极；
一个第一倒相器，具有一个连接到所述测试熔丝另一端和所述P沟道MOS晶体管漏极的输入端，所述第一倒相器具有连接到所述P沟道MOS晶体管栅极的输出端；和
一个第二倒相器，具有一个连接到所述第一倒相器输出端的输入端，所述第二倒相器将所述第一倒相器的输出信号倒相，以产生测试熔断输出信号。
67.根据权利要求63所述的半导体存储器件，列地址包括第一至第Q位，而互补列地址包括第1至第Q互补位，其中Q表示不小于2的第四正整数，所述第三正整数P不大于2Q，其中所述第P个冗余解码电路进一步包括：
连接到“或”电路输入端的第一至第Q位冗余解码电路，第q位冗余解码电路被提供列地址的第q位和互补列地址的第q互补位，其中q表示1至Q的每一个，所述第q位冗余解码电路由包括具有一个被提供低电平电位端的第q位熔丝的第q个熔断电路组成，当不熔断所述第q位熔丝时，所述第q个熔断电路产生以逻辑高电平表示无效的第q位熔断输出信号和以逻辑低电平表示有效的第q互补位熔断输出信号，所述第一q位冗余解码电路具有一个第q位冗余输出节点，用于向所述“或”电路提供以逻辑低电平表示有效的第q位冗余解码信号。
68.根据权利要求67所述的半导体存储器件，其中所述第q位冗余解码电路进一步包括：
第一开关装置，具有连接到第q位冗余输出节点的第一初级主电极，被提供第q互补位熔断输出信号的第一控制电极，和被提供列地址的第q位和互补列地址的第q互补位之一的第一次级主电极，所述第一开关装置响应表示有效的第q互补位熔断输出信号导通；和
第二开关装置，具有连接到第q位冗余输出节点的第二初级主电极，被提供第q位熔断输出信号的第二控制电极，和被提供列地址的第q位和互补列地址的第q互补位中另一个地址的第二次级主电极，所述第二开关装置响应表示无效的第q位熔断输出信号截止。
69.根据权利要求68所述的半导体存储器件，其中所述第一开关装置是一个第一P沟道MOS晶体管，该P沟道MOS晶体管具有作为第一初级主电极的第一漏极，作为第一控制电极的第一栅极，和作为第一次级主电极的第一源极，所述第二开关装置是一个第二P沟道MOS晶体管，该P沟道MOS晶体管具有作为第二初级主电极的第二漏极，作为第二控制电极的第二栅极，和作为第二次级主电极的第二源极。
70.根据权利要求67所述的半导体存储器件，其中所述第q熔断电路进一步包括：
一个P沟道MOS晶体管，具有一个连接到所述第q位熔丝另一端的漏极和一个被提供高电平电位的源极；
一个第一倒相器，具有一个连接到所述测试熔丝另一端和所述P沟道MOS晶体管漏极的输入端，所述第一倒相器具有连接到所述P沟道MOS晶体管栅极的输出端，所述第一倒相器产生第q位熔断输出信号；和
一个第二倒相器，具有一个连接到所述第一倒相器输出端的输入端，所述第二倒相器将第q位熔断输出信号倒相，以产生第q互补位熔断输出信号。
71.一种半导体存储器件，包括：
由多个正规存储单元组成的正规存储单元阵列；
一个连接到所述正规存储单元阵列并被提供解码禁止信号、地址信号、和具有与地址信号相反逻辑值的互补地址信号的正规解码器，当解码禁止信号表示无效时，用于把地址信号和互补地址信号解码成用于启动正规存储单元之一的信号；
由多个冗余存储单元组成的冗余存储单元阵列，所述冗余存储单元阵列的每一个冗余存储单元通过替换被诊断为有缺陷存储单元的所述正规存储单元阵列的正规存储单元中的有缺陷单元来执行替换操作；和
一个连接到所述冗余存储单元和所述正规解码器并被提供测试模式信号的冗余解码器，所述冗余解码器包括多个连接到所述冗余存储单元阵列的相应冗余存储单元的冗余解码电路，每个所述冗余解码电路被提供地址信号、互补地址信号、和测试模式信号，每个冗余解码电路设置有与所述正规存储单元阵列有缺陷存储单元的地址相同的冗余地址，当所述冗余解码电路被提供表示所讨论的所述冗余解码电路的冗余地址的地址信号和互补地址信号时，每个冗余解码电路向所述冗余存储单元阵列的对应冗余存储单元提供用于启动所述冗余存储单元阵列的对应冗余存储单元的冗余解码信号，所述冗余解码电路被以不同顺序提供地址信号和互补地址信号，以便以相反顺序提供至少一对地址信号中的位和互补地址信号中的对应位，所述冗余解码器还包括连接在所述第一至所述第P个冗余解码电路和所述正规解码器之间的解码禁止信号产生装置，用于在冗余解码信号中的任何一个表示有效时产生表示有效的解码禁止信号。
72.根据权利要求71所述的半导体存储器件，所述解码禁止信号产生装置是一个“或”门，用于产生以逻辑高电平表示有效的解码禁止信号，所述冗余解码电路经一条冗余解码信号线产生冗余解码信号，其中所述冗余解码电路包括：
充电装置，用于在替换前对所述冗余存储单元阵列的对应冗余存储单元进行测试时用高电平电位对冗余解码信号线充电；和
一个被提供以逻辑低电平表示有效的测试模式信号的测试冗余解码电路，所述测试冗余解码电路由包括一个测试熔丝的测试熔断电路组成，测试熔丝的一端被提供高电位电平，在不熔断测试熔丝时，所述测试熔断电路产生以逻辑高电平表示有效的测试熔断输出信号。
73.根据权利要求72所述的半导体存储器件，其中所述充电装置是一个P沟道MOS晶体管，该P沟道MOS晶体管具有一个被提供高电平电位的源极，一个连接到冗余解码信号线的漏极，和一个被提供以逻辑低电平表示有效的控制信号的栅极。
74.根据权利要求72所述的半导体存储器件，其中所述测试冗余解码电路进一步包括：
第一开关装置，具有连接到冗余解码信号线的第一初级主电极，被提供测试熔断输出信号的第一控制电极，和第一次级主电极，所述第一开关装置响应表示有效的测试熔断输出信号导通；和
第二开关装置，具有连接到所述第一开关装置的第一次级主电极的第二初级主电极，被提供测试模式信号的第二控制电极，和被提供低电平电位的第二次级主电极，所述第二开关装置响应表示无效的测试模式信号导通。
75.根据权利要求74所述的半导体存储器件，其中所述第一开关装置是一个第一N沟道MOS晶体管，该N沟道MOS晶体管具有作为第一初级主电极的第一漏极，作为第一控制电极的第一栅极，和作为第一次级主电极的第一源极，所述第二开关装置是一个第二N沟道MOS晶体管，该N沟道MOS晶体管具有作为第二初级主电极的第二漏极，作为第二控制电极的第二栅极，和作为第二次级主电极的第二源极。
76.根据权利要求72所述的半导体存储器件，其中所述测试熔断电路进一步包括：
一个N沟道MOS晶体管，具有一个连接到所述测试熔丝另一端的漏极和一个被提供低电平电位的源极；
一个第一倒相器，具有一个连接到所述测试熔丝另一端和所述N沟道MOS晶体管漏极的输入端，所述第一倒相器具有连接到所述N沟道MOS晶体管栅极的输出端；和
一个第二倒相器，具有一个连接到所述第一倒相器输出端的输入端，所述第二倒相器将所述第一倒相器的输出信号倒相，以产生测试熔断输出信号。
77.根据权利要求72所述的半导体存储器件，地址信号包括第一至第Q位，而互补地址信号包括第1至第Q互补位，其中Q表示不小于2的正整数，其中所述冗余解码电路进一步包括：
连接到冗余解码信号线的第一至第Q位冗余解码电路，第q位冗余解码电路被提供地址信号的第q位和互补地址信号的第q互补位，其中q表示1至Q的每一个，所述第q位冗余解码电路由包括具有一个被提供高电平电位端的第q位熔丝的第q个熔断电路组成，当不熔断所述第q位熔丝时，所述第q个熔断电路产生以逻辑低电平表示无效的第q位熔断输出信号和以逻辑高电平表示有效的第q互补位熔断输出信号。
78.根据权利要求77所述的半导体存储器件，其中所述第q位冗余解码电路进一步包括：
第一开关装置，具有连接到冗余解码信号线的第一初级主电极，被提供第q位熔断输出信号的第一控制电极，和第一次级主电极，所述第一开关装置响应表示无效的第q位熔断输出信号截止；
第二开关装置，具有连接到所述第一开关装置的第一次级主电极的第二初级主电极，被提供第q位地址信号和第q互补位互补地址信号之一的第二控制电极，和被提供低电平电位的第二次级主电极，当所述第q位地址信号和第q互补位互补地址信号之一表示逻辑高电平时，所述第二开关装置导通；
第三开关装置，具有连接到冗余解码信号线的第三初级主电极，被提供第q互补位熔断输出信号的第三控制电极，和第三次级主电极，所述第三开关装置响应表示有效的第q互补位熔断输出信号导通；和
第四开关装置，具有连接到所述第三开关装置的第三次级主电极的第四初级主电极，被提供第q位地址信号和第q互补位互补地址信号中另一个地址的第四控制电极，和被提供低电平电位的第四次级主电极，当所述第q位地址信号和第q互补位互补地址信号中的另一个地址表示逻辑低电平时，所述第四开关装置截止。
79.根据权利要求78所述的半导体存储器件，其中所述第一开关装置是一个第一N沟道MOS晶体管，该N沟道MOS晶体管具有作为第一初级主电极的第一漏极，作为第一控制电极的第一栅极，和作为第一次级主电极的第一源极，所述第二开关装置是一个第二N沟道MOS晶体管，该N沟道MOS晶体管具有作为第二初级主电极的第二漏极，作为第二控制电极的第二栅极，和作为第二次级主电极的第二源极，所述第三开关装置是一个第三N沟道MOS晶体管，该N沟道MOS晶体管具有作为第三初级主电极的第三漏极，作为第三控制电极的第三栅极，和作为第三次级主电极的第三源极，所述第四开关装置是一个第四N沟道MOS晶体管，该N沟道MOS晶体管具有作为第四初级主电极的第四漏极，作为第四控制电极的第四栅极，和作为第四次级主电极的第四源极。
80.根据权利要求77所述的半导体存储器件，其中所述第q熔断电路进一步包括：
一个N沟道MOS晶体管，具有一个连接到所述第q位熔丝另一端的漏极和一个被提供低电平电位的源极；
一个第一倒相器，具有一个连接到所述测试熔丝另一端和所述N沟道MOS晶体管漏极的输入端，所述第一倒相器具有连接到所述N沟道MOS晶体管栅极的输出端，所述第一倒相器产生第q位熔断输出信号；和
一个第二倒相器，具有一个连接到所述第一倒相器输出端的输入端，所述第二倒相器将第q位熔断输出信号倒相，以产生第q互补位熔断输出信号。
81.根据权利要求71所述的半导体存储器件，所述解码禁止信号产生装置是一个“或”门，用于产生以逻辑高电平表示有效的解码禁止信号，所述冗余解码电路经“与”电路产生冗余解码信号，其中所述冗余解码电路包括一个被提供以逻辑低电平表示有效的测试模式信号的测试冗余解码电路，所述测试冗余解码电路由包括具有一个被提供高电平电位端的测试熔丝的测试熔断电路组成，当不熔断测试熔丝时，所述测试熔断电路产生以逻辑高电平表示有效的测试熔断输出信号，所述测试冗余解码电路向所述“与”电路提供以逻辑高电平表示有效的测试冗余解码信号。
82.根据权利要求81所述的半导体存储器件，其中所述测试冗余解码电路进一步包括连接到所述测试熔断电路并被提供测试模式信号的组合装置，用于将测试熔断输出信号与测试模式信号组合以产生作为测试冗余解码信号的组合信号。
83.根据权利要求82所述的半导体存储器件，其中所述组合装置是一个“与非”电路，用于对测试熔断输出信号与测试模式信号进行“与非”运算，以产生作为组合信号的“与非”运算信号。
84.根据权利要求81所述的半导体存储器件，其中所述测试熔断电路进一步包括：
一个N沟道MOS晶体管，具有一个连接到所述测试熔丝另一端的漏极和一个被提供低电平电位的源极；
一个第一倒相器，具有一个连接到所述测试熔丝另一端和所述N沟道MOS晶体管漏极的输入端，所述第一倒相器具有连接到所述N沟道MOS晶体管栅极的输出端；和
一个第二倒相器，具有一个连接到所述第一倒相器输出端的输入端，所述第二倒相器将所述第一倒相器的输出信号倒相，以产生测试熔断输出信号。
85.根据权利要求81所述的半导体存储器件，地址信号包括第一至第Q位，而互补地址信号包括第1至第Q互补位，其中Q表示不小于2的正整数，其中所述冗余解码电路进一步包括：
连接到“与”电路输入端的第一至第Q位冗余解码电路，第q位冗余解码电路被提供地址信号的第q位和互补地址信号的第q互补位，其中q表示1至Q的每一个，所述第q位冗余解码电路由包括具有一个被提供高电平电位端的第q位熔丝的第q个熔断电路组成，当不熔断所述第q位熔丝时，所述第q个熔断电路产生以逻辑低电平表示无效的第q位熔断输出信号和以逻辑高电平表示有效的第q互补位熔断输出信号，所述第一q位冗余解码电路具有一个第q位冗余输出节点，用于向所述“与”电路提供以逻辑高电平表示有效的第q位冗余解码信号。
86.根据权利要求85所述的半导体存储器件，其中所述第q位冗余解码电路进一步包括：
第一开关装置，具有连接到第q位冗余输出节点的第一初级主电极，被提供第q互补位熔断输出信号的第一控制电极，和被提供地址信号的第q位和互补地址信号的第q互补位之一的第一次级主电极，所述第一开关装置响应表示有效的第q互补位熔断输出信号导通；和
第二开关装置，具有连接到第q位冗余输出节点的第二初级主电极，被提供第q位熔断输出信号的第二控制电极，和被提供地址信号的第q位和互补地址信号的第q互补位中另一个地址的第二次级主电极，所述第二开关装置响应表示无效的第q位熔断输出信号截止。
87.根据权利要求86所述的半导体存储器件，其中所述第一开关装置是一个第一N沟道MOS晶体管，该N沟道MOS晶体管具有作为第一初级主电极的第一漏极，作为第一控制电极的第一栅极，和作为第一次级主电极的第一源极，所述第二开关装置是一个第二N沟道MOS晶体管，该N沟道MOS晶体管具有作为第二初级主电极的第二漏极，作为第二控制电极的第二栅极，和作为第二次级主电极的第二源极。
88.根据权利要求85所述的半导体存储器件，其中所述第q熔断电路进一步包括：
一个N沟道MOS晶体管，具有一个连接到所述第q位熔丝另一端的漏极和一个被提供低电平电位的源极；
一个第一倒相器，具有一个连接到所述测试熔丝另一端和所述N沟道MOS晶体管漏极的输入端，所述第一倒相器具有连接到所述N沟道MOS晶体管栅极的输出端，所述第一倒相器产生第q位熔断输出信号；和
一个第二倒相器，具有一个连接到所述第一倒相器输出端的输入端，所述第二倒相器将第q位熔断输出信号倒相，以产生第q互补位熔断输出信号。
89.根据权利要求71所述的半导体存储器件，所述解码禁止信号产生装置是一个“与”门，用于产生以逻辑低电平表示有效的解码禁止信号，所述冗余解码电路经冗余解码信号线产生冗余解码信号，其中所述冗余解码电路包括：
放电装置，用于在替换前对所述冗余存储单元阵列的对应冗余存储单元进行测试时用低电平电位使冗余解码信号线放电；和
一个被提供以逻辑高电平表示有效的测试模式信号的测试冗余解码电路，所述测试冗余解码电路由包括一个测试熔丝的测试熔断电路组成，测试熔丝的一端被提供低电位电平，在不熔断测试熔丝时，所述测试熔断电路产生以逻辑低电平表示有效的测试熔断输出信号。
90.根据权利要求89所述的半导体存储器件，其中所述放电装置是一个N沟道MOS晶体管，该N沟道MOS晶体管具有一个被提供低电平电位的源极，一个连接到冗余解码信号线的漏极，和一个被提供以逻辑高电平表示有效的控制信号的栅极。
91.根据权利要求89所述的半导体存储器件，其中所述测试冗余解码电路进一步包括：
第一开关装置，具有连接到冗余解码信号线的第一初级主电极，被提供测试熔断输出信号的第一控制电极，和第一次级主电极，所述第一开关装置响应表示有效的测试熔断输出信号导通；和
第二开关装置，具有连接到所述第一开关装置的第一次级主电极的第二初级主电极，被提供测试模式信号的第二控制电极，和被提供高电平电位的第二次级主电极，所述第二开关装置响应表示无效的测试模式信号导通。
92.根据权利要求91所述的半导体存储器件，其中所述第一开关装置是一个第一P沟道MOS晶体管，该P沟道MOS晶体管具有作为第一初级主电极的第一漏极，作为第一控制电极的第一栅极，和作为第一次级主电极的第一源极，所述第二开关装置是一个第二P沟道MOS晶体管，该P沟道MOS晶体管具有作为第二初级主电极的第二漏极，作为第二控制电极的第二栅极，和作为第二次级主电极的第二源极。
93.根据权利要求89所述的半导体存储器件，其中所述测试熔断电路进一步包括：
一个P沟道MOS晶体管，具有一个连接到所述测试熔丝另一端的漏极和一个被提供高电平电位的源极；
一个第一倒相器，具有一个连接到所述测试熔丝另一端和所述P沟道MOS晶体管漏极的输入端，所述第一倒相器具有连接到所述P沟道MOS晶体管栅极的输出端；和
一个第二倒相器，具有一个连接到所述第一倒相器输出端的输入端，所述第二倒相器将所述第一倒相器的输出信号倒相，以产生测试熔断输出信号。
94.根据权利要求89所述的半导体存储器件，地址信号包括第一至第Q位，而互补地址信号包括第1至第Q互补位，其中Q表示不小于2的正整数，其中所述冗余解码电路进一步包括：
连接到冗余解码信号线的第一至第Q位冗余解码电路，第q位冗余解码电路被提供地址信号的第q位和互补地址信号的第q互补位，其中q表示1至Q的每一个，所述第q位冗余解码电路由包括具有一个被提供低电平电位端的第q位熔丝的第q个熔断电路组成，当不熔断所述第q位熔丝时，所述第q个熔断电路产生以逻辑高电平表示无效的第q位熔断输出信号和以逻辑低电平表示有效的第q互补位熔断输出信号。
95.根据权利要求94所述的半导体存储器件，其中所述第q位冗余解码电路进一步包括：
第一开关装置，具有连接到冗余解码信号线的第一初级主电极，被提供第q位熔断输出信号的第一控制电极，和第一次级主电极，所述第一开关装置响应表示无效的第q位熔断输出信号截止；
第二开关装置，具有连接到所述第一开关装置的第一次级主电极的第二初级主电极，被提供第q位地址信号和第q互补位互补地址信号之一的第二控制电极，和被提供高电平电位的第二次级主电极，当所述第q位地址信号和第q互补位互补地址信号之一表示逻辑低电平时，所述第二开关装置导通；
第三开关装置，具有连接到第P条冗余解码信号线的第三初级主电极，被提供第q互补位熔断输出信号的第三控制电极，和第三次级主电极，所述第三开关装置响应表示有效的第q互补位熔断输出信号导通；和
第四开关装置，具有连接到所述第三开关装置的第三次级主电极的第四初级主电极，被提供第q位地址信号和第q互补位互补地址信号中另一个地址的第四控制电极，和被提供高电平电位的第四次级主电极，当所述第q位地址信号和第q互补位互补地址信号中的另一个地址表示逻辑高电平时，所述第四开关装置截止。
96.根据权利要求95所述的半导体存储器件，其中所述第一开关装置是一个第一P沟道MOS晶体管，该P沟道MOS晶体管具有作为第一初级主电极的第一漏极，作为第一控制电极的第一栅极，和作为第一次级主电极的第一源极，所述第二开关装置是一个第二P沟道MOS晶体管，该P沟道MOS晶体管具有作为第二初级主电极的第二漏极，作为第二控制电极的第二栅极，和作为第二次级主电极的第二源极，所述第三开关装置是一个第三P沟道MOS晶体管，该P沟道MOS晶体管具有作为第三初级主电极的第三漏极，作为第三控制电极的第三栅极，和作为第三次级主电极的第三源极，所述第四开关装置是一个第四P沟道MOS晶体管，该P沟道MOS晶体管具有作为第四初级主电极的第四漏极，作为第四控制电极的第四栅极，和作为第四次级主电极的第四源极。
97.根据权利要求94所述的半导体存储器件，其中所述第q熔断电路进一步包括：
一个P沟道MOS晶体管，具有一个连接到所述第q位熔丝另一端的漏极和一个被提供高电平电位的源极；
一个第一倒相器，具有一个连接到所述测试熔丝另一端和所述P沟道MOS晶体管漏极的输入端，所述第一倒相器具有连接到所述P沟道MOS晶体管栅极的输出端，所述第一倒相器产生第q位熔断输出信号；和
一个第二倒相器，具有一个连接到所述第一倒相器输出端的输入端，所述第二倒相器将第q位熔断输出信号倒相，以产生第q互补位熔断输出信号。
98.根据权利要求71所述的半导体存储器件，所述解码禁止信号产生装置是一个“与”门，用于产生以逻辑低电平表示有效的解码禁止信号，所述冗余解码电路经“或”电路产生冗余解码信号，其中所述冗余解码电路包括一个被提供以逻辑高电平表示有效的测试模式信号的测试冗余解码电路，所述测试冗余解码电路由包括具有一个被提供低电平电位端的测试熔丝的测试熔断电路组成，当不熔断测试熔丝时，所述测试熔断电路产生以逻辑低电平表示有效的测试熔断输出信号，所述测试冗余解码电路向所述“与”电路提供以逻辑低电平表示有效的测试冗余解码信号。
99.根据权利要求98所述的半导体存储器件，其中所述测试冗余解码电路进一步包括连接到所述测试熔断电路并被提供测试模式信号的组合装置，用于将测试熔断输出信号与测试模式信号组合以产生作为测试冗余解码信号的组合信号。
100.根据权利要求99所述的半导体存储器件，其中所述组合装置是一个“或非”电路，用于对测试熔断输出信号与测试模式信号进行“或非”运算，以产生作为组合信号的“或非”运算信号。
101.根据权利要求98所述的半导体存储器件，其中所述测试熔断电路进一步包括：
一个P沟道MOS晶体管，具有一个连接到所述测试熔丝另一端的漏极和一个被提供高电平电位的源极；
一个第一倒相器，具有一个连接到所述测试熔丝另一端和所述P沟道MOS晶体管漏极的输入端，所述第一倒相器具有连接到所述P沟道MOS晶体管栅极的输出端；和
一个第二倒相器，具有一个连接到所述第一倒相器输出端的输入端，所述第二倒相器将所述第一倒相器的输出信号倒相，以产生测试熔断输出信号。
102.根据权利要求98所述的半导体存储器件，地址信号包括第一至第Q位，而互补地址信号包括第1至第Q互补位，其中Q表示不小于2的正整数，其中所述冗余解码电路进一步包括：
连接到“或”电路输入端的第一至第Q位冗余解码电路，第q位冗余解码电路被提供地址信号的第q位和互补地址信号的第q互补位，其中q表示1至Q的每一个，所述第q位冗余解码电路由包括具有一个被提供低电平电位端的第q位熔丝的第q个熔断电路组成，当不熔断所述第q位熔丝时，所述第q个熔断电路产生以逻辑高电平表示无效的第q位熔断输出信号和以逻辑低电平表示有效的第q互补位熔断输出信号，所述第一q位冗余解码电路具有一个第q位冗余输出节点，用于向所述“或”电路提供以逻辑低电平表示有效的第q位冗余解码信号。
103.根据权利要求102所述的半导体存储器件，其中所述第q位冗余解码电路进一步包括：
第一开关装置，具有连接到第q位冗余输出节点的第一初级主电极，被提供第q互补位熔断输出信号的第一控制电极，和被提供地址信号的第q位和互补地址信号的第q互补位之一的第一次级主电极，所述第一开关装置响应表示有效的第q互补位熔断输出信号导通；和
第二开关装置，具有连接到第q位冗余输出节点的第二初级主电极，被提供第q位熔断输出信号的第二控制电极，和被提供地址信号的第q位和互补地址信号的第q互补位中另一个地址的第二次级主电极，所述第二开关装置响应表示无效的第q位熔断输出信号截止。
104.根据权利要求103所述的半导体存储器件，其中所述第一开关装置是一个第一P沟道MOS晶体管，该P沟道MOS晶体管具有作为第一初级主电极的第一漏极，作为第一控制电极的第一栅极，和作为第一次级主电极的第一源极，所述第二开关装置是一个第二P沟道MOS晶体管，该P沟道MOS晶体管具有作为第二初级主电极的第二漏极，作为第二控制电极的第二栅极，和作为第二次级主电极的第二源极。
105.根据权利要求102所述的半导体存储器件，其中所述第q熔断电路进一步包括：
一个P沟道MOS晶体管，具有一个连接到所述第q位熔丝另一端的漏极和一个被提供高电平电位的源极；
一个第一倒相器，具有一个连接到所述测试熔丝另一端和所述P沟道MOS晶体管漏极的输入端，所述第一倒相器具有连接到所述P沟道MOS晶体管栅极的输出端，所述第一倒相器产生第q位熔断输出信号；和
一个第二倒相器，具有一个连接到所述第一倒相器输出端的输入端，所述第二倒相器将第q位熔断输出信号倒相，以产生第q互补位熔断输出信号。
CNB981235573A 1997-10-30 1998-10-29 带有小规模电路冗余解码器的半导体存储器件 Expired - Fee Related CN1144230C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP298649/1997 1997-10-30
JP29864997A JP3189886B2 (ja) 1997-10-30 1997-10-30 半導体記憶装置
JP298649/97 1997-10-30

Publications (2)

Publication Number Publication Date
CN1216850A CN1216850A (zh) 1999-05-19
CN1144230C true CN1144230C (zh) 2004-03-31

Family

ID=17862476

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB981235573A Expired - Fee Related CN1144230C (zh) 1997-10-30 1998-10-29 带有小规模电路冗余解码器的半导体存储器件

Country Status (5)

Country Link
US (1) US6023433A (zh)
JP (1) JP3189886B2 (zh)
KR (1) KR100283020B1 (zh)
CN (1) CN1144230C (zh)
TW (1) TW396599B (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000195291A (ja) * 1998-12-28 2000-07-14 Oki Electric Ind Co Ltd 半導体記憶装置及びその冗長救済方法
JP3307360B2 (ja) * 1999-03-10 2002-07-24 日本電気株式会社 半導体集積回路装置
DE10005618A1 (de) 2000-02-09 2001-08-30 Infineon Technologies Ag Integrierter Halbleiterspeicher mit redundanter Einheit von Speicherzellen
JP4552266B2 (ja) * 2000-04-14 2010-09-29 エルピーダメモリ株式会社 半導体集積回路装置
KR20020022407A (ko) * 2000-09-20 2002-03-27 주식회사 인포웨어 데이터베이스 연동 웹 사이트 생성 방법 및 이를실행시키는 프로그램을 기록하는 기록 매체
JP2003173695A (ja) * 2001-12-03 2003-06-20 Elpida Memory Inc 半導体記憶装置及びメモリセルの救済方法
US7031977B2 (en) * 2002-02-28 2006-04-18 Plumtree Software, Inc. Efficiently storing indented threads in a threaded discussion application
JP2005267686A (ja) * 2004-03-16 2005-09-29 Toshiba Corp 半導体記憶装置
US7996759B2 (en) * 2004-09-14 2011-08-09 Oracle Internatonal Corporation Data insertion from a database into a fixed electronic template form that supports overflow data
US7405989B2 (en) * 2005-03-07 2008-07-29 Taiwan Semiconductor Manufacturing Co., Ltd. Electrical fuses with redundancy
WO2009008078A1 (ja) * 2007-07-11 2009-01-15 Fujitsu Microelectronics Limited 半導体記憶装置及びシステム
CN102770491B (zh) * 2009-12-21 2015-11-25 三菱化学欧洲合资公司 芳族聚碳酸酯组合物

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5550394A (en) * 1993-06-18 1996-08-27 Texas Instruments Incorporated Semiconductor memory device and defective memory cell correction circuit
JP3526894B2 (ja) * 1993-01-12 2004-05-17 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
US5519657A (en) * 1993-09-30 1996-05-21 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having a redundant memory array and a testing method thereof
JPH07226100A (ja) * 1994-02-15 1995-08-22 Nec Corp 半導体メモリ装置
JPH07282597A (ja) * 1994-04-12 1995-10-27 Mitsubishi Electric Corp 半導体記憶装置
US5771195A (en) * 1995-12-29 1998-06-23 Sgs-Thomson Microelectronics, Inc. Circuit and method for replacing a defective memory cell with a redundant memory cell
US5612918A (en) * 1995-12-29 1997-03-18 Sgs-Thomson Microelectronics, Inc. Redundancy architecture
US5790462A (en) * 1995-12-29 1998-08-04 Sgs-Thomson Microelectronics, Inc. Redundancy control
US5781486A (en) * 1996-04-16 1998-07-14 Micron Technology Corporation Apparatus for testing redundant elements in a packaged semiconductor memory device

Also Published As

Publication number Publication date
CN1216850A (zh) 1999-05-19
TW396599B (en) 2000-07-01
KR100283020B1 (ko) 2001-03-02
US6023433A (en) 2000-02-08
JP3189886B2 (ja) 2001-07-16
KR19990037542A (ko) 1999-05-25
JPH11134895A (ja) 1999-05-21

Similar Documents

Publication Publication Date Title
CN1144230C (zh) 带有小规模电路冗余解码器的半导体存储器件
CN1265457C (zh) 具有冗余系统的半导体存储器件
CN1122283C (zh) 半导体存储装置及其驱动方法
CN1290187C (zh) 用于多电源的标准单元及其相关技术
CN1967719A (zh) 电源电平升高的可编程逻辑器件存储器单元
CN1612265A (zh) 半导体存储设备及其制造方法
CN1667815A (zh) 半导体集成电路
CN1136583C (zh) 半导体存储器
CN1137516C (zh) 半导体器件及其控制方法
CN1797604A (zh) 半导体存储器装置的校正电路及其操作方法
CN1779857A (zh) 非易失性半导体存储器件及其读取方法
CN1284808A (zh) 显示单元及使用它的电子机器和显示单元的检查方法
CN1992073A (zh) 地址译码器、存储装置、处理器装置、以及地址译码方法
CN1178093C (zh) 用于驱动液晶的集成电路
CN1591098A (zh) 半导体电路
CN1542849A (zh) 冗余电路和使用该冗余电路的半导体设备
CN1162817A (zh) 半导体存储器
CN1191370A (zh) 半导体存储器
CN1230751A (zh) 半导体存储器件
CN1601652A (zh) 半导体存储装置及其检测方法
CN1956102A (zh) 半导体存储器件
CN1135567C (zh) 半导体存储装置的块选择线选择电路
CN1205617C (zh) 缓冲器电路
CN1527325A (zh) 难以发生熔断器的切断的误识别的半导体装置
CN1229996A (zh) 非易失半导体存储器件

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
ASS Succession or assignment of patent right

Owner name: NEC ELECTRONICS TAIWAN LTD.

Free format text: FORMER OWNER: NONE

Effective date: 20030509

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20030509

Address after: Tokyo, Japan

Applicant after: NEC Corp.

Co-applicant after: NEC Corp.

Address before: Tokyo, Japan

Applicant before: NEC Corp.

C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: ELPIDA MEMORY INC.

Free format text: FORMER OWNER: NIPPON ELECTRIC CO., LTD.; NEC ELECTRONICS TAIWAN LTD.

Effective date: 20080613

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20080613

Address after: Tokyo, Japan

Patentee after: Nihitatsu Memory Co., Ltd.

Address before: Tokyo

Co-patentee before: NEC Corp.

Patentee before: NEC Corp.

ASS Succession or assignment of patent right

Owner name: PS4 LASCO CO., LTD.

Free format text: FORMER OWNER: NIHITATSU MEMORY CO., LTD.

Effective date: 20130828

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20130828

Address after: Luxemburg Luxemburg

Patentee after: PS4 Russport Co.,Ltd.

Address before: Tokyo, Japan

Patentee before: Nihitatsu Memory Co., Ltd.

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20040331

Termination date: 20151029

EXPY Termination of patent right or utility model