CN1601652A - 半导体存储装置及其检测方法 - Google Patents
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Abstract
本发明涉及具备下述构件的半导体存储装置，所述构件即存储单元排列成行列状的存储单元阵列、共同连接于所述存储单元阵列的同一行的储存单元上的行线、共同连接于所述存储单元阵列的同一列的储存单元上的列线、选择所述存储单元阵列的任意行与列用的行译码器和列译码器、与所述存储单元阵列的列数相同数量设置的读出放大电路、存储从外部输入的输入数据，检测时将所述单元阵列的1行的数据设定于所述读出放大电路上的写入锁存电路、将检测时从所述存储单元阵列读出的1行的数据存储到所述读出放大电路的读出锁存电路、用于比较存储在所述写入锁存电路上的数据与存储在所述读出锁存电路上的数据的第1比较电路、以及存储所述第1比较电路的比较结果的第1比较结果寄存器。
Description
前后参照相关申请
本申请是基于并要求保护申请日为2003年9月25日，申请号为2003-334104号的在先日本专利申请的优先权。该申请的全部内容通过引用在此结合。
技术领域
本发明涉及半导体存储装置及其检测方法。
背景技术
近年来，在动态型半导体存储器(DRAM)等的制造时的检测中，对存储器单元阵列的行列的所有的地址区域依序进行数据写入/读出，将读出的数据输出到外部检测器，判断是否良好(Pass/Fail)。在这种情况下，进行数据输入输出线的确保数目的试验，也就是以数据输入输出位数为单位进行试验。而且，数据输入输出线为例如在512Mbit的通用的DRAM中为4、8、16，…，在逻辑LSI上混合装载的例如32Mbit的DRAM中为128、…等。
但是，随着存储器的大容量化，地址区域的一直在增加，出现了伴随所述增加检测时间也显著增加问题，这个问题今后将日益明显。
又，本发明的申请人在使用于例如图像存储器的多端口型的动态型半导体存储器(Multi Port DRAM)中，实现了在进行写入动作时将图案数据汇总传送到存储器的一行中的闪写(flash write)技术(东芝CMOS存储器数据手册，1996版，p92，(株)东芝发行)。
发明内容
采用本发明的第1形态，所提供的半导体装置具备
存储单元排列成行列状的存储单元阵列、
共同连接于所述存储单元阵列的同一行的储存单元上的行线、
共同连接于所述存储单元阵列的同一列的储存单元上的列线、
选择所述存储单元阵列的任意行与列用的行译码器和列译码器、
与所述存储单元阵列的列数相同数量设置的读出放大电路(sense amplifier)、
存储从外部输入的输入数据，检测时将所述单元阵列的1行的数据设定于所述读出放大电路上的写入锁存电路、
将检测时从所述存储单元阵列读出的1行的数据存储到所述读出放大电路的读出锁存电路、
用于比较存储在所述写入锁存电路上的数据与存储在所述读出锁存电路上的数据的第1比较电路、以及
存储所述第1比较电路的比较结果的第1比较结果寄存器。
采用本发明的另一形态，所提供的半导体装置具备
存储单元排列成行列状的存储单元阵列、
共同连接于所述存储单元阵列的同一行的储存单元上的行线、
共同连接于所述存储单元阵列的同一列的储存单元上的列线、
选择所述存储单元阵列的任意行与列用的行译码器和列译码器、
与所述存储单元阵列的列的数量相同数量设置的读出放大电路、
配置在所述存储单元阵列内，可存储与所述读出放大电路相同位数的多个图案数据的存储部、
测试时从存储在存储部的多个图案数据中选择任意一个图案数据的图案选择用译码器、
存储利用所述图案选择用译码器选择的图案数据，作为所述单元阵列的1行数据设定于所述读出放大电路的写入锁存电路、
存储测试时从所述单元阵列读出到所述读出放大电路的1行数据的读出锁存电路、
用于比较存储于所述写入锁存电路的数据与存储于所述读出锁存电路的数据的第1比较电路、以及
存储所述第1比较电路的比较结果的第1比较结果寄存器。
本发明所采用的又一形态，提供如下所述半导体装置测试方法，即
将输入数据写入写入锁存电路，把所述写入锁存电路的数据传送到读出放大器，以1行为单位将数据写入到存储单元配置为行列状的存储单元阵列内，
在从所述存储单元阵列读出数据时，使所述写入锁存电路的内容保持不变，或改写成从外部输入的比较数据，从所述存储单元阵列将数据以1行为单位读出到所述读出放大器电路，然后传送到读出锁存电路，
在第1比较电路中比较所述读出锁存电路的内容与所述写入锁存电路的内容，将比较结果存储于第1比较结果寄存器，
将在某一测试周期中存储于所述第1比较结果寄存器的内容在下一测试周期中传送到第2比较结果寄存器进行存储，
在第2比较电路中比较存储于所述第1比较结果寄存器的比较结果与存储于第2比较结果寄存器的比较结果，将比较结果存储于第3比较结果存储器，
根据所述第1比较结果寄存器的内容，判定所述存储单元阵列有无行不良，根据所述第2比较结果寄存器的内容，判定所述存储单元阵列有无列不良。
附图说明
图1是表示本发明第1实施形态的DRAM的一部分的方框图。
图2是表示图1中比较电路的一个具体例的电路图。
图3是表示本发明第2实施形态的DRAM的一部分的方框图。
图4是表示本发明第3实施形态的DRAM的一部分的方框图。
图5是表示本发明第4实施形态的DRAM的一部分的方框图。
图6是表示本发明第5实施形态的DRAM的一部分的方框图。
图7是表示本发明第6实施形态的DRAM的一部分的方框图。
图8是表示图7中的Pass/Fail及行不良判定电路24的Pass/Fail判定电路24a的一个具体例的电路图。
图9是表示图7中的Pass/Fail及行不良判定电路24的行不良判定电路24b的一个具体例的电路图。
图10是表示图7中的列不良判定电路25的一个具体例的电路图。
图11是将表示图7中的不良状况判定电路26在每一试验周期写入判定动作和判定结果的动作—时间关系图。
图12是第6实施形态的DRAM中的动作例5中的必要的结构的概略方框图。
图13是表示本发明第8实施形态的DRAM的一部分的方框图。
图14是表示本发明第9实施形态的DRAM的一部分的方框图。
图15是表示本发明第10实施形态的DRAM的一部分的方框图。
具体实施形态
第1实施形态
图1是表示本发明第1实施形态的DRAM的一部分的方框图。
图1的DRAM中，10是存储单元MC以行列状排列的存储单元阵列(Cell Array)，字线WL共同连接于该存储单元阵列同一行的存储单元上，位线BL共同连接于同一列存储单元上。在其他图中为了简略化图示，就不显示存储单元MC、字线WL、位线BL。
11是用于选择存储单元阵列的任意行的行译码器(Row Decoder)，12是与存储单元阵列的列数设置相同数量的读出放大电路(S/A)，13是用于选择存储单元阵列任意列的列选择器(Column Selector)，利用列选择器(Column Decoder)进行选择控制。
14是与读出放大电路12设置相同数量，存储从外部输入的输入数据，测试时将存储单元阵列11的1行数据设定于读出放大电路的写入锁存电路(Write Latch；W.L)，15是与读出放大电路12设置相同数量的，测试时将从存储单元阵列读出的1行的数据存储于读出放大电路12的读出锁存电路(Read Latch；R.L)。
所述读出放大电路12、写入锁存电路14及读出锁存电路15分别用例如触发电路构成。
16是用于比较存储于写入锁存电路14的数据与存储于读出锁存电路15的数据，以比较结果(一致/不一致)作为Pass/Fail信号输出用的比较电路。17是存储比较电路16的比较结果的比较结果寄存器(Pass/Fail寄存器)。
又设置控制对应于所述存储单元阵列10的各列线的，读出放大电路12、写入锁存电路14以及读出锁存电路15的相互连接的开关元件组(未图示)。
该开关元件组分别由例如MOS晶体管构成，是如下所述的构件。
(1)为了在存储单元阵列10的各列线上有选择地连接对应的读出放大电路12，设置了第1开关元件。该第1开关元件在测试时，将从存储单元阵列10读出的1行的数据输入到整列的读出放大电路12地进行控制，在通常工作时，将从存储单元阵列10的选择出的单元读出的数据输入到对应的读出放大电路12地进行控制。
(2)为了有选择地将写入锁存电路14连接于对应的读出放大电路12，设置了第2开关元件。该第2开关元件在测试时将存储于写入锁存电路14的1行的数据输入到整列的读出放大电路12地进行控制，在通常工作时，将一部分写入锁存电路14有选择地连接于对应的读出放大电路12地进行控制。
(3)为了有选择地将读出放大电路12连接于对应的读出锁存电路15，设置了第3开关元件。该第3开关元件在测试时将读出放大电路12读出的1行数据输入到读出锁存电路15地进行控制，在通常工作时，将一部分读出放大电路12有选择地连接于对应的读出锁存电路15地进行控制。
(4)为了有选择地将写入锁存电路14和读出锁存电路15连接于第1比较电路16，设置了第4开关元件。该第4开关元件至少在测试时将写入锁存电路14和读出锁存电路15连接于第1比较电路16地进行控制。
图2表示图1中比较电路16的一个具体例。
该比较电路由对于每一位将存储在写入锁存电路14中的数据与存储在读出锁存电路15中的数据进行比较，在不一致时输出“H”电平的排他逻辑和电路(EX-OR)161以及接收该排他逻辑和电路(EX-OR)161的每一位的比较输出，将Pass/Fail(P/F)信号输出到Pass/Fail(P/F)寄存器17的或非电路162构成。
下面参照图2对实施形态1的存储器在测试时的动作例(测试方法)进行说明。
(动作例1)
首先，在进行数据的写入动作时，从外部将输入数据写入到写入锁存电路14，随后将写入锁存电路14的数据传送到读出放大电路12，其后以1行为单位写入到单元阵列内。
接着，在进行数据读出动作时，在读出动作之前，再从外部输入与所述输入数据相同的数据作为比较数据写入到写入锁存电路14中(改写)。其后，将单元阵列内的选择的1行数据读出到读出放大电路12，并传送到读出锁存电路15。
而后，在比较电路16上比较写入锁存电路14的内容与读出锁存电路15的内容，将结果存储于Pass/Fail寄存器17。而后，在1行的测试结束后通过进行行不良判定的外部测试器(未图示)读出Pass/Fail寄存器17的内容。
(动作例2)
动作例2与所述动作例1相比，其不同在于，在读出动作之前不将写入锁存电路14的内容改写为比较数据，在进行写入动作时保持写入到写入锁存电路14的数据，将所保持的数据作为比较数据使用这一点，其他都相同。
采用上面所述的DRAM测试时的各动作例1、2，能够同时测试1行数据，所以与所述已有技术例的存储器在测试时的动作例相比，能够大幅度(列地址数目为M的情况下是1/M)地缩短测试时间。
第2实施形态
图3表示本发明第2实施形态的DRAM的一部分。
该DRAM与第1实施形态的DRAM相比有以下几点不同，而其他则相同，因此标以与图1相同的符号，其说明省略。
(1)存储与读出放大电路12相同数量的图案数据的存储部(本例中为PatternROM，即“图案ROM”)31附加在存储单元阵列10内，测试时附加从存储部31的多个图案数据中选择任意1个的图案选择用译码器(本例中为“Pattern ROMDecoder”，即“图案ROM译码器”)32。
所述图案ROM31具备对应于每一图案数据，连接于存储单元阵列10的各列线与第1电位Vdd(“High”电平)或第2电位GND(“Low”电平)的MOS晶体管(未图示)，在图案数据选择时，对应于该图案数据的各列的MOS晶体管被控制于导通状态，在各列上设定“H”电平或“L”电平。
(2)写入锁存电路14在测试时存储利用图案ROM译码器32选择的图案数据，作为单元阵列的1行数据设定在读出放大电路12上。
在上述第2实施形态的DRAM中，也可以根据所述第1实施形态的DRAM测试时的动作例进行工作。
第3实施形态
图4表示本发明第3实施形态DRAM的一部分。
该DRAM与第1实施形态的DRAM相比有以下几点不同，而其他部分则相同，因此标以与图1相同的符号并且省略其说明。
(1)存储部(例如固定数据(Data)用ROM)41及图案选择用译码器42配设在存储单元阵列10的区域外。测试时，图案选择用译码器(Decoder)42从存储部41的多个图案数据中选择任意1个图案数据。
(2)测试时，将利用图案选择用译码器42选择的图案数据存储于写入锁存电路14，将该图案数据作为单元阵列10的1行数据设定于读出放大电路12。
在上述第3实施形态的DRAM中，也可以根据所述第1实施形态的DRAM测试时的动作例进行工作。
第4实施形态
图5表示本发明的第4实施形态的DRAM一部分。
该DRAM与第1实施形态的DRAM相比有以下几点不同，而其他部分则相同，因此标以与图1相同符号，并且省略其说明。
存储部41a与图案选择用译码器42配设在存储单元阵列10的区域外，存储部41a使用存储从外部输入的多个图案数据的RAM。测试时，图案选择用Decoder42从存储部41a的多个图案数据中选择任意1个图案数据。
在上述第实施形态的DRAM中，也可以根据所述第1实施形态的DRAM测试时的动作例进行工作。而且，由于能够在存储部41a的RAM上存储任意图案数据，因此能够用任意图案数据实施测试。
第5实施形态
图6表示本发明第5实施形态的DRAM的一部分。
该DRAM与第1实施形态的DRAM相比，存储单元阵列10被分割为n(正整数，本实施例中n＝4)个子单元阵列101～104，读出放大电路12与存储单元阵列10的列数以相同数量设置，写入锁存电路14、读出锁存电路15及比较电路16的设置数量为读出放大电路12的数量的l/n，附加选择子单元阵列的区域译码器(AreaDecoder)50这点上不同，而其他则相同，因此标以与图1相同的符号，而省略其说明。
在这里，写入锁存电路14存储从外部输入的任意输入数据，测试时将利用区域译码器50选择的子单元阵列的1行数据设定于与该子单元阵列对应的读出放大电路12。又，读出锁存电路15在测试时将从利用区域译码器50选择的子单元阵列读出的1行数据存储于对应的读出放大电路12。然后，在1行的测试结束后进行行不良的判定。
在上述第5实施形态的DRAM中，也可以根据所述第1实施形态的DRAM在测试时的动作例进行工作。
第6实施形态
图7表示本发明第6实施形态的DRAM的一部分。
该DRAM与第1实施形态的DRAM相比有以下几点不同，而其他部分相同，因此标以与图1相同的符号，并且省略其说明。
除了用于比较存储于写入锁存电路14的数据和存储于读出锁存电路15的数据的第1比较电路16及存储该第1比较电路16的比较结果的第1比较结果寄存器(Reg)之外，还附加了第2比较结果寄存器21、第2比较电路22、第3比较结果寄存器23、Pass/Fail(有无不良)及行(Row)不良判定电路24、列(Column)不良判定电路25、不良状况(行不良、列不良、位不良、芯片不良)判定电路26。
第2比较结果寄存器21将在某一测试周期中存储于第1比较结果寄存器17中的内容在下一测试周期中传送，并将其存储起来。第2比较电路22，对于每一位比较第1比较结果寄存器17的内容与第2比较结果寄存器21的内容。第3比较结果寄存器23存储第2比较电路22的比较结果。
图8是表示图7中的Pass/Fail(有无不良)及行不良判定电路24的Pass/Fail(有无不良)判定电路24a的一个具体例的电路图。Pass/Fail判定电路24a用或非电路241接收存储第1比较结果电路16的比较结果(Pass bit＝“L”、Fail bit＝“H”)的第1比较结果寄存器17的每一位的输出，然后输出Pass/Fail信号(Pass bit＝“L”、Failbit＝“H”)。
图9表示图7中的Pass/Fail及行不良判定电路24的行不良判定电路24b的一个具体例。行(Row)不良判定电路24b将存储于第1比较电路寄存器17的比较结果(Pass bit＝“L”、Fail bit＝“H”)分割成多个组(图9的行不良判定电路24b中为两组)，对于每一组用与非电路242接收位输出，检测一致状况，再通过检测这些与非电路242的输出一致状况判定有无行不良。
图10表示图7中的列不良判定电路25的一个具体例。
该列不良判定电路用与非电路251接收存储于第3比较结果寄存器23的比较结果(第1比较结果寄存器17的内容与第2比较结果寄存器21的内容的逐位比较结果)，判定有无列不良。
图11是图7中的不良状况判定电路26在每一试验周期的判定动作和判定结果写入的动作与时间的关系图。
表1用于说明不良状况判定电路26的判定方法。
表1
| 良好/不良判定结果 | 行判定结果 | 列判定结果 | 芯片状况 | 输入熔断锁存电路 |
| 10000 | 11100 | 10101 | 良好列不良位不良芯片不良行不良 | 列行行 |
表1中，1表示良好(Pass)，0表示不良(Fail)。
图7中的不良状况判定电路26，根据良好/不良的判定结果(Pass/Fail St.)、行不良判定结果(Row St.)、列不良判定结果(Col.St.)，芯片状况(Chip Status)对良好(Pass)、行(Row)不良、列(Column)不良、位(Bit)不良进行判定，输出判定结果。表1中表示位不良的补救是行比列优先的情况。
在上述第实施形态的DRAM中，也可以根据所述第1实施形态的DRAM测试时的动作例进行如下所述的工作。
动作例3
首先，在进行数据写入动作时，将输入数据写入到写入锁存电路14，将该数据传送到读出放大电路12，之后，以1行为单位将数据写入单元阵列10内。
接着，在某测试周期中进行Row Address A(行A)的数据的读出动作时，在读出动作之前，再从外部输入与所述输入数据相同的数据，作为比较数据写入写入锁存电路14。其后，将单元阵列内的选择的1行(行A)数据读出到读出放大电路12，将该数据传送到读出锁存电路15。
而后，在第1比较电路16比较写入锁存电路14的内容与读出锁存电路15的内容，将结果存储于第1比较结果寄存器17。在这种情况下，将行A的数据分割成几个，根据第1比较结果寄存器17的内容进行行A内有无不良位的判定(行不良的判定)。
一旦在下一测试周期中转移到对Row Address B(行B)的访问，就将存储在第1比较结果寄存器17的内容传送到第2比较结果寄存器21存储起来。而后，在将单元阵列内的选择的1行(行B)的数据读出到读出放大电路12，将该数据传送到读出锁存电路15。然后在第1比较电路上比较写入锁存电路14的内容与读出锁存电路15的内容，将结果存储于第1比较结果寄存器17。这种情况下，将行B的数据分割为几个，根据第1比较结果寄存器17的内容在行B内进行有无不良位的判定(行不良的判定)。
接着，在第2比较电路22比较存储于第1比较结果寄存器17的比较结果与存储于第2比较结果寄存器21的比较结果，判断在同一列中是否发生不良位，将结果存储于第3比较结果寄存器。
Pass/Fail及行不良判定电路24的Pass/Fail判定电路24a(图8)判定存储于第1比较结果寄存器17的比较结果表示Pass/Fail的哪一个，作为判定结果，输出Pass/Fail信号(Pass＝“H”、Fail＝“L”)。
Pass/Fail及行不良判定电路24的行不良判定电路24b(图9)根据存储于第1比较结果寄存器17的比较结果，判断有无行不良，作为判定结果，输出行判定结果(RowSt.)信号。
列不良判定电路25根据存储于第3比较结果寄存器23的比较结果判定有无列不良，作为判定结果输出列判定结果(Col.St.)信号。
不良状况判定电路26根据良好/不良判定结果(Pass/Fail St.)、行不良判定结果(Row St.)、列不良判定结果(Col.St.)，在每一测试周期判定良好(Pass)、行不良、列不良、位不良、芯片不良的芯片状况(Chip Status)，输出判定结果。
从而，采用上述动作例3，能够同时测试1行份额的数据，所以与所述已有技术例的存储器的测试时的动作例相比，能够大幅度缩短测试时间(列地址数目为M的情况下缩短到l/M)。
而且，能够在每个测试周期中判定合格品、行不良、列不良、位不良、芯片不良的不良状况，输出判定结果。
又，在位不良的情况下，由于在每个测试周期中得到不良位地址信息，所以不需要外部测试的不良地址存储器(Fail Address Memory)，换句话说，使用不具备不良地址存储器的外部测试器也可以进行测试。
动作例4
动作例4与所述动作例3相比，不同点在于，如图11所示，在每一测试周期(Cyclel，Cycle2，Cycle3)利用写入电路将用不良状况判定电路26得到的不良状况判定信息写入到熔断锁存(Fuse Latch)电路(未图示)，其后读出熔断锁存电路的存储数据，作为利用不良补救用的冗余电路的激光束控制熔断用熔断元件(未图示)的熔断/非熔断的熔断数据(Fuse Data)使用。
从而，采用上述动作例4，除了得到与所示动作例3相同的效果之外，能够根据不良状况判定电路得到的不良状况信息可以进行不良补救。
动作例5
图12是第6实施形态的DRAM中的动作例5中必要的结构的概略方框图。
图12中，27是写入电路、281是第1行熔断电路(Row Fuse Latch1)、291是第1列熔断电路(Column Fuse Latch1)、282是第2行熔断电路(Row Fuse Latch2)、292是第2列熔断电路(Column Fuse Latch2)。
动作例5中，如图12所示，由Row.Col.Bit不良识别逻辑部(不良状况判定电路)26得到的不良状况信息利用写入电路27写入到第1行熔断电路(Row Fuse Latch1)281与第1列熔断电路(Column Fuse Latch1)291。其后，读出第1行熔断电路281与第1列熔断电路291的存储数据，写入第2行熔断电路(Row Fuse Latch2)282和第2列熔断电路292(Column Fuse Latch2)。写入第2行熔断电路282与第2列熔断电路292的数据，作为用于对例如冗余电路的电气熔断元件(未图示)进行断开控制的反熔断程序数据(Anti Fuse Program Data)使用。
从而，采用上述动作例5，除了得到与所述动作例4相同的效果之外，能够根据不良状况信息进行不良补救。
第7实施形态
第7实施形态的DRAM与第6实施形态的DRAM相比，增加了与在进行列不良判定时想同时比较的行的数量相同的比较结果寄存器。
从而，采用上述第7实施形态，除了得到与所述第6实施形态相同的效果之外，还能更正确地对有无列不良进行判定。
其他部分都相同，因此在相同部分标以相同的符号并且省略其说明。
第8实施形态
图13表示本发明的第8实施形态的DRAM的一部分。
该DRAM，参照图7与所述第6实施形态的DRAM相比不同点有如下三点，即
(1)将存储单元阵列的以一行为单位的读出数据交替存储于两个读出锁存电路(Read Latch)151、152，用第1比较电路16对其进行比较。
(2)在存储单元阵列的每一行上设有用于交替存储用第1比较电路16得到的比较结果的多个(本例中为两个)比较结果寄存器171、172，分别与其对应设置进行Pass/Fail的判定和行不良有无的判定的判定电路24。
(3)第2比较电路22比较上述的比较结果寄存器171、172的内容。
其他部分都相同，因此标以与图7相同的符号，并省略其说明。
然后，对于每一行将得到的比较结果交替存储于比较结果寄存器171、172，进行该比较结果寄存器171、172的内容是良好/不良(Pass/Fail)的哪一种的判定和有无行不良的判定，且能够将判定结果存储于第3比较结果寄存器。这种情况下，将来自行(Row)A的读出数据存储于例如比较结果寄存器171，将来自行(Row)B的读出数据存储于例如比较结果寄存器172，来自行(Row)C以后的各行的读出数据交替存储于比较结果寄存器171、172。
因而，采用上述第8实施形态，能够得到与所述第6实施形态相同的效果，不需要第2比较结果寄存器21。
第9实施形态
图14表示本发明的第9实施形态的DRAM的一部分。
第9实施形态的DRAM，参照图7与上述第6实施形态的DRAM相比，将用不良状况判定电路26得到的判定结果(良好、有无行不良、列不良、位不良、有无芯片不良)如图7中所示存储于状态寄存器27，能够根据需要将状态寄存器27的内容读出到外部，在这一点上是不同的，其他部分都相同，对相同的部分标以相同的符号，并且省略其说明。
因而，采用第9实施形态，除了取得与上述第6实施形态相同的效果之外，还能根据需要将判定结果(良好、行不良、列不良、位不良、有无芯片不良)读出于外部。
第10实施形态
图15表示本发明的第10实施形态的DRAM的一部分。
第10实施形态的DRAM，参照图7与上述第6实施形态的DRAM相比，存储单元阵列被分割成n(正整数)个子单元阵列，读出放大电路12与存储单元阵列10的列数以相同数量设置，写入锁存电路14、读出锁存电路15与比较电路16以读出放大电路12的数目的1/n设置，附加选择子单元阵列的区域译码器50，这点是不同的，其他部分都相同，因此对相同的部分标以相同的符号并省略其说明。
在这里，写入锁存电路14存储从外部输入的输入数据，测试时将利用区域译码器50选择的子单元阵列的1行数据设定于对应该子单元阵列的读出放大电路12。又，读出锁存电路15在测试时将从利用区域译码器50选择的子单元阵列读出到对应的读出放大电路12的1行数据加以存储。而后，在1行的测试结束后进行行不良的判定。
在第10实施形态的DRAM中，根据上述第6实施形态的存储器的测试时的动作例工作是可以的。
因而，采用第10实施形态，除了取得与上述第6实施形态相同的效果之外，可以减少写入锁存电路14、读出锁存电路15与比较电路16的个数。
采用本发明的各实施例，能够提供一种可减少测试地址数，缩短测试时间的测试方法。又，采用本发明的各实施例，能够提供一种在测试时检测出不良的情况下，在每一测试周期中自动地对芯片内的不良内容进行判定，能用冗余电路的单元对该不良部部分进行置换的半导体存储装置及其测试方法。本发明的实施例不仅限于上述DRAM，也适用于SRAM等其他存储器。
其他的优势和修改将容易联想到那些已有技术。因此，发明的更主要的方面不应被局限于在此所描述的细节和有代表性的实施例中。从而不背离附加权利要求所定义的普通发明概念的精神和范围，可以做出不同的修改。
Claims (22)
1.一种半导体存储装置，其特征在于，具备
存储单元排列成行列状的存储单元阵列、
共同连接于所述存储单元阵列的同一行的储存单元上的行线、
共同连接于所述存储单元阵列的同一列的储存单元上的列线、
选择所述存储单元阵列的任意行与列用的行译码器和列译码器、
与所述存储单元阵列的列数相同数量设置的读出放大电路(sense amplifier)、
存储从外部输入的输入数据，检测时将所述单元阵列的1行的数据设定于所述读出放大电路上的写入锁存电路、
将检测时从所述存储单元阵列读出的1行的数据存储到所述读出放大电路的读出锁存电路、
用于比较存储在所述写入锁存电路上的数据与存储在所述读出锁存电路上的数据的第1比较电路、以及
存储所述第1比较电路的比较结果的第1比较结果寄存器。
2.根据权利要求1所述的半导体存储装置，其特征在于，所述写入锁存电路、所述读出锁存电路、以及所述比较电路，与读出放大器电路相同数量设置。
3.根据权利要求1所述的半导体存储装置，其特征在于，还具备
在某一测试周期存储在所述第1比较结果寄存器的内容在下一个测试周期传送，将这些内容加以存储的第2比较结果寄存器、
用于将存储在所述第1比较结果寄存器的比较结果与存储在所述第2比较结果寄存器的比较结果相比较的第2比较电路、
存储所述第2比较电路的比较结果的第3比较结果寄存器、
根据所述第1比较结果寄存器的内容判定所述存储单元阵列的行有无不良的行不良判定电路、
根据所述第2比较结果寄存器的内容判定所述存储单元阵列的列有无不良的列不良判定电路、以及
根据所述各判定电路的判定结果，判定行不良、列不良、位不良、芯片不良的不良状况判定电路。
4.根据权利要求3所述的半导体存储装置，其特征在于，还具备在每一测试周期将在所述不良状况判定电路获得的判定信息写入熔断锁存电路，其后，将从熔断锁存电路读出的数据作为用于控制不良补救用的冗余电路的熔断元件的熔断/非熔断的熔断数据使用的熔断控制电路。
5.根据权利要求3所述的半导体存储装置，其特征在于，还具备在每一测试周期将在所述不良状况判定电路获得的判定信息写入第1熔断锁存电路后，将从所述第1熔断锁存电路读出的数据写入第2熔断锁存电路，之后，将从第2熔断锁存电路读出的数据作为用于控制不良补救用的冗余电路的电气的熔断元件的熔断/非熔断的熔断数据使用的熔断控制电路。
6.根据权利要求3所述的半导体存储装置，其特征在于，在判定列不良时预设置同时想比较的行数的多个数据比较结果寄存器，比较所述多个数据比较结果寄存器的内容，来判定有无列不良。
7.根据权利要求3所述的半导体存储装置，其特征在于，具备在存储单元阵列的每行中将所述第1比较电路得到的比较结果交替存储在多个比较结果寄存器中，对应于多个比较结果寄存器进行良好/不良(Pass/Fail)的判定与有无行不良的判定的判定电路。
8.根据权利要求3所述的半导体存储装置，其特征在于，还具备存储在所述不良状况判定电路得到判定结果的寄存器，能够根据需要将状态寄存器的内容读出于外部。
9.根据权利要求1所述所述的半导体装置，其特征在于，所述存储单元阵列分割为n个子单元阵列，所述写入锁存电路、所述读出锁存电路与所述比较电路的设置数目仅为所述读出放大电路的数目的1/n的数目，所述n为正整数。
10.一种半导体存储装置，其特征在于，具备
存储单元排列成行列状的存储单元阵列、
共同连接于所述存储单元阵列的同一行的储存单元上的行线、
共同连接于所述存储单元阵列的同一列的储存单元上的列线、
选择所述存储单元阵列的任意行与列用的行译码器和列译码器、
与所述存储单元阵列的列的数量相同数量设置的读出放大电路、
配置在所述存储单元阵列内，可存储与所述读出放大电路相同位数的多个图案数据的存储部、
测试时从存储在存储部的多个图案数据中选择任意一个图案数据的图案选择用译码器、
存储利用所述图案选择用译码器选择的图案数据，作为所述单元阵列的1行数据设定于所述读出放大电路的写入锁存电路、
存储测试时从所述单元阵列读出到所述读出放大电路的1行数据的读出锁存电路、
用于比较存储于所述写入锁存电路的数据与存储于所述读出锁存电路的数据的第1比较电路、以及
存储所述第1比较电路的比较结果的第1比较结果寄存器。
11.根据权利要求10所述的半导体存储装置，其特征在于，所述存储部是ROM。
12.根据权利要求10所述的半导体存储装置，其特征在于，所述存储部与所述图案选择用译码器配设于所述存储单元阵列的区域之外。
13.根据权利要求10所述的半导体存储装置，其特征在于，所述存储部是配设在所述存储单元阵列的区域外，多个能改写图案数据的RAM。
14.根据权利要求10所述的半导体存储装置，其特征在于，所述写入锁存电路、所述读出锁存电路、所述比较电路设置与读出放大电路相同的数量。
15.根据权利要求10所述的半导体存储装置，其特征在于，还具备
在某一测试周期存储在所述第1比较结果寄存器的内容在下一个测试周期传送，将这些内容加以存储的第2比较结果寄存器、
用于将存储在所述第1比较结果寄存器的比较结果与存储在所述第2比较结果寄存器的比较结果相比较的第2比较电路、
存储所述第2比较电路的比较结果的第3比较结果寄存器、
根据所述第1比较结果寄存器的内容判定所述存储单元阵列的行有无不良的行不良判定电路、
根据所述第2比较结果寄存器的内容判定所述存储单元阵列的列有无不良的列不良判定电路、以及
根据所述各判定电路的判定结果，判定行不良、列不良、位不良、芯片不良的不良状况判定电路。
16.根据权利要求15所述的半导体存储装置，其特征在于，还具备在每一测试周期将在所述不良状况判定电路获得的判定信息写入熔断锁存电路，然后将从所述熔断锁存电路读出的数据作为用于控制不良补救用的冗余电路的熔断元件的熔断/非熔断的熔断数据使用的熔断控制电路。
17.根据权利要求15所述的半导体存储装置，其特征在于，还具备在每一测试周期将在所述不良状况判定电路获得的判定信息写入第1熔断锁存电路后，将从第1熔断锁存电路读出的数据写入第2熔断锁存电路，然后将从第2熔断锁存电路读出的数据作为用于控制不良补救用的冗余电路的电气熔断元件的熔断/非熔断的熔断数据使用的熔断控制电路。
18.根据权利要求15所述的半导体存储装置，其特征在于，在判定列不良时预设置同时想比较的行数的多个数据比较结果寄存器，比较所述多个数据比较结果寄存器的内容，来判定有无列不良。
19.根据权利要求15所述的半导体存储装置，其特征在于，具备在存储单元阵列的每行中将所述第1比较电路得到的比较结果交替存储在多个比较结果寄存器中，对应于多个比较结果寄存器进行良好/不良(Pass/Fail)的判定与有无行不良的判定的判定电路。
20.根据权利要求15所述的半导体存储装置，其特征在于，还具备存储在所述不良状况判定电路得到判定结果的寄存器，能够根据需要将状态寄存器的内容读出于外部。
21.根据权利要求10所述的半导体存储装置，其特征在于，所述存储单元阵列分割为n个子单元阵列，所述写入锁存电路、所述读出锁存电路与所述比较电路的设置数目仅为所述读出放大电路的数目的1/n的数目，所述n为正整数。
22.一种半导体存储装置的测试方法，其特征在于，
将输入数据写入写入锁存电路，把所述写入锁存电路的数据传送到读出放大器，以1行为单位将数据写入到存储单元配置为行列状的存储单元阵列内，
在从所述存储单元阵列读出数据时，使所述写入锁存电路的内容保持不变，或改写成从外部输入的比较数据，从所述存储单元阵列将数据以1行为单位读出到所述读出放大器电路，然后传送到读出锁存电路，
在第1比较电路中比较所述读出锁存电路的内容与所述写入锁存电路的内容，将比较结果存储于第1比较结果寄存器，
将在某一测试周期中存储于所述第1比较结果寄存器的内容在下一测试周期中传送到第2比较结果寄存器进行存储，
在第2比较电路中比较存储于所述第1比较结果寄存器的比较结果与存储于第2比较结果寄存器的比较结果，将比较结果存储于第3比较结果存储器，
根据所述第1比较结果寄存器的内容，判定所述存储单元阵列有无行不良，根据所述第2比较结果寄存器的内容，判定所述存储单元阵列有无列不良。
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