CN110021333A - 存储器装置和存储器系统 - Google Patents

存储器装置和存储器系统 Download PDF

Info

Publication number
CN110021333A
CN110021333A CN201811408051.2A CN201811408051A CN110021333A CN 110021333 A CN110021333 A CN 110021333A CN 201811408051 A CN201811408051 A CN 201811408051A CN 110021333 A CN110021333 A CN 110021333A
Authority
CN
China
Prior art keywords
address
data
failure
write
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201811408051.2A
Other languages
English (en)
Other versions
CN110021333B (zh
Inventor
李墉焌
罗太熙
林菜昱
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN110021333A publication Critical patent/CN110021333A/zh
Application granted granted Critical
Publication of CN110021333B publication Critical patent/CN110021333B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/72—Masking faults in memories by using spares or by reconfiguring with optimized replacement algorithms
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G11C29/787—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using a fuse hierarchy
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/838—Masking faults in memories by using spares or by reconfiguring using programmable devices with substitution of defective spares
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/4402—Internal storage of test result, quality data, chip identification, repair information

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

提供了一种存储器装置和一种存储器系统，存储器装置包括存储器单元阵列、写/读电路、控制电路和反熔丝阵列。存储器单元阵列包括多个非易失性存储器单元。写/读电路执行写操作以将写数据写入存储器单元阵列的目标页，通过将从目标页读取的读数据与写数据比较来验证写操作，并且基于比较结果输出指示写操作的通过或失败之一的通过/失败信号。控制电路控制写/读电路并且响应于通过/失败信号选择性地输出目标页的访问地址作为失败地址。对失败地址编程的反熔丝阵列输出替代失败地址的修复地址。

Description

存储器装置和存储器系统
相关申请的交叉引用
本申请要求于2017年11月23日在韩国知识产权局提交的韩国专利申请No.10-2017-0157040的权益，该申请公开的全文以引用方式并入本文中。
技术领域
本公开涉及存储器，并且更具体地说，涉及存储器装置、存储器系统和操作存储器装置的方法。
背景技术
易失性存储器是仅在装置通电时维护其数据的计算机存储装置。非易失性存储器是这样一种计算机存储器，即使在断电再通电之后，其也可以检索存储的信息。响应于对高容量和低功耗的存储器装置的需求，正在对非易失性并且不需要刷新操作的下一代存储器装置进行研究。下一代存储器装置一般需要动态随机存取存储器(DRAM)的高集成度特点、闪速存储器的非易失性特点以及静态RAM(SRAM)的高速。下一代存储器装置的示例包括相变RAM(PRAM)、纳米浮栅存储器(NFGM)、聚合物RAM(PoRAM)、磁性RAM(MRAM)、铁电RAM(FeRAM)和电阻式RAM(RRAM)。
发明内容
本发明构思的至少一个实施例提供了一种具有增强的性能和耐用性的存储器装置。
本发明构思的至少一个实施例提供了一种具有增强的性能和耐用性的存储器系统。
本发明构思的至少一个实施例提供了一种操作存储器装置以具有增强的性能和耐用性的方法。
根据本发明构思的示例性实施例，一种存储器装置包括存储器单元阵列、写/读电路、控制电路和反熔丝阵列。存储器单元阵列包括多个非易失性存储器单元(例如，待覆写的单元)。写/读电路执行写操作，以将写数据写入存储器单元阵列的目标页中，通过将从目标页读取的读数据与写数据进行比较来验证写操作，并且基于比较结果输出指示写操作的通过和失败之一的通过/失败信号。控制电路控制写/读电路，并且响应于通过/失败信号选择性地输出目标页的访问地址作为失败地址。对失败地址编程的反熔丝阵列输出替代失败地址的修复地址。
根据本发明构思的示例性实施例，一种存储器系统包括至少一个存储器装置和存储器控制器。存储器控制器控制所述至少一个存储器装置。所述至少一个存储器装置包括存储器单元阵列、写/读电路、控制电路和反熔丝阵列。存储器单元阵列包括多个非易失性存储器单元(例如，待覆写的单元)。写/读电路执行写操作，以将写数据写入存储器单元阵列的目标页中，通过将从目标页读取的读数据与写数据进行比较来验证写操作，并且基于比较结果输出指示写操作的通过和失败之一的通过/失败信号。控制电路控制写/读电路，并且响应于通过/失败信号选择性地输出目标页的访问地址作为失败地址。对失败地址编程的反熔丝阵列输出替代失败地址的修复地址。
根据本发明构思的示例性实施例，在操作包括存储器单元阵列的存储器装置的方法中，所述存储器单元阵列包括多个非易失性存储器单元(例如，待覆写的单元)，通过存储器装置的写电路执行写操作，以将写数据写入存储器单元阵列的目标页中，通过将从目标页读取的读数据与写数据进行比较来通过写电路验证写操作，当根据验证结果写数据和读数据中的不同位的第一数量超过参考数量时，通过存储器装置的控制电路产生替代访问地址的修复地址，并且通过写电路将写数据写入由存储器单元阵列中的修复地址指定的冗余页中。
根据本发明构思的示例性实施例，提供了一种存储器装置。存储器装置包括：存储器单元阵列，其包括正常单元阵列和冗余单元阵列；输入/输出电路，其被构造为执行写操作以将写数据写入存储器单元阵列的目标页中，被构造为将从目标页读取的读数据与写数据进行比较，并且基于比较结果输出指示写操作的通过和失败之一的通过/失败信号；控制电路，其被构造为当通过/失败信号指示写操作失败时输出目标页的访问地址作为失败地址；反熔丝阵列，其被构造为响应于接收失败地址来输出修复地址；以及行解码器，其被构造为当通过/失败信号指示写操作失败时选择连接至冗余单元阵列的字线。
根据本发明构思的至少一个实施例，当写数据与读数据之间的不同的位超过参考数量时通过将写数据写入冗余页中，或者当第一页被密集访问时通过将写数据存储在第二页中而不是第一页中，存储器装置可增强存储器单元阵列的耐用性。
附图说明
将参照附图在下面更详细地描述本发明构思的示例性实施例。
图1是示出根据本发明构思的示例性实施例的存储器系统的框图；
图2是示出根据本发明构思的示例性实施例的图1中的存储器控制器的框图；
图3是示出根据本发明构思的示例性实施例的图1中的存储器装置的框图；
图4是示出根据本发明构思的示例性实施例的图3中的存储器单元阵列的示例的电路图；
图5A至图5C是图4中的存储器单元的示例的电路图；
图6是示出图3中的存储器单元阵列的另一示例的示图；
图7A示出了当图4的存储器单元是单层单元时显示存储器单元相对于电阻的分布的示例的曲线图；
图7B示出了当图4的存储器单元是多层单元时显示存储器单元相对于电阻的理想分布的曲线图；
图8A示出了显示存储器单元中流动的单元电流相对于电阻的曲线图；
图8B示出了当存储器单元是多层单元时显示存储器单元相对于单元电流的实际分布的示例的曲线图；
图9A是示出根据本发明构思的示例性实施例的由存储器装置执行的读操作的波形的示例的曲线图；
图9B示出了在图3的存储器装置中的页缓冲器中存储读数据的示例；
图10是示出根据本发明构思的示例性实施例的图3的存储器装置中的控制电路的示例的框图；
图11是示出根据本发明构思的示例性实施例的图3的存储器装置中的写/读电路的示例的框图；
图12是示出根据本发明构思的示例性实施例的图11中的验证电路中的位比较器电路的电路图；
图13和图14是示出根据本发明构思的示例性实施例的图11中的读出放大器的示例的电路图；
图15是示出根据本发明构思的示例性实施例的图3的存储器装置中的反熔丝盒的示例的框图；
图16示出了图3的存储器装置中的行解码器和存储器单元阵列；
图17是示出根据本发明构思的示例性实施例的存储器单元阵列的示例的等效电路图；
图18是根据本发明构思的示例性实施例的存储器装置的透视图；
图19是沿着图18的线II-II'和III-III'截取的剖视图；
图20是示出根据本发明构思的示例性实施例的操作存储器装置的方法的流程图；
图21是示出根据本发明构思的示例性实施例的操作存储器装置的方法的流程图；以及
图22是示出采用根据本发明构思的示例性实施例的存储器系统的计算系统的框图。
具体实施方式
下文中将参照示出了本发明构思的示例性实施例的附图更完全地描述本发明构思。如说明书中所用，除非上下文清楚地指定不是这样，否则单数形式“一个”、“一”也旨在包括复数形式。
图1是示出根据本发明构思的示例性实施例的存储器系统的框图。
在示例性实施例中，因为存储器装置包括电阻式存储器单元，所以可将存储器装置称作电阻式存储器装置。可替换地，存储器装置可包括各种类型的存储器单元。由于存储器单元设置在多条第一信号线与多条第二信号线的交叉点处，因此可将存储器装置称作交叉点存储器装置。
参照图1，存储器系统10包括存储器控制器100和存储器装置200。
存储器装置200包括存储器单元阵列210、控制电路300和写/读电路400(例如，输入/输出电路)。当存储器单元阵列210包括多个电阻式存储器单元时，可将存储器系统称作电阻式存储器系统。
响应于来自主机的写/读请求，存储器控制器100读取存储在存储器装置200中的数据或者控制存储器装置200将数据写至存储器装置200。在示例性实施例中，存储器控制器100将地址ADDR、命令CMD和控制信号CTRL提供至存储器装置200，以控制相对于存储器装置200的编程(或写)操作和读操作。例如，命令CMD可为读命令或写命令。例如，地址ADDR可包括存储器装置200中的向其写数据或从中读数据的位置。
另外，写目标数据DTA和读数据DTA可在存储器控制器100与存储器装置200之间交换。例如，可响应于写命令将写目标数据DTA写至存储器装置200，并且可响应于读命令从存储器装置200中读取读数据DTA。
另外，存储器控制器100包括读重试控制器110(例如，控制电路)和错误校正码(ECC)引擎120(例如，ECC电路)。ECC引擎120可对从存储器装置200提供的数据执行错误检测和校正。例如，ECC引擎120可检测数据是否有错误并且可校正错误。
虽然未示出，但是存储器控制器100可包括随机存取存储器(RAM)、处理单元、主机接口和/或存储器接口。RAM可用作处理单元的操作存储器。处理单元可控制存储器控制器100的操作。主机接口可包括用于在主机与存储器控制器100之间交换数据的协议。
存储器单元阵列210可包括分别设置在第一信号线与第二信号线交叉的各个区域中的多个存储器单元(未示出)。另外，存储器单元中的每一个可为存储一位数据的单层单元(SLC)，或者可为存储至少两位数据的多层单元(MLC)。可替换地，存储器单元阵列210可包括SLC和MLC二者。当将一位数据写至一个存储器单元时，存储器单元可根据被写入的数据而具有两个电阻电平分布。可替换地，当将两位数据写至一个存储器单元时，存储器单元可根据被写入的数据而具有四个电阻电平分布。在另一实施例中，当存储器单元是存储三位数据的三层单元(TLC)时，存储器单元可根据被写入的数据而具有八个电阻电平分布。然而，本发明构思的实施例不限于此。例如，在另一实施例中，存储器单元中的每一个可存储至少四位数据。
在实施例中，存储器单元阵列210包括具有二维水平结构的存储器单元。在另一实施例中，存储器单元阵列210包括具有三维竖直结构的存储器单元。
存储器单元阵列210可包括电阻式存储器单元，其包括可变电阻器装置(未示出)。对于一个示例，当由相变材料(例如，Ge-Sb-Te)形成的可变电阻器装置的电阻根据温度改变时，电阻式存储器装置是相变RAM(PRAM)。作为另一示例，当可变电阻器装置由包括上电极、下电极和它们之间的过渡金属氧化物的复合金属氧化物形成时，电阻式存储器装置是电阻式RAM(RRAM)。作为另一示例，当可变电阻器装置由磁性材料的上电极、磁性材料的下电极和它们之间的电介质形成时，电阻式存储器装置是磁性RAM(MRAM)。
写/读电路400对存储器单元执行写操作和读操作。在实施例中，写/读电路400经位线连接至存储器单元，并且包括将数据写至存储器单元的写驱动器(例如，驱动电路)和感测存储器单元的电阻分量的读出放大器。
在实施例中，控制电路300控制存储器装置200的操作，并且控制写/读电路400，以执行诸如写操作或读操作的存储器操作。对于存储器装置200的写操作和读操作，控制电路300可将诸如写脉冲或读脉冲的脉冲信号提供至写/读电路400。例如，写/读电路400可响应于写脉冲将写电流(或者写电压)提供至存储器单元阵列210，并且可响应于读脉冲将读电流(或读电压)提供至存储器单元阵列210。
在关于存储器装置200的写操作中，存储器单元阵列210的存储器单元的可变电阻器的电阻值可根据与写操作关联的写数据增大或减小。例如，存储器单元阵列210的存储器单元中的每一个可根据当前存储在其中的数据而具有电阻值，并且电阻值可根据将被写入存储器单元中的每一个的数据而增大或减小。在实施例中，写操作被划分为复位写操作和设置写操作。在设置状态下，电阻式存储器单元可具有相对低的电阻值，并且在复位状态下，电阻式存储器单元可具有相对高的电阻值。复位写操作涉及执行写操作以增大电阻式存储器单元的可变电阻器的电阻值，并且设置写操作涉及执行写操作，以减小电阻式存储器单元的可变电阻器的电阻值。
在示例性实施例中，当通过存储器装置200读取的数据的检测到的错误不可校正时，存储器控制器100控制存储器装置200，以在执行读重试操作的读重试模式下操作。例如，ECC引擎120可确定读取的数据是否有错误，以及该错误是否可校正。在读重试操作期间，存储器装置200在存储器装置200改变用于确定数据“0”和数据“1”的参考(例如，读参考)的同时读取(或重读)数据，通过对读数据执行数据确定操作分析存储器单元的电阻电平分布的谷部，并且基于分析结果，执行选择读参考的恢复算法，以最小化数据发生错误。例如，读参考可为参考电阻，其中在参考电阻以下将数据看作“0”，并且在参考电阻以上将数据看作“1”，反之亦然。例如，恢复算法可增大或减小参考电阻的值。
图2是示出根据本发明构思的示例性实施例的图1中的存储器控制器的框图。
参照图2，存储器控制器100包括读重试控制器110、ECC引擎120、中央处理单元(CPU)130、主机接口140和存储器接口150。读重试控制器110、ECC引擎120、中央处理单元(CPU)130、主机接口140和存储器接口150可通过数据总线105彼此通信。
CPU 130控制存储器控制器100的操作。例如，CPU 130可控制关于对存储器装置200的存储器操作的各种功能块。主机接口140与主机联接。这种联接的示例包括从主机接收用于存储器操作的请求。例如，主机接口140从主机接收用于读数据和写数据的请求，并且响应于该请求，主机接口140产生用于对存储器装置200的存储器操作的内部信号。
在实施例中，ECC引擎120对写数据执行ECC编码处理并且对读数据执行ECC解码处理。例如，ECC引擎120可对从存储器装置200读取的数据执行错误检测操作，并且当错误检测操作的结果指示存在错误时，可对读数据执行错误校正操作。如前所述，读重试控制器110可在读重试模式期间提供用于控制存储器装置200的操作的各种类型的信息。存储器接口150与存储器装置200联接，以在存储器控制器100与存储器装置200之间交换各种信号(例如，命令、地址、模式信号、参考信息、数据等)。
图3是示出根据本发明构思的示例性实施例的图1中的存储器装置的框图。
参照图3，存储器装置200包括存储器单元阵列210、控制电路300和写/读电路400。存储器装置200还可包括行解码器220(例如，解码器电路)、列解码器230(例如，解码器电路)、电压产生器240、参考信号产生器250和反熔丝盒270。写/读电路400可包括写驱动器410、读出放大器420、写缓冲器430、页缓冲器440和验证电路450。
布置在存储器单元阵列210中的存储器单元连接至字线WL和位线BL。由于经位线BL和字线WL提供各种电压信号或电流信号，因此可将数据写至选择的存储器单元和从其读出数据，并且可防止将数据写至其余未选择的存储器单元和从其读数据。
地址(或者，访问地址)ADDR可伴随用于指示访问目标存储器单元的命令CMD被控制电路300接收。在实施例中，地址ADDR包括用于选择存储器单元阵列210的字线WL的行地址R_ADDR和用于选择存储器单元阵列210的位线BL的列地址C_ADDR。行解码器220响应于行地址R_ADDR执行字线选择操作，并且列解码器230响应于列地址C_ADDR执行位线选择操作。
写/读电路400可连接至位线BL，因此可将数据写至存储器单元或者可从存储器单元读数据。例如，可将设置电压VST或复位电压VRST从电压产生器240提供至选择的存储器单元，并且在读操作中，可将读电压VRD从电压产生器240提供至选择的存储器单元。写/读电路400可将根据数据的写电压或写电流经列解码器230提供至存储器单元阵列210。另外，为了确定读操作中的数据，写/读电路400可包括连接至位线BL的节点(例如，感测节点)的比较器，并且可通过对感测节点的感测电压或感测电流执行比较操作来读数据值。可将参考电压VREF和/或参考电流IREF提供至写/读电路400，因此其可用于数据确定操作中。参考信号产生器250可产生参考电压VREF和/或参考电流IREF。
另外，写/读电路400可根据关于读数据的读结果为控制电路300提供通过/失败信号P/F。控制电路300可参考通过/失败信号P/F并因此控制存储器单元阵列210的写操作和读操作。例如，如果写/读电路400尝试将数据写至存储器单元阵列210的特定地址，并且从该地址读取的数据与尝试写的数据不同，可以得出结论：先前的写失败(例如，通过/失败信号指示失败)。例如，如果写/读电路400尝试将数据写至存储器单元阵列210的特定地址并且从该地址读取的数据与尝试写的数据相同，可以得出结论：先前的写通过(例如，通过/失败信号指示通过)。
在示例性实施例中，当通过/失败信号P/F指示写操作失败时，控制电路300为反熔丝盒270提供与写操作关联的存储器单元阵列210的目标页的行地址，作为失败地址FL_ADDR。用失败地址FL_ADDR对反熔丝盒270编程并且将修复地址RP_ADDR输出至行解码器220以替代失败地址FL_ADDR。通过将修复地址RP_ADDR提供至行解码器220以替代失败地址FL_ADDR，对与失败的写操作关联的目标页的行地址执行修复操作。例如，可将尝试写至失败地址FL_ADDR的数据写至修复地址RP_ADDR。
在示例性实施例中，控制电路300基于命令CMD、地址ADDR、控制信号CTRL和通过/失败信号P/F产生多个控制信号CTL1至CTL4。在实施例中，控制电路300将第一控制信号CTL1提供至电压产生器240，将第二控制信号CTL2提供至参考信号产生器250，将第三控制信号CTL3提供至写/读电路400，并且将第四控制信号CTL4提供至反熔丝盒270。
图4是示出根据本发明构思的示例性实施例的图3中的存储器单元阵列的示例的电路图。
存储器单元阵列210a包括多个单元，并且图4示出了具有包括这些多个单元的单元块的单元阵列的示例。
参照图4，存储器单元阵列210a包括多条字线WL1至WLn，多条位线BL1至BLm和多个存储器单元214。尽管图4示出了五条字线WL，但是本发明构思不限于此，可存在少于五条或多于五条字线WL。可将连接至一条字线的存储器单元MC定义为页单元213。
在实施例中，存储器单元MC中的每一个包括可变电阻器R和选择装置D。这里，可将可变电阻器R称作可变电阻器装置或可变电阻器材料，并且可将选择装置D称作切换装置(例如，二极管)。可变电阻器R连接在位线BL1至BLm之一与选择装置D之间，并且选择装置D连接在可变电阻器R与字线WL1至WLn之一之间。
可变电阻器R的电阻值可改变为多个电阻状态之一。例如，电阻值可响应于施加至对应可变电阻器R的电脉冲而改变。在实施例中，可变电阻器R包括具有根据电流改变的结晶态的相变材料。相变材料可包括通过将两种元素组合获得的诸如GaSb、InSb、InSe或Sb2Te3的材料、通过将三种元素组合获得的诸如GeSbTe、GaSeTe、InSbTe、SnSb2Te4或InSbGe的材料、或者通过将四种元素组合获得的诸如AgInSbTe、(GeSn)SbTe、GeSb(SeTe)的材料。
在实施例中，相变材料具有相对高的电阻的非晶态和相对低的电阻的结晶态。相变材料的相位可通过电流产生的焦耳热而改变。利用相位的改变，可将数据写至对应的单元。
在另一实施例中，可变电阻器R不包括相变材料，而包括例如钙钛矿化合物、过渡金属氧化物、磁性材料、铁磁材料或反铁磁材料。
选择装置D连接在字线WL1至WLn之一与可变电阻器R之间，并且根据施加至连接的字线和位线的电压，控制供应至可变电阻器R的电流。在本发明构思的当前示例性实施例中，选择装置D是PN结二极管或者PIN结二极管。二极管的阳极可连接至可变电阻器R，并且二极管的阴极可连接至字线WL1至WLn之一。这里，当二极管的阳极与阴极之间的电压差大于二极管的阈值电压时，二极管导通，从而电流供应至可变电阻器R。相反，当二极管的阳极与阴极之间的电压差小于二极管的阈值电压时，二极管截止。
图5A至图5C是图4中的存储器单元的示例的电路图。
参照图5A，存储器单元214a包括连接在位线BL与字线WL之间的可变电阻器Ra。存储器单元214a由于分别施加至位线BL和字线WL的电压而存储数据。
参照图5B，存储器单元214b包括可变电阻器Rb和双向二极管Db。可变电阻器Rb包括电阻式材料以存储数据。双向二极管Db连接在可变电阻器Rb与字线WL之间，并且可变电阻器Rb连接在位线BL与双向二极管Db之间。在替代构造中，双向二极管Db和可变电阻器Rb的位置相对于彼此改变。通过利用双向二极管Db，可切断(例如，消除或减小)可流经未选择的存储器单元的漏电流。
参照图5C，存储器单元214c包括可变电阻器Rc和晶体管TR。晶体管TR是根据字线WL的电压将电流供应至可变电阻器Rc或切断该电流的选择装置(即，切换装置)。在图5C的实施例中，除字线WL以外，额外布置源极线SL以调整可变电阻器Rc的两端的电压电平。晶体管TR连接在可变电阻器Rc与源极线SL之间，并且可变电阻器R连接在位线BL与晶体管TR之间。在替代构造中，晶体管TR和可变电阻器Rc的位置相对于彼此改变。根据通过字线WL驱动的晶体管TR的ON或OFF状态选择或不选择存储器单元214c。
图6是示出图3中的存储器单元阵列的另一示例的图。
参照图6，通过三维堆叠的结构实施存储器单元阵列210b。示例性三维堆叠的结构包括多个竖直堆叠的存储器单元层211_1至211_8。然而，本领域技术人员应该理解竖直堆叠的存储器单元层的数量是任意数。
存储器单元层211_1至211_8中的每一个可包括正常单元阵列和冗余单元阵列。当存储器单元阵列210b具有三维层合结构时，存储器单元层211_1至211_8中的每一个具有图4所示的交叉点结构。
图7A示出当图4的存储器单元是单层单元时存储器单元相对于电阻的分布的示例的曲线图。
参照图7A，水平轴表示电阻，并且竖直轴表示存储器单元的数量。例如，如果存储器单元(例如，存储器单元214)是编程1位的单层单元，存储器单元214可具有低电阻状态LRS或高电阻状态HRS。设置操作或设置写操作指通过将写脉冲施加至存储器单元214针对存储器单元214从高电阻状态HRS至低电阻状态LRS的切换操作。另外，复位操作或复位写操作指通过将写脉冲施加至存储器单元214针对存储器单元214从低电阻状态LRS至高电阻状态HRS的切换操作。
低电阻状态LRS的分布与高电阻状态HRS的分布之间的电阻可设为阈值电阻Rth。在对存储器单元执行的读操作中，当读结果等于或大于阈值电阻Rth时，可确定读结果为高电阻状态HRS，并且当读结果小于阈值电阻Rth时，可确定读结果为低电阻状态LRS。在实施例中，从存储器控制器100接收关于对应于阈值电阻Rth的读参考REF的信息。例如，该信息可用于确定存储器单元的阈值电阻Rth。
图7B示出了当图4的存储器单元是多层单元时显示存储器单元相对于电阻的理想分布的曲线图。
参照图7B，水平轴表示电阻，竖直轴表示存储器单元的数量。例如，如果存储器单元是编程2位的多层单元，存储器单元可具有第一电阻状态RS1、第二电阻状态RS2、第三电阻状态RS3和第四电阻状态RS4之一。在实施例中，第一电阻状态RS1和第二电阻状态RS2可称作低电阻状态，第三电阻状态RS3和第四电阻状态RS4可称作高电阻状态。
第一电阻状态RS1的分布与第二电阻状态RS2的分布之间的电阻可设为第一阈值电阻Rth1；第二电阻状态RS2的分布与第三电阻状态RS3的分布之间的电阻可设为第二阈值电阻Rth2；并且第三电阻状态RS3的分布与第四电阻状态RS4的分布之间的电阻可设为第三阈值电阻Rth3。在对存储器单元214执行的读操作中，当读结果等于或大于第一阈值电阻Rth1时，可确定读结果为第二电阻状态至第四电阻状态RS2、RS3和RS4之一，并且当读结果小于第一阈值电阻Rth1时，可确定读结果为第一电阻状态RS1。在实施例中，从存储器控制器100接收关于分别与第一阈值电阻Rth1、第二阈值电阻Rth2和第三阈值电阻Rth3对应的读参考REFa、REFb和REFc的信息。
图8A示出了显示存储器单元中流动的单元电流相对于电阻的曲线图。
参照图8A，水平轴表示存储器单元的电阻电平RCELL，竖直轴表示在存储器单元中流动的单元电流ICELL。单元电流ICELL与电阻电平RCELL成反比，因此，单元电流ICELL相对于电阻电平RCELL非线性地减小。详细地说，当电阻电平RCELL低时，单元电流ICELL响应于电阻改变而改变相对大的量，而当电阻电平RCELL高时，单元电流ICELL响应于上述电阻的相同改变而改变相对小的量。因此，当电阻电平RCELL高时，感测裕量会明显减小。
图8B示出了当存储器单元是多层单元时显示存储器单元相对于单元电流的实际分布的示例的曲线图。
参照图8B，水平轴表示在存储器单元中流动的单元电流ICELL，竖直轴表示存储器单元的数量。当存储器单元是多层单元时，存储器单元可具有第一电阻状态RS1、第二电阻状态RS2、第三电阻状态RS3和第四电阻状态RS4之一。
例如，当读存储在存储器单元中的数据时，将单元电流ICELL与参考电流IREF进行比较，然后参考电流IREF可改变为检测存储在存储器单元中的数据。可确定参考电流IREF为第一参考电流IREF1、第二参考电流IREF2和第三参考电流IREF3之一，并且第一参考电流IREF1、第二参考电流IREF2和第三参考电流IREF3可分别对应于第三阈值电阻、第二阈值电阻和第一阈值电阻(例如，图7B的Rth3、Rth2和Rth1)。
图9A是示出通过根据本发明构思的示例性实施例的存储器装置执行的读操作的波形的示例的曲线图。
如图9A所示，读操作包括一系列区间，例如，逻辑区间INT1、位线设置区间INT2、发展/感测区间INT3和下降区间INT4。在逻辑区间INT1期间，可执行选择存储器单元的诸如命令和地址解码操作的操作。然后，由于对连接至选择的存储器单元的位线执行设置操作，可在位线设置区间INT2中将位线预充电至预定电平。
在发展/感测区间INT3中，由于电流流至选择的存储器单元，因此施加至感测节点的电压可改变，并且在发展/感测时间段中感测到存储在选择的存储器单元中的数据。然后，在下降区间INT4期间，位线的电压被放电。可在下一读操作中重复执行逻辑区间INT1至下降区间INT4。
如图9A所示，与其它非易失性存储器相比，电阻式存储器装置或相变存储器装置具有用于读操作的较短的读时间tCORE。因此，闪速存储器在一个读时间tCORE期间读取相对多单元的数据，而电阻式存储器装置可通过多个读操作读取相对少单元的数据。
图9B示出了读数据被存储在图3的存储器装置中的页缓冲器中的示例。
参照图9B，诸如RRAM或PRAM的存储器装置200包括具有多个单元区域(例如，四个单元区域)的一页，并且经一个读操作读取一个单元区域的数据。例如，经一个读操作读取对应于1KB的单元区域的数据，并且将读数据存储在页缓冲器440的部分存储区域中。因此，经四个读操作读取四个单元区域的数据。可将对应于4KB并且从所述四个单元区域读取的数据存储在页缓冲器中。
类似地，可通过一个读操作读取对应于1KB并且在物理上相距较远的数据，并且可将其存储在页缓冲器440中。例如，页缓冲器440可包括各自具有1KB的四个区域，并且经一个读操作读取的数据可分离并保存在所述四个区域中。然后，经第二读操作读取的数据可分离并存储在所述四个区域中，通过重复地进行读操作，所有数据可存储在页缓冲器440中。
图10是示出根据本发明构思的示例性实施例的图3的存储器装置中的控制电路的示例的框图。
参照图10，控制电路300包括命令解码器310(例如，解码电路)、地址缓冲器320、行访问计数器330(例如，硬件计数器或计数器电路)、比较器335、控制信号产生器340、寄存器350、失败地址产生器360(例如，逻辑电路)、标识表370、表指针380(例如，指针表)和存储表390。
命令解码器310解码命令CMD以产生解码的命令D_CMD并且将解码的命令D_CMD提供至控制信号产生器340。当解码的命令D_CMD是写命令时，命令解码器410将解码的命令D_CMD提供至行访问计数器330。
地址缓冲器320接收地址ADDR，将行地址R_ADDR提供至行解码器220、行访问计数器330、失败地址产生器360和表指针380并且将列地址C_ADDR提供至列解码器230。
在实施例中，行访问计数器330对与写操作关联的第一行地址(即，选择的页)的行访问数量进行计数，以产生指示计数的行访问数量的计数值CV并且向比较器335提供计数值CV。
寄存器350存储与行访问数量关联的参考值CRV，并且将参考值CRV提供至比较器335。比较器335将指示计数的行访问数量的计数值CV与参考值CRV进行比较，以产生指示计数值CV与参考值CRV的比较结果的比较信号CMPS，并将比较信号CMPS提供至控制信号产生器340和表指针380。
控制信号产生器340接收解码的命令D_CMD和比较信号CMPS并且响应于通过解码的命令D_CMD指定的操作和通过比较信号CMPS指示的行访问计数产生第一控制信号CTL1至第四控制信号CTL4。
失败地址产生器360接收行地址R_ADDR和通过/失败信号P/F。在实施例中，当通过/失败信号P/F指示写操作失败时，失败地址产生器360输出行地址R_ADDR作为失败地址FL_ADDR。在失败地址产生器360输出失败地址FL_ADDR的同时，失败地址产生器360将失败地址FL_ADDR存储在标识表370的一行中，并且将与失败地址FL_ADDR关联的行的标识信号FG的逻辑电平改变为高电平。由于代替存储器单元阵列210中的失败地址FL_ADDR的冗余资源有限，因此当标识表370的所有行中的标识信号FL的逻辑电平已经改变为高电平时，失败地址产生器360可输出标识满信号FGF，其指示存储器单元阵列210中不存在可用冗余资源。
标识表370可包括第一列和第二列，第一列对应于多个失败地址FL_ADDR1至FL_ADDRq(q是大于一的自然数)之一，第二列表示其逻辑电平指示失败地址FL_ADDR1至FL_ADDRq中的每一个对应的冗余资源的可用性的标识信号FG。
当在失败地址产生器360输出标识满信号FGF之后写操作失败时，控制电路300可向存储器控制器通知写操作失败，因为没有冗余资源来替代失败地址。
存储表390存储行地址R_ADDR1至R_ADDRr(r是大于一的自然数)和替换地址REP_ADDR1至REP_ADDRr。替换地址REP_ADDR1至REP_ADDRr中的每一个可代替对应的一个行地址R_ADDR1至R_ADDRr。表指针380(例如，指针表)接收行地址R_ADDR和比较信号CMPS，并且当比较信号CMPS指示对行地址R_ADDR的行访问计数超过参考值CRV时输出指定行地址R_ADDR的表指针信号TPS。例如，表指针信号TPS可用于索引存储表390，以访问与包括对应的替换地址的行地址R_ADDR关联的条目。存储表390将与由表指针信号TPS指定的行地址R_ADDR对应的替换(行)地址REP_ADDR输出至行解码器220。
行解码器220可更新存储表390中的行地址R_ADDR1至R_ADDRr。
图11是示出根据本发明构思的示例性实施例的图3的存储器装置中的写/读电路的示例的框图。
参照图11，写/读电路400包括写缓冲器430、写驱动器410、读出放大器420、页缓冲器440和验证电路450。验证电路450包括位比较器电路451和通过/失败确定器453(例如，逻辑电路)。
写缓冲器430在写操作中存储写数据WDTA，并且响应于第一子控制信号CTL31将写数据WDTA提供至写驱动器410或验证电路450。
写驱动器410执行写操作以响应于第二子控制信号CTL32当将设置电压VST或复位电压VRST提供至目标页的存储器单元时将写数据WDTA存储在存储器单元中。
读出放大器420利用参考电压VREF或参考电流IREF感测存储在目标页的存储器单元中的数据并且响应于第三子控制信号CTL33将读数据RDTA提供至页缓冲器440。页缓冲器440响应于第四子控制信号CTL34在验证模式下将读数据RDTA提供至验证电路450，并且在写操作通过的情况下，在输出模式下将读数据RDTA作为数据DTA提供至存储器装置200外部。
验证电路450响应于第五子控制信号CTL35将写数据WDTA的第一数据位与读数据RDTA的第二数据位的对应位进行比较，并且在验证模式下基于比较结果输出指示写操作的通过或失败的通过/失败信号P/F。
位比较器电路451将写数据WDTA的第一数据位与读数据RDTA的第二数据位的对应位进行比较，以输出指示比较结果的比较信号CS。比较信号CS可包括多个比较位，并且所述多个比较位中的每一个可指示各个对应的位对是否相对于彼此相同。通过/失败确定器453将比较信号CS中的比较位的具有第一逻辑电平的第一位的第一数量与参考数量RN进行比较，并且输出指示比较结果的通过/失败信号P/F。通过/失败确定器453可通过比较器电路来实施。由于比较信号CS中的比较位的具有第一逻辑电平的第一数量的位指示各个对应的位不同，因此当第一数量大于参考数量RN时通过/失败确定器453输出指示写操作失败的P/F。当第一数量小于或等于参考数量RN时，通过/失败确定器453输出指示写操作通过的P/F。
可通过考虑存储器控制器100中的ECC引擎120的错误校正能力确定参考数量RN。第一子控制信号CTL31至第五子控制信号CTL35可被包括在第三控制信号CTL3中。例如，如果除一位之外，读数据DTA和写数据WDTA的所有位都相同，并且ECC引擎120具有1位的错误校正能力，则通过/失败确定器453可输出指示写操作通过的P/F。
图12是示出根据本发明构思的示例性实施例的图11中的验证电路中的位比较器电路的电路图。
参照图12，位比较器电路451包括多个异或门4511至451p(p是大于二的自然数)。异或门4511至451p中的每一个将写数据WDTA的第一数据位与读数据RDTA的第二数据位的对应位对(WDTA1，RDTA1)至(WDTAp，RDTAp)进行比较，并且输出比较信号CS的比较位CS1至CSp的对应位。
图13和图14是示出根据本发明构思的示例性实施例的图11中的读出放大器的示例的电路图。
图13示出了应用于电压感测方案的读出放大器，图14示出了应用于电流感测方案的读出放大器。
参照图13，读出放大器420a包括预充电晶体管421、电容器C1、箝位晶体管422和比较器423(例如，运算放大器)。在位线设置区间中，通过预充电电压VPRE为电容器C1的电容Csa预充电。例如，在激活预充电使能信号PRE的同时，通过预充电晶体管421控制预充电操作。例如，可将预充电使能信号PRE施加至预充电晶体管421的栅极。通过预充电晶体管421将预充电电压VPRE提供至电容器C1。
箝位晶体管422设置为合适地调整感测节点SN的电压，并且响应于箝位信号VCMP对其进行控制。例如，将箝位信号VCMP施加至箝位晶体管422的栅极。例如，可通过箝位操作将感测节点SN的电压VSEN的电平改变为适于通过比较器423感测的电平。由于在电容器C1中预充电的电压，电流流经存储器单元214，并且感测节点SN的电压VSEN的电平由于经地端子输出的电荷量而逐渐减小。感测节点SN的电压VSEN的电平降低的速度根据可变电阻器的电阻值而变化。根据感测节点SN的电压VSEN的电平与参考电压VREF的电平在预定时间点的比较结果，可感测到数据。比较器423响应于启用的感测使能信号SAE将感测节点SN的电压VSEN的电平与参考电压VREF的电平进行比较，以提供输出电压SAOUT。
参照图14，读出放大器420b包括电流源425、箝位晶体管426和比较器427。电流源425产生参考电流IREF，并且参考电流IREF经箝位晶体管426被提供至存储器单元214。例如，将箝位信号VCMP施加至箝位晶体管426的栅极。感测节点SN的电压VSEN的电平根据存储器单元214中的可变电阻器的电阻值而变化。根据感测节点SN的电压VSEN的电平与参考电压VREF的电平的比较结果，可感测数据。比较器427响应于启用的感测使能信号SAE将感测节点SN的电压VSEN的电平与参考电压VREF的电平进行比较，以提供输出电压SAOUT。
图15是示出根据本发明构思的示例性实施例的图3的存储器装置中的反熔丝盒的示例的框图。
参照图15，反熔丝盒270包括反熔丝阵列271和反熔丝写电路273。反熔丝阵列271可包括多个反熔丝。
反熔丝阵列271是用于存储失败地址FL_ADDR的非易失性存储器。反熔丝阵列271基于响应于来自控制电路300的第四控制信号CTL4确定的存储的失败地址FL_ADDR将修复地址RP_ADDR提供至行解码器220。如果当执行写操作或读操作时输入失败地址FL_ADDR，则通过修复地址RP_ADDR选择连接至冗余单元阵列的字线而不是对应于失败地址FL_ADDR的字线。
反熔丝写电路273是用于对反熔丝阵列271编程的写电路。反熔丝写电路273响应于第四控制信号CTL4将失败地址FL_ADDR编程至反熔丝阵列271。反熔丝写电路273可响应于第四控制信号CTL4将包括在反熔丝阵列271中的熔丝中的与被判断为失效单元的存储器单元连接的字线对应的熔丝断电(或“开路”)，或者可替换地，短路。
图16示出了根据示例性实施例的图3的存储器装置中的行解码器和存储器单元阵列。
参照图16，存储器单元阵列210包括正常单元阵列217和冗余单元阵列218。
正常单元阵列217包括存储数据的多个正常单元。正常单元阵列217中的正常单元通过正常字线NWL耦接至行解码器220。冗余单元阵列218包括用于替代正常单元阵列217中的失效单元的多个冗余单元。冗余单元可具有与正常单元相同的构造和操作原理，以按照不减损存储器操作的方式替代失效单元。冗余单元通过冗余字线RWL连接至行解码器220。
行解码器220解码行地址R_ADDR以选择存储器单元阵列210的一部分字线。行解码器220利用解码的行地址RA、从反熔丝盒270提供的修复地址RP_ADDR和从控制电路300提供的替换地址REP_ADDR选择一部分正常字线NWL和冗余字线RWL。
图17是示出根据本发明构思的示例性实施例的存储器单元阵列的示例的等效电路图。
参照图17，存储器单元阵列210c包括：下字线WL11和WL12，其在第一方向X上延伸，并且在垂直于第一方向X的第二方向Y上彼此间隔开；以及上字线WL21和WL22，其在第一方向X上延伸，并且在第二方向Y上彼此间隔开。上字线WL21和WL22在垂直于第一方向X和第二方向Y的第三方向Z上与下字线WL11和WL12间隔开。另外，存储器单元阵列210c包括公共位线BL1、BL2、BL3和BL4，它们在第一方向X上彼此间隔开，并且与上字线WL21和WL22和下字线WL11和WL12在第三方向Z上间隔开，并且在第二方向Y上延伸。
将第一存储器单元MC1和第二存储器单元MC2分别设置在公共位线BL1、BL2、BL3和BL4与下字线WL11和WL12之间，以及公共位线BL1、BL2、BL3和BL4与上字线WL21和WL22之间。例如，可将第一存储器单元MC1布置在公共位线BL1、BL2、BL3和BL4与下字线WL11和WL12的对应的交叉部分，并且第一存储器单元MC1中的每一个可包括用于存储数据的可变电阻图案ME和用于选择可变电阻图案ME的选择装置SW。可将第二存储器单元MC2布置在公共位线BL1、BL2、BL3和BL4与上字线WL21和WL22的对应的交叉部分，并且第二存储器单元MC2中的每一个也可包括用于存储数据的可变电阻图案ME和用于选择可变电阻图案ME的选择装置SW。
第一存储器单元MC1和第二存储器单元MC2可具有基本相同的结构，并且可在第三方向Z上布置。例如，在布置在下字线WL11与公共位线BL1之间的第一存储器单元MC1中，选择装置SW可电连接至下字线WL11，可变电阻图案ME可电连接至公共位线BL1，并且可变电阻图案ME和选择装置SW可彼此串联。相似地，在布置在上字线WL21与公共位线BL1之间的第二存储器单元MC2中，可变电阻图案ME可电连接至上字线WL21，选择装置SW可电连接至公共位线BL1，并且可变电阻图案ME和选择装置SW可彼此串联。
图18是根据示例性实施例的存储器装置的透视图，图19是沿着图18的线II-II'和III-III'截取的剖视图。为了减小附图的复杂性和提供对本发明构思的更好的理解，图19中省略了绝缘层560a、560b、560c、560d和560e。
参照图18和图19，存储器装置500包括衬底501、第一电极线层510L、第二电极线层520L、第三电极线层530L、第一存储器单元层MCL1、第二存储器单元层MCL2、第一间隔件550-1和第二间隔件550-2。
如图18和图19所示，层间绝缘层505布置在衬底501上。层间绝缘层505可由氧化物材料(例如，氧化硅)或者氮化物材料(例如，氮化硅)形成，并且可用于将第一电极线层510L与衬底501电分离。虽然在根据当前实施例的存储器装置500中，层间绝缘层505布置在衬底501上，但这仅是当前实施例的示例。例如，在根据当前实施例的存储器装置500中，可将集成电路层布置在衬底501上，并且可将存储器单元布置在集成电路层上。例如，集成电路层可包括用于存储器单元的操作的外围电路和/或用于计算的核心电路。这里，其中包括外围电路和/或核心电路的集成电路层布置在衬底上并且存储器单元布置在集成电路层上的结构可被称作‘外围上单元(COP)结构’。
第一电极线层510L可包括多个第一电极线510，它们在第一方向X上延伸并且彼此平行地布置并且在第二方向Y上彼此间隔开。第二电极线层520L可包括多个第二电极线520，它们在第二方向Y上延伸并且彼此平行地布置并且在第一方向X上彼此间隔开。另外，第三电极线层530L可包括多个第三电极线530，它们在第一方向X上延伸并且彼此平行地布置并且在第二方向Y上彼此间隔开。
在存储器装置的操作方面，第一电极线510和第三电极线530可用作字线，并且第二电极线520可用作位线。当第一电极线510和第三电极线530用作字线时，第一电极线510可用作下字线，并且第三电极线530可用作上字线。另外，第二电极线520可由下字线和上字线共享。也就是说，第二电极线520可用作公共位线。例如，第一电极线510、第二电极线520和第三电极线530中的每一个可包括金属、导电金属氮化物、导电金属氧化物或它们的组合。
第一存储器单元层MCL1包括在第一方向X和第二方向Y上彼此间隔开并且用作图17的第一存储器单元MC1的多个第一存储器单元540-1。第二存储器单元层MCL2包括在第一方向X和第二方向Y上彼此间隔开并且用作图17的第二存储器单元MC2的多个第二存储器单元540-2。如图18所示，第一电极线510和第二电极线520彼此交叉，并且第二电极线520和第三电极线530彼此交叉。第一存储器单元540-1设置在第一电极线层510L与第二电极线层520L之间以及第一电极线510和第二电极线520的对应交叉部分，并且连接至第一电极线510和第二电极线520。第二存储器单元540-2设置在第二电极线层520L与第三电极线层530L之间以及第二电极线520和第三电极线530的对应交叉部分，并且连接至第二电极线520和第三电极线530。
在实施例中，第一存储器单元540-1和第二存储器单元540-2中的每一个具有带矩形截面的柱形结构。第一存储器单元540-1中的每一个和第二存储器单元540-2中的每一个分别包括下电极541-1和下电极541-2、选择装置543-1和选择装置543-2、中间电极545-1和中间电极545-2、加热电极547-1和加热电极547-2以及可变电阻图案549-1和可变电阻图案549-2。由于第一存储器单元540-1和第二存储器单元540-2具有基本相同的结构，因此为了便于讨论，将参照第一存储器单元540-1提供下面的描述。
提供第一间隔件550-1以包围第一存储器单元540-1的侧表面。提供第二间隔件550-2以包围第二存储器单元540-2的侧表面。由于提供第一间隔件550-1和第二间隔件550-2以包围第一存储器单元540-1和第二存储器单元540-2的侧表面，所以第一间隔件550-1和第二间隔件550-2可用于保护第一存储器单元540-1和第二存储器单元540-2(具体地说，可变电阻图案549-1和549-2和/或选择装置543-1和543-2)。
在存储器装置500中，第一间隔件550-1具有第一厚度T1，并且第二间隔件550-2具有第二厚度T2。在实施例中，第一厚度T1大于第二厚度T2。在存储器装置500中，通过将第一存储器单元540-1的第一间隔件550-1形成为较厚，并且将第二存储器单元540-2的第二间隔件550-2形成为较薄，第一存储器单元540-1和第二存储器单元540-2的电阻特性可提高。
存储器装置500还包括第一内间隔件552-1和第二内间隔件552-2。第一内间隔件552-1设为覆盖第一存储器单元540-1的下电极541-1和选择装置543-1，并且第二内间隔件552-2设为覆盖第二存储器单元540-2的下电极541-2和选择装置543-2。可利用与用于形成第一间隔件550-1和第二间隔件550-2的处理分离的处理形成第一内间隔件552-1和第二内间隔件552-2，以更有效地保护选择装置543-1和543-2。然而，在本发明构思的示例性实施例中，省略了第一内间隔件552-1和第二内间隔件552-2。
如图18和图19所示，第一绝缘层560a布置在第一电极线510之间，并且第二绝缘层560b布置在第一存储器单元层MCL1的第一存储器单元540-1之间。另外，第三绝缘层560c布置在第二电极线520之间，第四绝缘层560d布置在第二存储器单元层MCL2的第二存储器单元540-2之间，并且第五绝缘层560e布置在第三电极线530之间。
图20是示出根据本发明构思的示例性实施例的操作存储器装置的方法的的流程图。
参照图1至图20，在操作包括存储器单元阵列210的存储器装置200的方法中，所述存储器单元阵列210包括待覆写的多个非易失性存储器单元，存储器装置200从存储器控制器100接收写命令、写数据和访问地址ADDR(S210)。写/读电路400执行写操作，以将写数据WDTA写入存储器单元阵列210的目标页中(S220)。读出放大器420从目标页感测数据，并且验证电路450通过将从目标页读取的读数据RDTA与存储在写缓冲器430中的写数据WDTA进行比较来验证写操作(S230)。当读数据RDTA与写数据WDTA相同时(S230中的是)，验证电路450通知控制电路300的写操作通过(S270)。当读数据RDTA与写数据WDTA不同时(S230中的否)，验证电路450基于验证结果确定写数据WDTA和读数据RDTA中的不同位的第一数量是否在参考数量RN以内(S240)。
当第一数量超过参考数量RN时(S240中的否)，控制电路300产生修复地址RP_ADDR以替代访问地址ADDR(S250)，并且控制电路300确定在存储器单元阵列210中是否存在可用冗余资源(S260)。当在存储器单元阵列210中存在所述可用的冗余资源时(S260中的是)，控制电路300控制写/读电路400，以在通过修复地址RP_ADDR指定的冗余页中存储写数据WDTA(S220)，并且验证电路450验证写操作的通过或失败(S230和S240)。当在存储器单元阵列210中不存在可用的冗余资源时(S260中的否)，控制电路300通知存储器控制器100的写操作失败(S280)。
当第一数量在参考数量RN内时(S240中的是)，验证电路450通知控制电路300的写操作通过(S270)。
图21是示出根据本发明构思的示例性实施例的操作存储器装置的方法的流程图。
参照图1至图19和图21，在操作包括存储器单元阵列210的存储器装置200的方法中，所述存储器单元阵列210包括待覆写的多个非易失性存储器单元，存储器装置200从存储器控制器100接收写命令、写数据和第一访问地址ADDR(S310)。控制电路确定基于第一访问地址的行访问计数是否在参考值CRV内(S320)。当行访问计数在参考值CRV内时(S320中的是)，写/读电路400将写数据WDTA存储在通过存储器单元阵列210的第一访问地址指定的第一页中(S330)。当行访问计数超过参考值CRV时(S320中的否)，写/读电路400将写数据WDTA存储在写缓冲器430中而不是第一页中(S340)。写/读电路400将写数据WDAT存储在由存储器单元阵列210中的替换地址REP_ADDR指定的第二页中(S350)。在实施例中，在存储器装置200的备用模式下，写读电路400将写数据存储在第二页中。
因此，当写数据与读数据之间的位差超过参考数量时，存储器装置200可通过将写数据写在冗余页中来增强存储器单元阵列210的耐用性，或者当第一页被密集访问时，其可通过将写数据存储在第二页而不是第一页中来增强存储器单元阵列210的耐用性。
图22是示出采用根据本发明构思的示例性实施例的存储器系统的计算系统的框图。
参照图22，计算系统800包括存储器系统810、处理器820、随机存取存储器(RAM)830、输入/输出(I/O)装置840和电源850。此外，存储器系统810包括存储器装置811和存储器控制器812。虽然未示出，但是计算系统810还可包括与装置(诸如视频卡、声卡、存储卡、USB装置或另一电子装置)通信的端口。计算系统800可为个人计算机或者移动电子装置(诸如笔记本计算机、移动电话、个人数字助理(PDA)或相机)。
处理器820可执行特定计算或任务。处理器820可为微处理器或者中央处理单元(CPU)。处理器820可通过总线860(诸如地址总线、控制总线或数据总线)与RAM 830、I/O装置840和存储器系统810通信。这里，存储器系统810可包括参照图1至图19描述的电阻式存储器装置。
在示例性实施例中，处理器820连接至诸如外围组件互连(PCI)总线的扩展总线。RAM 830可存储用于操作计算系统800的数据和信息。I/O装置840可包括诸如键区、键盘、鼠标等的一个或多个输入单元和诸如显示器或打印机的一个或多个输出单元。电源850可供应操作计算系统800所需的操作电压。
上面示出了示例性实施例。虽然描述了几个示例性实施例，但是本领域技术人员应该清楚地理解，在实质不脱离本发明构思的情况下，可对示例性实施例作出许多修改。因此，所有这种修改旨在被包括在本发明构思的范围内。

Claims (20)

1.一种存储器装置，包括：
存储器单元阵列，其包括多个非易失性存储器单元；
写/读电路，其被构造为执行写操作以将写数据写入所述存储器单元阵列的目标页中，被构造为通过将从所述目标页读取的读数据与所述写数据进行比较来验证所述写操作，并且被构造为基于比较结果输出指示所述写操作的通过和失败之一的通过/失败信号；
控制电路，其被构造为控制所述写/读电路，并且被构造为响应于所述通过/失败信号选择性地输出所述目标页的访问地址作为失败地址；以及
反熔丝阵列，在所述反熔丝阵列中，所述失败地址被编程，所述反熔丝阵列被构造为输出替代所述失败地址的修复地址。
2.根据权利要求1所述的存储器装置，其中，所述控制电路被构造为响应于指示所述写操作失败的通过/失败信号，输出所述访问地址作为所述失败地址，并且被构造为控制所述反熔丝阵列输出所述修复地址。
3.根据权利要求1所述的存储器装置，其中，所述控制电路被构造为控制所述读/写电路，以将所述写数据再次写入由所述修复地址指定的冗余页。
4.根据权利要求1所述的存储器装置，其中，所述非易失性存储器单元中的每一个具有表示存储的数据的可编程电阻。
5.根据权利要求1所述的存储器装置，其中，所述写/读电路包括：
写缓冲器，其被构造为存储所述写数据；
写驱动器，其连接至所述写缓冲器，所述写驱动器被构造为将所述写数据写入所述目标页中；
读出放大器，其被构造为从所述目标页中感测所述读数据；
页缓冲器，其被构造为从所述读出放大器接收所述读数据，以存储所述读数据；以及
验证电路，其连接至所述数据缓冲器和所述页缓冲器，所述验证电路被构造为将所述读数据与所述写数据的对应位进行比较，并且被构造为基于比较结果输出所述通过/失败信号。
6.根据权利要求5所述的存储器装置，其中，所述验证电路包括：
第一比较器电路，其被构造为将所述写数据的第一p个数据位与所述读数据的第二p个数据位的对应位进行比较，以输出比较信号，p是大于一的自然数；以及
第二比较器电路，其被构造为将所述比较信号的各自具有第一逻辑电平的第一位的第一数量与参考数量进行比较，以基于比较结果输出所述通过/失败信号。
7.根据权利要求6所述的存储器装置，其中，所述第一比较器电路包括多个异或门，并且所述多个异或门中的每一个将所述写数据的第一p个数据位与所述读数据的第二p个数据位的对应位进行比较，以输出所述比较信号的对应位。
8.根据权利要求6所述的存储器装置，其中，所述第二比较器电路被构造为当所述第一位的第一数量大于所述参考数量时输出指示所述写操作失败的通过/失败信号。
9.根据权利要求6所述的存储器装置，其中，所述第二比较器电路被构造为当所述第一位的第一数量小于或等于所述参考数量时输出指示所述写操作通过的通过/失败信号。
10.根据权利要求5所述的存储器装置，其中，所述控制电路被构造为控制所述页缓冲器，以防止当通过/失败信号指示所述写操作失败时所述读数据被输出至所述存储器装置外部。
11.根据权利要求1所述的存储器装置，其中，所述控制电路包括：
命令解码器，其被构造为解码来自外部的存储器控制器的命令，以产生解码的命令；
地址缓冲器，其被构造为从所述存储器控制器接收所述访问地址，并且被构造为基于所述访问地址输出行地址和列地址；
控制信号产生器，其被构造为响应于所述解码的命令产生控制信号，以控制所述写/读电路以及所述反熔丝阵列；以及
逻辑电路，其被构造为接收所述行地址和所述通过/失败信号，并且被构造为当所述通过/失败信号指示所述写操作失败时输出所述行地址作为失败地址。
12.根据权利要求11所述的存储器装置，其中，所述存储器单元阵列包括：
正常单元阵列，其通过多条正常字线耦接至行解码器；
冗余单元阵列，其通过至少一条冗余字线耦接至所述行解码器，并且
所述控制电路还包括标识表，其存储指示所述冗余单元阵列中的冗余页的可用性的标识信号。
13.根据权利要求12所述的存储器装置，其中，所述逻辑电路被构造为当所述失败地址产生器输出所述失败地址时改变与所述标识信号关联的所述标识信号的逻辑电平。
14.根据权利要求12所述的存储器装置，其中，所述控制电路还包括：
行访问计数器，其被构造为当所述解码的命令指向所述写操作时，对与所述写操作关联的第一行地址的行访问数量进行计数，以输出计数值；
寄存器，其被构造为存储参考值；
比较器，其被构造为通过将所述计数值与所述参考值进行比较输出比较信号；
指针表，其被构造为响应于所述访问地址和所述比较信号输出表指针信号；以及
存储表，其被构造为响应于所述表指针信号输出替换所述访问地址的替换地址，并且
其中，在存储器装置的备用模式下，当所述计数值超过所述参考值时，所述控制电路被构造为控制所述写/读电路以使得与所述第一行地址关联的第一写数据被存储在所述写缓冲器中，并且所述第一写数据被写入所述存储器单元阵列中的由所述替换地址指定的第二页中，并且在所述存储器单元阵列中，所述第二页与由所述第一行地址指定的第一页不同。
15.根据权利要求1所述的存储器装置，其中，将所述控制电路、所述写/读电路和所述反熔丝阵列布置在被布置在衬底上的集成电路层上，并且所述多个非易失性存储器单元布置在所述集成电路层上。
16.一种存储器系统，包括：
至少一个存储器装置；以及
存储器控制器，其被构造为控制所述至少一个存储器装置，
其中，所述至少一个存储器装置包括：
存储器单元阵列，其包括多个非易失性存储器单元；
写/读电路，其被构造为执行写操作以将写数据写入所述存储器单元阵列的目标页中，被构造为通过将从所述目标页读取的读数据与所述写数据进行比较来验证所述写操作，并且被构造为基于比较结果输出指示所述写操作的通过和失败之一的通过/失败信号；
控制电路，其被构造为控制所述写/读电路，并且被构造为响应于所述通过/失败信号选择性地输出所述目标页的访问地址作为失败地址；以及
反熔丝阵列，在所述反熔丝阵列中，所述失败地址被编程，所述反熔丝阵列被构造为输出替代所述失败地址的修复地址。
17.根据权利要求16所述的存储器系统，其中，所述写/读电路包括：
写缓冲器，其被构造为存储所述写数据；
写驱动器，其连接至所述写缓冲器，所述写驱动器被构造为将所述写数据写入所述目标页中；
读出放大器，其被构造为从所述目标页中感测所述读数据；
页缓冲器，其被构造为从所述读出放大器接收所述读数据，以存储所述读数据；以及
验证电路，其连接至所述数据缓冲器和所述页缓冲器，所述验证电路被构造为将所述读数据与所述写数据的对应位进行比较，并且被构造为基于比较结果输出所述通过/失败信号。
18.一种存储器装置，包括：
存储器单元阵列，其包括正常单元阵列和冗余单元阵列；
输入/输出电路，其被构造为执行写操作以将写数据写入所述存储器单元阵列的目标页中，被构造为将从所述目标页读取的读数据与所述写数据进行比较，并且基于比较结果输出指示所述写操作的通过和失败之一的通过/失败信号；
控制电路，其被构造为当所述通过/失败信号指示所述写操作失败时输出所述目标页的访问地址作为失败地址；
反熔丝阵列，其被构造为响应于接收失败地址输出修复地址；以及
行解码器，其被构造为当所述通过/失败信号指示所述写操作失败时选择连接至所述冗余单元阵列的字线。
19.根据权利要求18所述的存储器装置，其中，当比较指示所述读数据的错误数量大于所述存储器装置的错误校正能力时，所述输入/输出电路输出指示所述写操作失败的通过/失败信号。
20.根据权利要求19所述的存储器装置，其中，当比较指示所述读数据的错误数量小于或等于所述存储器装置的错误校正能力时，所述输入/输出电路输出指示所述写操作通过的通过/失败信号。
CN201811408051.2A 2017-11-23 2018-11-23 存储器装置和存储器系统 Active CN110021333B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020170157040A KR102406868B1 (ko) 2017-11-23 2017-11-23 메모리 장치, 메모리 시스템 및 메모리 장치의 동작 방법
KR10-2017-0157040 2017-11-23

Publications (2)

Publication Number Publication Date
CN110021333A true CN110021333A (zh) 2019-07-16
CN110021333B CN110021333B (zh) 2023-07-04

Family

ID=66532495

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811408051.2A Active CN110021333B (zh) 2017-11-23 2018-11-23 存储器装置和存储器系统

Country Status (3)

Country Link
US (2) US10629286B2 (zh)
KR (1) KR102406868B1 (zh)
CN (1) CN110021333B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111324193A (zh) * 2020-02-18 2020-06-23 浙江众邦机电科技有限公司 避免雷击导致缝纫机电控无法掉电保存数据的方法及系统
CN114187954A (zh) * 2020-09-15 2022-03-15 长鑫存储技术有限公司 存储器装置及其测试方法和使用方法、存储器系统
WO2023197399A1 (zh) * 2022-04-11 2023-10-19 长鑫存储技术有限公司 一种存储器的测试方法、装置及存储器系统
US11854640B2 (en) 2020-09-15 2023-12-26 Changxin Memory Technologies, Inc. Memory device, testing method and using method thereof, and memory system

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9324398B2 (en) 2013-02-04 2016-04-26 Micron Technology, Inc. Apparatuses and methods for targeted refreshing of memory
US9047978B2 (en) 2013-08-26 2015-06-02 Micron Technology, Inc. Apparatuses and methods for selective row refreshes
JP2015219938A (ja) * 2014-05-21 2015-12-07 マイクロン テクノロジー， インク． 半導体装置
JP2017182854A (ja) 2016-03-31 2017-10-05 マイクロン テクノロジー， インク． 半導体装置
KR102406868B1 (ko) 2017-11-23 2022-06-10 삼성전자주식회사 메모리 장치, 메모리 시스템 및 메모리 장치의 동작 방법
US10580475B2 (en) 2018-01-22 2020-03-03 Micron Technology, Inc. Apparatuses and methods for calculating row hammer refresh addresses in a semiconductor device
KR20190135746A (ko) * 2018-05-29 2019-12-09 삼성전자주식회사 쓰기 버퍼 메모리를 포함하는 스토리지 장치 및 상기 스토리지 장치의 동작 방법
US11152050B2 (en) 2018-06-19 2021-10-19 Micron Technology, Inc. Apparatuses and methods for multiple row hammer refresh address sequences
US11144824B2 (en) * 2019-01-29 2021-10-12 Silicon Storage Technology, Inc. Algorithms and circuitry for verifying a value stored during a programming operation of a non-volatile memory cell in an analog neural memory in deep learning artificial neural network
US10770127B2 (en) * 2019-02-06 2020-09-08 Micron Technology, Inc. Apparatuses and methods for managing row access counts
US11043254B2 (en) 2019-03-19 2021-06-22 Micron Technology, Inc. Semiconductor device having cam that stores address signals
US11264096B2 (en) 2019-05-14 2022-03-01 Micron Technology, Inc. Apparatuses, systems, and methods for a content addressable memory cell with latch and comparator circuits
US11158364B2 (en) 2019-05-31 2021-10-26 Micron Technology, Inc. Apparatuses and methods for tracking victim rows
KR20200137739A (ko) * 2019-05-31 2020-12-09 에스케이하이닉스 주식회사 반도체장치
KR102693232B1 (ko) * 2019-06-03 2024-08-09 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
US11158373B2 (en) 2019-06-11 2021-10-26 Micron Technology, Inc. Apparatuses, systems, and methods for determining extremum numerical values
US10872678B1 (en) 2019-06-19 2020-12-22 Micron Technology, Inc. Speculative section selection within a memory device
US10832792B1 (en) 2019-07-01 2020-11-10 Micron Technology, Inc. Apparatuses and methods for adjusting victim data
US11139015B2 (en) 2019-07-01 2021-10-05 Micron Technology, Inc. Apparatuses and methods for monitoring word line accesses
US11386946B2 (en) 2019-07-16 2022-07-12 Micron Technology, Inc. Apparatuses and methods for tracking row accesses
US10943636B1 (en) 2019-08-20 2021-03-09 Micron Technology, Inc. Apparatuses and methods for analog row access tracking
US10964378B2 (en) 2019-08-22 2021-03-30 Micron Technology, Inc. Apparatus and method including analog accumulator for determining row access rate and target row address used for refresh operation
US11200942B2 (en) 2019-08-23 2021-12-14 Micron Technology, Inc. Apparatuses and methods for lossy row access counting
JP2021039815A (ja) * 2019-09-05 2021-03-11 キオクシア株式会社 半導体記憶装置
US11468965B2 (en) * 2019-10-11 2022-10-11 Micron Technology, Inc. Apparatus and techniques for programming anti-fuses to repair a memory device
CN110971217B (zh) * 2019-11-12 2023-08-29 杭州电子科技大学 一种基于mtj的非易失可编程开关
US11817163B2 (en) * 2020-07-16 2023-11-14 Changxin Memory Technologies, Inc. Circuit for detecting state of anti-fuse storage unit and memory device thereof
US11222682B1 (en) 2020-08-31 2022-01-11 Micron Technology, Inc. Apparatuses and methods for providing refresh addresses
US11462291B2 (en) 2020-11-23 2022-10-04 Micron Technology, Inc. Apparatuses and methods for tracking word line accesses
KR20220081644A (ko) * 2020-12-09 2022-06-16 삼성전자주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
US11482275B2 (en) 2021-01-20 2022-10-25 Micron Technology, Inc. Apparatuses and methods for dynamically allocated aggressor detection
US11600314B2 (en) 2021-03-15 2023-03-07 Micron Technology, Inc. Apparatuses and methods for sketch circuits for refresh binning
CN115240736A (zh) * 2021-04-23 2022-10-25 中国科学院微电子研究所 一种阻变存储器的数据读出电路和阻变存储电路
US11664063B2 (en) 2021-08-12 2023-05-30 Micron Technology, Inc. Apparatuses and methods for countering memory attacks
US11688451B2 (en) 2021-11-29 2023-06-27 Micron Technology, Inc. Apparatuses, systems, and methods for main sketch and slim sketch circuit for row address tracking
US11830540B2 (en) * 2021-12-12 2023-11-28 Nanya Technology Corporation Circuit for sensing antifuse of DRAMs
WO2022233158A1 (zh) * 2022-01-19 2022-11-10 北京大学深圳研究生院 存储单元、存储器阵列、逻辑计算存储器和逻辑计算方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030164510A1 (en) * 2002-03-01 2003-09-04 Elpida Memory, Inc. Redundancy architecture for repairing semiconductor memories
CN1601652A (zh) * 2003-09-25 2005-03-30 株式会社东芝 半导体存储装置及其检测方法
CN101937374A (zh) * 2009-06-30 2011-01-05 恒忆有限责任公司 存储存储器重映射信息的非易失性存储器
US20110280091A1 (en) * 2010-05-13 2011-11-17 Micron Technology, Inc. Memory repair systems and methods for a memory having redundant memory
CN103295648A (zh) * 2012-02-29 2013-09-11 三星电子株式会社 修复存储器单元的设备和方法及包括该设备的存储器系统
US20150155055A1 (en) * 2013-11-29 2015-06-04 Samsung Electronics Co., Ltd. Test method of semiconductor memory device and semiconductor memory system
US20170337982A1 (en) * 2013-08-28 2017-11-23 Micron Technology, Inc. Semiconductor device and control method of the same

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6674667B2 (en) * 2001-02-13 2004-01-06 Micron Technology, Inc. Programmable fuse and antifuse and method therefor
US7219271B2 (en) 2001-12-14 2007-05-15 Sandisk 3D Llc Memory device and method for redundancy/self-repair
US6631086B1 (en) 2002-07-22 2003-10-07 Advanced Micro Devices, Inc. On-chip repair of defective address of core flash memory cells
KR100634172B1 (ko) * 2004-05-04 2006-10-16 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 프로그램 방법
US8291295B2 (en) * 2005-09-26 2012-10-16 Sandisk Il Ltd. NAND flash memory controller exporting a NAND interface
US20090046512A1 (en) * 2007-08-17 2009-02-19 Munif Farhan Halloush Reliability System for Use with Non-Volatile Memory Devices
US9003247B2 (en) 2011-04-28 2015-04-07 Hewlett-Packard Development Company, L.P. Remapping data with pointer
US9032141B2 (en) 2012-11-30 2015-05-12 Intel Corporation Row hammer monitoring based on stored row hammer threshold value
KR102090589B1 (ko) 2013-01-14 2020-03-18 삼성전자주식회사 비휘발성 메모리 장치의 데이터 저장 방법 및 비휘발성 메모리 장치의 테스트 방법
US9324398B2 (en) 2013-02-04 2016-04-26 Micron Technology, Inc. Apparatuses and methods for targeted refreshing of memory
US9223665B2 (en) * 2013-03-15 2015-12-29 Micron Technology, Inc. Apparatuses and methods for memory testing and repair
KR101862379B1 (ko) * 2013-04-19 2018-07-05 삼성전자주식회사 Ｅｃｃ 동작과 리던던시 리페어 동작을 공유하는 메모리 장치
US9274715B2 (en) 2013-08-02 2016-03-01 Qualcomm Incorporated Methods and apparatuses for in-system field repair and recovery from memory failures
JP2015167061A (ja) * 2014-03-04 2015-09-24 マイクロン テクノロジー， インク． 半導体装置
KR102406868B1 (ko) 2017-11-23 2022-06-10 삼성전자주식회사 메모리 장치, 메모리 시스템 및 메모리 장치의 동작 방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030164510A1 (en) * 2002-03-01 2003-09-04 Elpida Memory, Inc. Redundancy architecture for repairing semiconductor memories
CN1601652A (zh) * 2003-09-25 2005-03-30 株式会社东芝 半导体存储装置及其检测方法
CN101937374A (zh) * 2009-06-30 2011-01-05 恒忆有限责任公司 存储存储器重映射信息的非易失性存储器
US20110280091A1 (en) * 2010-05-13 2011-11-17 Micron Technology, Inc. Memory repair systems and methods for a memory having redundant memory
CN103295648A (zh) * 2012-02-29 2013-09-11 三星电子株式会社 修复存储器单元的设备和方法及包括该设备的存储器系统
US20170337982A1 (en) * 2013-08-28 2017-11-23 Micron Technology, Inc. Semiconductor device and control method of the same
US20150155055A1 (en) * 2013-11-29 2015-06-04 Samsung Electronics Co., Ltd. Test method of semiconductor memory device and semiconductor memory system

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111324193A (zh) * 2020-02-18 2020-06-23 浙江众邦机电科技有限公司 避免雷击导致缝纫机电控无法掉电保存数据的方法及系统
CN114187954A (zh) * 2020-09-15 2022-03-15 长鑫存储技术有限公司 存储器装置及其测试方法和使用方法、存储器系统
WO2022057333A1 (zh) * 2020-09-15 2022-03-24 长鑫存储技术有限公司 存储器装置及其测试方法和使用方法、存储器系统
US11854640B2 (en) 2020-09-15 2023-12-26 Changxin Memory Technologies, Inc. Memory device, testing method and using method thereof, and memory system
WO2023197399A1 (zh) * 2022-04-11 2023-10-19 长鑫存储技术有限公司 一种存储器的测试方法、装置及存储器系统

Also Published As

Publication number Publication date
KR20190059431A (ko) 2019-05-31
US20190156909A1 (en) 2019-05-23
US10937519B2 (en) 2021-03-02
CN110021333B (zh) 2023-07-04
US20200211671A1 (en) 2020-07-02
US10629286B2 (en) 2020-04-21
KR102406868B1 (ko) 2022-06-10

Similar Documents

Publication Publication Date Title
CN110021333A (zh) 存储器装置和存储器系统
KR102534631B1 (ko) 카운팅 회로 블록을 포함하는 반도체 시스템
CN105304114B (zh) 存储装置和操作存储系统的方法
CN105320471B (zh) 操作存储装置的方法和操作存储系统的方法
TWI404066B (zh) 非揮發性半導體記憶裝置
CN101345083B (zh) 可变电阻存储器器件、参考电压产生方法和存储器系统
CN101828234B (zh) 信息处理系统
KR102429905B1 (ko) 리드 디스터브를 줄일 수 있는 저항성 메모리 장치의 동작 방법
CN105551519B (zh) 存储设备、存储系统以及操作存储设备的方法
US11120872B2 (en) Resistive memory devices and methods of operating resistive memory devices
CN105632558A (zh) 包括多电平单元的存储器件及其操作方法
CN105702286A (zh) 电阻式存储器装置和系统，以及操作该系统的方法
US11043268B2 (en) Resistive memory devices and methods of operating resistive memory devices including adjustment of current path resistance of a selected memory cell in a resistive memory device
US9443586B2 (en) Nonvolatile memory device, memory system including the same and method for driving nonvolatile memory device
CN107886987B (zh) 存储系统及其操作方法
US20140192588A1 (en) Nonvolatile Memory Device and Read Method Thereof
KR20190053646A (ko) 메모리 콘트롤러, 이를 포함하는 반도체 메모리 시스템 및 그 구동 방법
Liu et al. A weighted sensing scheme for ReRAM-based cross-point memory array
CN107919151A (zh) 存储器器件及其操作方法，以及存储器系统
CN112289359A (zh) 存储装置及操作该存储装置的方法
CN107924704A (zh) 3d nand存储器的自适应操作
KR20190098691A (ko) 반도체 메모리 장치
CN109785886B (zh) 存储系统
CN108630273A (zh) 存储器件的操作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant