KR100283020B1 - 소형 회로의 리던던트 디코더를 구비한 반도체 메모리 장치 - Google Patents

소형 회로의 리던던트 디코더를 구비한 반도체 메모리 장치 Download PDF

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가네꼬 히사시
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Abstract

정규 메모리 셀 어레이, 정규 디코더, 리던던트 메모리 셀 어레이 및 리던던트 디코더를 포함하는 반도체 메모리 장치에 있어서, 상기 리던던트 디코더는 테스트 모드 신호가 공급되는 복수의 리던던트 디코딩 회로를 포함한다. 어드레스 신호의 비트와 상보 어드레스 신호의 대응 비트로 된 적어도 하나의 비트쌍이 역순으로 공급되도록 상기 리던던트 디코딩 회로에 상기 어드레스 신호 및 상기 상보 어드레스 신호가 다른 순서로 공급된다. 상기 리던던트 리코딩 회로 중의 어느 하나가 활성을 나타내는 리던던트 디코드된 신호를 만들 때, 활성을 나타내는 디코드 억제 신호를 생성하기 위하여 상기 리던던트 디코더는 디코드 억제 신호 생성 수단 배열을 더 포함한다. 비활성을 나타내는 상기 디코드 억제 신호에 응답하여, 상기 정규 디코더는 상기 정규 메모리 셀 어레이의 정규 메모리 셀 중의 하나를 구동하기 위하여 상기 어드레스 신호 및 상기 상보 어드레스 신호를 정규 디코드된 신호로 디코드한다. 각각의 리던던트 디코딩 회로는 테스트 퓨즈 소자를 포함하는 테스트 퓨즈 회로를 포함한다. 상기 테스트 퓨즈 회로는 상기 테스트 퓨즈 소자가 절단되지 않을 때 활성을 나타내는 테스트 퓨즈 출력 신호를 생성한다.

Description

소형 회로의 리던던트 디코더를 구비한 반도체 메모리 장치
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 복수의 정규 메모리 셀을 포함하는 정규 메모리 셀 어레이 및 불량인 정규 메모리 셀을 대체하기 위한 복수의 리던던트 메모리 셀을 포함하는 리던던트 메모리 셀 어레이를 구비한 반도체 메모리 장치에 관한 것이다.
본 기술 분야에서 잘 알려진 바와 같이, 상기 형태의 반도체 메모리 장치는 정규 메모리 셀 어레이 뿐만 아니라 생산시의 수율을 높이기 위하여 예비 메모리 셀로서 역할하는 리던던트 메모리 셀 어레이를 또한 포함한다.
정규 메모리 셀 어레이는 M행과 N열의 매트릭스 구조로 배열된 복수의 정규 메모리 셀을 포함한다. 여기서 M 및 N은 2보다 작지 않은 제1 및 제2의 양의 정수이다. 즉, 정규 메모리 셀 어레이는 각 행이 열 방향으로 배열된 N개의 정규 메모리 셀들을 포함하는 제1 내지 제M 행을 포함한다. 다르게 표현하면, 정규 메모리 셀 어레이는 각 열이 행 방향으로 배열된 M개의 정규 메모리 셀들을 포함하는 제1 내지 제N 열을 포함한다.
유사하게, 리던던트 메모리 셀 어레이는 P행과 N열의 매트릭스 구조로 배열된 복수의 리던던트 메모리 셀을 포함한다. 여기서 P는 2보다 작지 않은 제3의 양의 정수이다. 즉, 리던던트 메모리 셀 어레이는 각 행이 열 방향으로 배열된 N개의 리던던트 메모리 셀들을 포함하는 제1 내지 제P 행을 포함한다. 다르게 표현하면, 리던던트 메모리 셀 어레이는 각 열이 행 방향으로 배열된 P개의 리던던트 메모리 셀들을 포함하는 제1 내지 제N 열을 포함한다. 리던던트 메모리 셀 어레이는 M행과 P열의 매트릭스 구조로 배열된 복수의 리던던트 메모리 셀을 포함할 수도 있다.
반도체 메모리 장치의 발주 전에, 리던던트 메모리 셀 어레이의 제1 내지 제P 행 중의 적어도 하나는 테스트에 의하여 불량 부분이나 행으로 분석된 정규 메모리 셀 어레이의 제1 내지 제M 행의 하나와 대체되고, 이로 인하여 전체 반도체 메모리 셀 장치는 정상 제품이 된다. 정규 메모리 셀 어레이의 불량 부분이나 행은 적어도 하나의 불량인 정규 메모리 셀을 포함한다. 반면에, 불량 행 이외의 남아있는 행은 각각 정상인 정규 메모리 셀을 포함하는 정상 행으로 불린다.
정규 메모리 셀 어레이의 불량 행을 리던던트 메모리 셀 어레이의 정상 행으로의 대체는 리던던트 디코더 내부의 퓨즈 소자 트리밍(trimming)에 의해, 리던던트 메모리 셀의 정상 행을 위한 리던던트 디코더에 정규 메모리 셀 어레이의 불량 행의 어드레스를 설정함으로써 수행된다. 리던던트 디코더는 리던던트 디코더에 선정된 어드레스 신호가 공급될 때 리던던트 메모리 셀 어레이의 정상 행이 작동되게 한다.
정규 메모리 셀 어레이의 불량 행을 리던던트 메모리 셀 어레이의 정상 행으로 대체하는, 알려진 방법이 계속 설명될 것이다. 불량을 찾기 위해 정규 메모리 셀 어레이에 대해 테스트가 실행된다. 정규 메모리 셀 어레이의 어떠한 불량도 탐지되지 않을 때 반도체 메모리 장치는 정상 제품으로 판정된다. 어떠한 불량이 정규 메모리 셀 어레이 행의 정규 메모리 셀에서 탐지되는 것을 불량 행으로 추정될 것이다. 이 경우, 리던던트 메모리 셀 어레이의 특정 행을 위한 리던던트 디코더 내부의 퓨즈 소자의 트리밍(trimming)이, 정규 메모리 셀 어레이의 불량 행을 리던던트 메모리 셀 어레이의 특정 행으로 대체하기 위하여 수행된다. 정규 메모리 셀 어레이의 불량 행을 리던던트 메모리 셀 어레이의 특정 행으로의 대체 후에, 불량여부에 대하여 리던던트 메모리 셀 어레이의 특정 행에 대해 테스트가 실행된다. 만약 어떠한 불량이 리던던트 메모리 셀 어레이의 특정 행에서 탐지된다면 반도체 메모리 장치는 불량 제품으로 판정된다. 만약 리던던트 메모리 셀 어레이의 특정 행에서 불량이 탐지되지 않는다면 이 반도체 메모리 장치는 정상 제품으로 판정된다.
반도체 메모리 장치가 이전 상태로 되지 않는다고 알려진 만큼 한번 퓨즈 소자의 트리밍(trimming)이 실행되면 대체 전의 리던던트 메모리 셀 어레이의 특정 행에 대한 테스트를 실행하기는 불가능하다. 그럼에도 불구하고, 리던던트 메모리 셀 어레이의 행 수가 작은 경우, 즉 제3의 양의 정수 P가 작은 경우에도, 대체 후의 리던던트 메모리 셀 어레이의 특정 행에서 불량은 거의 생성하지 않는다. 그러나, 최근에 반도체 메모리 장치가 더 큰 저장 용량을 가지도록 제작되면서 리던던트 메모리 셀 어레이의 행 수가 증가한다. 즉. 제3의 양의 정수 P가 크다. 결국, 리던던트 메모리 셀 어레이의 대체된 행이 불량인 경우가 생성한다. 그러한 상황에서, 반도체 메모리 장치는 리던던트 메모리 셀 어레이의 다른 정상 행이 남아있다 하더라도 불량 제품이 된다. 예를 들어, 대체 후에 리던던트 메모리 셀 어레이의 대체된 행이 불량이라고 판정될 때, 전체 반도체 메모리 장치가 불량 제품으로 판정된다.
이러한 문제를 해결하는 방법이 일본 특허 공개 공보 평7-226100 즉, JP-A 7-226,100에 공개되어 있다. JP-A 7-226,100에 따른 반도체 메모리 장치에 있어서, 리던던트 디코더는 테스트 모드 신호가 리던던트 디코더에 공급될 때 정규 메모리 셀 어레이를 위한 정규 디코더를 구동시키지 않기 위하여 디코더 억제(inhibit) 신호를 생성시킨다. 반면에, 외부 어드레스 신호를 리던던트 메모리 셀 어레이에 1:1로 미리 대응시키고 테스트 모드 시에 외부 어드레스 신호를 특정함으로써, 리던던트 디코더는 리던던트 메모리 셀 어레이를 구동시키기 위하여 리던던트 메모리 셀 어레이에 리던던트 디코드된 신호를 공급한다. 따라서, 리던던트 메모리 셀로의 억세스가 실행되고, 그로 인해 불량인 정규 메모리 셀을 리던던트 메모리 셀로 대체하는 동작 이전에 리던던트 메모리 셀에 대한 테스트가 수행된다.
도4 내지 도6을 참조로 설명될 방법으로, JP-A 7-226,100에 따른 종래의 반도체 메모리 장치는 어플리케이션이 다수의 행 또는 다수의 리던던트 메모리 셀을 포함하는 리던던트 메모리 셀 어레이를 포함하는 반도체 메모리 장치에 대하여 발생하는 경우에 회로가 커진다는 단점이 있다. 이것은 종래의 반도체 메모리 장치는 다수의 리던던트 디코딩 회로 중의 하나를 선택하기 위하여 어드레스 디코딩 회로가 공급되어진 리던던트 디코더를 포함해야하기 때문이다.
따라서, 본 발명의 하나의 목적은 반도체 메모리 장치가 다수의 리던던트 메모리 셀을 포함하는 리던던트 메모리 셀 어레이를 포함한다 하더라도, 작은 크기의 회로를 가지는 반도체 메모리 장치를 공급하는 것이다.
본 발명의 또 다른 목적은 대체 전에 리던던트 메모리 셀 어레이의 테스트의 실행이 가능한 형태의 반도체 메모리 장치를 공급하는 것이다.
본 발명의 다른 목적들은 설명이 계속되면서 더 분명해 질 것이다.
본 발명의 특징에 따르면, 반도체 메모리 장치는 제1 내지 제M 행과 제1 내지 제N 열의 매트릭스 구조로 배열된 복수의 정규 메모리 셀을 포함하는 정규 메모리 셀 어레이를 포함한다. 여기서 M과 N은 2보다 작지 않은 제1 및 제2 양의 정수이다. 정규 메모리 셀 어레이에 접속되고 디코드 억제 신호, 어드레스 신호, 및 어드레스 신호와 반대인 논리값을 가진 상보(complementary) 어드레스 신호가 공급되는 정규 디코더는 디코드 억제 신호가 비활성을 나타날 때 정규 메모리 셀 중의 하나를 구동시키기 위하여 어드레스 신호 및 상보 어드레스 신호를 정규 디코드된 신호로 디코드한다. 리던던트 메모리 셀 어레이는 제1 내지 제P 행과 제1 내지 제N 열의 매트릭스 구조로 배열된 복수의 리던던트 메모리 셀을 포함한다. 여기서 P는 2보다 작지 않은 제3 양의 정수이다. 리던던트 메모리 셀 어레이의 제1 내지 제P 행의 각각은 불량 행으로 분석된 정규 메모리 셀 어레이의 제1 내지 제M 행 중의 불량 행을 대체함으로써 대체 동작을 수행한다. 리던던트 메모리 셀 어레이 및 정규 디코더에 접속되고 테스트 모드 신호가 공급된 리던던트 디코더는 리던던트 메모리 셀 어레이의 제1 내지 제P 행에 각각 접속된 제1 내지 제P 리던던트 디코딩 회로를 포함한다. 제1 내지 제P 리던던트 디코딩 회로의 각각에 어드레스 신호의 행 어드레스, 상보 어드레스 신호의 상보 행 어드레스, 및 테스트 모드 신호가 공급된다. 제p 리던던트 디코딩 회로에 정규 메모리 셀 어레이의 불량 행의 어드레스와 동일한 제p 리던던트 행 어드레스가 설정된다. 여기서 p는 1 내지 P의 각각을 나타낸다. 제p 리던던트 디코딩 회로는, 제p 리던던트 디코딩 회로에 제p 리던던트 행 어드레스를 나타내는 행 어드레스와 상보 행 어드레스가 공급될 때 리던던트 메모리 셀 어레이의 제p 행을 구동하기 위한 제p 리던던트 디코드된 신호를 리던던트 메모리 셀 어레이의 제p 행에 공급한다. 제1 내지 제P 리던던트 디코딩 회로는, 행 어드레스의 비트와 상보 행 어드레스의 대응하는 비트로 된 적어도 한 쌍의 비트가 역순으로 공급되도록 어드레스 신호의 행 어드레스와 상보 어드레스 신호의 상보 행 어드레스가 다른 순서로 공급되어진다. 제1 내지 제P 리던던트 디코드된 신호중 어느 하나가 활성을 나타낼 때 활성을 나타내는 디코드 억제 신호를 생성하기 위하여, 리던던트 디코더는 제1 내지 제P 리던던트 디코딩 회로와 정규 디코더 사이에 접속된 디코드 억제 신호 생성 수단을 더 포함한다.
본 발명의 다른 특징에 따르면, 반도체 메모리 장치는 제1 내지 제M 행과 제1 내지 제N 열의 매트릭스 구조로 배열된 복수의 정규 메모리 셀을 포함하는 정규 메모리 셀 어레이를 포함한다. 여기서 M과 N은 각각 2보다 작지 않은 제1 및 제2의 양의 정수임이다. 상기 정규 메모리 셀 어레이에 접속되고, 디코드 억제 신호, 어드레스 신호, 및 상기 어드레스 신호와 반대인 논리값을 가진 상보(complementary) 어드레스 신호가 공급되는 정규 디코더는, 어드레스 신호 및 상기 상보 어드레스 신호를 상기 디코드 억제 신호가 비활성을 나타날 때 상기 정규 메모리 셀 중의 하나를 구동하기 위한 정규의 디코드된 신호로 디코드한다. 리던던트 메모리 셀 어레이는 제1 내지 제M 행과 제1 내지 제P 열의 매트릭스 구조로 배열된 복수의 리던던트 메모리 셀을 포함한다. 여기서 P는 2보다 작지 않은 제3의 양의 정수이다. 상기 리던던트 메모리 셀 어레이의 제1 내지 제P 열의 각각은 불량 열로 분석된 상기 정규 메모리 셀 어레이의 제1 내지 제N 열 중의 불량 열을 대체함으로써 대체 동작을 수행한다. 상기 리던던트 메모리 셀 어레이 및 상기 정규 디코더에 접속되고 테스트 모드 신호가 공급되는 리던던트 디코더는 상기 리던던트 메모리 셀 어레이의 제1 내지 제P 열에 각각 접속된 제1 내지 제P 리던던트 디코딩 회로를 포함한다. 상기 제1 내지 제P 리던던트 디코딩 회로의 각각에 상기 어드레스 신호의 열 어드레스, 상기 상보 어드레스 신호의 상보 열 어드레스, 및 상기 테스트 모드 신호가 공급된다. 제p 리던던트 디코딩 회로에 상기 정규 메모리 셀 어레이의 상기 불량 열의 어드레스와 동일한 제p 리던던트 열 어드레스가 설정된다. 여기서 p는 1 내지 P의 각각을 나타낸다. 상기 제p 리던던트 디코딩 회로는, 상기 제p 리던던트 디코딩 회로에 상기 제p 리던던트 열 어드레스를 나타내는 상기 열 어드레스와 상기 상보 열 어드레스가 공급될 때 상기 리던던트 메모리 셀 어레이의 상기 제p 열을 구동하기 위한 제p 리던던트 디코드된 신호를 상기 리던던트 메모리 셀 어레이의 상기 제p 열에 공급한다. 상기 제1 내지 제P 리던던트 디코딩 회로에 상기 열 어드레스의 비트와 상기 상보 열 어드레스의 대응 비트로 된 적어도 한 쌍의 비트가 역순으로 공급되도록 상기 어드레스 신호의 상기 열 어드레스와 상기 상보 어드레스 신호의 상기 상보 열 어드레스가 다른 순서로 공급된다. 상기 리던던트 디코더는, 상기 제1 내지 제P 리던던트 디코딩 회로와 상기 정규 디코더 사이에 접속되어 상기 제1 내지 제P 리던던트 디코드된 신호 중의 어느 하나가 활성을 나타낼 때 활성을 나타내는 상기 디코드 억제 신호를 생성하기 위한 디코드 억제 신호 생성 수단을 더 포함한다.
본 발명의 또 다른 특징에 따르면, 반도체 메모리 장치는 복수의 정규 메모리 셀을 포함하는 정규 메모리 셀 어레이를 포함한다. 상기 정규 메모리 셀 어레이에 접속되고 디코드 억제 신호, 어드레스 신호, 및 상기 어드레스 신호와 반대의 논리값을 가진 상보(complementary) 어드레스 신호가 공급되는 정규 디코더는 상기 어드레스 신호 및 상기 상보 어드레스 신호를, 상기 디코드 억제 신호가 비활성을 나타날 때 상기 정규 메모리 셀 중의 하나를 구동하기 위한 정규의 디코드된 신호로 디코드한다. 리던던트 메모리 셀 어레이는 복수의 리던던트 메모리 셀을 포함한다. 상기 리던던트 메모리 셀 어레이의 리던던트 메모리 셀의 각각은 불량 메모리 셀로 분석된 상기 정규 메모리 셀 어레이의 정규 메모리 셀 중의 불량 셀을 대체함으로써 대체 동작을 수행한다. 상기 리던던트 메모리 셀 및 상기 정규 디코더에 접속되고 테스트 모드 신호가 공급되는 리던던트 디코더는 상기 리던던트 메모리 셀 어레이의 각각의 리던던트 메모리 셀에 접속된 복수의 리던던트 디코딩 회로를 포함한다. 상기 리던던트 디코딩 회로의 각각에 상기 어드레스 신호의 행 어드레스, 상기 상보 어드레스 신호, 및 상기 테스트 모드 신호가 공급된다. 각각의 리던던트 디코딩 회로에 상기 정규 메모리 셀 어레이의 상기 불량 메모리 셀의 어드레스와 동일한 리던던트 어드레스가 설정된다. 각각의 리던던트 디코딩 회로는, 상기 리던던트 디코딩 회로에 대한 상기 리던던트 어드레스를 나타내는 상기 어드레스 신호와 상기 상보 어드레스 신호가 상기 리던던트 디코딩 회로에 공급될 때 상기 리던던트 메모리 셀 어레이의 대응 리던던트 메모리 셀을 구동하기 위한 리던던트 디코드된 신호를 상기 리던던트 메모리 셀 어레이의 상기 대응 리던던트 메모리 셀에 공급한다. 상기 리던던트 디코딩 회로에 상기 어드레스 신호의 비트와 상기 상보 어드레스 신호의 대응 비트로 된 적어도 한 쌍의 비트가 역순으로 공급되도록 상기 어드레스 신호와 상기 상보 어드레스 신호가 상기 리던던트 디코딩 회로에 다른 순서로 공급된다. 상기 리던던트 디코더는, 상기 리던던트 디코딩 회로와 상기 정규 디코더 사이에 접속되어 상기 리던던트 디코드된 신호 중의 어느 하나가 활성을 나타낼 때 활성을 나타내는 상기 디코드 억제 신호를 생성하기 위한 디코드 억제 신호 생성 수단을 더 포함한다.
도 1은 공지된 반도체 메모리 장치의 블록도.
도 2는 도 1에 도시된 공지된 반도체 장치에 사용되는 공지된 리던던트 디코더의 회로도.
도 3은 도1에 도시된 공지된 반도체 메모리 장치에서 정규 메모리 셀 어레이의 불량 행을 리던던트 메모리 셀 어레이의 특정 행으로 대체하기 위한 공지된 대체 방법을 설명하는 플로우 차트.
도 4는 종래의 반도체 메모리 장치의 블록도.
도 5는 도 4에 도시된 종래의 반도체 메모리 장치에 사용되는 종래의 리던던트 디코더의 회로도.
도 6은 도4에 도시된 종래의 반도체 메모리 장치에서 정규 메모리 셀 어레이의 불량 부분 또는 행을 리던던트 메모리 셀 어레이의 특정 부분 또는 행으로 대체하기 위한 종래의 대체 방법을 설명하는 플로우 차트.
도 7은 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 블록도.
도 8은 도 7에 도시된 반도체 메모리 장치에 사용되는 리던던트 디코더의 블록도.
도 9는 도 8에 도시된 리던던트 디코더에 사용되는 리던던트 디코딩 회로의 회로도.
도 10은 도 8에 도시된 리던던트 디코더에 사용되는 다른 리던던트 디코딩 회로의 회로도.
도 11은 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 블록도.
도 12는 도 11에 도시된 반도체 메모리 장치에 사용되는 리던던트 디코더의 블록도.
도 13은 도 12에 도시된 리던던트 디코더에 사용되는 리던던트 디코딩 회로의 회로도.
도 14는 도 12에 도시된 리던던트 디코더에 사용되는 다른 리던던트 디코딩 회로의 회로도.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 테스트 모드 신호
11 : 정규 메모리 셀 어레이
12 : 정규 디코더
13 : 제어 회로
14 : 리던던트 메모리 셀 어레이
15 : 리던던트 디코더
201∼ 2016: N-채널 MOS 트랜지스터
21 : P-채널 MOS 트랜지스터
221∼ 2216: 퓨즈 소자
23 : 퓨즈 소자
24 ∼ 27 : 인버터
28 : N-채널 MOS 트랜지스터
29 : 퓨즈 소자
30 ∼ 35 : N-채널 MOS 트랜지스터
37 : P-채널 MOS 트랜지스터
38 : AND 게이트
40 : NAND 게이트
41 : 공통 노드
42, 43 : N-채널 MOS 트랜지스터
60 : 테스트 리던던트 디코딩 회로
101 : 어드레스 신호
102 : 데이타 신호선
103a, 103b : 제어 신호
104R : 행 디코드된 신호
104C : 열 디코드된 신호
105 : 리던던트 디코드된 신호
106 : 디코드 억제 신호
202 : 3 입력 NAND 게이트
203 : OR 게이트
204, 205 : NAND 게이트
206 : AND 게이트
도1 내지 3에 관련하여, 본 발명의 이해를 용이하게 하기 위하여 공지된 반도체 메모리 장치가 먼저 설명될 것이다. 도1은 공지된 반도체 메모리 장치의 블록도이다. 도2는 도1에 도시된 공지된 반도체 장치에 사용될 수 있는 공지된 리던던트 디코더의 회로도이다. 도3은 정규 메모리 셀 어레이의 불량인 부분 또는 행을 도1에 도시된 공지된 반도체 메모리 장치의 리던던트 메모리 셀 어레이의 특정 부분 또는 행으로 대체하는, 공지된 대체 방법을 설명하기 위하여 사용되는 플로우 차트이다.
도1에 도시된 대로, 공지된 반도체 메모리 장치는 정규 메모리 셀 어레이(11), 정규 디코더(12), 제어 회로(12), 리던던트 메모리 셀 어레이(14), 및 리던던트 디코더(15)를 포함한다.
정규 메모리 셀 어레이(11)는 M행과 N열의 매트릭스 구조로 배열된 복수의 정규 메모리 셀(11)(m,n)을 포함한다. 단, 여기서 M과 N은 2보다 작지 않은 제1 및 제2 양의 정수이고, m은 1 내지 M의 각각을 나타내고 n은 1 내지 N의 각각을 나타낸다. 즉, 정규 메모리 셀 어레이(11)는 각각이 열 방향을 따라 배열된 N개의 정규 메모리 셀들로 구성된 제1 내지 제M 행을 포함한다. 다른 말로, 정규 메모리 셀 어레이(11)는 각각이 행 방향에 따라 배열된 M개의 정규 메모리 셀들로 구성된 제1 내지 제N 열을 포함한다.
더 명확하게는, 정규 메모리 셀 어레이(11)는 각각이 열 방향을 따라 확장되는 제1 내지 제M 워드선과 각각이 행 방향을 따라 확장되는 제1 내지 제N 비트선을 포함한다. 도 1에 도시된 바와 같이, 제m 행과 제n 열 정규 메모리 셀(11)(m,n)은 제m 워드선(11W-m)과 제n 비트선(11B-n)에 접속된다. 정규 메모리 셀 어레이(11)는 데이터 신호선(102)에 접속된다.
정규 디코더(12)는 정규 메모리 셀 어레이(11)에 접속된다. 정규 디코더(12)에 어드레스 신호선(101)을 통하여 어드레스 신호와 어드레스 신호의 논리값에 반대되는 논리값을 가진 상보 어드레스 신호가 공급된다. 디코더 억제 신호(106)가 비활성을 나타낼 때, 정규 디코더(12)는 어드레스 신호와 상보 어드레스 신호를 정규 메모리 셀 어레이 (11)에 공급되는 정규 디코드된 신호로 디코드한다.
본 기술에서 알려진 바와 같이, 어드레스 신호는 행 어드레스와 열 어드레스로 표현되거나 분류된다. 게다가 상보 어드레스 신호는 상보 행 어드레스 신호와 상보 열 어드레스 신호로 표현되거나 분류된다. 정규 디코더(12)는 행 디코더(12R)와 열 디코더(12C)를 포함한다. 행 디코더(12R)에 행 어드레스와 상보 행 어드레스가 공급된다. 행 디코더(12R)는 행 어드레스와 상보 행 어드레스를 행 디코드된 신호(104R)로 디코드한다. 마찬가지로, 열 디코더(12C)에 열 어드레스와 상보 열 어드레스가 공급된다. 열 디코더 (12C)는 열 어드레스와 상보 열 어드레스를 열 디코드된 신호(104C)로 디코드한다. 행 디코드된 신호(104R)는 제1 내지 제M 워드선 중의 하나를 활성화시키기 위하여 정규 메모리 셀 어레이(11)의 제1 내지 제M 워드선에 공급된다. 유사하게, 열 디코드된 신호(104C)는 제1 내지 제N 비트선 중의 하나를 활성화시키기 위하여 정규 메모리 셀 어레이(11)의 제1 내지 제N 비트선에 공급된다.
유사하게, 리던던트 메모리 셀 어레이(14)는 P행과 N열의 매트릭스 구조로 배열된 다수의 리던던트 메모리 셀(14)(p,n)을 포함한다. 단, 여기서 P는 2보다 작지 않은 제3 양의 정수이고 p는 1 내지 P의 각각을 나타낸다. 즉, 리던던트 메모리 셀(14)은 각각이 열 방향을 따라 배열된 N개의 리던던트 메모리 셀들로 구성된 제1 내지 제P 행을 포함한다. 다르게는, 리던던트 메모리 셀 어레이(14)는 각각이 행 방향을 따라 배열된 P개의 리던던트 메모리 셀들로 구성된 제1 내지 제N 열을 포함한다.
더 명확하게는, 리던던트 메모리 셀 어레이(14)는 각각이 열 방향에 따라 확장된 제1 내지 제P 워드선과 각각이 행 방향에 따라 확장된 제1 내지 제N 비트선을 포함한다. 도 1에 도시된 바와 같이 제p 행과 제n 열의 리던던트 메모리 셀(14)(p,n)은 제p 워드선(14W-p) 및 제n 비트선(14B-n)에 접속된다. 리던던트 메모리 셀 어레이(14)의 제n 비트선(14B-n)은 정규 메모리 셀 어레이(11)의 제n 비트선(11B-n)에 접속된다. 리던던트 메모리 셀 어레이(14)는 또한 데이터 신호선(102)에 접속된다.
반도체 메모리 장치의 발주 전에, 리던던트 메모리 셀 어레이(14)의 제1 내지 제P 행 중의 적어도 하나는, 테스트에 의해 불량 부분 또는 행으로 분석된 정규 메모리 셀 어레이(11)의 제1 내지 제M 행 중의 하나를 대신하여 대체되고 전체 반도체 메모리 장치를 정상제품으로 만들게 된다. 정규 메모리 셀 어레이(11)의 불량 부분 또는 행은 적어도 하나의 불량 정규 메모리 셀을 포함한다. 반면에, 불량 행 이외에 남아있는 행은 각각이 정상인 정규 메모리 셀들을 포함하는 정상 행으로 불리어진다.
리던던트 디코더(15)는 리던던트 메모리 셀 어레이(14)에 접속된다. 리던던트 디코더(15)에 어드레스 신호선(101)을 통하여 어드레스 신호와 상보 어드레스 신호가 공급된다. 뒤에 더 명확해지는 방법으로, 리던던트 디코더(15)는 어드레스 신호의 행 어드레스 및 상보 어드레스 신호의 상보 행 어드레스를 리던던트 디코드된 신호(105) 및 활성을 나타내는 디코드 억제 신호(106)로 디코드한다. 리던던트 디코드된 신호(105)는 제1 내지 제P 워드선 중의 하나를 활성화시키기 위하여 리던던트 메모리 셀 어레이(14)의 제1 내지 제P 워드선에 공급된다. 따라서, 도시된 예의 리던던트 디코더(15)는 스페어(spare) 행 디코더로 불린다.
정규 메모리 셀 어레이(11)의 불량 행을 리던던시 메모리 셀 어레이(14)의 정상 행으로의 대체는 리던던트 디코더(15)내의 퓨즈 소자를 트리밍(trimming)하여 리던던시 메모리 셀 어레이(14)의 정상 행을 위한 리던던트 디코더(15)에 정규 메모리 셀 어레이(11)의 불량 행의 어드레스를 설정함으로써 실행된다. 리던던트 디코더(15)는 리던던트 디코더(15)에 선정된 어드레스 신호가 공급될 때 리던던시 메모리 셀 어레이의 정상 행을 작동시킨다.
뒤에 더 명확해질 방법으로, 제어 회로(13)는 리던던트 디코더(15)에 공급되는 제1 및 제2 제어 신호(103a 및 103b)를 생성한다.
도 2에 도시된 것과 같이, 리던던트 디코더(15)는 리던던트 메모리 셀 어레이(14)의 제1 내지 제P 행에 각각 접속되는 제1 내지 제P 리던던트 디코딩 회로(15-1 내지 15-P)를 포함한다. 도시된 예에서, 제3의 양의 정수 P는 2와 같다. 따라서, 리던던트 디코더(15)는 제1 및 제2 리던던트 디코딩 회로(15-1 및 15-2)를 포함한다. 제2 리던던트 디코딩 회로(15-2)가 제1 리던던트 디코딩 회로(15-1)와 구조면에서 유사하므로 제2 리던던트 디코딩 회로(15-2)의 구조는 도면에서 제외된다.
어드레스 신호의 행 어드레스는 길이가 8비트이고 제1 내지 제8 비트(X1T, X2T, ..., 및 X8T)로 구성된 것으로 가정될 것이다. 마찬가지로, 상보 어드레스 신호의 상보 행 어드레스는 길이가 8비트이고 제1 내지 제8 상보 비트(X1N, X2N, ..., 및 X8N)로 구성된다. 일반적으로, 행 어드레스 및 상보 행 어드레스의 각각은 길이가 Q 비트이다. 단, 여기서 Q는 2보다 작지 않은 제4의 양의 정수이다.
제1 리던던트 디코딩 회로(15-1)는 제1 내지 제16 N-채널 MOSFETs(201, 202, 203, 204, ...,2015, 및 2016), P-채널 MOSFET(21), 제1 내지 제16 퓨즈 소자(221, 222, 223, 224, ..., 2215,및 2216) 및 AND 게이트(206)를 포함한다.
본 기술 분야에서 알려진 것과 같이, 각각의 MOSFET는 각각 드레인 및 소스 전극이라고 불리는 주 및 보조 메인 전극과 게이트 전극으로 불리는 제어 전극을 구비한다.
P-채널 MOSFET(21)는 하이 레벨 전위가 인가된 소스 전극, 공통 노드(201)에 접속된 드레인 전극, 및 제어 회로(도1의 13)로부터 제1 제어 신호(103a)가 공급되는 게이트 전극을 구비하고 있다. 제1 내지 제16 퓨즈 소자(221내지 2216)의 각각은 공통 노드 (201)에 접속된 단부를 구비하고 있다. 제1 내지 제16 퓨즈 소자(221내지 2216)는 제1 내지 제16 N-채널 MOSFETs(201내지 2016)의 드레인 전극에 접속된 다른 단부를 구비하고 있다.
제1 내지 제16 N-채널 MOSFETs(201내지 2016)의 각각은 그라운드 또는 로우 레벨 전위가 인가되는 소스 전극을 구비하고 있다. 제1, 제3, ..., 및 제15 N-채널 MOSFETs(201, 203, ..., 2015)는 각각 어드레스 신호의 행 어드레스 내의 제1, 제2, ..., 및 제8 비트(X1T, X2T, ..., 및 X8T)가 공급되어지는 게이트 전극을 구비하고 있다. 제2, 제4, ..., 및 제16 N-채널 MOSFETs(202, 204, ..., 및 2016)는 각각 상보 어드레스 신호의 상보 행 어드레스 내의 제1, 제2, ..., 및 제8 상보 비트(X1N, X2N, ..., 및 X8N)가 공급되는 게이트 전극을 구비하고 있다.
공통 노드(201)는 AND 게이트(206)의 하나의 입력 단자에 접속된다. AND 게이트(206)는 제어 회로(도 1의 13)로부터 제2 제어 신호가 공급되는 다른 입력 단자를 구비하고 있다. 제1 AND 게이트(206)는 리던던트 메모리 셀 어레이(도 1의 14)의 제1 행에 공급되는 제1 리던던트 디코드된 신호(105-1)를 발생시킨다.
마찬가지로, 제2 리던던트 디코딩 회로(15-2)에 어드레스 신호의 행 어드레스(X1T, X2T, ..., X8T), 상보 어드레스 신호의 상보 행 어드레스(X1N, X2N, ..., X8N), 제1 및 제2 제어 신호(103a 및 103b)가 공급된다. 제2 리던던트 디코딩 회로(15-2)는 리던던트 메모리 셀 어레이(14)의 제2 행에 공급되는 제2 리던던트 디코드된 신호(105-2)를 발생시킨다.
리던던트 디코더(15)는 제1 및 제2 리던던트 디코드된 신호(105-1 및 105-2)가 공급되는 OR 게이트(203)을 더 포함한다. OR 게이트(203)는 디코드 억제 신호(106)로서 OR 연산된 신호를 발생시키기 위하여 제1 내지 제2 리던던트 디코드된 신호(105-1 및 105-2)의 OR 연산을 한다. 즉, OR 게이트(206)는 제1 및 제2 리던던트 디코드된 신호(105-1 및 105-2) 중의 어느 하나가 활성을 나타낼 때 활성을 나타내는 디코드 억제 신호의 발생을 위한 디코드 억제 신호 생성 배열로서 역할한다.
도 3과 관련하여, 정규 메모리 셀 어레이(11)의 불량 행을 리던던트 메모리 셀 어레이(14)의 정상 행으로 대체하는 공지된 대체 방법이 계속 설명될 것이다. 먼저, 정규 메모리 셀 어레이(11)의 정규 메모리 셀(11)(m, n)에서 불량 여부에 관한 테스트가 단계(601)에서 실행된다. 정규 메모리 셀 어레이(11)의 정규 메모리 셀(11)(m, n)에서 어떠한 불량이 탐지될 때, 단계(601)에 이어 반도체 메모리 장치가 정상 제품이라고 판정하는 단계(604)가 실행된다.
어떠한 불량이 정규 메모리 셀 어레이(11) 한 행의 정규 메모리 셀에서 탐지된다고 가정될 것이다. 이 경우, 단계(601)에 이어 리던던시 메모리 셀 어레이(14)의 특정 행에 대한 리던던트 디코더(15)의 퓨즈- 요소의 트리밍(trimming)이, 즉 정규 메모리 셀 어레이(11)의 불량 행을 리던던트 메모리 셀 어레이(14)의 특정 행으로 대체하기 위하여 실행되는 단계(602)가 실행된다. 정규 메모리 셀 어레이(11)의 불량 행을 리던던트 메모리 셀 어레이(14)의 특정 행으로 대체 후에, 즉 단계(602)에 이어 불량에 관한 리던던트 메모리 셀어레이(14)의 특정 행 내의 리던던트 메모리 셀(14)(p, n)의 테스트가 실행되는 단계(603)가 실행된다. 임의의 불량이 리던던트 메모리 셀 어레이(14)의 특정 행의 리던던트 메모리 셀(14)(p, n)에서 탐지된다면, 단계(603)에 이어 반도체 메모리 장치가 불량 제품임을 판정하는 단계(605)가 실행된다. 리던던트 메모리 셀 어레이(14)의 특정 행의 리던던트 메모리 셀(14)(p, n)에서 불량이 감지되지 않는다면, 단계(603)에서 반도체 메모리 장치를 정상 제품으로 판정하는 단계(604)로 이어진다. 공지된 반도체 메모리 장치가 퓨즈 소자의 트리밍(trimming)이 실행되면 이전 상태로 돌아갈 수 없으므로, 대체 전 리던던트 메모리 셀 어레이(14)의 특정 행의 리던던트 메모리 셀 14(p, n)에 대해 테스트를 실행하는 것은 불가능하다. 그럼에도 불구하고, 리던던트 메모리 셀 어레이(14)의 행의 수가 작은, 즉 제3의 양의 정수 P가 작은 경우에도 불량이 대체 후의 리던던트 메모리 셀 어레이(14)의 특정 행 내의 리던던트 메모리 셀(14)(p, n)에서 거의 발생하지 않는다. 그러나, 최근 점점 더 큰 저장 용량을 가지도록 반도체 메모리 장치가 발전되면서, 리던던시 메모리 셀 어레이(14)의 행은 증가한다. 즉, 제3의 양의 정수 P가 크다. 결국, 리던던트 메모리 셀 어레이의 대체된 행이 불량인 경우가 발생한다. 이러한 상황에서, 반도체 메모리 장치는 다른 리던던트 메모리 셀 어레이의 정상 행이 남아있다 하더라도 불량 제품으로 된다. 예를 들어, 도 3의 플로우 차트에서, 리던던트 메모리 셀 어레이(14)의 대체된 행이 단계(603)에서의 대체 후에 불량이라고 분석될 때 전체 반도체 메모리 장치는 불량 제품으로 판정된다(단계 605).
이러한 문제를 해결하는 방법이 일본 특허 공개 공보 평7-226100호 즉, JP-A 7-226,100에 공개되어 있다. 도 4 내지 도 6을 참조하여, 본 발명의 이해를 돕기 위하여 JP-A 7-226,100에 공개된 종래의 반도체 메모리 장치가 설명될 것이다. 도 4는 종래의 반도체 메모리 장치의 블록도이다. 도 5는 도 4에 도시된 종래의 반도체 메모리 장치에 사용되는 종래의 리던던트 디코더의 회로도이다. 도 6은 도 4에 도시된 종래의 반도체 메모리 장치 내에서 정규 메모리 셀 어레이의 불량 부분 또는 행을 리던던트 메모리 셀 어레이의 특정 부분 또는 행으로 대체하는 종래의 대체 방법을 설명하기 위한 플로우 차트이다.
도 4에 도시된 바와 같이, 종래의 반도체 메모리 장치는 도 1에 도시된 장치로부터 변경된 리던던트 디코더를 제외하고 구조와 동작에서 도 1에 도시된 공지된 반도체 메모리 장치와 유사하다. 따라서, 리던던트 디코더는 15A로 도시되어 있다.
리던던트 디코더(15A)에 테스트 모드 신호(110)뿐만 아니라 어드레스 신호 및 상보 어드레스 신호가 공급된다. 도 5에 도시된 바와 같이 종래의 리던던트 디코더(15A)는 도 2에 도시된 장치들로부터 제1 및 제2 리던던트 디코딩 회로가 변경된 것을 제외하고는 구조와 동작면에서 도 2에 도시된 공지된 리던던트 디코더(15)와 유사하다. 제1 및 제2 리던던트 디코딩 회로는 각각 (15A-1) 및 (15A-2)로 도시된다.
제2 리던던트 디코딩 회로(15A-2)가 구조면에서 제1 리던던트 디코딩 회로(15A-1)와 유사하므로, 제2 리던던트 디코딩 회로(15A-2)의 구조는 도면에서 제외된다.
제1 리던던트 디코딩 회로(15A-1)는 제1 리던던트 디코딩 회로(15A-1)가 AND 게이트(206)대신에 3-입력 NAND 게이트(202) 및 두 개의 2-입력 NAND 게이트(204 및 205)를 포함한다는 것을 제외하고 구조와 동작면에서 제1 리던던트 디코딩 회로(15A-1)와 유사하다.
NAND 게이트(202)에 테스트 모드 신호(110), 제2 제어 신호(103b), 및 제1 어드레스 신호(101d)가 공급된다. NAND 게이트(202)는 제1 NAND 연산된 신호를 발생시키기 위하여 테스트 신호(110)의 NAND, 제2 제어 신호(103d), 및 제1 어드레스 신호(101d)를 연산한다. NAND 게이트(204)에 공통 노드(201) 상의 신호 및 제2 제어 신호(103b)가 공급된다. NAND 게이트(204)는 제2 NAND 연산된 신호를 발생시키기 위하여 제2 제어 신호(103b)와 공통 노드(201)상의 신호를 NAND 연산한다. NAND 게이트(205)에 제1 및 제2 NAND 연산된 신호가 공급된다. NAND 게이트(205)는 제1 리던던트 디코드된 신호(105-1)로서 제3 NAND 연산된 신호를 발생시키기 위하여 제2 NAND 연산된 신호와 제1 NAND 연산된 신호의 NAND 연산을 한다.
제1 리던던트 디코드된 신호(105-1)가 OR 게이트(203)에 공급된다. 제2 리던던트 디코딩 회로(15A-2)로부터의 제2 리던던트 디코드된 신호(105-2)가 OR 게이트(203)에 공급된다. OR 게이트(203)는 디코드 억제 신호(106)로서 OR 연산된 신호를 발생시키기 위하여 제1 리던던트 디코드된 신호(105-1) 및 제2 리던던트 디코드된 신호 (105-2)의 OR 연산을 수행한다.
대체 전 리던던트 메모리 셀 어레이(14)의 제1 행 내의 리던던트 메모리 셀(14)(p, n)을 테스트하는 경우가 계속 설명될 것이다. 이 경우, 제2 제어 신호(103b), 제1 어드레스 신호(101d), 및 테스트 모드 신호(110) 모두가 하이 논리 레벨에 설정되고, 제1 제어 신호(103a)가 로우 논리 레벨에 설정된다.
제1 제어 신호(103a)가 로우 논리 레벨을 가지므로, P-채널 MOS 트랜지스터(21)은 공통 노드(201)를 하이 논리 레벨로 만들기 위하여 턴온된다. 제1 내지 제16 퓨즈 소자(201내지 2016)의 모두가 절단되지 않기 때문에, 어드레스 신호의 행 어드레스(X1T-X8T)가 임의의 논리 레벨을 가진다 하더라도 공통 노드(201)는 어드레스 신호의 행 어드레스(X1T-X8T)와 상보 어드레스 신호의 상보 행 어드레스(X1N-X8N)에 기초하여 로우 레벨이 된다. 그러나, 제2 제어 신호(103b), 테스트 모드 신호(110), 및 제1 어드레스 신호(101d) 모두가 하이 논리 레벨을 가지므로, 제1 리던던트 디코드된 신호(105-1)는 하이 논리 레벨을 가지고 디코드 억제 신호(106) 또한 하이 논리 레벨을 가진다. 하이 논리 레벨의 제1 리던던트 디코드된 신호(105-1)가 활성을 나타내고 하이 논리 레벨의 디코드 억제 신호(106)가 또한 활성을 나타내므로, 정규 메모리 셀 어레이(11)의 작동은 정지하고 리던던트 메모리 셀 어레이(14)의 제1 행의 리던던트 메모리 셀(14)(p, n)에 대한 테스트의 실행이 가능하다.
리던던트 메모리 셀 어레이(14)의 제2 행 내의 리던던트 메모리 셀(14)(p, n)의 테스트가 실행된다고 가정될 것이다. 이 경우에서, 제2 어드레스 신호(101e)는 제1 어드레스 신호(101d) 대신에 하이 논리 레벨에 설정된다. 이러한 상황에서, 제2 리던던트 디코드된 신호(105-2)는 제1 리던던트 디코드된 신호(105-1) 대신 하이 논리 레벨을 가진다.
정규 메모리 셀 어레이(11)의 불량 행이 리던던트 메모리 셀 어레이(14)의 제1 행으로 대체된다고 가정될 것이다. 이 경우, 정규 메모리 셀 어레이(11)의 불량 행에 관한 어드레스를 나타내는 어드레스 신호의 행 어드레스 (X1T-X8T) 및 상보 어드레스 신호의 상보 행 어드레스(X1N-X8N)에서 하이 논리 레벨을 가지는 비트에 대응하는 제1 리던던트 디코딩 회로(15A-1)의 제1 내지 제16 퓨즈 소자(221내지 2216)들 중에서 퓨징(fusing)이 발생된다. 이 상황에서, 정규 메모리 셀 어레이(11)의 불량 행에 관한 어드레스가 어드레스 신호선(도 4의 101)을 통하여 리던던트 디코더(15A)에 공급될 때, 공통 노드(201)는 하이 논리 레벨을 유지한다. 테스트 모드 신호(110)가 로우 논리 레벨을 가지므로, NAND 게이트(202)는 하이 논리 레벨을 가지는 제1 NAND 연산된 신호를 발생시킨다. 게다가, 공통 노드(201)가 하이 논리 레벨을 가지고 제2 제어 신호(103b)가 하이 논리 레벨을 가지므로, NAND 게이트(204)는 로우 논리 레벨을 가지는 제2 NAND 연산된 신호를 생성한다. 따라서, NAND 게이트(205)는 하이 논리 레벨을 가지는 리던던트 디코드된 신호(105-1)를 생성하고 다음으로 디코드 억제 신호(106)는 하이 논리 레벨이 된다. 결과적으로, 정규 메모리 셀 어레이(11)의 동작은 정지하고 리던던트 메모리 셀 어레이(14)는 대체 동작을 수행한다.
도 6을 참조하여, 정규 메모리 셀 어레이(11)의 불량 행을 리던던트 메모리 셀 어레이(14)의 정상 행으로 대체하는 종래의 대체 방법이 계속 설명되어질 것이다. 먼저, 불량 여부에 관한 정규 메모리 셀 어레이(11)의 정규 메모리 셀(11)(m, n)에 대한 테스트가 단계(401)에서 실행된다. 정규 메모리 셀 어레이(11)의 정규 메모리 셀(m, n) 내에서 어떠한 불량도 탐지되지 않을 때, 단계(401)에서 반도체 메모리 장치가 정상 제품이라는 판정을 하는 단계(405)로 이어진다.
정규 메모리 셀 어레이(11)의 정규 메모리 셀(11)(m, n) 중의 일부에서 불량이 탐지된다고 가정될 것이다. 이 경우, 단계(410)로부터, 테스트 모드 신호(110)을 하이 논리 레벨로 설정함으로써 리던던트 메모리 셀 어레이(14)의 리던던트 메모리 셀(14)(p, n)에서 불량 여부에 대한 테스트가 실행되는 단계(402)로 계속된다. 리던던트 메모리 셀 어레이(14)에서의 정상 행의 수가 정규 메모리 셀 어레이 (11)의 불량 행의 수와 같거나 많은지의 판정이 단계(402)에서 이루어진다고 가정할 것이다. 이 상황에서, 단계(402)에 이어 정규 메모리 셀 어레이 (11)의 불량 행을 리던던트 메모리 셀 어레이(14)의 승인 행으로 대체하기 위하여, 리던던시 메모리 셀 어레이(14)의 정상 행에 대한 리던던트 디코더(15)내의 퓨즈 소자의 트리밍이 실행되는 단계(403)가 계속된다. 단계(402)에서, 리던던트 메모리 셀 어레이(14)의 정상 행의 수가 정규 메모리 셀 어레이 (11)의 불량 행의 수보다 작다는 다른 판정이 내려진다고 가정될 것이다. 이 경우, 단계(402)에 이어 반도체 메모리 장치를 불량 제품으로 판정하는 단계(406)가 실행된다.
단계(403)에서 정규 메모리 셀 어레이(11)의 불량 행을 리던던트 메모리 셀 어레이(14)의 정상 행으로의 대체 후에, 대체 후 불량에 대한 반도체 메모리 장치의 테스트가 실행되는 단계(404)로 진행된다. 대체 후에 임의의 불량이 반도체 메모리 장치에서 탐지된다면, 단계(404)로부터 반도체 메모리 장치를 불량 제품이라고 판정하는 단계(406)로 진행된다. 대체 후의 반도체 메모리 장치에서 불량이 탐지되지 않는다면, 단계(404)로부터 반도체 메모리 장치를 정상 제품이라고 판정하는 단계(405)로 진행된다.
제1 및 제2 리던던트 디코딩 회로(15A-1 및 15A-2)를 포함하는 리던던트 디코더(15A)가 공급된 반도체 메모리 장치에서, 테스트될 리던던트 메모리 셀 어레이(14)의 제1 및 제2 행의 선택은 제1 및 제2 어드레스 신호(101d 및 101e)를 제1 내지 제2 리던던트 디코딩 회로(15A-1 및 15A-2)에 공급함으로써 실행된다. 리던던트 메모리 셀 어레이(14)의 행이 증가할수록, 리던던트 디코더(15A)의 리던던트 디코딩 회로가 증가한다. 이 경우, 리던던트 디코딩 회로를 선택하기 위한 신호선은 증가한다. 예를 들어, 리던던트 디코더(15A)의 리던던트 디코딩 회로의 수가 16일 때, 리던던트 디코딩 회로의 선택을 실행하기 위한 신호선의 수는 16이다. 리던던트 디코딩 회로의 선택을 실행하기 위한 신호선을 감소시키기 위하여, 16개의 리던던트 디코딩 회로의 선택은 각각이 한 개의 하이 논리 레벨 및 로우 논리 레벨을 가지고 있는 4개의 입력 신호의 결합에 의하여 이루어질 수 있다. 그러나, 4개의 입력 신호를 16개의 출력 신호로 변경하기 위하여 리던던트 디코더(15A)에게 어드레스 디코딩 회로가 공급되어지는 것이 필요하다.
상기된 바와 같이, 상기된 종래의 반도체 메모리 장치가 대체 전의 리던던트 메모리 셀 어레이(14)의 리던던트 메모리 셀(14)(p, n)에 대한 테스트를 실행할 수 있다하더라도, 종래의 반도체 메모리 장치는 어플리케이션이 다수의 행 또는 다수의 리던던트 메모리 셀을 포함한 리던던트 메모리 셀 어레이를 포함하는 반도체 메모리 장치에 대하여 발생되는 경우에 큰 스케일의 회로가 필요하다. 이것은 종래의 반도체 메모리 장치가 어드레스 디코딩 회로가 공급된 리던던트 디코더를 포함하여야 하기 때문이다.
도 7 및 8을 참조하여, 본 발명의 제1 실시예에 따른 반도체 메모리 장치가 설명되어질 것이다. 도 7은 반도체 메모리 장치의 블록도이고 도 8은 도 7에 도시된 반도체 메모리 장치의 사용을 위한 리던던트 디코더의 블록도이다.
도 7에서 도시된 바와 같이, 반도체 메모리 장치는 리던던트 디코더가 도 4에 도시된 것으로부터 수정된 것을 제외하고는 도 4에 도시된 종래의 반도체 메모리 장치와 구조와 동작면에서 유사하다. 리던던트 디코더는 15B로 도시된다. 리던던트 디코더(15B)에 테스트 모드 신호(110) 대신 테스트 모드 신호(10)가 공급된다. 대체 전의 리던던트 메모리 셀 어레이(14)의 리던던트 메모리 셀(14)(p, n)에 대한 테스트를 실행할 때 테스트 모드 신호(10)는 로우 논리 레벨을 가진다.
다르게는, 테스트 모드 신호(10)는 하이 논리 레벨을 가진다. 즉, 테스트 모드 신호(10)는 테스트 모드 신호(110)와 반대되는 논리값을 가진다.
도 8에서 도시된 바과 같이, 리던던트 디코더(15B)는, 리던던트 디코더(15B)가 세 개 또는 그 이상의 리던던트 디코딩 회로를 포함한다는 것을 제외하고 도 5에 도시된 종래의 리던던트 디코더(15A)와 구조 및 동작면에서 유사하다. 즉, 리던던트 디코더(15B)는 구조 및 동작면에서 서로 유사한 제1 리던던트 디코딩 회로(15B-1), 제2 리던던트 디코딩 회로(15B-2), 제3 리던던트 디코딩 회로(15B-3) 등을 포함한다.
제1, 제2, 제3 리던던트 디코딩 회로, ...,(15B-1, 15B-2, 15B-3, ...,) 등의 각각에 어드레스 신호의 행 어드레스(X1T-X8T), 상보 어드레스 신호의 상보 행 어드레스(X1N-X8N), 및 테스트 모드 신호(10)가 공급된다. 제1, 제2, 제3 리던던트 디코딩 회로, ...,(15B-1, 15B-2, 15B-3, ...,) 등에, 어드레스 신호의 행 어드레스(X1T-X8T), 및 상보 어드레스 신호의 상보 행 어드레스(X1N-X8N)가 다른 순서로 공급된다. 즉, 행 어드레스(X1T-X8T)의 비트 및 상보 행 어드레스(X1N-X8N)안의 대응하는 비트의 적어도 한 쌍이 역순으로 공급된다. 도시된 예에서, 어드레스 신호의 행 어드레스(X1T-X8T)의 길이가 8비트이므로, 행 어드레스(X1T-X8T) 및 상보 행 어드레스(X1N-X8N)에 8쌍이 있고 28즉 256 종류의 조합으로부터 선택될 수 있는 입력 순서의 획득이 가능하다.
예를 들어, 제1 리던던트 디코딩 회로(15B-1)에 표준 순서로 어드레스 신호의 행 어드레스(X1T-X8T) 및 상보 어드레스 신호의 상보 행 어드레스(X1N-X8N)가 공급된다. 반면에 제2 리던던트 디코딩 회로(15B-2)에는, 제1 리던던트 디코딩 회로(15B-1)에 대해 반대되는 제1 비트(X1T) 및 제1 상보 비트(X1N)를 가진 어드레스 신호의 행 어드레스(X1T-X8T) 및 상보 어드레스 신호의 상보 행 어드레스(X1N-X8N)가 공급된다. 게다가, 제3 리던던트 디코딩 회로(15B-3)에 제1 리던던트 디코딩 회로(15B-1)와 비교하여 반대되는 제2 비트(X2T) 및 제2 상보 비트(X2T)를 가진 어드레스 신호의 행 어드레스(X1T-X8T) 및 상보 어드레스 신호의 상보 행 어드레스(X1N-X8N)가 공급된다.
제1, 제2, 제3 리던던트 디코딩 회로, ...,(15B-1, 15B-2, 15B-3, ...,) 등은 OR 게이트(203)에 공급되는 제1, 제2, 제3, 리던던트 디코드된 신호, ...,(105-1, 105-2, 105-3, ...,) 등을 발생시킨다. OR 게이트(203)는 제1, 제2, 제3, 리던던트 디코드된 신호, ...,(105-1, 105-2, 105-3, ...,) 등을 논리 OR 연산하여 디코더 억제 신호(106)로써 OR 연산된 신호를 생성하도록 한다.
도 9를 참조하여, 도 8에 도시된 제1 리던던트 디코딩 회로(15B-1)가 계속 설명될 것이다. 제1 리던던트 디코딩 회로(15B-1)는 제1 비트 리던던트 디코딩 회로(51) 및 테스트 리던던트 디코딩 회로(60)를 포함한다. 제1 리던던트 디코딩 회로(15B-1)가 제2 내지 제8 비트 리던던트 디코딩 회로를 더 포함한다 하더라도, 그에 관한 설명은 도면으로부터 제외된다. 이것은 제2 내지 제8 비트 리던던트 디코딩 회로의 각각이 제1 비트 리던던트 디코딩 회로(51)와 구조와 동작 면에서 유사하기 때문이다.
제1 비트 리던던트 디코딩 회로(51)에 행 어드레스의 제1 비트(X1T) 및 상보 행 어드레스의 제1 상보 비트(X1N)가 공급된다. 제1 비트 리던던트 디코딩 회로(51)는 제1 퓨즈 회로(511) 및 4개의 N-채널 MOS 트랜지스터(30, 31, 32, 및 33)를 포함한다. 제1 퓨즈 회로(511)는 제1 퓨즈 소자(23), 두 개의 인버터(24 및 25), 및 N-채널 MOS 트랜지스터(36)를 포함한다.
제1 퓨즈 소자(23)는 하이 레벨 전위가 인가되는 한 단부를 구비하고, 인버터(24)의 입력 단자 및 N-채널 MOS 트랜지스터(36)의 드레인 전극에 접속된 다른 단부를 가진다. N-채널 MOS 트랜지스터(36)는 그라운드 또는 로우 레벨 전위가 인가되는 소스 전극 및 인버터(24)의 출력 단자에 접속된 게이트 전극을 구비한다. 인버터(24)의 출력 단자는 인버터(25)의 입력 단자에 접속된다. 제1 퓨즈 회로(511)내의 인버터(24)의 출력 단자는 제1 비트 퓨즈 출력 신호를 생성시킨다. 게다가, 제1 퓨즈 회로(511)내의 인버터(25)는 제1 상보 비트 퓨즈 출력 신호를 생성하기 위한 출력 단자를 가진다.
제1 퓨즈 소자(23)가 절단되지 않거나 트리밍되지 않는다고 가정될 것이다. 이 경우, 인버터(24)에 하이 논리 레벨이 공급되고 인버터(24)는 비활성을 나타내는 로우 논리 레벨을 가진 제1 비트 퓨즈 출력 신호를 발생시킨다. 인버터(25)가 제1 비트 퓨즈 출력 신호를 전환시키므로, 인버터(25)는 활성을 나타내는 하이 논리 레벨을 가진 제1 상보 비트 퓨즈 출력 신호를 발생시킨다.
제1 퓨즈 소자(23)가 퓨즈 되거나 트림된다고 가정될 것이다. 이 경우, 인버터(24)에 로우 논리 레벨이 공급되고 인버터(24)는 활성을 나타내는 하이 논리 레벨을 가지는 제1 비트 퓨즈 출력 신호를 발생시킨다. 인버터(25)는 비활성을 나타내는 로우 논리 레벨을 가진 상보 비트 퓨즈 출력 신호를 발생시킨다. 하이 논리 레벨을 가진 제1 비트 퓨즈 출력 신호에 응답하여, N-채널 MOS 트랜지스터(36)는 인버터(24)의 입력 단자를 로우 논리 레벨에 고정시키기 위하여 턴온된다. 결국, 인버터(24)의 동작은 안정화된다.
N-채널 MOS 트랜지스터(30)는 공통 노드(41)에 접속되는 드레인 전극 및 제1 비트 퓨즈 풀력 신호가 공급되는 게이트 전극을 가진다. 공통 모드(41)는 제1 리던던트 디코드된 신호(15-1)를 발생시키기 위하여 제1 리던던트 디코드된 신호선으로 역할한다. N-채널 MOS 트랜지스터(31)는 N-채널 트랜지스터(30)의 소스 전극에 접속된 드레인 전극, 행 어드레스의 제1 비트(X1T)가 공급되는 게이트 전극, 및 그라운드 또는 로우 레벨 전위가 공급되는 소스 전위가 인가되는 소스 전극을 구비한다. N-채널 MOS 트랜지스터(32)는 공통 노드(41)에 접속된 드레인 전극 및 제1 상보 비트 퓨즈 출력 신호가 공급되는 게이트 전극을 구비한다. N-채널 MOS 트랜지스터(33)는 N-채널 MOS 트랜지스터(32)의 소스 전극에 접속된 드레인 전극, 상보 행 어드레스의 제1 상보 비트(X1N)가 공급되는 게이트 전극, 및 그라운드 또는 로우 레벨 전위가 인가되는 소스 전극을 구비한다.
하이 논리 레벨을 가진 제1 비트 퓨즈 출력 신호가 N-채널 MOS 트랜지스터(30)의 게이트 전극에 공급되어, N-채널 MOS 트랜지스터(30)는 턴온된다. 하이 논리 레벨을 가진 행 어드레스의 제1 비트(X1T)가 N-채널 MOS 트랜지스터(31)의 게이트에 공급되어, N-채널 MOS 트랜지스터(31)는 턴온된다. N-채널 MOS 트랜지스터(3O 및 31) 모두가 턴온될 때, 공통 노드(41)는 로우 논리 레벨의 전위를 가진다. 하이 논리 레벨을 가진 제1 상보 비트 퓨즈 출력 신호가 N-채널 MOS 트랜지스터(32)의 게이트 전극에 공급되어, N-채널 MOS 트랜지스터(32)는 턴온된다. 하이 논리 레벨을 가진 상보 행 어드레스의 제1 상보 비트(X1N)가 N-채널 MOS 트랜지스터(33)의 게이트 전극에 공급되어, N-채널 MOS 트랜지스터(33)는 턴온된다. 두 N-채널 MOS 트랜지스터(32 및 33) 모두가 턴온될 때, 공통 노드는 로우 논리 레벨의 전위를 가진다.
테스트 리던던트 디코딩 회로(60)에 테스트 모드 신호(10)가 공급된다. 테스트 리던던트 디코딩 회로(60)는 테스트 퓨즈 회로(61) 및 두 개의 N-채널 MOS 트랜지스터(34 및 35)를 포함한다. 테스트 퓨즈 회로(61)는 테스트 퓨즈 소자(29), 두 개의 인버터(26 및 27), 및 N-채널 MOS 트랜지스터(28)를 포함한다.
테스트 퓨즈 소자(29)는 하이 레벨 전위가 인가되는 한 단부 및 인버터(26)의 입력 단자 및 N-채널 MOS 트랜지스터(28)의 드레인 전극에 접속된 다른 단부를 구비한다. N-채널 MOS 트랜지스터(28)는 그라운드 또는 로우 레벨 전위가 인가되는 소스 전극과 인버터(26)의 출력 단자에 접속된 게이트 전극을 구비한다. 인버터(26)의 출력 단자는 인버터(27)의 입력 단자에 접속된다. 테스트 퓨즈 회로(61)의 인버터(27)는 테스트 퓨즈 출력 신호를 출력하는 출력 단자를 가진다.
테스트 퓨즈 소자(29)가 절단되지 않거나 트리밍되지 않는다고 가정될 것이다. 이 경우, 인버터(26)에 하이 논리 레벨을 가지는 하이 레벨 전위가 인가되고 그 다음 인버터(26)는 로우 논리 레벨을 가진 출력 신호를 발생시킨다. 인버터(27)는 인버터(26)의 출력 신호를 인버팅하므로, 인버터(27)는 활성을 나타내는 하이 논리 레벨을 가진 테스트 퓨즈 출력 신호를 출력한다.
테스트 퓨즈 소자(29)가 절단되거나 트리밍된다고 가정될 것이다. 이 경우, 인버터(26)에 로우 논리 레벨을 가진 신호가 공급되고 다음에 인버터(26)는 하이 논리 레벨을 가진 출력 신호를 출력한다. 인버터(27)는 비활성을 나타내는 로우 논리 레벨을 가진 테스트 퓨즈 출력 신호를 발생시킨다. 인버터(26)로부터의 하이 논리 레벨을 가진 출력 신호에 응답하여 N-채널 MOS 트랜지스터(28)는 인버터(26)의 입력 단자로 로우 논리 레벨로 고정시키기 위하여 턴온된다. 결국, 인버터(26)의 동작은 안정화된다.
N-채널 MOS 트랜지스터(34)는 공통 노드(41)에 접속된 드레인 전극과 테스트 퓨즈 출력 신호가 공급되는 게이트 전극을 구비한다. N-채널 MOS 트랜지스터(35)는 N-채널 MOS 트랜지스터(34)의 소스 전극에 접속된 드레인 전극 및 그라운드 또는 로우 레벨 전위가 인가되는 소스 전극을 구비한다.
하이 논리 레벨을 가진 테스트 퓨즈 출력 신호가 N-채널 MOS 트랜지스터(34)의 게이트 전극에 공급되어, N-채널 MOS 트랜지스터(34)는 턴온된다. 즉, 테스트 퓨즈 소자(29)가 절단되지 않거나 트리밍되지 않으면 N-채널 MOS 트랜지스터(34)는 턴온된다. 하이 논리 레벨을 가진 테스트 모드 신호(10)가 N-채널 MOS 트랜지스터(35)의 게이트 전극에 공급되어, N-채널 MOS 트랜지스터(35)는 턴온된다. 두 N-채널 MOS 트랜지스터(34 및 35)가 턴온될 때, 공통 노드(41)는 로우 논리 레벨의 전위를 가진다.
제1 리던던트 디코딩 회로(15B-1)는 P-채널 MOS 트랜지스터(37)를 더 포함한다. P-채널 MOS 트랜지스터(37)는 하이 레벨 전위가 인가되는 소스 전극, 제1 제어 신호(103a)가 공급되는 게이트 전극, 및 공통 노드(41)에 접속된 드레인 전극을 구비한다. 로우 논리 레벨을 가진 제1 제어 신호(103a)가 P-채널 MOS 트랜지스터(37)의 게이트에 공급되어, P-채널 MOS 트랜지스터(37)는 공통 노드(41)를 하이 논리 레벨로 만들기 위하여 턴온된다. 즉, P-채널 MOS 트랜지스터(37)는, 대체 전에 리던던트 메모리 셀 어레이(14)의 제1 행에 대한 테스트를 실행할 때 하이 레벨 전위로 공통 노드(41)를 충전하기 위한 충전 수단으로 동작한다.
도 5에 도시된 종래의 리던던트 디코더(15A)에서, 제1 및 제2 리던던트 디코딩 회로(15A-1, 15A-2)의 각각은 행 어드레스의 제1 비트(X1T)를 위한 2개의 퓨즈 소자, 즉 행 어드레스의 제1 비트(X1T)를 위한 제1 퓨즈 소자(221)와 상보 행 어드레스의 제1 상보 비트(X1N)를 위한 제2 퓨즈 소자(222)를 포함한다. 이에 반해, 본 발명에 따른 제1 리던던트 디코딩 회로(15B-1)는 N 채널 MOS 트랜지스터들(30, 31)을 직렬로 접속시키고 N 채널 MOS 트랜지스터들(32, 33)을 직렬로 접속시킴으로써 행 어드레스의 제1 비트(X1T)를 위한 하나의 퓨즈 소자(23)만을 포함한다. 또한, 이러한 회로는 최근까지 사용되어 왔다. 이제, 이러한 회로가 사용되는 이유가 설명될 것이다.
반도체 메모리 장치의 기억 용량은 크게 증가하고 있기 때문에, 주변 회로에 의해 점유되는 면적을 줄일 필요가 있다. 그러나, 퓨즈 소자에 의해 점유되는 면적은 다른 요소에 의해 점유되는 면적보다 더 크다. 이것은 퓨즈 소자가 레이저 트리밍 등에 의해 절단될 수 있도록 하기 위하여 선정된 크기 이상을 필요로 하기 때문이다. 따라서, 도 9에 도시된 제1 리던던트 디코딩 회로(15B-1)와 같은 어드레스 신호의 한 비트에 대해 하나의 퓨즈 소자를 사용하는 방법이 사용된다.
도 7 및 8에 더하여 도 9를 참조하여, 제1 리던던트 디코딩 회로(15B-1)의 동작에 대한 설명이 주어진다.
정규 메모리 셀 어레이(11)의 테스트를 수행하는 경우의 동작이 먼저 설명된다. 이 경우, 테스트 신호(10)는 비활성을 나타내는 하이 논리 레벨을 갖기 때문에, 테스트 리던던트 디코딩 회로(60) 내의 N 채널 MOS 트랜지스터(35)가 턴온된다. 또한, 테스트 퓨즈 회로(61)의 테스트 퓨즈 소자(29)는 절단되지 않거나 트리밍되지 않기 때문에, 테스트 리던던트 디코딩 회로(60) 내의 N 채널 MOS 트랜지스터(34)가 턴온된다. 따라서, 공통 노드(41)는 로우 논리 레벨을 가진 제1 리던던트 디코드된 신호(105-1)를 생성하도록 로우 논리 레벨을 갖는다. 또한, 제2 및 제3 리던던트 디코딩 회로(15B-2, 15B-3) 등은 로우 논리 레벨을 각각 가진 제2 및 제3 리던던트 디코드된 신호(105-2, 105-3) 등을 생성한다. 따라서, 리던던트 디코더(15B)는 비활성을 나타내는 로우 논리 레벨을 가진 디코드 억제 신호(106)를 생성한다. 결과적으로, 정규 메모리 셀 어레이(11)의 테스트를 수행할 수 있다.
대체하기 전에 리던던트 메모리 셀 어레이(14)의 제1 행의 테스트를 수행하는 경우의 동작이 설명된다. 제1 제어 신호(103a)는 P 채널 MOS 트랜지스터(37)를 턴온시키도록 로우 논리 레벨로 설정된다. 따라서, 공통 노드(41)는 하이 논리 레벨로 충전된다. 또한, 행 어드레스의 제1 내지 제8 비트(X1T 내지 X8T)는 모두 하이 논리 레벨, 즉 "1111 1111"로 설정된다. 이 경우, 상보 행 어드레스의 제1 내지 제8 상보 비트(X1N 내지 X8N)는 모두 로우 논리 레벨, 즉 "0000 0000"으로 된다.
행 어드레스의 제1 비트(X1T)와 상보 행 어드레스의 제1 상보 비트(X1N)가 공급되는 제1 리던던트 디코딩 회로(15B-1) 내의 제1 비트 리던던트 디코딩 회로(51)에 주목한다. 행 어드레스의 제1 비트(X1T)는 하이 논리 레벨을 갖기 때문에, N 채널 MOS 트랜지스터(31)는 턴온된다. 제1 퓨즈 소자(23)는 절단 또는 트리밍되지 않기 때문에, 인버터(24)는 로우 논리 레벨을 가진 제1 비트 퓨즈 출력 신호를 생성하며, N 채널 MOS 트랜지스터(30)는 턴온되지 않는다. 또한, 인버터(25)는 N 채널 MOS 트랜지스터(30)를 턴온시키도록 하이 논리 레벨을 가진 제1 상보 비트 퓨즈 출력 신호를 생성한다. 상보 행 어드레스의 제1 상보 비트(X1N)는 로우 논리 레벨을 갖기 때문에, N 채널 MOS 트랜지스터는 턴온되지 않는다. 따라서, 공통 노드(41)는 하이 논리 레벨로 유지된다.
행 어드레스의 제2 내지 제8 비트(X2T 내지 X8T)와 상보 행 어드레스의 제2 내지 제8 상보 비트(X2N 내지 X8N)가 각각 공급되는 제2 내지 제8 비트 리던던트 디코딩 회로에서 유사한 동작이 수행되며, 그 결과 공통 노드(41)는 하이 논리 레벨로 유지된다. 또한, 테스트 모드 신호(10)는 N 채널 MOS 트랜지스터(35)를 턴오프시키도록 로우 논리 레벨로 설정된다. 결과적으로, 공통 노드(41)는 N 채널 MOS 트랜지스터(34)가 턴온되어도 하이 논리 레벨로 유지된다. 공통 노드(41)가 하이 논리 레벨로 유지되기 때문에, 제1 리던던트 디코딩 회로(15B-1)는 하이 논리 레벨을 가진 제1 리던던트 디코드된 신호(105-1)를 생성한다. 그 결과, 대체 전에 리던던트 메모리 셀 어레이의 제1 행의 테스트를 수행할 수 있다.
리던던트 메모리 셀 어레이(14)의 제1 행은 정상 행인 것으로 판정되었다고 가정한다. 정규 메모리 셀 어레이(11)의 불량 행을 리던던트 메모리 셀 어레이(14)의 제1 행으로 대체한 경우의 동작에 대해 설명한다. 이 경우, 대체될 정규 메모리 셀 어레이(11)의 불량 행에 대한 어드레스에서 "0"을 나타내는 비트(들)에 대응하는 퓨즈 회로(들) 내의 퓨즈 소자(들)은 절단되거나 트리밍된다. 또한, 테스트 퓨즈 회로(61)의 테스트 퓨즈 소자(29)도 절단되거나 트리밍된다. 테스트 퓨즈 소자(29)가 절단 또는 트리밍되기 때문에, 테스트 퓨즈 회로(61)는 N 채널 MOS 트랜지스터(34)를 오프 상태로 만들도록 로우 논리 레벨을 가진 테스트 퓨즈 출력 신호를 생성한다. 그 결과, 제1 리던던트 디코딩 회로(15B-1)는 리던던트 디코더(15B) 또는 제1 리던던트 디코딩 회로(15B-1)에 정규 메모리 셀 어레이(11)의 불량 행에 대한 행 어드레스를 나타내는 어드레스 신호가 공급될 때에만 정규 메모리 셀 어레이의 불량 행을 대체하는 리던던트 메모리 셀 어레이(14)의 제1 행을 구동시키도록 하이 논리 레벨을 가진 제1 리던던트 디코드된 신호(105-1)를 생성한다.
전술한 설명은 제1 리던던트 디코딩 회로(15B-1)의 동작에 관한 것이며, 제2 리던던트 디코딩 회로(15B-2)에 접속된 리던던트 메모리 셀 어레이(14)의 제2 행의 테스트를 수행하는 경우에 리던던트 디코더(15B)에는 행 어드레스의 제1 내지 제8 비트(X1T 내지 X8T)인 "0111 1111"이 공급된다. 도 8에 도시된 바와 같이, 제1 및 제2 리던던트 디코딩 회로(15B-1, 15B-2)에는 행 어드레스의 제1 비트(X1T)가 상보 행 어드레스의 제1 상보 비트(X1N)로 대체된 어드레스 신호가 공급된다. 결과적으로, "0111 1111"이 행 어드레스로서 공급될 때, 제2 리던던트 디코딩 회로(15B-2)가 구동되어 하이 논리 레벨을 가진 제2 리던던트 디코드된 신호(105-2)가 생성되지만, 제1 리던던트 디코딩 회로(15B-1)는 구동되지 않아 로우 논리 레벨을 가진 제1 리던던트 디코드된 신호(105-1)가 생성된다.
마찬가지로, 제3 리던던트 디코딩 회로(15B-3)에 접속된 리던던트 메모리 셀 어레이(14)의 제3 행의 테스트를 수행하는 경우에 리던던트 디코더(15B)에는 행 어드레스의 제1 내지 제8 비트(X1T 내지 X8T)로서 "1011 1111"이 공급된다.
전술한 실시예에서, 제1, 제2, 제3 리던던트 디코딩 회로(15B-1, 15B-2, 15B-3) 등의 각각은 N 채널 MOS 트랜지스터(34)와 접지 사이에 N 채널 MOS 트랜지스터(35)를 포함하며, N 채널 MOS 트랜지스터(35)는 테스트 모드 신호(10)가 하이 논리 레벨 또는 로우 논리 레벨을 가질 때 턴온 또는 턴오프된다. 이러한 구조에서, 테스트 퓨즈 소자(29)가 절단 또는 트리밍되지 않아도 공통 노드(41)를 하이 논리 레벨로 만들 수 있다.
또한, 제1, 제2, 제3 리던던트 디코딩 회로(15B-1, 15B-2, 15B-3) 등에 공급되는 행 어드레스(X1T-X8T) 및 상보 행 어드레스(X1N-X8N)의 입력 시퀀스는 서로 다르기 때문에, 어드레스 디코딩 회로 없이도 제1, 제2, 제3 리던던트 디코딩 회로(15B-1, 15B-2, 15B-3) 등의 선택을 수행할 수 있다.
도 10을 참조하여, 리던던트 디코더(15B)에 사용되는 다른 리던던트 디코딩 회로에 대해 설명한다. 도 10은 제1 리던던트 디코딩 회로(15B-1A)만을 도시한다. 이것은 제2, 제3 리던던트 디코딩 회로 등의 각각이 구조 및 동작면에서 제1 리던던트 디코딩 회로(15B-1A)와 유사하기 때문이다.
제1 리던던트 디코딩 회로(15B-1A)는 제1 내지 제8 비트 리던던트 디코딩 회로(51A, 52A, 53A 등)와, 테스트 리던던트 디코딩 회로(60A) 및 AND 회로(38)를 포함한다. 제2 내지 제8 비트 리던던트 디코딩 회로에 대한 도시는 도면으로부터 생략된다. 이것은 제2 내지 제8 비트 리던던트 디코딩 회로 각각이 구조 및 동작면에서 제1 비트 리던던트 디코딩 회로(51A)와 유사하기 때문이다.
제1 비트 리던던트 디코딩 회로(51A)는 4개의 N 채널 MOS 트랜지스터(30, 31, 32, 33) 대신에 2개의 N 채널 MOS 트랜지스터(42, 43)를 포함한다는 점 외에는 구조 및 동작면에서 도 9에 도시된 제1 비트 리던던트 디코딩 회로(51)와 유사하다.
제1 비트 리던던트 디코딩 회로(51A)는 AND 회로(38)에 하이 논리 레벨에서 활성을 나타내는 제1 비트 리던던트 디코드된 신호를 공급하기 위한 제1 비트 리던던트 출력 노드(411)를 구비한다. N 채널 MOS 트랜지스터(42)는 제1 비트 리던던트 출력 노드(411)에 접속된 드레인 전극, 제1 상보 비트 퓨즈 출력 신호가 공급되는 게이트 전극, 및 행 어드레스의 제1 비트(X1T)가 공급되는 소스 전극을 구비한다. N 채널 MOS 트랜지스터(43)는 제1 비트 리던던트 출력 노드(411)에 접속된 드레인 전극, 제1 비트 퓨즈 출력 신호가 공급되는 게이트 전극, 및 상보 행 어드레스의 제1 상보 비트(X1N)가 공급되는 소스 전극을 구비한다.
N 채널 MOS 트랜지스터(42)의 게이트 전극에 하이 논리 레벨을 가진 제1 상보 비트 퓨즈 출력 신호가 공급되면, N 채널 MOS 트랜지스터(42)는 턴온되어 AND 회로(38)의 입력단에는 제1 비트 리던던트 출력 노드(411)로부터 행 어드레스의 제1 비트(X1T)가 공급된다. N 채널 MOS 트랜지스터(43)의 게이트 전극에 하이 논리 레벨을 가진 제1 비트 퓨즈 출력 신호가 공급되면, N 채널 MOS 트랜지스터(43)가 턴온되어 AND 회로(38)의 입력단에는 제1 비트 리던던트 출력 노드(411)로부터 상보 행 어드레스의 제1 상보 비트(X1N)가 공급된다.
유사하게, 제2 내지 제8 비트 리던던트 디코딩 회로(51A, 53A 등)는 제2 내지 제8 비트 리던던트 디코드된 신호를 생성한다.
테스트 리던던트 디코딩 회로(60A)는 2개의 N 채널 MOS 트랜지스터(34, 35) 대신에 NAND 회로(40)를 포함한다는 점 외에는 구조 및 동작면에서 도 9에 도시된 테스트 리던던트 디코딩 회로(60)와 유사하다.
NAND 회로(40)는 테스트 퓨즈 출력 신호가 공급되는 입력단과 테스트 모드 신호(10)가 공급되는 또 하나의 입력단을 구비한다. NAND 회로(40)는 AND 회로(38)의 또 하나의 입력단에 접속된 출력단을 구비한다. NAND 회로(40)는 테스트 퓨즈 출력 신호와 테스트 모드 신호(10)의 NAND 연산을 수행하여 AND 회로(38)의 입력단에 공급되는 테스트 리던던트 디코드된 신호로서 NAND 연산된 신호를 생성한다. 즉, NAND 회로(40)는 테스트 퓨즈 출력 신호와 테스트 모드 신호(10)를 결합하여 테스트 리던던트 디코드된 신호로서 결합 신호를 생성하는 결합 장치의 역할을 한다.
AND 회로(38)는 테스트 리던던트 디코드된 신호와 제1 내지 제8 비트 리던던트 디코드된 신호의 AND 연산을 수행하여 제1 리던던트 디코드된 신호(105-1)로서 AND 연산된 신호를 생성한다.
도 7 및 8 외에 도 10을 참조하여 제1 리던던트 디코딩 회로(15B-1A)의 동작에 대하여 설명한다.
먼저, 정규 메모리 셀 어레이(11)의 테스트를 수행하는 경우의 동작에 대해 설명한다. 이 경우, 테스트 모드 신호(10)는 비활성을 나타내는 하이 논리 레벨로 설정된다. 테스트 퓨즈 회로(61)는 하이 논리 레벨을 가진 테스트 퓨즈 출력 신호를 생성하기 때문에, NAND 회로(40)는 리던던트 디코드된 신호로서 로우 논리 레벨을 가진 NAND 연산된 신호를 생성한다. 따라서, AND 회로(38)는 로우 논리 레벨을 가진 제1 리던던트 디코드된 신호(105-1)를 생성한다. 또한, 제2, 제3 리던던트 디코딩 회로 등은 로우 논리 레벨을 각각 가진 제2, 제3 리던던트 디코드된 신호(105-2, 105-3) 등을 생성한다. 따라서, 리던던트 디코더(15B)는 비활성을 나타내는 로우 논리 레벨을 가진 디코드 억제 신호(106)를 생성한다. 결과적으로, 정규 메모리 셀 어레이(11)의 테스트를 수행할 수 있다.
대체 전에 리던던트 메모리 셀 어레이(14)의 제1 행의 테스트를 수행하는 경우의 동작에 대해 설명한다. 행 어드레스의 제1 내지 제8 비트(X1T 내지 X8T)는 모두 하이 논리 레벨, 즉 "1111 1111"로 설정된다. 이 경우, 상보 행 어드레스의 제1 내지 제8 상보 비트(X1N 내지 X8N)는 모두 로우 논리 레벨, 즉 "0000 0000"으로 된다.
행 어드레스의 제1 비트(X1T)와 상보 행 어드레스의 제1 상보 비트(X1N)가 공급되는 제1 리던던트 디코딩 회로(15B-1A) 내의 제1 비트 리던던트 디코딩 회로(51A)에 주목한다. 제1 퓨즈 소자(23)는 절단 또는 트리밍되지 않기 때문에, 인버터(24)는 로우 논리 레벨을 가진 제1 비트 퓨즈 출력 신호를 생성하며, 인버터(25)는 하이 논리 레벨을 가진 제1 상보 비트 퓨즈 출력 신호를 생성한다. 따라서, N 채널 MOS 트랜지스터(42)는 턴온되지만, N 채널 MOS 트랜지스터(43)는 턴오프된다. 그 결과, 하이 논리 레벨을 가진 행 어드레스의 제1 비트(X1T)는 제1 비트 리던던트 디코드된 신호로서 AND 회로에 공급된다.
행 어드레스의 제2 내지 제8 비트(X2T 내지 X8T)와 상보 행 어드레스의 제2 내지 제8 상보 비트(X2N 내지 X8N)가 각각 공급되는 제2 내지 제8 비트 리던던트 디코딩 회로에서 유사한 동작이 수행된다. 또한, 하이 논리 레벨을 각각 가진 행 어드레스의 제2 내지 제8 비트(X2T 내지 X8T)도 각각 제2 내지 제8 비트 리던던트 디코드된 신호로서 AND 회로(38)에 공급된다. 또한, 테스트 모드 신호(10)는 로우 논리 레벨로 설정된 다음, NAND 회로(40)는 테스트 리던던트 디코드된 신호로서 하이 논리 레벨을 가진 NAND 연산된 신호를 생성한다. 결과적으로, AND 회로(38)는 하이 논리 레벨을 가진 제1 리던던트 디코드된 신호(105-1)를 생성한다. 따라서, 대체 전에 리던던트 메모리 셀 어레이(14)의 제1 행의 테스트를 수행할 수 있다.
리던던트 메모리 셀 어레이(14)의 제1 행은 정상 행인 것으로 판정되었다고 가정한다. 정규 메모리 셀 어레이(11)의 불량 행을 리던던트 메모리 셀 어레이(14)의 제1 행으로 대체하는 경우의 동작에 대해 설명한다. 이 경우, 대체될 정규 메모리 셀 어레이(11)의 불량 행에 대한 어드레스에서 "0"을 나타내는 비트(들)에 대응하는 퓨즈 회로(들) 내의 퓨즈 소자(들)은 절단 또는 트리밍된다. 또한, 테스트 퓨즈 회로(61A)의 테스트 퓨즈 소자(29)는 절단 또는 트리밍된다. 테스트 퓨즈 소자(29)가 절단 또는 트리밍되기 때문에, 테스트 퓨즈 회로(61)는 로우 논리 레벨을 가진 테스트 퓨즈 출력 신호를 생성하여 NAND 회로(40)가 테스트 리던던트 디코드된 신호로서 하이 논리 레벨을 가진 NAND 연산된 신호를 생성하게 한다. 결과적으로, 제1 리던던트 디코딩 회로(15B-1A)는 하이 논리 레벨을 가진 제1 리던던트 디코드된 신호(105-1)를 생성하여, 리던던트 디코더(15B) 또는 제1 리던던트 디코딩 회로(15B-1A)가 정규 메모리 셀 어레이(11)의 불량 행에 대한 행 어드레스를 나타내는 어드레스 신호를 공급받을 때에만 정규 메모리 셀 어레이의 불량 행을 대체하는 리던던트 메모리 셀 어레이(14)의 제1 행을 구동시킨다.
전술한 설명은 제1 리던던트 디코딩 회로(15B-1A)의 동작에 관한 것이며, 제2, 제3 리던던트 디코딩 회로 등은 제2, 제3 리던던트 디코딩 회로 등에 접속된 리던던트 메모리 셀 어레이(14) 내의 제2, 제3 행 등의 테스트를 수행하는 경우에 전술한 바와 유사한 방식으로 선택될 수 있다.
전술한 실시예에서, 제1 리던던트 디코딩 회로(15B-1A)는 테스트 퓨즈 회로(61)와 AND 회로(38) 사이에 테스트 모드 신호(10)가 공급되는 NAND 회로(40)를 포함한다. 이러한 구조에서, AND 회로(38)는, 테스트 퓨즈 소자(29)가 절단 또는 트리밍되지 않지만, 리던던트 메모리 셀 어레이(14)의 테스트 시에 하이 논리 레벨을 가진 제1 리던던트 디코드된 신호(105-1)를 생성할 수 있다.
도 11 및 12를 참조하여 본 발명의 제2 실시예에 따른 반도체 메모리 장치에 대해 설명한다. 도 11은 반도체 메모리 장치의 블록도이고, 도 12는 도 11에 도시된 반도체 메모리 장치에 사용되는 리던던트 디코더의 블록도이다.
도 11에 도시된 바와 같이, 반도체 메모리 장치는 리던던트 디코더, 리던던트 메모리 셀 어레이, 정규 디코더 및 제어 회로가 후술되는 바와 같이 도 7에 도시된 것에서 변형된 것이라는 점을 제외하고는 그 구조 및 동작면에서 도 7에 도시된 반도체 메모리 장치와 유사하다. 따라서, 리던던트 디코더, 리던던트 메모리 셀 어레이, 정규 디코더 및 제어 회로는 각각 15C, 14', 12' 및 13'로 표시된다.
리던던트 디코더(15C)는 테스트 모드 신호(110)를 공급받는다. 또한, 리던던트 디코더(15C)는 로우 논리 레벨에서 활성을 나타내는 디코드 억제 신호(106') 및 리던던트 디코드된 신호(105')를 생성하는데, 이들 각각은 로우 논리 레벨에서 활성을 나타낸다. 리던던트 메모리 셀 어레이(14')는 활성을 나타내는 리던던트 디코드된 신호(105') 중 어느 하나에 의해 구동된다. 정규 디코더(12')는 활성을 나타내는 디코드 억제 신호(106')에 의해 구동되지 않는 행 디코더(12R')를 포함한다. 제어 회로(13')는 리던던트 디코더(15C)에 로우 논리 레벨에서 활성을 나타내는 제1 제어 신호(103')를 공급한다.
도 12에 도시된 바와 같이, 리던던트 디코더(15C)는 제1 리던던트 디코딩 회로, 제2 리던던트 디코딩 회로, 제3 리던던트 디코딩 회로 등이 후술되는 바와 같이 도 8에 도시된 것에서 변형된 것이고 OR 게이트(203) 대신에 AND 게이트(203A)를 포함한다는 점 외에는 그 구조 및 동작면에서 도 8에 도시된 리던던트 디코더(15B)와 유사하다. 따라서, 제1 리던던트 디코딩 회로, 제2 리던던트 디코딩 회로, 제3 리던던트 디코딩 회로 등은 각각 15C-1, 15C-2, 15C-3 등으로 표시된다.
제1, 제2, 제3 리던던트 디코딩 회로(15C-1, 15C-2, 15C-3) 등은 각각 어드레스 신호의 행 어드레스(X1T-X8T), 상보 어드레스 신호의 상보 행 어드레스(X1N-X8N) 및 테스트 모드 신호(110)를 공급받는다.
제1, 제2, 제3 리던던트 디코딩 회로(15C-1, 15C-2, 15C-3) 등은 AND 게이트(203A)에 공급되는 제1, 제2, 제3 리던던트 디코드된 신호(105'-1, 105'-2, 105'-3) 등을 생성한다. AND 게이트(203A)는 제1, 제2, 제3 리던던트 디코드된 신호(105'-1, 105'-2, 105'-3) 등의 논리적 AND 연산을 수행하여 디코드 억제 신호(106')로서 AND 연산된 신호를 생성한다.
도 13을 참조하여, 도 12에 도시된 제1 리던던트 디코딩 회로(15C-1)에 대해 설명한다. 제1 리던던트 디코딩 회로(15C-1)는 제1 비트 리던던트 디코딩 회로(51B)와 테스트 리던던트 디코딩 회로(60B)를 포함한다. 제1 리던던트 디코딩 회로(15C-1)는 제2 내지 제8 비트 리던던트 디코딩 회로를 더 포함하지만, 이에 대한 도시는 도면에서 생략된다. 이것은 제2 내지 제8 비트 리던던트 디코딩 회로의 각각이 그 구조 및 동작면에서 제1 비트 리던던트 디코딩 회로(51B)와 유사하기 때문이다.
제1 비트 리던던트 디코딩 회로(51B)는 행 어드레스의 제1 비트(X1T)와 상보 행 어드레스의 제1 상보 비트(X1N)를 공급받는다. 제1 비트 리던던트 디코딩 회로(51B)는 제1 퓨즈 회로(511A)와 4개의 P 채널 MOS 트랜지스터(30A, 31A, 32A, 33A)를 포함한다. 제1 퓨즈 회로(511A)는 제1 퓨즈 소자(23), 2개의 인버터(24, 25) 및 P 채널 MOS 트랜지스터(36A)를 포함한다.
제1 퓨즈 소자(23)는 접지 또는 로우 레벨 전위를 공급받는 단부와, 인버터(24)의 입력단 및 P 채널 MOS 트랜지스터(36A)의 드레인 전극에 접속된 또 하나의 단부를 구비한다. P 채널 MOS 트랜지스터(36A)는 하이 레벨의 전위를 공급받는 소스 전극과 인버터(24)의 출력단에 접속된 게이트 전극을 구비한다. 인버터(24)의 출력단은 인버터(25)의 입력단에 접속된다. 제1 퓨즈 회로(511A) 내의 인버터(24)의 출력단은 제1 비트 퓨즈 출력 신호를 생성한다. 또한, 제1 퓨즈 회로(511) 내의 인버터(25)의 출력단은 제1 상보 비트 퓨즈 출력 신호를 생성한다.
제1 퓨즈 소자(23)가 절단 또는 트리밍되지 않는 것으로 가정한다. 이 경우, 인버터(24)는 로우 논리 레벨을 가진 신호를 공급받아 비활성을 나타내는 하이 논리 레벨을 가진 제1 비트 퓨즈 출력 신호를 생성한다. 인버터(25)는 제1 비트 퓨즈 출력 신호를 인버팅하기 때문에 활성을 나타내는 로우 논리 레벨을 가진 제1 상보 비트 퓨즈 출력 신호를 생성한다.
제1 퓨즈 소자(23)는 절단 또는 트리밍되지 않는 것으로 가정한다. 이 경우, 인버터(24)는 하이 논리 레벨을 가진 신호를 공급받아 활성을 나타내는 로우 논리 레벨을 가진 제1 비트 퓨즈 출력 신호를 생성한다. 인버터(25)는 비활성을 나타내는 하이 논리 레벨을 가진 제1 상보 비트 퓨즈 출력 신호를 생성한다. 로우 논리 레벨을 가진 제1 비트 퓨즈 출력 신호에 응답하여, P 채널 MOS 트랜지스터(36A)가 턴온되어, 인버터(24)의 입력단을 하이 논리 레벨로 만든다. 그 결과, 인버터(24)의 동작이 안정된다.
P 채널 MOS 트랜지스터(30A)는 공통 노드(41) 또는 제1 리던던트 디코드된 신호선에 접속된 드레인 전극, 및 제1 비트 퓨즈 출력 신호를 공급받는 게이트 전극을 구비한다. P 채널 MOS 트랜지스터(31A)는 P 채널 트랜지스터(30A)의 소스 전극에 접속된 드레인 전극, 행 어드레스의 제1 비트(X1T)를 공급받는 게이트 전극, 및 하이 레벨 전위를 공급받는 소스 전극을 구비한다. P 채널 MOS 트랜지스터(32A)는 공통 노드(41)에 접속된 드레인 전극과, 제1 상보 비트 퓨즈 출력 신호를 공급받는 게이트 전극을 구비한다. P 채널 MOS 트랜지스터(33A)는 P 채널 MOS 트랜지스터(32A)의 소스 전극에 접속된 드레인 전극, 상보 행 어드레스의 제1 상보 비트(X1N)를 공급받는 게이트 전극, 및 하이 레벨 전위를 공급받는 소스 전극을 구비한다.
P 채널 MOS 트랜지스터(30A)의 게이트 전극에 로우 논리 레벨을 가진 제1 비트 퓨즈 출력 신호가 공급되면, P 채널 MOS 트랜지스터(30A)는 턴온된다. P 채널 MOS 트랜지스터(31A)의 게이트 전극에 로우 논리 레벨을 가진 행 어드레스의 제1 비트(X1T)가 공급되면, P 채널 MOS 트랜지스터(31A)는 턴온된다. P 채널 MOS 트랜지스터들(30A, 31A) 모두가 턴온될 때, 공통 노드(41)는 하이 논리 레벨의 전위를 갖는다. P 채널 MOS 트랜지스터(32A)의 게이트 전극에 로우 논리 레벨을 가진 제1 상보 비트 퓨즈 출력 신호가 공급되면, P 채널 MOS 트랜지스터(32A)는 턴온된다. P 채널 MOS 트랜지스터(33A)의 게이트 전극에 로우 논리 레벨을 가진 상보 행 어드레스의 제1 상보 비트(X1N)가 공급되면, P 채널 MOS 트랜지스터(33A)는 턴온된다. P 채널 MOS 트랜지스터들(32A, 33A) 모두가 턴온될 때, 공통 노드(41)는 하이 논리 레벨의 전위를 갖는다.
테스트 리던던트 디코딩 회로(60B)는 테스트 모드 신호(110)를 공급받는다. 테스트 리던던트 디코딩 회로(60B)는 테스트 퓨즈 회로(61A)와 2개의 P 채널 MOS 트랜지스터(34A, 35A)를 포함한다. 테스트 퓨즈 회로(61A)는 테스트 퓨즈 소자(29), 2개의 인버터(26, 27) 및 P 채널 MOS 트랜지스터(28A)를 포함한다.
테스트 퓨즈 소자(29)는 접지 또는 로우 레벨 전위를 공급받는 단부와, 인버터(26)의 입력단 및 P 채널 MOS 트랜지스터(28A)의 드레인 전극에 접속된 또 하나의 단부를 구비한다. P 채널 MOS 트랜지스터(28A)는 하이 레벨 전위를 공급받는 소스 전극과 인버터(26)의 출력단에 접속된 게이트 전극을 구비한다. 인버터(26)의 출력단은 인버터(27)의 입력단에 접속된다. 테스트 퓨즈 회로(61B) 내의 인버터(27)는 테스트 퓨즈 출력 신호를 생성하기 위한 출력단을 구비한다.
테스트 퓨즈 소자(29)는 절단 또는 트리밍되지 않는 것으로 가정한다. 이 경우, 인버터(26)는 하이 논리 레벨을 가진 로우 레벨 전위를 공급받아 하이 논리 레벨을 가진 출력 신호를 생성한다. 인버터(27)는 인버터(26)의 출력 신호를 인버팅하기 때문에, 활성을 나타내는 로우 논리 레벨을 가진 테스트 퓨즈 출력 신호를 생성한다.
테스트 퓨즈 소자(29)는 절단 또는 트리밍되지 않는 것으로 가정한다. 이 경우, 인버터(26)는 하이 논리 레벨을 가진 신호를 공급받아 로우 논리 레벨을 가진 출력 신호를 생성한다. 인버터(27)는 비활성을 나타내는 하이 논리 레벨을 가진 테스트 퓨즈 출력 신호를 생성한다. 인버터(26)로부터의 로우 논리 레벨을 가진 출력 신호에 응답하여, P 채널 MOS 트랜지스터(28A)는 턴온되어 인버터(26)의 입력단을 하이 논리 레벨로 만든다. 결과적으로, 인버터(26)의 동작이 안정된다.
P 채널 MOS 트랜지스터(34A)는 공통 노드(41)에 접속된 드레인 전극과, 테스트 퓨즈 출력 신호를 공급받는 게이트 전극을 구비한다. P 채널 MOS 트랜지스터(35A)는 P 채널 MOS 트랜지스터(34A)의 소스 전극에 접속된 드레인 전극, 테스트 모드 신호(110)를 공급받는 게이트 전극, 및 하이 레벨 전위를 공급받는 소스 전극을 구비한다.
P 채널 MOS 트랜지스터(34A)의 게이트 전극에 로우 논리 레벨을 가진 테스트 퓨즈 출력 신호가 공급될 때, P 채널 MOS 트랜지스터(34A)는 턴온된다. 즉, P 채널 MOS 트랜지스터(34A)는 테스트 퓨즈 소자(29)가 절단 또는 트리밍되지 않을 경우에 턴온된다. P 채널 MOS 트랜지스터(35A)의 게이트 전극에 로우 논리 레벨을 가진 테스트 모드 신호(110)가 공급될 때, P 채널 MOS 트랜지스터(35A)는 턴온된다. P 채널 MOS 트랜지스터(34A, 35A)가 모두 턴온될 때, 공통 노드(41)는 하이 논리 레벨의 전위를 갖는다.
제1 리던던트 디코딩 회로(15C-1)는 N 채널 MOS 트랜지스터(37A)를 더 포함한다. N 채널 MOS 트랜지스터(37A)는 접지 또는 로우 레벨 전위를 공급받는 소스 전극, 제1 제어 신호(103'a)를 공급받는 게이트 전극, 및 공통 노드(41)에 접속된 드레인 전극을 구비한다. N 채널 MOS 트랜지스터(37A)의 게이트 전극에 하이 논리 레벨을 가진 제1 제어 신호(103'a)가 공급될 때, N 채널 MOS 트랜지스터는 턴온되어 공통 노드(41)를 로우 논리 레벨로 만든다. 즉, N 채널 MOS 트랜지스터(37A)는, 대체 전에 리던던트 메모리 셀 어레이(14')의 제1 행의 테스트를 수행할 때에, 제1 리던던트 디코드된 신호선(41)을 로우 레벨 전위로 방전하기 위한 방전 장치의 역할을 한다.
이러한 구조에서, 대체 전에 리던던트 메모리 셀 어레이(14')의 제1 행의 테스트를 수행하는 경우에 행 어드레스의 제1 내지 제8 비트(X1T 내지 X8T)는 모두 로우 논리 레벨, 즉 "0000 0000"으로 설정된다. 이 경우, 상보 행 어드레스의 제1 내지 제8 상보 비트(X1N 내지 X8N)는 모두 하이 논리 레벨, 즉 "1111 1111"로 된다. 또한, 제1 리던던트 디코딩 회로(15C-1)는 활성을 나타내는 로우 논리 레벨을 가진 제1 리던던트 디코드된 신호(105'-1)를 생성한다.
도 14를 참조하여, 리던던트 디코더(15C)에 사용되는 또 하나의 리던던트 디코딩 회로에 대해 설명한다. 도 14는 제1 리던던트 디코딩 회로(15C-1A)만을 도시한다. 이것은 제2, 제3 리던던트 디코딩 회로 등의 각각이 구조 및 동작면에서 제1 리던던트 디코딩 회로(15C-1A)와 유사하기 때문이다.
제1 리던던트 디코딩 회로(15C-1A)는 제1 내지 제8 비트 리던던트 디코딩 회로(51C, 52C, 53C 등), 테스트 리던던트 디코딩 회로(60C) 및 OR 회로(38A)를 포함한다. 제2 내지 제8 비트 리던던트 디코딩 회로(52C, 53C 등)에 대한 도시는 도면으로부터 생략된다. 이것은 제2 내지 제8 비트 리던던트 디코딩 회로(52C, 53C 등)의 각각이 구조 및 동작면에서 제1 비트 리던던트 디코딩 회로(51C)와 유사하기 때문이다.
제1 비트 리던던트 디코딩 회로(51C)는 4개의 P 채널 MOS 트랜지스터(30A, 31A, 32A, 33A) 대신에 2개의 P 채널 MOS 트랜지스터(42A, 43A)를 포함한다는 점 외에는 그 구조 및 동작면에서 도 13에 도시된 제1 비트 리던던트 디코딩 회로(51B)와 유사하다.
제1 비트 리던던트 디코딩 회로(51C)는 OR 회로(38A)에 로우 논리 레벨에서 활성을 나타내는 제1 비트 리던던트 디코드된 신호를 공급하기 위한 제1 비트 리던던트 출력 노드(411)를 구비한다. P 채널 MOS 트랜지스터(42A)는 제1 비트 리던던트 출력 노드(411)에 접속된 드레인 전극, 제1 상보 비트 퓨즈 출력 신호를 공급받는 게이트 전극, 및 행 어드레스의 제1 비트(X1T)를 공급받는 소스 전극을 구비한다. P 채널 MOS 트랜지스터(43A)는 제1 비트 리던던트 출력 노드(411)에 접속된 드레인 전극, 제1 비트 퓨즈 출력 신호를 공급받는 게이트 전극, 및 상보 행 어드레스의 제1 상보 비트(X1N)를 공급받는 소스 전극을 구비한다.
P 채널 MOS 트랜지스터(42A)의 게이트 전극에 로우 논리 레벨을 가진 제1 상보 비트 퓨즈 출력 신호가 공급될 때, P 채널 MOS 트랜지스터(42A)는 턴온되어 OR 회로(38A)의 입력단에는 제1 비트 리던던트 출력 노드(411)로부터 행 어드레스의 제1 비트(X1T)가 공급된다. P 채널 MOS 트랜지스터(43A)의 게이트 전극에 로우 논리 레벨을 가진 제1 비트 퓨즈 출력 신호가 공급될 때, P 채널 MOS 트랜지스터(43A)가 턴온되어 OR 회로(38A)의 입력단에는 제1 비트 리던던트 출력 노드(411)로부터 상보 행 어드레스의 제1 상보 비트(X1N)가 공급된다.
또한, 제2 내지 제8 비트 리던던트 디코딩 회로(52C, 53C 등)는 OR 회로(38A)의 각 입력단에 공급되는 제2 내지 제8 비트 리던던트 디코드된 신호를 생성한다.
테스트 리던던트 디코딩 회로(60C)는 2개의 P 채널 MOS 트랜지스터(34A, 35A) 대신에 NOR 회로(40A)를 포함한다는 점 외에는 그 구조 및 동작면에서 도 13에 도시된 테스트 리던던트 디코딩 회로(60B)와 유사하다.
NOR 회로(40A)는 테스트 퓨즈 출력 신호를 공급받는 입력단과 테스트 모드 신호(110)를 공급받는 또 하나의 입력단을 구비한다. NOR 회로(40A)는 OR 회로(38A)의 또 하나의 입력단에 접속된 출력단을 구비한다. NOR 회로(40A)는 테스트 퓨즈 출력 신호와 테스트 모드 신호(110)의 NOR을 연산하여 OR 회로(38A)의 나머지 단자에 공급되는 테스트 리던던트 디코드된 신호인 NOR 연산된 신호를 생성한다. 즉, NOR 회로(40A)는 테스트 퓨즈 출력 신호와 테스트 모드 신호(110)를 결합하여 테스트 리던던트 디코드 신호인 결합 신호를 생성하는 결합 장치로서 동작한다.
OR 회로(38A)는 테스트 리던던트 디코드된 신호와 제1 내지 제8 비트 리던던트 디코드된 신호를 OR 연산하여 제1 리던던트 디코드된 신호(105'-1)인 OR 연산된 신호를 생성한다.
이러한 구조에서, 대체 전체 리던던트 메모리 셀 어레이(14')의 제1 행의 테스를 수행하는 경우에 행 어드레스의 제1 내지 제8 비트(X1T 내지 X8T)는 모두 로우 논리 레벨, 즉 "0000 0000"으로 설정된다. 또한, 제1 리던던트 디코딩 회로(15C-1A)도 활성을 나타내는 로우 논리 레벨을 가진 제1 리던던트 디코드된 신호(105'-1)를 생성한다.
지금까지 본 발명은 몇몇 바람직한 실시예와 관련하여 설명되었지만, 본 기술 분야에 숙련된 자는 용이하게 본 발명을 다양하게 변형할 수 있을 것이다. 예컨대, 행 어드레스는 8비트의 길이로 한정되지 않는다. 또한, 행 및 열은 정규 메모리 셀 어레이 및 리던던트 메모리 셀 어레이에서 서로 바뀔 수 있다. 이러한 상태에서는, 리던던트 디코더는 행 어드레스와 상보 행 어드레스 대신에 열 어드레스와 상보 열 어드레스를 공급받는 보조 열 디코더의 역할을 하게 된다. 이러한 상태에서, 리던던트 메모리 셀 어레이의 각 열은 불량 열로 규명된 정규 메모리 셀 어레이의 열들 중 한 불량 열을 대체함으로써 대체 동작을 수행한다. 또한, 리던던트 디코더는 어드레스 신호와 상보 어드레스 신호를 공급받는 보조 디코더일 수 있다. 이 경우, 리던던트 메모리 셀 어레이의 각 리던던트 메모리 셀은 불량 메모리 셀로 규명된 정규 메모리 셀 어레이의 정규 메모리 셀들 중 한 불량 셀을 대체함으로써 대체 동작을 수행한다.
본 발명에 따른 반도체 메모리 장치는 다수의 리던던트 메모리 셀을 포함하는 리던던트 메모리 셀 어레이를 포함하는 경우에도, 작은 크기의 회로를 사용하여 장치의 크기를 줄일 수 있고, 대체 전에 리던던트 메모리 셀 어레이에 대한 테스트의 실행이 가능하여 반도체 메모리 장치의 생산 수율을 높일 수 있다.

Claims (105)

  1. 반도체 메모리 장치에 있어서,
    제1 내지 제M 행과 제1 내지 제N 열의 매트릭스 구조로 배열된 복수의 정규 메모리 셀을 포함하는 정규 메모리 셀 어레이 -여기서, M과 N은 각각 2보다 작지 않은 제1 및 제2의 양의 정수임-;
    상기 정규 메모리 셀 어레이에 접속되고, 디코드 억제 신호, 어드레스 신호, 및 상기 어드레스 신호와 반대인 논리값을 가진 상보(complementary) 어드레스 신호가 공급되며 상기 어드레스 신호 및 상기 상보 어드레스 신호를, 상기 디코드 억제 신호가 비활성을 나타날 때 상기 정규 메모리 셀 중의 하나를 구동하기 위한 정규의 디코드된 신호로 디코드하기 위한 정규 디코더;
    제1 내지 제P 행과 제1 내지 제N 열의 매트릭스 구조로 배열된 복수의 리던던트 메모리 셀을 포함하는 리던던트 메모리 셀 어레이 -여기서, P는 2보다 작지 않은 제3의 양의 정수이고, 상기 리던던트 메모리 셀 어레이의 제1 내지 제P 행의 각각은 불량 행으로 분석된 상기 정규 메모리 셀 어레이의 제1 내지 제M 행 중의 불량 행을 대체함으로써 대체 동작을 수행함-; 및
    상기 리던던트 메모리 셀 어레이 및 상기 정규 디코더에 접속되고 테스트 모드 신호가 공급되는 리던던트 디코더 -상기 리던던트 디코더는 상기 리던던트 메모리 셀 어레이의 제1 내지 제P 행에 각각 접속된 제1 내지 제P 리던던트 디코딩 회로를 포함하고, 상기 제1 내지 제P 리던던트 디코딩 회로의 각각에 상기 어드레스 신호의 행 어드레스, 상기 상보 어드레스 신호의 상보 행 어드레스, 및 상기 테스트 모드 신호가 공급되며, 제p 리던던트 디코딩 회로에 상기 정규 메모리 셀 어레이의 상기 불량 행의 어드레스와 동일한 제p 리던던트 행 어드레스가 설정되고(여기서, p는 1 내지 P의 각각을 나타냄), 상기 제p 리던던트 디코딩 회로는, 상기 제p 리던던트 디코딩 회로에 상기 제p 리던던트 행 어드레스를 나타내는 상기 행 어드레스와 상기 상보 행 어드레스가 공급될 때 상기 리던던트 메모리 셀 어레이의 상기 제p 행을 구동하기 위한 제p 리던던트 디코드된 신호를 상기 리던던트 메모리 셀 어레이의 상기 제p 행에 공급하며, 상기 제1 내지 제P 리던던트 디코딩 회로에 상기 행 어드레스의 비트와 상기 상보 행 어드레스의 대응 비트로 된 적어도 한 쌍의 비트가 역순으로 공급되도록 상기 어드레스 신호의 상기 행 어드레스와 상기 상보 어드레스 신호의 상기 상보 행 어드레스가 다른 순서로 공급되고, 상기 리던던트 디코더는, 상기 제1 내지 제P 리던던트 디코딩 회로와 상기 정규 디코더 사이에 접속되어 상기 제1 내지 제P 리던던트 디코드된 신호 중의 어느 하나가 활성을 나타낼 때 활성을 나타내는 상기 디코드 억제 신호를 생성하기 위한 디코드 억제 신호 생성 수단을 더 포함함-
    를 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 디코드 억제 신호 생성 수단은 하이(high) 논리 레벨에서 활성을 나타내는 디코드 억제 신호를 생성하기 위한 OR 게이트이고, 상기 제p 리던던트 디코딩 회로는 제p 리던던트 디코드된 신호선을 통하여 상기 제p 리던던트 디코드된 신호를 생성하며, 상기 제p 리던던트 디코딩 회로가
    대체 전에 상기 리던던트 메모리 셀 어레이의 제p 행의 테스트를 수행할 때 상기 제p 리던던트 디코드된 신호선을 하이 레벨 전위로 충전하기 위한 충전 수단; 및
    로우(low) 논리 레벨에서 활성을 나타내는 상기 테스트 모드 신호가 공급되는 테스트 리던던트 디코딩 회로 -상기 테스트 리던던트 디코딩 회로는 하이 레벨 전위가 인가되는 단부를 구비한 테스트 퓨즈 소자를 포함하는 테스트 퓨즈 회로를 포함하고, 상기 테스트 퓨즈 회로는 상기 테스트 퓨즈 소자가 절단되지 않을 때 하이 논리 레벨에서 활성을 나타내는 테스트 퓨즈 출력 신호를 생성함-
    를 포함하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 충전 수단은 하이 레벨 전위가 인가되는 소스 전극, 상기 제p 리던던트 디코드된 신호선에 접속된 드레인 전극, 및 로우 논리 레벨에서 활성을 나타내는 제어 신호가 공급되는 게이트 전극을 구비한 P-채널 MOS 트랜지스터인 반도체 메모리 장치.
  4. 제2항에 있어서,
    상기 테스트 리던던트 디코딩 회로가
    상기 제p 리던던트 디코드된 신호선에 접속된 제1 주(primary) 메인 전극, 상기 테스트 퓨즈 출력 신호가 공급되는 제1 제어 전극, 및 제1 보조(subsidiary) 메인 전극을 구비한 제1 스위칭 수단 -상기 제1 스위칭 수단은 활성을 나타내는 상기 테스트 퓨즈 출력 신호에 응답하여 턴온됨-; 및
    상기 제1 스위칭 수단의 상기 제1 보조 메인 전극에 접속된 제2 주 메인 전극, 상기 테스트 모드 신호가 공급되는 제2 제어 전극, 및 상기 로우 레벨 전위가 인가되는 제2 보조 메인 전극을 구비한 제2 스위칭 수단 -상기 제2 스위칭 수단은 비활성을 나타내는 상기 테스트 모드 신호에 응답하여 턴온됨-
    을 더 포함하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 제1 스위칭 수단은 상기 제1 주 메인 전극으로서 제1 드레인 전극, 상기 제1 제어 전극으로서 제1 게이트 전극, 및 상기 제1 보조 메인 전극으로서 제1 소스 전극을 구비한 제1 N-채널 MOS 트랜지스터이고, 상기 제2 스위칭 수단이 상기 제2 주 메인 전극으로서 제2 드레인 전극, 상기 제2 제어 전극으로서 제2 게이트 전극, 및 상기 제2 보조 메인 전극으로서 제2 소스 전극을 구비한 제2 N-채널 MOS 트랜지스터인 반도체 메모리 장치.
  6. 제2항에 있어서,
    상기 테스트 퓨즈 회로가
    상기 테스트 퓨즈 소자의 다른 단부에 접속된 드레인 전극 및 로우 레벨 전위가 인가되는 소스 전극을 구비한 N-채널 MOS 트랜지스터;
    상기 테스트 퓨즈 소자의 또 다른 단부 및 상기 N-채널 MOS 트랜지스터의 드레인 전극에 접속된 입력 단자와 상기 N-채널 MOS 트랜지스터의 게이트 전극에 접속된 출력 단자를 구비한 제1 인버터; 및
    상기 제1 인버터의 상기 출력 단자에 접속된 입력 단자를 구비하여, 상기 테스트 퓨즈 출력 신호를 생성하기 위하여 상기 제1 인버터의 출력 신호를 인버팅하는 제2 인버터
    를 더 포함하는 반도체 메모리 장치.
  7. 제2항에 있어서,
    상기 행 어드레스는 제1 내지 제Q 비트들로 구성되고 상기 상보 행 어드레스는 제1 내지 제Q 상보 비트들로 구성되며(여기서, Q는 2보다 작지 않은 제4의 양의 정수임), 상기 제3의 양의 정수 P는 2Q보다 크지 않고, 상기 제p 리던던트 디코딩 회로가
    상기 제p 리던던트 디코드된 신호선과 접속된 제1 내지 제Q 비트 리던던트 디코딩 회로 -제q 비트 리던던트 디코딩 회로에 상기 행 어드레스의 제q 비트 및 상기 상보 행 어드레스의 제q 상보 비트가 공급되고(여기서, q는 1 내지 Q의 각각을 나타냄), 상기 제q 비트 리던던트 디코딩 회로는 하이 레벨 전위가 인가되는 한 단부를 구비한 제q 비트 퓨즈 소자를 포함하는 제q 퓨즈 회로를 포함하고, 상기 제q 퓨즈 회로는, 상기 제q 비트 퓨즈 소자가 절단되지 않을 때 로우 논리 레벨에서 비활성을 나타내는 제q 비트 퓨즈 출력 신호 및 하이 논리 레벨에서 활성을 나타내는 제q 상보 비트 퓨즈 출력 신호를 생성함-
    를 더 포함하는 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 제q 비트 리던던트 디코딩 회로가
    상기 제p 리던던트 디코드된 신호선에 접속된 제1 주 메인 전극, 상기 제q 비트 퓨즈 출력 신호가 공급되는 제1 제어 전극, 및 제1 보조 메인 전극을 구비한 제1 스위칭 수단 -상기 제1 스위칭 수단은 비활성을 나타내는 상기 제q 비트 퓨즈 출력 신호에 응답하여 턴오프됨-;
    상기 제1 스위칭 수단의 상기 제1 보조 메인 전극에 접속된 제2 주 메인 전극, 상기 행 어드레스의 제q 비트 및 상기 상보 행 어드레스의 제q 상보 비트 중의 하나가 공급되는 제2 제어 전극, 및 상기 로우 레벨 전위가 인가되는 제2 보조 메인 전극을 구비한 제2 스위칭 수단 -상기 제2 스위칭 수단은, 상기 행 어드레스의 제q 비트 및 상기 상보 행 어드레스의 제q 상보 비트 중의 상기 하나가 하이 논리 레벨을 나타낼 때 턴온됨-;
    상기 제p 리던던트 디코드된 신호선에 접속된 제3 주 메인 전극, 상기 제q 상보 비트 퓨즈 출력 신호가 공급되는 제3 제어 전극, 및 제3 보조 메인 전극을 구비한 제3 스위칭 수단 -상기 제3 스위칭 수단은 활성을 나타내는 상기 제q 상보 비트 퓨즈 출력 신호에 응답하여 턴온됨; 및
    상기 제3 스위칭 수단의 상기 제3 보조 메인 전극에 접속된 제4 주 메인 전극, 상기 행 어드레스의 제q 비트 및 상기 상보 행 어드레스의 제q 상보 비트 중의 다른 하나가 공급되는 제4 제어 전극, 및 상기 로우 레벨 전위가 인가되는 제4 보조 메인 전극을 구비한 제4 스위칭 수단 -상기 제4 스위칭 수단은, 상기 행 어드레스의 제q 비트 및 상기 상보 행 어드레스의 제q 상호 비트 중의 상기 다른 하나가 로우 논리 레벨을 나타낼 때 턴오프됨-
    를 더 포함하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 제1 스위칭 수단은 상기 제1 주 메인 전극으로서 제1 드레인 전극, 상기 제1 제어 전극으로서 제1 게이트 전극, 및 상기 제1 보조 메인 전극으로서 제1 소스 전극을 구비한 제1 N-채널 MOS 트랜지스터이고, 상기 제2 스위칭 수단이 상기 제2 주 메인 전극으로서 제2 드레인 전극, 상기 제2 제어 전극으로서 제2 게이트 전극, 및 상기 제2 보조 메인 전극으로서 제2 소스 전극을 구비한 제2 N-채널 MOS 트랜지스터이며, 상기 제3 스위칭 수단은 상기 제3 주 메인 전극으로서 제3 드레인 전극, 상기 제3 제어 전극으로서 제3 게이트 전극, 및 상기 제3 보조 메인 전극으로서 제3 소스 전극을 구비한 제3 N-채널 MOS 트랜지스터이고, 상기 제4 스위칭 수단이 상기 제4 주 메인 전극으로서 제4 드레인 전극, 상기 제4 제어 전극으로서 제4 게이트 전극, 및 상기 제4 보조 메인 전극으로서 제4 소스 전극을 구비한 제4 N-채널 MOS 트랜지스터인 반도체 메모리 장치.
  10. 제7항에 있어서,
    상기 제q 퓨즈 회로가
    상기 제q 비트 퓨즈 소자의 다른 단부에 접속된 드레인 전극 및 로우 레벨 전위가 인가되는 소스 전극을 구비한 N-채널 MOS 트랜지스터;
    상기 테스트 퓨즈 소자의 또 다른 단부 및 상기 N-채널 MOS 트랜지스터의 드레인 전극에 접속된 입력 단자와 상기 N-채널 MOS 트랜지스터의 게이트 전극에 접속된 출력 단자를 구비한 제1 인버터 -상기 제1 인버터는 상기 제q 비트 퓨즈 출력 신호를 생성함-; 및
    상기 제1 인버터의 상기 출력 단자에 접속된 입력 단자를 구비하여, 상기 제q 상보 비트 퓨즈 출력 신호를 생성하기 위하여 상기 제q 비트 퓨즈 출력 신호를 인버팅하는 제2 인버터
    를 더 포함하는 반도체 메모리 장치.
  11. 제1항에 있어서,
    상기 디코드 억제 신호 생성 수단은 하이 논리 레벨에서 활성을 나타내는 디코드 억제 신호를 생성하기 위한 OR 게이트이고, 상기 제p 리던던트 디코딩 회로는 AND 회로를 통하여 상기 제p 리던던트 디코드된 신호를 생성하며, 상기 제p 리던던트 디코딩 회로는 로우 논리 레벨에서 활성을 나타내는 상기 테스트 모드 신호가 공급되는 테스트 리던던트 디코딩 회로를 포함하고, 상기 테스트 리던던트 디코딩 회로는 하이 레벨 전위가 인가되는 한 단부를 구비한 테스트 퓨즈 소자를 포함하는 테스트 퓨즈 회로를 포함하며, 상기 테스트 퓨즈 회로는 상기 테스트 퓨즈 소자가 절단되지 않을 때 하이 논리 레벨에서 활성을 나타내는 테스트 퓨즈 출력 신호를 생성하고, 상기 테스트 리던던트 디코딩 회로가 상기 AND 회로에 하이 논리 레벨에서 활성을 나타내는 테스트 리던던트 디코드된 신호를 공급하는 반도체 메모리 장치.
  12. 제11항에 있어서,
    상기 테스트 리던던트 디코딩 회로가, 상기 테스트 퓨즈 회로에 접속되고 상기 테스트 모드 신호가 공급되어 상기 테스트 퓨즈 출력 신호를 상기 테스트 모드 신호와 결합하여 상기 테스트 리던던트 디코드된 신호로서 결합된 신호를 생성하기 위한 결합 수단을 더 포함하는 반도체 메모리 장치.
  13. 제12항에 있어서,
    상기 결합 수단이, 상기 테스트 퓨즈 출력 신호를 상기 테스트 모드 신호와 NAND 연산을 하여 NAND 연산된 신호를 상기 결합된 신호로 생성하기 위한 NAND 회로인 반도체 메모리 장치.
  14. 제11항에 있어서,
    상기 테스트 퓨즈 회로가
    상기 테스트 퓨즈 소자의 다른 단부에 접속된 드레인 전극 및 로우 레벨 전위가 인가되는 소스 전극을 구비한 N-채널 MOS 트랜지스터;
    상기 테스트 퓨즈 소자의 또 다른 단부 및 상기 N-채널 MOS 트랜지스터의 드레인 전극에 접속된 입력 단자와 상기 N-채널 MOS 트랜지스터의 게이트 전극에 접속된 출력 단자를 구비한 제1 인버터; 및
    상기 제1 인버터의 상기 출력 단자에 접속된 입력 단자를 구비하여, 상기 테스트 퓨즈 출력 신호를 생성하기 위하여 상기 제1 인버터의 출력 신호를 인버팅하는 제2 인버터
    를 더 포함하는 반도체 메모리 장치.
  15. 제11항에 있어서,
    상기 행 어드레스는 제1 내지 제Q 비트들로 구성되고 상기 상보 행 어드레스는 제1 내지 제Q 상보 비트들로 구성되며(여기서, Q는 2보다 작지 않은 제4의 양의 정수임), 상기 제3의 양의 정수 P는 2Q보다 크지 않고, 상기 제p 리던던트 디코딩 회로가
    상기 AND 회로의 입력 단자에 접속된 제1 내지 제Q 비트 리던던트 디코딩 회로 -제q 비트 리던던트 디코딩 회로에 상기 행 어드레스의 제q 비트 및 상기 상보 행 어드레스의 제q 상보 비트가 공급되고(여기서, q는 1 내지 Q의 각각을 나타냄), 상기 제q 비트 리던던트 디코딩 회로는 하이 레벨 전위가 인가되는 한 단부를 구비한 제q 비트 퓨즈 소자를 포함하는 제q 퓨즈 회로를 포함하고, 상기 제q 퓨즈 회로는, 상기 제q 비트 퓨즈 소자가 절단되지 않을 때 로우 논리 레벨에서 비활성을 나타내는 제q 비트 퓨즈 출력 신호 및 하이 논리 레벨에서 활성을 나타내는 제q 상보 비트 퓨즈 출력 신호를 생성하며, 상기 제q 비트 리던던트 디코딩 회로는 하이 논리 레벨에서 활성을 나타내는 제q 비트 리던던트 디코드된 신호를 상기 AND 회로에 공급하기 위한 제q 비트 리던던트 출력 노드를 구비함-
    를 더 포함하는 반도체 메모리 장치.
  16. 제15항에 있어서,
    상기 제q 비트 리던던트 디코딩 회로가
    상기 제q 비트 리던던트 출력 노드에 접속된 제1 주 메인 전극, 상기 제q 상보 비트 퓨즈 출력 신호가 공급되는 제1 제어 전극, 및 상기 행 어드레스의 제q 비트와 상기 상보 행 어드레스의 제q 상보 비트 중의 하나가 공급되는 제1 보조 메인 전극을 구비한 제1 스위칭 수단 -상기 제1 스위칭 수단은 활성을 나타내는 상기 제q 상보 비트 퓨즈 출력 신호에 응답하여 턴온됨-; 및
    상기 제q 비트 리던던트 출력 노드에 접속된 제2 주 메인 전극, 상기 제q 비트 퓨즈 출력 신호가 공급되는 제2 제어 전극, 및 상기 행 어드레스의 제q 비트와 상기 상보 행 어드레스의 제q 상보 비트 중의 다른 하나가 공급되는 제2 보조 메인 전극을 구비한 제2 스위칭 수단 -상기 제2 스위칭 수단은 비활성을 나타내는 상기 제q 비트 퓨즈 출력 신호에 응답하여 턴오프됨-
    를 더 포함하는 반도체 메모리 장치.
  17. 제16항에 있어서,
    상기 제1 스위칭 수단은 상기 제1 주 메인 전극으로서 제1 드레인 전극, 상기 제1 제어 전극으로서 제1 게이트 전극, 및 상기 제1 보조 메인 전극으로서 제1 소스 전극을 구비한 제1 N-채널 MOS 트랜지스터이고, 상기 제2 스위칭 수단이 상기 제2 주 메인 전극으로서 제2 드레인 전극, 상기 제2 제어 전극으로서 제2 게이트 전극, 및 상기 제2 보조 메인 전극으로서 제2 소스 전극을 구비한 제2 N-채널 MOS 트랜지스터인 반도체 메모리 장치.
  18. 제15항에 있어서,
    상기 제q 퓨즈 회로가
    상기 제q 비트 퓨즈 소자의 다른 단부에 접속된 드레인 전극 및 로우 레벨 전위가 인가되는 소스 전극을 구비한 N-채널 MOS 트랜지스터;
    상기 테스트 퓨즈 소자의 또 다른 단부 및 상기 N-채널 MOS 트랜지스터의 드레인에 접속된 입력 단자와 상기 N-채널 MOS 트랜지스터의 게이트 전극에 접속된 출력 단자를 구비한 제1 인버터 -상기 제1 인버터는 상기 제q 비트 퓨즈 출력 신호를 생성함-; 및
    상기 제1 인버터의 상기 출력 단자에 접속된 입력 단자를 구비하여, 상기 제q 상보 비트 퓨즈 출력 신호를 생성하기 위하여 상기 제q 비트 퓨즈 출력 신호를 인버팅하는 제2 인버터
    를 더 포함하는 반도체 메모리 장치.
  19. 제1항에 있어서,
    상기 제p 리던던트 디코딩 회로는 제p 리던던트 디코드된 신호선을 통하여 상기 제p 리던던트 디코드된 신호를 생성하고, 상기 디코드 억제 신호 생성 수단은 로우 논리 레벨에서 활성을 나타내는 상기 디코드 억제 신호를 생성하기 위한 AND 게이트이며, 상기 제p 리던던트 디코딩 회로가
    대체 전에 상기 리던던트 메모리 셀 어레이의 제p 행의 테스트를 수행할 때 상기 제p 리던던트 디코드된 신호선을 로우 레벨 전위로 방전하기 위한 방전 수단; 및
    하이 논리 레벨에서 활성을 나타내는 상기 테스트 모드 신호가 공급되는 테스트 리던던트 디코딩 회로 -상기 테스트 리던던트 디코딩 회로는 로우 레벨 전위가 인가되는 단부를 구비한 테스트 퓨즈 소자를 포함하는 테스트 퓨즈 회로를 포함하고, 상기 테스트 퓨즈 회로는 상기 테스트 퓨즈 소자가 절단되지 않을 때 로우 논리 레벨에서 활성을 나타내는 테스트 퓨즈 출력 신호를 생성함-
    를 포함하는 반도체 메모리 장치.
  20. 제19항에 있어서,
    상기 방전 수단은 로우 레벨 전위가 인가되는 소스 전극, 상기 제p 리던던트 디코드된 신호선에 접속된 드레인 전극, 및 하이 논리 레벨에서 활성을 나타내는 제어 신호가 공급되는 게이트 전극을 구비한 N-채널 MOS 트랜지스터인 반도체 메모리 장치.
  21. 제19항에 있어서,
    상기 테스트 리던던트 디코딩 회로가
    상기 제p 리던던트 디코드된 신호선에 접속된 제1 주(primary) 메인 전극, 상기 테스트 퓨즈 출력 신호가 공급되는 제1 제어 전극, 및 제1 보조(subsidiary) 메인 전극을 구비한 제1 스위칭 수단 -상기 제1 스위칭 수단은 활성을 나타내는 상기 테스트 퓨즈 출력 신호에 응답하여 턴온됨; 및
    상기 제1 스위칭 수단의 상기 제1 보조 메인 전극에 접속된 제2 주 메인 전극, 상기 테스트 모드 신호가 공급되는 제2 제어 전극, 및 상기 하이 레벨 전위가 인가되는 제2 보조 메인 전극을 구비한 제2 스위칭 수단 -상기 제2 스위칭 수단은 비활성을 나타내는 상기 테스트 모드 신호에 응답하여 턴온됨-
    을 더 포함하는 반도체 메모리 장치.
  22. 제21항에 있어서,
    상기 제1 스위칭 수단은 상기 제1 주 메인 전극으로서 제1 드레인 전극, 상기 제1 제어 전극으로서 제1 게이트 전극, 및 상기 제1 보조 메인 전극으로서 제1 소스 전극을 구비한 제1 P-채널 MOS 트랜지스터이고, 상기 제2 스위칭 수단이 상기 제2 주 메인 전극으로서 제2 드레인 전극, 상기 제2 제어 전극으로서 제2 게이트 전극, 및 상기 제2 보조 메인 전극으로서 제2 소스 전극을 구비한 제2 P-채널 MOS 트랜지스터인 반도체 메모리 장치.
  23. 제19항에 있어서,
    상기 테스트 퓨즈 회로가
    상기 테스트 퓨즈 소자의 다른 단부에 접속된 드레인 전극 및 하이 레벨 전위가 인가되는 소스 전극을 구비한 P-채널 MOS 트랜지스터;
    상기 테스트 퓨즈 소자의 또 다른 단부 및 상기 P-채널 MOS 트랜지스터의 드레인 전극에 접속된 입력 단자와 상기 P-채널 MOS 트랜지스터의 게이트 전극에 접속된 출력 단자를 구비한 제1 인버터; 및
    상기 제1 인버터의 상기 출력 단자에 접속된 입력 단자를 구비하여 상기 테스트 퓨즈 출력 신호를 생성하기 위하여 상기 제1 인버터의 출력 신호를 인버팅하는 제2 인버터
    를 더 포함하는 반도체 메모리 장치.
  24. 제19항에 있어서,
    상기 행 어드레스는 제1 내지 제Q 비트들로 구성되고 상기 상보 행 어드레스는 제1 내지 제Q 상보 비트들로 구성되며(여기서, Q는 2보다 작지 않은 제4의 양의 정수임), 상기 제3의 양의 정수 P는 2Q보다 크지 않고, 상기 제p 리던던트 디코딩 회로가
    상기 제p 리던던트 디코드된 신호선과 접속된 제1 내지 제Q 비트 리던던트 디코딩 회로 -제q 비트 리던던트 디코딩 회로에 상기 행 어드레스의 제q 비트 및 상기 상보 행 어드레스의 제q 상보 비트가 공급되고(여기서, q는 1 내지 Q의 각각을 나타냄), 상기 제q 비트 리던던트 디코딩 회로는 로우 레벨 전위가 인가되는 한 단부를 구비한 제q 비트 퓨즈 소자를 포함하는 제q 퓨즈 회로를 포함하고, 상기 제q 퓨즈 회로는, 상기 제q 비트 퓨즈 소자가 절단되지 않을 때 하이 논리 레벨에서 비활성을 나타내는 제q 비트 퓨즈 출력 신호 및 로우 논리 레벨에서 활성을 나타내는 제q 상보 비트 퓨즈 출력 신호를 생성함-
    를 더 포함하는 반도체 메모리 장치.
  25. 제24항에 있어서,
    상기 제q 비트 리던던트 디코딩 회로가
    상기 제p 리던던트 디코드된 신호선에 접속된 제1 주 메인 전극, 상기 제q 비트 퓨즈 출력 신호가 공급되는 제1 제어 전극, 및 제1 보조 메인 전극을 구비한 제1 스위칭 수단 -상기 제1 스위칭 수단은 비활성을 나타내는 상기 제q 비트 퓨즈 출력 신호에 응답하여 턴오프됨-;
    상기 제1 스위칭 수단의 상기 제1 보조 메인 전극에 접속된 제2 주 메인 전극, 상기 행 어드레스의 제q 비트 및 상기 상보 행 어드레스의 제q 상보 비트 중의 하나가 공급되는 제2 제어 전극, 및 상기 하이 레벨 전위가 인가되는 제2 보조 메인 전극을 구비한 제2 스위칭 수단 -상기 제2 스위칭 수단은, 상기 행 어드레스의 제q 비트 및 상기 상보 행 어드레스의 제q 상보 비트 중의 상기 하나가 로우 논리 레벨을 나타낼 때 턴온됨-;
    상기 제p 리던던트 디코드된 신호선에 접속된 제3 주 메인 전극, 상기 제q 상보 비트 퓨즈 출력 신호가 공급되는 제3 제어 전극, 및 제3 보조 메인 전극을 구비한 제3 스위칭 수단 -상기 제3 스위칭 수단은 활성을 나타내는 상기 제q 상보 비트 퓨즈 출력 신호에 응답하여 턴온됨; 및
    상기 제3 스위칭 수단의 상기 제3 보조 메인 전극에 접속된 제4 주 메인 전극, 상기 행 어드레스의 제q 비트 및 상기 상보 행 어드레스의 제q 상보 비트 중의 다른 하나가 공급되는 제4 제어 전극, 및 상기 하이 레벨 전위가 인가되는 제4 보조 메인 전극을 구비한 제4 스위칭 수단 -상기 제4 스위칭 수단은, 상기 행 어드레스의 제q 비트 및 상기 상보 행 어드레스의 제q 상호 비트 중의 상기 다른 하나가 하이 논리 레벨을 나타낼 때 턴오프됨-
    를 더 포함하는 반도체 메모리 장치.
  26. 제25항에 있어서,
    상기 제1 스위칭 수단은 상기 제1 주 메인 전극으로서 제1 드레인 전극, 상기 제1 제어 전극으로서 제1 게이트 전극, 및 상기 제1 보조 메인 전극으로서 제1 소스 전극을 구비한 제1 P-채널 MOS 트랜지스터이고, 상기 제2 스위칭 수단이 상기 제2 주 메인 전극으로서 제2 드레인 전극, 상기 제2 제어 전극으로서 제2 게이트 전극, 및 상기 제2 보조 메인 전극으로서 제2 소스 전극을 구비한 제2 P-채널 MOS 트랜지스터이며, 상기 제3 스위칭 수단은 상기 제3 주 메인 전극으로서 제3 드레인 전극, 상기 제3 제어 전극으로서 제3 게이트 전극, 및 상기 제3 보조 메인 전극으로서 제3 소스 전극을 구비한 제3 P-채널 MOS 트랜지스터이고, 상기 제4 스위칭 수단이 상기 제4 주 메인 전극으로서 제4 드레인 전극, 상기 제4 제어 전극으로서 제4 게이트 전극, 및 상기 제4 보조 메인 전극으로서 제4 소스 전극을 구비한 제4 P-채널 MOS 트랜지스터인 반도체 메모리 장치.
  27. 제24항에 있어서,
    상기 제q 퓨즈 회로가
    상기 제q 비트 퓨즈 소자의 다른 단부에 접속된 드레인 전극 및 하이 레벨 전위가 인가되는 소스 전극을 구비한 P-채널 MOS 트랜지스터;
    상기 테스트 퓨즈 소자의 또 다른 단부 및 상기 P-채널 MOS 트랜지스터의 드레인 전극에 접속된 입력 단자와 상기 P-채널 MOS 트랜지스터의 게이트 전극에 접속된 출력 단자를 구비한 제1 인버터 -상기 제1 인버터는 상기 제q 비트 퓨즈 출력 신호를 생성함-; 및
    상기 제1 인버터의 상기 출력 단자에 접속된 입력 단자를 구비하여, 상기 제q 상보 비트 퓨즈 출력 신호를 생성하기 위하여 상기 제q 비트 퓨즈 출력 신호를 인버팅하는 제2 인버터
    를 더 포함하는 반도체 메모리 장치.
  28. 제1항에 있어서,
    상기 디코드 억제 신호 생성 수단은 로우 논리 레벨에서 활성을 나타내는 디코드 억제 신호를 생성하기 위한 AND 게이트이고, 상기 제p 리던던트 디코딩 회로는 OR 회로를 통하여 상기 제p 리던던트 디코드된 신호를 생성하며, 상기 제p 리던던트 디코딩 회로는 하이 논리 레벨에서 활성을 나타내는 상기 테스트 모드 신호가 공급되는 테스트 리던던트 디코딩 회로를 포함하고, 상기 테스트 리던던트 디코딩 회로는 로우 레벨 전위가 인가되는 한 단부를 구비한 테스트 퓨즈 소자를 포함하는 테스트 퓨즈 회로를 포함하며, 상기 테스트 퓨즈 회로는 상기 테스트 퓨즈 소자가 절단되지 않을 때 로우 논리 레벨에서 활성을 나타내는 테스트 퓨즈 출력 신호를 생성하고, 상기 테스트 리던던트 디코딩 회로가 상기 AND 회로에 로우 논리 레벨에서 활성을 나타내는 테스트 리던던트 디코드된 신호를 공급하는 반도체 메모리 장치.
  29. 제28항에 있어서,
    상기 테스트 리던던트 디코딩 회로가, 상기 테스트 퓨즈 회로에 접속되고 상기 테스트 모드 신호가 공급되어 상기 테스트 퓨즈 출력 신호를 상기 테스트 모드 신호와 결합하여 상기 테스트 리던던트 디코드된 신호로서 결합된 신호를 생성하기 위한 결합 수단을 더 포함하는 반도체 메모리 장치.
  30. 제29항에 있어서,
    상기 결합 수단이, 상기 테스트 퓨즈 출력 신호를 상기 테스트 모드 신호와 NOR 연산을 하여 NOR 연산된 신호를 상기 결합된 신호로 생성하기 위한 NOR 회로인 반도체 메모리 장치.
  31. 제28항에 있어서,
    상기 테스트 퓨즈 회로가
    상기 테스트 퓨즈 소자의 다른 단부에 접속된 드레인 전극 및 하이 레벨 전위가 인가되는 소스 전극을 구비한 P-채널 MOS 트랜지스터;
    상기 테스트 퓨즈 소자의 또 다른 단부 및 상기 P-채널 MOS 트랜지스터의 드레인 전극에 접속된 입력 단자와 상기 P-채널 MOS 트랜지스터의 게이트 전극에 접속된 출력 단자를 구비한 제1 인버터; 및
    상기 제1 인버터의 상기 출력 단자에 접속된 입력 단자를 구비하여, 상기 테스트 퓨즈 출력 신호를 생성하기 위하여 상기 제1 인버터의 출력 신호를 인버팅하는 제2 인버터
    를 더 포함하는 반도체 메모리 장치.
  32. 제28항에 있어서,
    상기 행 어드레스는 제1 내지 제Q 비트들로 구성되고 상기 상보 행 어드레스는 제1 내지 제Q 상보 비트들로 구성되며(여기서, Q는 2보다 작지 않은 제4의 양의 정수임), 상기 제3의 양의 정수 P는 2Q보다 크지 않고, 상기 제p 리던던트 디코딩 회로가
    상기 OR 회로의 입력 단자에 접속된 제1 내지 제Q 비트 리던던트 디코딩 회로 -제q 비트 리던던트 디코딩 회로에 상기 행 어드레스의 제q 비트 및 상기 상보 행 어드레스의 제q 상보 비트가 공급되고(여기서, q는 1 내지 Q의 각각을 나타냄), 상기 제q 비트 리던던트 디코딩 회로는 로우 레벨 전위가 인가되는 한 단부를 구비한 제q 비트 퓨즈 소자를 포함하는 제q 퓨즈 회로를 포함하고, 상기 제q 퓨즈 회로는, 상기 제q 비트 퓨즈 소자가 절단되지 않을 때 하이 논리 레벨에서 비활성을 나타내는 제q 비트 퓨즈 출력 신호 및 로우 논리 레벨에서 활성을 나타내는 제q 상보 비트 퓨즈 출력 신호를 생성하며, 상기 제q 비트 리던던트 디코딩 회로는 로우 논리 레벨에서 활성을 나타내는 제q 비트 리던던트 디코드된 신호를 상기 OR 회로에 공급하기 위한 제q 비트 리던던트 출력 노드를 구비함-
    를 더 포함하는 반도체 메모리 장치.
  33. 제32항에 있어서,
    상기 제q 비트 리던던트 디코딩 회로가
    상기 제q 비트 리던던트 출력 노드에 접속된 제1 주 메인 전극, 상기 제q 상보 비트 퓨즈 출력 신호가 공급되는 제1 제어 전극, 및 상기 행 어드레스의 제q 비트와 상기 상보 행 어드레스의 제q 상보 비트 중의 하나가 공급되는 제1 보조 메인 전극을 구비한 제1 스위칭 수단 -상기 제1 스위칭 수단은 활성을 나타내는 상기 제q 상보 비트 퓨즈 출력 신호에 응답하여 턴온됨-; 및
    상기 제q 비트 리던던트 출력 노드에 접속된 제2 주 메인 전극, 상기 제q 비트 퓨즈 출력 신호가 공급되는 제2 제어 전극, 및 상기 행 어드레스의 제q 비트와 상기 상보 행 어드레스의 제q 상보 비트 중의 다른 하나가 공급되는 제2 보조 메인 전극을 구비한 제2 스위칭 수단 -상기 제2 스위칭 수단은 비활성을 나타내는 상기 제q 비트 퓨즈 출력 신호에 응답하여 턴오프됨-
    를 더 포함하는 반도체 메모리 장치.
  34. 제33항에 있어서,
    상기 제1 스위칭 수단은 상기 제1 주 메인 전극으로서 제1 드레인 전극, 상기 제1 제어 전극으로서 제1 게이트 전극, 및 상기 제1 보조 메인 전극으로서 제1 소스 전극을 구비한 제1 P-채널 MOS 트랜지스터이고, 상기 제2 스위칭 수단이 상기 제2 주 메인 전극으로서 제2 드레인 전극, 상기 제2 제어 전극으로서 제2 게이트 전극, 및 상기 제2 보조 메인 전극으로서 제2 소스 전극을 구비한 제2 P-채널 MOS 트랜지스터인 반도체 메모리 장치.
  35. 제32항에 있어서,
    상기 제q 퓨즈 회로가
    상기 제q 비트 퓨즈 소자의 다른 단부에 접속된 드레인 전극 및 하이 레벨 전위가 인가되는 소스 전극을 구비한 P-채널 MOS 트랜지스터;
    상기 테스트 퓨즈 소자의 또 다른 단부 및 상기 P-채널 MOS 트랜지스터의 드레인에 접속된 입력 단자와 상기 P-채널 MOS 트랜지스터의 게이트 전극에 접속된 출력 단자를 구비한 제1 인버터 -상기 제1 인버터는 상기 제q 비트 퓨즈 출력 신호를 생성함-; 및
    상기 제1 인버터의 상기 출력 단자에 접속된 입력 단자를 구비하여, 상기 제q 상보 비트 퓨즈 출력 신호를 생성하기 위하여 상기 제q 비트 퓨즈 출력 신호를 인버팅하는 제2 인버터
    를 더 포함하는 반도체 메모리 장치.
  36. 반도체 메모리 장치에 있어서,
    제1 내지 제M 행과 제1 내지 제N 열의 매트릭스 구조로 배열된 복수의 정규 메모리 셀을 포함하는 정규 메모리 셀 어레이 -여기서, M과 N은 각각 2보다 작지 않은 제1 및 제2의 양의 정수임-;
    상기 정규 메모리 셀 어레이에 접속되고, 디코드 억제 신호, 어드레스 신호, 및 상기 어드레스 신호와 반대인 논리값을 가진 상보(complementary) 어드레스 신호가 공급되며 상기 어드레스 신호 및 상기 상보 어드레스 신호를, 상기 디코드 억제 신호가 비활성을 나타날 때 상기 정규 메모리 셀 중의 하나를 구동하기 위한 정규의 디코드된 신호로 디코드하기 위한 정규 디코더;
    제1 내지 제M 행과 제1 내지 제P 열의 매트릭스 구조로 배열된 복수의 리던던트 메모리 셀을 포함하는 리던던트 메모리 셀 어레이 -여기서, P는 2보다 작지 않은 제3의 양의 정수이고, 상기 리던던트 메모리 셀 어레이의 제1 내지 제P 열의 각각은 불량 열로 분석된 상기 정규 메모리 셀 어레이의 제1 내지 제N 열 중의 불량 열을 대체함으로써 대체 동작을 수행함-; 및
    상기 리던던트 메모리 셀 어레이 및 상기 정규 디코더에 접속되고 테스트 모드 신호가 공급되는 리던던트 디코더 -상기 리던던트 디코더는 상기 리던던트 메모리 셀 어레이의 제1 내지 제P 열에 각각 접속된 제1 내지 제P 리던던트 디코딩 회로를 포함하고, 상기 제1 내지 제P 리던던트 디코딩 회로의 각각에 상기 어드레스 신호의 열 어드레스, 상기 상보 어드레스 신호의 상보 열 어드레스, 및 상기 테스트 모드 신호가 공급되며, 제p 리던던트 디코딩 회로에 상기 정규 메모리 셀 어레이의 상기 불량 열의 어드레스와 동일한 제p 리던던트 열 어드레스가 설정되고(여기서, p는 1 내지 P의 각각을 나타냄), 상기 제p 리던던트 디코딩 회로는, 상기 제p 리던던트 디코딩 회로에 상기 제p 리던던트 열 어드레스를 나타내는 상기 열 어드레스와 상기 상보 열 어드레스가 공급될 때 상기 리던던트 메모리 셀 어레이의 상기 제p 열을 구동하기 위한 제p 리던던트 디코드된 신호를 상기 리던던트 메모리 셀 어레이의 상기 제p 열에 공급하며, 상기 제1 내지 제P 리던던트 디코딩 회로에 상기 열 어드레스의 비트와 상기 상보 열 어드레스의 대응 비트로 된 적어도 한 쌍의 비트가 역순으로 공급되도록 상기 어드레스 신호의 상기 열 어드레스와 상기 상보 어드레스 신호의 상기 상보 열 어드레스가 다른 순서로 공급되고, 상기 리던던트 디코더는, 상기 제1 내지 제P 리던던트 디코딩 회로와 상기 정규 디코더 사이에 접속되어 상기 제1 내지 제P 리던던트 디코드된 신호 중의 어느 하나가 활성을 나타낼 때 활성을 나타내는 상기 디코드 억제 신호를 생성하기 위한 디코드 억제 신호 생성 수단을 더 포함함-
    를 포함하는 반도체 메모리 장치.
  37. 제36항에 있어서,
    상기 디코드 억제 신호 생성 수단은 하이(high) 논리 레벨에서 활성을 나타내는 디코드 억제 신호를 생성하기 위한 OR 게이트이고, 상기 제p 리던던트 디코딩 회로는 제p 리던던트 디코드된 신호선을 통하여 상기 제p 리던던트 디코드된 신호를 생성하며, 상기 제p 리던던트 디코딩 회로가
    대체 전에 상기 리던던트 메모리 셀 어레이의 제p 열의 테스트를 수행할 때 상기 제p 리던던트 디코드된 신호선을 하이 레벨 전위로 충전하기 위한 충전 수단; 및
    로우(low) 논리 레벨에서 활성을 나타내는 상기 테스트 모드 신호가 공급되는 테스트 리던던트 디코딩 회로 -상기 테스트 리던던트 디코딩 회로는 하이 레벨 전위가 인가되는 단부를 구비한 테스트 퓨즈 소자를 포함하는 테스트 퓨즈 회로를 포함하고, 상기 테스트 퓨즈 회로는 상기 테스트 퓨즈 소자가 절단되지 않을 때 하이 논리 레벨에서 활성을 나타내는 테스트 퓨즈 출력 신호를 생성함-
    를 포함하는 반도체 메모리 장치.
  38. 제37항에 있어서,
    상기 충전 수단은 하이 레벨 전위가 인가되는 소스 전극, 상기 제p 리던던트 디코드된 신호선에 접속된 드레인 전극, 및 로우 논리 레벨에서 활성을 나타내는 제어 신호가 공급되는 게이트 전극을 구비한 P-채널 MOS 트랜지스터인 반도체 메모리 장치.
  39. 제37항에 있어서,
    상기 테스트 리던던트 디코딩 회로가
    상기 제p 리던던트 디코드된 신호선에 접속된 제1 주(primary) 메인 전극, 상기 테스트 퓨즈 출력 신호가 공급되는 제1 제어 전극, 및 제1 보조(subsidiary) 메인 전극을 구비한 제1 스위칭 수단 -상기 제1 스위칭 수단은 활성을 나타내는 상기 테스트 퓨즈 출력 신호에 응답하여 턴온됨-; 및
    상기 제1 스위칭 수단의 상기 제1 보조 메인 전극에 접속된 제2 주 메인 전극, 상기 테스트 모드 신호가 공급되는 제2 제어 전극, 및 상기 로우 레벨 전위가 인가되는 제2 보조 메인 전극을 구비한 제2 스위칭 수단 -상기 제2 스위칭 수단은 비활성을 나타내는 상기 테스트 모드 신호에 응답하여 턴온됨-
    을 더 포함하는 반도체 메모리 장치.
  40. 제39항에 있어서,
    상기 제1 스위칭 수단은 상기 제1 주 메인 전극으로서 제1 드레인 전극, 상기 제1 제어 전극으로서 제1 게이트 전극, 및 상기 제1 보조 메인 전극으로서 제1 소스 전극을 구비한 제1 N-채널 MOS 트랜지스터이고, 상기 제2 스위칭 수단이 상기 제2 주 메인 전극으로서 제2 드레인 전극, 상기 제2 제어 전극으로서 제2 게이트 전극, 및 상기 제2 보조 메인 전극으로서 제2 소스 전극을 구비한 제2 N-채널 MOS 트랜지스터인 반도체 메모리 장치.
  41. 제37항에 있어서,
    상기 테스트 퓨즈 회로가
    상기 테스트 퓨즈 소자의 다른 단부에 접속된 드레인 전극 및 로우 레벨 전위가 인가되는 소스 전극을 구비한 N-채널 MOS 트랜지스터;
    상기 테스트 퓨즈 소자의 또 다른 단부 및 상기 N-채널 MOS 트랜지스터의 드레인 전극에 접속된 입력 단자와 상기 N-채널 MOS 트랜지스터의 게이트 전극에 접속된 출력 단자를 구비한 제1 인버터; 및
    상기 제1 인버터의 상기 출력 단자에 접속된 입력 단자를 구비하여, 상기 테스트 퓨즈 출력 신호를 생성하기 위하여 상기 제1 인버터의 출력 신호를 인버팅하는 제2 인버터
    를 더 포함하는 반도체 메모리 장치.
  42. 제37항에 있어서,
    상기 열 어드레스는 제1 내지 제Q 비트들로 구성되고 상기 상보 열 어드레스는 제1 내지 제Q 상보 비트들로 구성되며(여기서, Q는 2보다 작지 않은 제4의 양의 정수임), 상기 제3의 양의 정수 P는 2Q보다 크지 않고, 상기 제p 리던던트 디코딩 회로가
    상기 제p 리던던트 디코드된 신호선과 접속된 제1 내지 제Q 비트 리던던트 디코딩 회로 -제q 비트 리던던트 디코딩 회로에 상기 열 어드레스의 제q 비트 및 상기 상보 열 어드레스의 제q 상보 비트가 공급되고(여기서, q는 1 내지 Q의 각각을 나타냄), 상기 제q 비트 리던던트 디코딩 회로는 하이 레벨 전위가 인가되는 한 단부를 구비한 제q 비트 퓨즈 소자를 포함하는 제q 퓨즈 회로를 포함하고, 상기 제q 퓨즈 회로는, 상기 제q 비트 퓨즈 소자가 절단되지 않을 때 로우 논리 레벨에서 비활성을 나타내는 제q 비트 퓨즈 출력 신호 및 하이 논리 레벨에서 활성을 나타내는 제q 상보 비트 퓨즈 출력 신호를 생성함-
    를 더 포함하는 반도체 메모리 장치.
  43. 제42항에 있어서,
    상기 제q 비트 리던던트 디코딩 회로가
    상기 제p 리던던트 디코드된 신호선에 접속된 제1 주 메인 전극, 상기 제q 비트 퓨즈 출력 신호가 공급되는 제1 제어 전극, 및 제1 보조 메인 전극을 구비한 제1 스위칭 수단 -상기 제1 스위칭 수단은 비활성을 나타내는 상기 제q 비트 퓨즈 출력 신호에 응답하여 턴오프됨-;
    상기 제1 스위칭 수단의 상기 제1 보조 메인 전극에 접속된 제2 주 메인 전극, 상기 열 어드레스의 제q 비트 및 상기 상보 열 어드레스의 제q 상보 비트 중의 하나가 공급되는 제2 제어 전극, 및 상기 로우 레벨 전위가 인가되는 제2 보조 메인 전극을 구비한 제2 스위칭 수단 -상기 제2 스위칭 수단은, 상기 열 어드레스의 제q 비트 및 상기 상보 열 어드레스의 제q 상보 비트 중의 상기 하나가 하이 논리 레벨을 나타낼 때 턴온됨-;
    상기 제p 리던던트 디코드된 신호선에 접속된 제3 주 메인 전극, 상기 제q 상보 비트 퓨즈 출력 신호가 공급되는 제3 제어 전극, 및 제3 보조 메인 전극을 구비한 제3 스위칭 수단 -상기 제3 스위칭 수단은 활성을 나타내는 상기 제q 상보 비트 퓨즈 출력 신호에 응답하여 턴온됨; 및
    상기 제3 스위칭 수단의 상기 제3 보조 메인 전극에 접속된 제4 주 메인 전극, 상기 열 어드레스의 제q 비트 및 상기 상보 열 어드레스의 제q 상보 비트 중의 다른 하나가 공급되는 제4 제어 전극, 및 상기 로우 레벨 전위가 인가되는 제4 보조 메인 전극을 구비한 제4 스위칭 수단 -상기 제4 스위칭 수단은, 상기 열 어드레스의 제q 비트 및 상기 상보 열 어드레스의 제q 상호 비트 중의 상기 다른 하나가 로우 논리 레벨을 나타낼 때 턴오프됨-
    를 더 포함하는 반도체 메모리 장치.
  44. 제43항에 있어서,
    상기 제1 스위칭 수단은 상기 제1 주 메인 전극으로서 제1 드레인 전극, 상기 제1 제어 전극으로서 제1 게이트 전극, 및 상기 제1 보조 메인 전극으로서 제1 소스 전극을 구비한 제1 N-채널 MOS 트랜지스터이고, 상기 제2 스위칭 수단이 상기 제2 주 메인 전극으로서 제2 드레인 전극, 상기 제2 제어 전극으로서 제2 게이트 전극, 및 상기 제2 보조 메인 전극으로서 제2 소스 전극을 구비한 제2 N-채널 MOS 트랜지스터이며, 상기 제3 스위칭 수단은 상기 제3 주 메인 전극으로서 제3 드레인 전극, 상기 제3 제어 전극으로서 제3 게이트 전극, 및 상기 제3 보조 메인 전극으로서 제3 소스 전극을 구비한 제3 N-채널 MOS 트랜지스터이고, 상기 제4 스위칭 수단이 상기 제4 주 메인 전극으로서 제4 드레인 전극, 상기 제4 제어 전극으로서 제4 게이트 전극, 및 상기 제4 보조 메인 전극으로서 제4 소스 전극을 구비한 제4 N-채널 MOS 트랜지스터인 반도체 메모리 장치.
  45. 제42항에 있어서,
    상기 제q 퓨즈 회로가
    상기 제q 비트 퓨즈 소자의 다른 단부에 접속된 드레인 전극 및 로우 레벨 전위가 인가되는 소스 전극을 구비한 N-채널 MOS 트랜지스터;
    상기 테스트 퓨즈 소자의 또 다른 단부 및 상기 N-채널 MOS 트랜지스터의 드레인 전극에 접속된 입력 단자와 상기 N-채널 MOS 트랜지스터의 게이트 전극에 접속된 출력 단자를 구비한 제1 인버터 -상기 제1 인버터는 상기 제q 비트 퓨즈 출력 신호를 생성함-; 및
    상기 제1 인버터의 상기 출력 단자에 접속된 입력 단자를 구비하여, 상기 제q 상보 비트 퓨즈 출력 신호를 생성하기 위하여 상기 제q 비트 퓨즈 출력 신호를 인버팅하는 제2 인버터
    를 더 포함하는 반도체 메모리 장치.
  46. 제36항에 있어서,
    상기 디코드 억제 신호 생성 수단은 하이 논리 레벨에서 활성을 나타내는 디코드 억제 신호를 생성하기 위한 OR 게이트이고, 상기 제p 리던던트 디코딩 회로는 AND 회로를 통하여 상기 제p 리던던트 디코드된 신호를 생성하며, 상기 제p 리던던트 디코딩 회로는 로우 논리 레벨에서 활성을 나타내는 상기 테스트 모드 신호가 공급되는 테스트 리던던트 디코딩 회로를 포함하고, 상기 테스트 리던던트 디코딩 회로는 하이 레벨 전위가 인가되는 한 단부를 구비한 테스트 퓨즈 소자를 포함하는 테스트 퓨즈 회로를 포함하며, 상기 테스트 퓨즈 회로는 상기 테스트 퓨즈 소자가 절단되지 않을 때 하이 논리 레벨에서 활성을 나타내는 테스트 퓨즈 출력 신호를 생성하고, 상기 테스트 리던던트 디코딩 회로가 상기 AND 회로에 하이 논리 레벨에서 활성을 나타내는 테스트 리던던트 디코드된 신호를 공급하는 반도체 메모리 장치.
  47. 제46항에 있어서,
    상기 테스트 리던던트 디코딩 회로가, 상기 테스트 퓨즈 회로에 접속되고 상기 테스트 모드 신호가 공급되어 상기 테스트 퓨즈 출력 신호를 상기 테스트 모드 신호와 결합하여 상기 테스트 리던던트 디코드된 신호로서 결합된 신호를 생성하기 위한 결합 수단을 더 포함하는 반도체 메모리 장치.
  48. 제47항에 있어서,
    상기 결합 수단이, 상기 테스트 퓨즈 출력 신호를 상기 테스트 모드 신호와 NAND 연산을 하여 NAND 연산된 신호를 상기 결합된 신호로 생성하기 위한 NAND 회로인 반도체 메모리 장치.
  49. 제46항에 있어서,
    상기 테스트 퓨즈 회로가
    상기 테스트 퓨즈 소자의 다른 단부에 접속된 드레인 전극 및 로우 레벨 전위가 인가되는 소스 전극을 구비한 N-채널 MOS 트랜지스터;
    상기 테스트 퓨즈 소자의 또 다른 단부 및 상기 N-채널 MOS 트랜지스터의 드레인 전극에 접속된 입력 단자와 상기 N-채널 MOS 트랜지스터의 게이트 전극에 접속된 출력 단자를 구비한 제1 인버터; 및
    상기 제1 인버터의 상기 출력 단자에 접속된 입력 단자를 구비하여, 상기 테스트 퓨즈 출력 신호를 생성하기 위하여 상기 제1 인버터의 출력 신호를 인버팅하는 제2 인버터
    를 더 포함하는 반도체 메모리 장치.
  50. 제46항에 있어서,
    상기 열 어드레스는 제1 내지 제Q 비트들로 구성되고 상기 상보 열 어드레스는 제1 내지 제Q 상보 비트들로 구성되며(여기서, Q는 2보다 작지 않은 제4의 양의 정수임), 상기 제3의 양의 정수 P는 2Q보다 크지 않고, 상기 제p 리던던트 디코딩 회로가
    상기 AND 회로의 입력 단자에 접속된 제1 내지 제Q 비트 리던던트 디코딩 회로 -제q 비트 리던던트 디코딩 회로에 상기 열 어드레스의 제q 비트 및 상기 상보 열 어드레스의 제q 상보 비트가 공급되고(여기서, q는 1 내지 Q의 각각을 나타냄), 상기 제q 비트 리던던트 디코딩 회로는 하이 레벨 전위가 인가되는 한 단부를 구비한 제q 비트 퓨즈 소자를 포함하는 제q 퓨즈 회로를 포함하고, 상기 제q 퓨즈 회로는, 상기 제q 비트 퓨즈 소자가 절단되지 않을 때 로우 논리 레벨에서 비활성을 나타내는 제q 비트 퓨즈 출력 신호 및 하이 논리 레벨에서 활성을 나타내는 제q 상보 비트 퓨즈 출력 신호를 생성하며, 상기 제q 비트 리던던트 디코딩 회로는 하이 논리 레벨에서 활성을 나타내는 제q 비트 리던던트 디코드된 신호를 상기 AND 회로에 공급하기 위한 제q 비트 리던던트 출력 노드를 구비함-
    를 더 포함하는 반도체 메모리 장치.
  51. 제50항에 있어서,
    상기 제q 비트 리던던트 디코딩 회로가
    상기 제q 비트 리던던트 출력 노드에 접속된 제1 주 메인 전극, 상기 제q 상보 비트 퓨즈 출력 신호가 공급되는 제1 제어 전극, 및 상기 열 어드레스의 제q 비트와 상기 상보 열 어드레스의 제q 상보 비트 중의 하나가 공급되는 제1 보조 메인 전극을 구비한 제1 스위칭 수단 -상기 제1 스위칭 수단은 활성을 나타내는 상기 제q 상보 비트 퓨즈 출력 신호에 응답하여 턴온됨-; 및
    상기 제q 비트 리던던트 출력 노드에 접속된 제2 주 메인 전극, 상기 제q 비트 퓨즈 출력 신호가 공급되는 제2 제어 전극, 및 상기 열 어드레스의 제q 비트와 상기 상보 열 어드레스의 제q 상보 비트 중의 다른 하나가 공급되는 제2 보조 메인 전극을 구비한 제2 스위칭 수단 -상기 제2 스위칭 수단은 비활성을 나타내는 상기 제q 비트 퓨즈 출력 신호에 응답하여 턴오프됨-
    를 더 포함하는 반도체 메모리 장치.
  52. 제51항에 있어서,
    상기 제1 스위칭 수단은 상기 제1 주 메인 전극으로서 제1 드레인 전극, 상기 제1 제어 전극으로서 제1 게이트 전극, 및 상기 제1 보조 메인 전극으로서 제1 소스 전극을 구비한 제1 N-채널 MOS 트랜지스터이고, 상기 제2 스위칭 수단이 상기 제2 주 메인 전극으로서 제2 드레인 전극, 상기 제2 제어 전극으로서 제2 게이트 전극, 및 상기 제2 보조 메인 전극으로서 제2 소스 전극을 구비한 제2 N-채널 MOS 트랜지스터인 반도체 메모리 장치.
  53. 제50항에 있어서,
    상기 제q 퓨즈 회로가
    상기 제q 비트 퓨즈 소자의 다른 단부에 접속된 드레인 전극 및 로우 레벨 전위가 인가되는 소스 전극을 구비한 N-채널 MOS 트랜지스터;
    상기 테스트 퓨즈 소자의 또 다른 단부 및 상기 N-채널 MOS 트랜지스터의 드레인에 접속된 입력 단자와 상기 N-채널 MOS 트랜지스터의 게이트 전극에 접속된 출력 단자를 구비한 제1 인버터 -상기 제1 인버터는 상기 제q 비트 퓨즈 출력 신호를 생성함-; 및
    상기 제1 인버터의 상기 출력 단자에 접속된 입력 단자를 구비하여, 상기 제q 상보 비트 퓨즈 출력 신호를 생성하기 위하여 상기 제q 비트 퓨즈 출력 신호를 인버팅하는 제2 인버터
    를 더 포함하는 반도체 메모리 장치.
  54. 제36항에 있어서,
    상기 디코드 억제 신호 생성 수단은 로우 논리 레벨에서 활성을 나타내는 상기 디코드 억제 신호를 생성하기 위한 AND 게이트이고, 상기 제p 리던던트 디코딩 회로는 제p 리던던트 디코드된 신호선을 통하여 상기 제p 리던던트 디코드된 신호를 생성하며, 상기 제p 리던던트 디코딩 회로가
    대체 전에 상기 리던던트 메모리 셀 어레이의 제p 열의 테스트를 수행할 때 상기 제p 리던던트 디코드된 신호선을 로우 레벨 전위로 방전하기 위한 방전 수단; 및
    하이 논리 레벨에서 활성을 나타내는 상기 테스트 모드 신호가 공급되는 테스트 리던던트 디코딩 회로 -상기 테스트 리던던트 디코딩 회로는 로우 레벨 전위가 인가되는 단부를 구비한 테스트 퓨즈 소자를 포함하는 테스트 퓨즈 회로를 포함하고, 상기 테스트 퓨즈 회로는 상기 테스트 퓨즈 소자가 절단되지 않을 때 로우 논리 레벨에서 활성을 나타내는 테스트 퓨즈 출력 신호를 생성함-
    를 포함하는 반도체 메모리 장치.
  55. 제54항에 있어서,
    상기 방전 수단은 로우 레벨 전위가 인가되는 소스 전극, 상기 제p 리던던트 디코드된 신호선에 접속된 드레인 전극, 및 하이 논리 레벨에서 활성을 나타내는 제어 신호가 공급되는 게이트 전극을 구비한 N-채널 MOS 트랜지스터인 반도체 메모리 장치.
  56. 제54항에 있어서,
    상기 테스트 리던던트 디코딩 회로가
    상기 제p 리던던트 디코드된 신호선에 접속된 제1 주(primary) 메인 전극, 상기 테스트 퓨즈 출력 신호가 공급되는 제1 제어 전극, 및 제1 보조(subsidiary) 메인 전극을 구비한 제1 스위칭 수단 -상기 제1 스위칭 수단은 활성을 나타내는 상기 테스트 퓨즈 출력 신호에 응답하여 턴온됨; 및
    상기 제1 스위칭 수단의 상기 제1 보조 메인 전극에 접속된 제2 주 메인 전극, 상기 테스트 모드 신호가 공급되는 제2 제어 전극, 및 상기 하이 레벨 전위가 인가되는 제2 보조 메인 전극을 구비한 제2 스위칭 수단 -상기 제2 스위칭 수단은 비활성을 나타내는 상기 테스트 모드 신호에 응답하여 턴온됨-
    을 더 포함하는 반도체 메모리 장치.
  57. 제56항에 있어서,
    상기 제1 스위칭 수단은 상기 제1 주 메인 전극으로서 제1 드레인 전극, 상기 제1 제어 전극으로서 제1 게이트 전극, 및 상기 제1 보조 메인 전극으로서 제1 소스 전극을 구비한 제1 P-채널 MOS 트랜지스터이고, 상기 제2 스위칭 수단이 상기 제2 주 메인 전극으로서 제2 드레인 전극, 상기 제2 제어 전극으로서 제2 게이트 전극, 및 상기 제2 보조 메인 전극으로서 제2 소스 전극을 구비한 제2 P-채널 MOS 트랜지스터인 반도체 메모리 장치.
  58. 제54항에 있어서,
    상기 테스트 퓨즈 회로가
    상기 테스트 퓨즈 소자의 다른 단부에 접속된 드레인 전극 및 하이 레벨 전위가 인가되는 소스 전극을 구비한 P-채널 MOS 트랜지스터;
    상기 테스트 퓨즈 소자의 또 다른 단부 및 상기 P-채널 MOS 트랜지스터의 드레인 전극에 접속된 입력 단자와 상기 P-채널 MOS 트랜지스터의 게이트 전극에 접속된 출력 단자를 구비한 제1 인버터; 및
    상기 제1 인버터의 상기 출력 단자에 접속된 입력 단자를 구비하여, 상기 테스트 퓨즈 출력 신호를 생성하기 위하여 상기 제1 인버터의 출력 신호를 인버팅하는 제2 인버터
    를 더 포함하는 반도체 메모리 장치.
  59. 제54항에 있어서,
    상기 열 어드레스는 제1 내지 제Q 비트들로 구성되고 상기 상보 열 어드레스는 제1 내지 제Q 상보 비트들로 구성되며(여기서, Q는 2보다 작지 않은 제4의 양의 정수임), 상기 제3의 양의 정수 P는 2Q보다 크지 않고, 상기 제p 리던던트 디코딩 회로가
    상기 제p 리던던트 디코드된 신호선과 접속된 제1 내지 제Q 비트 리던던트 디코딩 회로 -제q 비트 리던던트 디코딩 회로에 상기 열 어드레스의 제q 비트 및 상기 상보 열 어드레스의 제q 상보 비트가 공급되고(여기서, q는 1 내지 Q의 각각을 나타냄), 상기 제q 비트 리던던트 디코딩 회로는 로우 레벨 전위가 인가되는 한 단부를 구비한 제q 비트 퓨즈 소자를 포함하는 제q 퓨즈 회로를 포함하고, 상기 제q 퓨즈 회로는, 상기 제q 비트 퓨즈 소자가 절단되지 않을 때 하이 논리 레벨에서 비활성을 나타내는 제q 비트 퓨즈 출력 신호 및 로우 논리 레벨에서 활성을 나타내는 제q 상보 비트 퓨즈 출력 신호를 생성함-
    를 더 포함하는 반도체 메모리 장치.
  60. 제59항에 있어서,
    상기 제q 비트 리던던트 디코딩 회로가
    상기 제p 리던던트 디코드된 신호선에 접속된 제1 주 메인 전극, 상기 제q 비트 퓨즈 출력 신호가 공급되는 제1 제어 전극, 및 제1 보조 메인 전극을 구비한 제1 스위칭 수단 -상기 제1 스위칭 수단은 비활성을 나타내는 상기 제q 비트 퓨즈 출력 신호에 응답하여 턴오프됨-;
    상기 제1 스위칭 수단의 상기 제1 보조 메인 전극에 접속된 제2 주 메인 전극, 상기 열 어드레스의 제q 비트 및 상기 상보 열 어드레스의 제q 상보 비트 중의 하나가 공급되는 제2 제어 전극, 및 상기 하이 레벨 전위가 인가되는 제2 보조 메인 전극을 구비한 제2 스위칭 수단 -상기 제2 스위칭 수단은, 상기 열 어드레스의 제q 비트 및 상기 상보 열 어드레스의 제q 상보 비트 중의 상기 하나가 로우 논리 레벨을 나타낼 때 턴온됨-;
    상기 제p 리던던트 디코드된 신호선에 접속된 제3 주 메인 전극, 상기 제q 상보 비트 퓨즈 출력 신호가 공급되는 제3 제어 전극, 및 제3 보조 메인 전극을 구비한 제3 스위칭 수단 -상기 제3 스위칭 수단은 활성을 나타내는 상기 제q 상보 비트 퓨즈 출력 신호에 응답하여 턴온됨; 및
    상기 제3 스위칭 수단의 상기 제3 보조 메인 전극에 접속된 제4 주 메인 전극, 상기 열 어드레스의 제q 비트 및 상기 상보 열 어드레스의 제q 상보 비트 중의 다른 하나가 공급되는 제4 제어 전극, 및 상기 하이 레벨 전위가 인가되는 제4 보조 메인 전극을 구비한 제4 스위칭 수단 -상기 제4 스위칭 수단은, 상기 열 어드레스의 제q 비트 및 상기 상보 열 어드레스의 제q 상호 비트 중의 상기 다른 하나가 하이 논리 레벨을 나타낼 때 턴오프됨-
    를 더 포함하는 반도체 메모리 장치.
  61. 제60항에 있어서,
    상기 제1 스위칭 수단은 상기 제1 주 메인 전극으로서 제1 드레인 전극, 상기 제1 제어 전극으로서 제1 게이트 전극, 및 상기 제1 보조 메인 전극으로서 제1 소스 전극을 구비한 제1 P-채널 MOS 트랜지스터이고, 상기 제2 스위칭 수단이 상기 제2 주 메인 전극으로서 제2 드레인 전극, 상기 제2 제어 전극으로서 제2 게이트 전극, 및 상기 제2 보조 메인 전극으로서 제2 소스 전극을 구비한 제2 P-채널 MOS 트랜지스터이며, 상기 제3 스위칭 수단은 상기 제3 주 메인 전극으로서 제3 드레인 전극, 상기 제3 제어 전극으로서 제3 게이트 전극, 및 상기 제3 보조 메인 전극으로서 제3 소스 전극을 구비한 제3 P-채널 MOS 트랜지스터이고, 상기 제4 스위칭 수단이 상기 제4 주 메인 전극으로서 제4 드레인 전극, 상기 제4 제어 전극으로서 제4 게이트 전극, 및 상기 제4 보조 메인 전극으로서 제4 소스 전극을 구비한 제4 P-채널 MOS 트랜지스터인 반도체 메모리 장치.
  62. 제59항에 있어서,
    상기 제q 퓨즈 회로가
    상기 제q 비트 퓨즈 소자의 다른 단부에 접속된 드레인 전극 및 하이 레벨 전위가 인가되는 소스 전극을 구비한 P-채널 MOS 트랜지스터;
    상기 테스트 퓨즈 소자의 또 다른 단부 및 상기 P-채널 MOS 트랜지스터의 드레인 전극에 접속된 입력 단자와 상기 P-채널 MOS 트랜지스터의 게이트 전극에 접속된 출력 단자를 구비한 제1 인버터 -상기 제1 인버터는 상기 제q 비트 퓨즈 출력 신호를 생성함-; 및
    상기 제1 인버터의 상기 출력 단자에 접속된 입력 단자를 구비하여, 상기 제q 상보 비트 퓨즈 출력 신호를 생성하기 위하여 상기 제q 비트 퓨즈 출력 신호를 인버팅하는 제2 인버터
    를 더 포함하는 반도체 메모리 장치.
  63. 제36항에 있어서,
    상기 디코드 억제 신호 생성 수단은 로우 논리 레벨에서 활성을 나타내는 디코드 억제 신호를 생성하기 위한 AND 게이트이고, 상기 제p 리던던트 디코딩 회로는 OR 회로를 통하여 상기 제p 리던던트 디코드된 신호를 생성하며, 상기 제p 리던던트 디코딩 회로는 하이 논리 레벨에서 활성을 나타내는 상기 테스트 모드 신호가 공급되는 테스트 리던던트 디코딩 회로를 포함하고, 상기 테스트 리던던트 디코딩 회로는 로우 레벨 전위가 인가되는 한 단부를 구비한 테스트 퓨즈 소자를 포함하는 테스트 퓨즈 회로를 포함하며, 상기 테스트 퓨즈 회로는 상기 테스트 퓨즈 소자가 절단되지 않을 때 로우 논리 레벨에서 활성을 나타내는 테스트 퓨즈 출력 신호를 생성하고, 상기 테스트 리던던트 디코딩 회로가 상기 AND 회로에 로우 논리 레벨에서 활성을 나타내는 테스트 리던던트 디코드된 신호를 공급하는 반도체 메모리 장치.
  64. 제63항에 있어서,
    상기 테스트 리던던트 디코딩 회로가, 상기 테스트 퓨즈 회로에 접속되고 상기 테스트 모드 신호가 공급되어 상기 테스트 퓨즈 출력 신호를 상기 테스트 모드 신호와 결합하여 상기 테스트 리던던트 디코드된 신호로서 결합된 신호를 생성하기 위한 결합 수단을 더 포함하는 반도체 메모리 장치.
  65. 제64항에 있어서,
    상기 결합 수단이, 상기 테스트 퓨즈 출력 신호를 상기 테스트 모드 신호와 NOR 연산을 하여 NOR 연산된 신호를 상기 결합된 신호로 생성하기 위한 NOR 회로인 반도체 메모리 장치.
  66. 제63항에 있어서,
    상기 테스트 퓨즈 회로가
    상기 테스트 퓨즈 소자의 다른 단부에 접속된 드레인 전극 및 하이 레벨 전위가 인가되는 소스 전극을 구비한 P-채널 MOS 트랜지스터;
    상기 테스트 퓨즈 소자의 또 다른 단부 및 상기 P-채널 MOS 트랜지스터의 드레인 전극에 접속된 입력 단자와 상기 P-채널 MOS 트랜지스터의 게이트 전극에 접속된 출력 단자를 구비한 제1 인버터; 및
    상기 제1 인버터의 상기 출력 단자에 접속된 입력 단자를 구비하여, 상기 테스트 퓨즈 출력 신호를 생성하기 위하여 상기 제1 인버터의 출력 신호를 인버팅하는 제2 인버터
    를 더 포함하는 반도체 메모리 장치.
  67. 제63항에 있어서,
    상기 열 어드레스는 제1 내지 제Q 비트들로 구성되고 상기 상보 열 어드레스는 제1 내지 제Q 상보 비트들로 구성되며(여기서, Q는 2보다 작지 않은 제4의 양의 정수임), 상기 제3의 양의 정수 P는 2Q보다 크지 않고, 상기 제p 리던던트 디코딩 회로가
    상기 OR 회로의 입력 단자에 접속된 제1 내지 제Q 비트 리던던트 디코딩 회로 -제q 비트 리던던트 디코딩 회로에 상기 열 어드레스의 제q 비트 및 상기 상보 열 어드레스의 제q 상보 비트가 공급되고(여기서, q는 1 내지 Q의 각각을 나타냄), 상기 제q 비트 리던던트 디코딩 회로는 로우 레벨 전위가 인가되는 한 단부를 구비한 제q 비트 퓨즈 소자를 포함하는 제q 퓨즈 회로를 포함하고, 상기 제q 퓨즈 회로는, 상기 제q 비트 퓨즈 소자가 절단되지 않을 때 하이 논리 레벨에서 비활성을 나타내는 제q 비트 퓨즈 출력 신호 및 로우 논리 레벨에서 활성을 나타내는 제q 상보 비트 퓨즈 출력 신호를 생성하며, 상기 제q 비트 리던던트 디코딩 회로는 로우 논리 레벨에서 활성을 나타내는 제q 비트 리던던트 디코드된 신호를 상기 OR 회로에 공급하기 위한 제q 비트 리던던트 출력 노드를 구비함-
    를 더 포함하는 반도체 메모리 장치.
  68. 제67항에 있어서,
    상기 제q 비트 리던던트 디코딩 회로가
    상기 제q 비트 리던던트 출력 노드에 접속된 제1 주 메인 전극, 상기 제q 상보 비트 퓨즈 출력 신호가 공급되는 제1 제어 전극, 및 상기 열 어드레스의 제q 비트와 상기 상보 열 어드레스의 제q 상보 비트 중의 하나가 공급되는 제1 보조 메인 전극을 구비한 제1 스위칭 수단 -상기 제1 스위칭 수단은 활성을 나타내는 상기 제q 상보 비트 퓨즈 출력 신호에 응답하여 턴온됨-; 및
    상기 제q 비트 리던던트 출력 노드에 접속된 제2 주 메인 전극, 상기 제q 비트 퓨즈 출력 신호가 공급되는 제2 제어 전극, 및 상기 열 어드레스의 제q 비트와 상기 상보 열 어드레스의 제q 상보 비트 중의 다른 하나가 공급되는 제2 보조 메인 전극을 구비한 제2 스위칭 수단 -상기 제2 스위칭 수단은 비활성을 나타내는 상기 제q 비트 퓨즈 출력 신호에 응답하여 턴오프됨-
    를 더 포함하는 반도체 메모리 장치.
  69. 제68항에 있어서,
    상기 제1 스위칭 수단은 상기 제1 주 메인 전극으로서 제1 드레인 전극, 상기 제1 제어 전극으로서 제1 게이트 전극, 및 상기 제1 보조 메인 전극으로서 제1 소스 전극을 구비한 제1 P-채널 MOS 트랜지스터이고, 상기 제2 스위칭 수단이 상기 제2 주 메인 전극으로서 제2 드레인 전극, 상기 제2 제어 전극으로서 제2 게이트 전극, 및 상기 제2 보조 메인 전극으로서 제2 소스 전극을 구비한 제2 P-채널 MOS 트랜지스터인 반도체 메모리 장치.
  70. 제67항에 있어서,
    상기 제q 퓨즈 회로가
    상기 제q 비트 퓨즈 소자의 다른 단부에 접속된 드레인 전극 및 하이 레벨 전위가 인가되는 소스 전극을 구비한 P-채널 MOS 트랜지스터;
    상기 테스트 퓨즈 소자의 또 다른 단부 및 상기 P-채널 MOS 트랜지스터의 드레인에 접속된 입력 단자와 상기 P-채널 MOS 트랜지스터의 게이트 전극에 접속된 출력 단자를 구비한 제1 인버터 -상기 제1 인버터는 상기 제q 비트 퓨즈 출력 신호를 생성함-; 및
    상기 제1 인버터의 상기 출력 단자에 접속된 입력 단자를 구비하여, 상기 제q 상보 비트 퓨즈 출력 신호를 생성하기 위하여 상기 제q 비트 퓨즈 출력 신호를 인버팅하는 제2 인버터
    를 더 포함하는 반도체 메모리 장치.
  71. 반도체 메모리 장치에 있어서,
    복수의 정규 메모리 셀을 포함하는 정규 메모리 셀 어레이;
    상기 정규 메모리 셀 어레이에 접속되고 디코드 억제 신호, 어드레스 신호, 및 상기 어드레스 신호와 반대의 논리값을 가진 상보(complementary) 어드레스 신호가 공급되며, 상기 어드레스 신호 및 상기 상보 어드레스 신호를, 상기 디코드 억제 신호가 비활성을 나타날 때 상기 정규 메모리 셀 중의 하나를 구동하기 위한 정규의 디코드된 신호로 디코드하기 위한 정규 디코더;
    복수의 리던던트 메모리 셀을 포함하는 리던던트 메모리 셀 어레이 -상기 리던던트 메모리 셀 어레이의 리던던트 메모리 셀의 각각은 불량 메모리 셀로 분석된 상기 정규 메모리 셀 어레이의 정규 메모리 셀 중의 불량 셀을 대체함으로써 대체 동작을 수행함-; 및
    상기 리던던트 메모리 셀 및 상기 정규 디코더에 접속되고 테스트 모드 신호가 공급되는 리던던트 디코더 -상기 리던던트 디코더는 상기 리던던트 메모리 셀 어레이의 각각의 리던던트 메모리 셀에 접속된 복수의 리던던트 디코딩 회로를 포함하고, 상기 리던던트 디코딩 회로의 각각에 상기 어드레스 신호의 행 어드레스, 상기 상보 어드레스 신호, 및 상기 테스트 모드 신호가 공급되며, 각각의 리던던트 디코딩 회로에 상기 정규 메모리 셀 어레이의 상기 불량 메모리 셀의 어드레스와 동일한 리던던트 어드레스가 설정되고, 각각의 리던던트 디코딩 회로는, 상기 리던던트 디코딩 회로에 대한 상기 리던던트 어드레스를 나타내는 상기 어드레스 신호와 상기 상보 어드레스 신호가 상기 리던던트 디코딩 회로에 공급될 때 상기 리던던트 메모리 셀 어레이의 대응 리던던트 메모리 셀을 구동하기 위한 리던던트 디코드된 신호를 상기 리던던트 메모리 셀 어레이의 상기 대응 리던던트 메모리 셀에 공급하며, 상기 리던던트 디코딩 회로에 상기 어드레스 신호의 비트와 상기 상보 어드레스 신호의 대응 비트로 된 적어도 한 쌍의 비트가 역순으로 공급되도록 상기 어드레스 신호와 상기 상보 어드레스 신호가 상기 리던던트 디코딩 회로에 다른 순서로 공급되고, 상기 리던던트 디코더는, 상기 리던던트 디코딩 회로와 상기 정규 디코더 사이에 접속되어 상기 리던던트 디코드된 신호 중의 어느 하나가 활성을 나타낼 때 활성을 나타내는 상기 디코드 억제 신호를 생성하기 위한 디코드 억제 신호 생성 수단을 더 포함함-
    를 포함하는 반도체 메모리 장치.
  72. 제71항에 있어서,
    상기 디코드 억제 신호 생성 수단은 하이(high) 논리 레벨에서 활성을 나타내는 디코드 억제 신호를 생성하기 위한 OR 게이트이고, 상기 리던던트 디코딩 회로는 리던던트 디코드된 신호선을 통하여 상기 리던던트 디코드된 신호를 생성하며, 상기 리던던트 디코딩 회로가
    대체 전에 상기 리던던트 메모리 셀 어레이의 상기 대응하는 리던던트 메모리 셀의 테스트를 수행할 때 상기 리던던트 디코드된 신호선을 하이 레벨 전위로 충전하기 위한 충전 수단; 및
    로우(low) 논리 레벨에서 활성을 나타내는 상기 테스트 모드 신호가 공급되는 테스트 리던던트 디코딩 회로 -상기 테스트 리던던트 디코딩 회로는 하이 레벨 전위가 인가되는 단부를 구비한 테스트 퓨즈 소자를 포함하는 테스트 퓨즈 회로를 포함하고, 상기 테스트 퓨즈 회로는 상기 테스트 퓨즈 소자가 절단되지 않을 때 하이 논리 레벨에서 활성을 나타내는 테스트 퓨즈 출력 신호를 생성함-
    를 포함하는 반도체 메모리 장치.
  73. 제72항에 있어서,
    상기 충전 수단은 하이 레벨 전위가 인가된 소스 전극, 상기 리던던트 디코드된 신호선에 접속된 드레인 전극, 및 로우 논리 레벨에서 활성을 나타내는 제어 신호가 공급되는 게이트 전극을 구비한 P-채널 MOS 트랜지스터인 반도체 메모리 장치.
  74. 제72항에 있어서,
    상기 테스트 리던던트 디코딩 회로가
    상기 리던던트 디코드된 신호선에 접속된 제1 주 메인 전극, 상기 테스트 퓨즈 출력 신호가 공급되는 제1 제어 전극, 및 제1 보조 메인 전극을 구비한 제1 스위칭 수단 -상기 제1 스위칭 수단은 활성을 나타내는 상기 테스트 퓨즈 출력 신호에 응답하여 턴온됨; 및
    상기 제1 스위칭 수단의 상기 제1 보조 메인 전극에 접속된 제2 주 메인 전극, 상기 테스트 모드 신호가 공급되는 제2 제어 전극, 및 상기 로우 레벨 전위가 인가되는 제2 보조 메인 전극을 구비한 제2 스위칭 수단 -상기 제2 스위칭 수단은 비활성을 나타내는 상기 테스트 모드 신호에 응답하여 턴온됨-
    을 더 포함하는 반도체 메모리 장치.
  75. 제74항에 있어서,
    상기 제1 스위칭 수단은 상기 제1 주 메인 전극으로서 제1 드레인 전극, 상기 제1 제어 전극으로서 제1 게이트 전극, 및 상기 제1 보조 메인 전극으로서 제1 소스 전극을 구비한 제1 N-채널 MOS 트랜지스터이고, 상기 제2 스위칭 수단이 상기 제2 주 메인 전극으로서 제2 드레인 전극, 상기 제2 제어 전극으로서 제2 게이트 전극, 및 상기 제2 보조 메인 전극으로서 제2 소스 전극을 구비한 제2 N-채널 MOS 트랜지스터인 반도체 메모리 장치.
  76. 제72항에 있어서,
    상기 테스트 퓨즈 회로가
    상기 테스트 퓨즈 소자의 다른 단부에 접속된 드레인 전극 및 로우 레벨 전위가 인가되는 소스 전극을 구비한 N-채널 MOS 트랜지스터;
    상기 테스트 퓨즈 소자의 또 다른 단부 및 상기 N-채널 MOS 트랜지스터의 드레인 전극에 접속된 입력 단자와 상기 N-채널 MOS 트랜지스터의 게이트 전극에 접속된 출력 단자를 구비한 제1 인버터; 및
    상기 제1 인버터의 상기 출력 단자에 접속된 입력 단자를 구비하여, 상기 테스트 퓨즈 출력 신호를 생성하기 위하여 상기 제1 인버터의 출력 신호를 인버팅하는 제2 인버터
    를 더 포함하는 반도체 메모리 장치.
  77. 제72항에 있어서,
    상기 어드레스 신호는 제1 내지 제Q 비트들로 구성되고 상기 상보 어드레스 신호는 제1 내지 제Q 상보 비트들로 구성되며(여기서, Q는 2보다 작지 않은 양의 정수임), 상기 리던던트 디코딩 회로가
    상기 리던던트 디코드된 신호선과 접속되는 제1 내지 제Q 비트 리던던트 디코딩 회로 -제q 비트 리던던트 디코딩 회로에 상기 어드레스 신호의 제q 비트 및 상기 상보 어드레스 신호의 제q 상보 비트가 공급되고(여기서, q는 1 내지 Q의 각각을 나타냄), 상기 제q 비트 리던던트 디코딩 회로는 하이 레벨 전위가 인가되는 한 단부를 구비한 제q 비트 퓨즈 소자를 포함하는 제q 퓨즈 회로를 포함하고, 상기 제q 퓨즈 회로는, 상기 제q 비트 퓨즈 소자가 절단되지 않을 때 로우 논리 레벨에서 비활성을 나타내는 제q 비트 퓨즈 출력 신호 및 하이 논리 레벨에서 활성을 나타내는 제q 상보 비트 퓨즈 출력 신호를 생성함-
    를 더 포함하는 반도체 메모리 장치.
  78. 제77항에 있어서,
    상기 제q 비트 리던던트 디코딩 회로가
    상기 리던던트 디코드된 신호선에 접속된 제1 주 메인 전극, 상기 제q 비트 퓨즈 출력 신호가 공급되는 제1 제어 전극, 및 제1 보조 메인 전극을 구비한 제1 스위칭 수단 -상기 제1 스위칭 수단은 비활성을 나타내는 상기 제q 비트 퓨즈 출력 신호에 응답하여 턴오프됨;
    상기 제1 스위칭 수단의 상기 제1 보조 메인 전극에 접속된 제2 주 메인 전극, 상기 어드레스 신호의 제q 비트 및 상기 상보 어드레스 신호의 제q 상보 비트 중의 하나가 공급되는 제2 제어 전극, 및 상기 로우 레벨 전위가 인가되는 제2 보조 메인 전극을 구비한 제2 스위칭 수단 -상기 제2 스위칭 수단은 상기 어드레스 신호의 제q 비트 및 상기 상보 어드레스 신호의 제q 상호 비트 중의 하나가 하이 논리 레벨을 나타낼 때 턴온됨-;
    상기 리던던트 디코드된 신호선에 접속된 제3 주(primary) 메인 전극, 상기 제q 상보 비트 퓨즈 출력 신호가 공급되는 제3 제어 전극, 및 제3 보조 메인 전극을 구비한 제3 스위칭 수단 -상기 제3 스위칭 수단은 활성을 나타내는 상기 제q 상보 비트 퓨즈 출력 신호에 응답하여 턴온됨; 및
    상기 제3 스위칭 수단의 상기 제3 보조 메인 전극에 접속된 제4 주 메인 전극, 상기 어드레스 신호의 제q 비트 및 상기 상보 어드레스 신호의 제q 상보 비트 중의 다른 하나가 공급되는 제4 제어 전극, 및 상기 로우 레벨 전위가 인가되는 제4 보조 메인 전극을 구비한 제4 스위칭 수단 -상기 제4 스위칭 수단은 상기 어드레스 신호의 제q 비트 및 상기 상보 어드레스 신호의 제q 상호 비트 중의 상기 다른 하나가 로우 논리 레벨을 나타낼 때 턴오프됨-
    를 더 포함하는 반도체 메모리 장치
  79. 제78항에 있어서,
    상기 제1 스위칭 수단은 상기 제1 주 메인 전극으로서 제1 드레인 전극, 상기 제1 제어 전극으로서 제1 게이트 전극, 및 상기 제1 보조 메인 전극으로서 제1 소스 전극을 구비한 제1 N-채널 MOS 트랜지스터이고, 상기 제2 스위칭 수단이 상기 제2 주 메인 전극으로서 제2 드레인 전극, 상기 제2 제어 전극으로서 제2 게이트 전극, 및 상기 제2 보조 메인 전극으로서 제2 소스 전극을 구비한 제2 N-채널 MOS 트랜지스터이며, 상기 제3 스위칭 수단은 상기 제3 주 메인 전극으로서 제3 드레인 전극, 상기 제3 제어 전극으로서 제3 게이트 전극, 및 상기 제3 보조 메인 전극으로서 제3 소스 전극을 구비한 제3 N-채널 MOS 트랜지스터이고, 상기 제4 스위칭 수단이 상기 제4 주 메인 전극으로서 제4 드레인 전극, 상기 제4 제어 전극으로서 제4 게이트 전극, 및 상기 제4 보조 메인 전극으로서 제4 소스 전극을 구비한 제4 N-채널 MOS 트랜지스터인 반도체 메모리 장치.
  80. 제77항에 있어서,
    상기 제q 퓨즈 회로가
    상기 제q 비트 퓨즈 소자의 다른 단부에 접속된 드레인 전극 및 로우 레벨 전위가 인가되는 소스 전극을 구비한 N-채널 MOS 트랜지스터;
    상기 테스트 퓨즈 소자의 또 다른 단부 및 상기 N-채널 MOS 트랜지스터의 드레인 전극에 접속된 입력 단자와 상기 N-채널 MOS 트랜지스터의 게이트 전극에 접속된 출력 단자를 구비한 제1 인버터 -상기 제1 인버터는 상기 제q 비트 퓨즈 출력 신호를 생성함-; 및
    상기 제1 인버터의 상기 출력 단자에 접속된 입력 단자를 구비하여, 상기 제q 상보 비트 퓨즈 출력 신호를 생성하기 위하여 상기 제q 비트 퓨즈 출력 신호를 인버팅하는 제2 인버터
    를 더 포함하는 반도체 메모리 장치.
  81. 제71항에 있어서,
    상기 디코드 억제 신호 생성 수단은 하이 논리 레벨에서 활성을 나타내는 디코드 억제 신호를 생성하기 위한 OR 게이트이고, 상기 리던던트 디코딩 회로는 AND 회로를 통하여 상기 리던던트 디코드된 신호를 생성하며, 상기 리던던트 디코딩 회로는 로우 논리 레벨에서 활성을 나타내는 상기 테스트 모드 신호가 공급되는 테스트 리던던트 디코딩 회로를 포함하고, 상기 테스트 리던던트 디코딩 회로는 하이 레벨 전위가 인가되는 한 단부를 구비한 테스트 퓨즈 소자를 포함하는 테스트 퓨즈 회로를 포함하며, 상기 테스트 퓨즈 회로는 상기 테스트 퓨즈 소자가 절단되지 않을 때 하이 논리 레벨에서 활성을 나타내는 테스트 퓨즈 출력 신호를 생성하고, 상기 테스트 리던던트 디코딩 회로가 상기 AND 회로에 하이 논리 레벨에서 활성을 나타내는 테스트 리던던트 디코드된 신호를 공급하는 반도체 메모리 장치.
  82. 제81항에 있어서,
    상기 테스트 리던던트 디코딩 회로가, 상기 테스트 퓨즈 회로에 접속되고 상기 테스트 모드 신호가 공급되어 상기 테스트 퓨즈 출력 신호를 상기 테스트 모드 신호와 결합하여 상기 테스트 리던던트 디코드된 신호로서 결합된 신호를 생성하기 위한 결합 수단을 더 포함하는 반도체 메모리 장치.
  83. 제82항에 있어서,
    상기 결합 수단이, 상기 테스트 퓨즈 출력 신호를 상기 테스트 모드 신호와 NAND 연산을 하여 NAND 연산된 신호를 상기 결합된 신호로 생성하기 위한 NAND 회로인 반도체 메모리 장치.
  84. 제81항에 있어서,
    상기 테스트 퓨즈 회로가
    상기 테스트 퓨즈 소자의 다른 단부에 접속된 드레인 전극 및 로우 레벨 전위가 인가되는 소스 전극을 구비한 N-채널 MOS 트랜지스터;
    상기 테스트 퓨즈 소자의 또 다른 단부 및 상기 N-채널 MOS 트랜지스터의 드레인 전극에 접속된 입력 단자와 상기 N-채널 MOS 트랜지스터의 게이트 전극에 접속된 출력 단자를 구비한 제1 인버터; 및
    상기 제1 인버터의 상기 출력 단자에 접속된 입력 단자를 구비하여, 상기 테스트 퓨즈 출력 신호를 생성하기 위하여 상기 제1 인버터의 출력 신호를 인버팅하는 제2 인버터
    를 더 포함하는 반도체 메모리 장치.
  85. 제81항에 있어서,
    상기 어드레스 신호는 제1 내지 제Q 비트들로 구성되고 상기 상보 어드레스 신호는 제1 내지 제Q 상보 비트들로 구성되며(여기서, Q는 2보다 작지 않은 양의 정수임), 상기 제p 리던던트 디코딩 회로가
    상기 AND 회로의 입력 단자에 접속된 제1 내지 제Q 비트 리던던트 디코딩 회로 -제q 비트 리던던트 디코딩 회로에 상기 어드레스 신호의 제q 비트 및 상기 상보 어드레스 신호의 제q 상보 비트가 공급되고(여기서, q는 1 내지 Q의 각각을 나타냄), 상기 제q 비트 리던던트 디코딩 회로는 하이 레벨 전위가 인가되는 한 단부를 구비한 제q 비트 퓨즈 소자를 포함하는 제q 퓨즈 회로를 포함하고, 상기 제q 퓨즈 회로는, 상기 제q 비트 퓨즈 소자가 절단되지 않을 때 로우 논리 레벨에서 비활성을 나타내는 제q 비트 퓨즈 출력 신호 및 하이 논리 레벨에서 활성을 나타내는 제q 상보 비트 퓨즈 출력 신호를 생성하며, 상기 제q 비트 리던던트 디코딩 회로는 하이 논리 레벨에서 활성을 나타내는 제q 비트 리던던트 디코드된 신호를 상기 AND 회로에 공급하기 위한 제q 비트 리던던트 출력 노드를 구비함-
    를 더 포함하는 반도체 메모리 장치.
  86. 제85항에 있어서,
    상기 제q 비트 리던던트 디코딩 회로가
    상기 제q 비트 리던던트 출력 노드에 접속된 제1 주 메인 전극, 상기 제q 상보 비트 퓨즈 출력 신호가 공급되는 제1 제어 전극, 및 상기 어드레스 신호의 제q 비트와 상기 상보 어드레스 신호의 제q 상보 비트 중의 하나가 공급되는 제1 보조 메인 전극을 구비한 제1 스위칭 수단 -상기 제1 스위칭 수단은 활성을 나타내는 상기 제q 상보 비트 퓨즈 출력 신호에 응답하여 턴온됨-; 및
    상기 제q 비트 리던던트 출력 노드에 접속된 제2 주 메인 전극, 상기 제q 비트 퓨즈 출력 신호가 공급되는 제2 제어 전극, 및 상기 어드레스 신호의 제q 비트와 상기 상보 어드레스 신호의 제q 상보 비트 중의 다른 하나가 공급되는 제2 보조 메인 전극을 구비한 제2 스위칭 수단 -상기 제2 스위칭 수단은 비활성을 나타내는 상기 제q 비트 퓨즈 출력 신호에 응답하여 턴오프됨-
    를 더 포함하는 반도체 메모리 장치.
  87. 제86항에 있어서,
    상기 제1 스위칭 수단은 상기 제1 주 메인 전극으로서 제1 드레인 전극, 상기 제1 제어 전극으로서 제1 게이트 전극, 및 상기 제1 보조 메인 전극으로서 제1 소스 전극을 구비한 제1 N-채널 MOS 트랜지스터이고, 상기 제2 스위칭 수단이 상기 제2 주 메인 전극으로서 제2 드레인 전극, 상기 제2 제어 전극으로서 제2 게이트 전극, 및 상기 제2 보조 메인 전극으로서 제2 소스 전극을 구비한 제2 N-채널 MOS 트랜지스터인 반도체 메모리 장치.
  88. 제85항에 있어서,
    상기 제q 퓨즈 회로가
    상기 제q 비트 퓨즈 소자의 다른 단부에 접속된 드레인 전극 및 로우 레벨 전위가 인가되는 소스 전극을 구비한 N-채널 MOS 트랜지스터;
    상기 테스트 퓨즈 소자의 또 다른 단부 및 상기 N-채널 MOS 트랜지스터의 드레인에 접속된 입력 단자와 상기 N-채널 MOS 트랜지스터의 게이트 전극에 접속된 출력 단자를 구비한 제1 인버터 -상기 제1 인버터는 상기 제q 비트 퓨즈 출력 신호를 생성함-; 및
    상기 제1 인버터의 상기 출력 단자에 접속된 입력 단자를 구비하여, 상기 제q 상보 비트 퓨즈 출력 신호를 생성하기 위하여 상기 제q 비트 퓨즈 출력 신호를 인버팅하는 제2 인버터
    를 더 포함하는 반도체 메모리 장치.
  89. 제71항에 있어서,
    상기 디코드 억제 신호 생성 수단은 로우 논리 레벨에서 활성을 나타내는 상기 디코드 억제 신호를 생성하기 위한 AND 게이트이고, 상기 리던던트 디코딩 회로는 리던던트 디코드된 신호선을 통하여 상기 리던던트 디코드된 신호를 생성하며, 상기 리던던트 디코딩 회로가
    대체 전에 상기 리던던트 메모리 셀 어레이의 상기 대응하는 리던던트 메모리 셀의 테스트를 수행할 때 상기 리던던트 디코드된 신호선을 로우 레벨 전위로 방전하기 위한 방전 수단; 및
    하이 논리 레벨에서 활성을 나타내는 상기 테스트 모드 신호가 공급되는 테스트 리던던트 디코딩 회로 -상기 테스트 리던던트 디코딩 회로는 로우 레벨 전위가 인가되는 단부를 구비한 테스트 퓨즈 소자를 포함하는 테스트 퓨즈 회로를 포함하고, 상기 테스트 퓨즈 회로는 상기 테스트 퓨즈 소자가 절단되지 않을 때 로우 논리 레벨에서 활성을 나타내는 테스트 퓨즈 출력 신호를 생성함-
    를 포함하는 반도체 메모리 장치.
  90. 제89항에 있어서,
    상기 방전 수단은 로우 레벨 전위가 인가되는 소스 전극, 상기 리던던트 디코드된 신호선에 접속된 드레인 전극, 및 하이 논리 레벨에서 활성을 나타내는 제어 신호가 공급되는 게이트 전극을 구비한 N-채널 MOS 트랜지스터인 반도체 메모리 장치.
  91. 제89항에 있어서,
    상기 테스트 리던던트 디코딩 회로가
    상기 리던던트 디코드된 신호선에 접속된 제1 주(primary) 메인 전극, 상기 테스트 퓨즈 출력 신호가 공급되는 제1 제어 전극, 및 제1 보조(subsidiary) 메인 전극을 구비한 제1 스위칭 수단 -상기 제1 스위칭 수단은 활성을 나타내는 상기 테스트 퓨즈 출력 신호에 응답하여 턴온됨; 및
    상기 제1 스위칭 수단의 상기 제1 보조 메인 전극에 접속된 제2 주 메인 전극, 상기 테스트 모드 신호가 공급되는 제2 제어 전극, 및 상기 하이 레벨 전위가 인가되는 제2 보조 메인 전극을 구비한 제2 스위칭 수단 -상기 제2 스위칭 수단은 비활성을 나타내는 상기 테스트 모드 신호에 응답하여 턴온됨-
    을 더 포함하는 반도체 메모리 장치.
  92. 제91항에 있어서,
    상기 제1 스위칭 수단은 상기 제1 주 메인 전극으로서 제1 드레인 전극, 상기 제1 제어 전극으로서 제1 게이트 전극, 및 상기 제1 보조 메인 전극으로서 제1 소스 전극을 구비한 제1 P-채널 MOS 트랜지스터이고, 상기 제2 스위칭 수단이 상기 제2 주 메인 전극으로서 제2 드레인 전극, 상기 제2 제어 전극으로서 제2 게이트 전극, 및 상기 제2 보조 메인 전극으로서 제2 소스 전극을 구비한 제2 P-채널 MOS 트랜지스터인 반도체 메모리 장치.
  93. 제89항에 있어서,
    상기 테스트 퓨즈 회로가
    상기 테스트 퓨즈 소자의 다른 단부에 접속된 드레인 전극 및 하이 레벨 전위가 인가되는 소스 전극을 구비한 P-채널 MOS 트랜지스터;
    상기 테스트 퓨즈 소자의 또 다른 단부 및 상기 P-채널 MOS 트랜지스터의 드레인 전극에 접속된 입력 단자와 상기 P-채널 MOS 트랜지스터의 게이트 전극에 접속된 출력 단자를 구비한 제1 인버터; 및
    상기 제1 인버터의 상기 출력 단자에 접속된 입력 단자를 구비하여 상기 테스트 퓨즈 출력 신호를 생성하기 위하여 상기 제1 인버터의 출력 신호를 인버팅하는 제2 인버터
    를 더 포함하는 반도체 메모리 장치.
  94. 제89항에 있어서,
    상기 어드레스 신호는 제1 내지 제Q 비트들로 구성되고 상기 상보 어드레스 신호는 제1 내지 제Q 상보 비트들로 구성되며(여기서, Q는 2보다 작지 않은 양의 정수임), 상기 리던던트 디코딩 회로가
    상기 리던던트 디코드된 신호선과 접속된 제1 내지 제Q 비트 리던던트 디코딩 회로 -제q 비트 리던던트 디코딩 회로에 상기 어드레스 신호의 제q 비트 및 상기 상보 어드레스 신호의 제q 상보 비트가 공급되고(여기서, q는 1 내지 Q의 각각을 나타냄), 상기 제q 비트 리던던트 디코딩 회로는 로우 레벨 전위가 인가되는 한 단부를 구비한 제q 비트 퓨즈 소자를 포함하는 제q 퓨즈 회로를 포함하고, 상기 제q 퓨즈 회로는, 상기 제q 비트 퓨즈 소자가 절단되지 않을 때 하이 논리 레벨에서 비활성을 나타내는 제q 비트 퓨즈 출력 신호 및 로우 논리 레벨에서 활성을 나타내는 제q 상보 비트 퓨즈 출력 신호를 생성함-
    를 더 포함하는 반도체 메모리 장치.
  95. 제94항에 있어서,
    상기 제q 비트 리던던트 디코딩 회로가
    상기 리던던트 디코드된 신호선에 접속된 제1 주 메인 전극, 상기 제q 비트 퓨즈 출력 신호가 공급되는 제1 제어 전극, 및 제1 보조 메인 전극을 구비한 제1 스위칭 수단 -상기 제1 스위칭 수단은 비활성을 나타내는 상기 제q 비트 퓨즈 출력 신호에 응답하여 턴오프됨-;
    상기 제1 스위칭 수단의 상기 제1 보조 메인 전극에 접속된 제2 주 메인 전극, 상기 어드레스 신호의 제q 비트 및 상기 상보 어드레스 신호의 제q 상보 비트 중의 하나가 공급되는 제2 제어 전극, 및 상기 하이 레벨 전위가 인가되는 제2 보조 메인 전극을 구비한 제2 스위칭 수단 -상기 제2 스위칭 수단은, 상기 어드레스 신호의 제q 비트 및 상기 상보 어드레스 신호의 제q 상보 비트 중의 상기 하나가 로우 논리 레벨을 나타낼 때 턴온됨-;
    상기 리던던트 디코드된 신호선에 접속된 제3 주 메인 전극, 상기 제q 상보 비트 퓨즈 출력 신호가 공급되는 제3 제어 전극, 및 제3 보조 메인 전극을 구비한 제3 스위칭 수단 -상기 제3 스위칭 수단은 활성을 나타내는 상기 제q 상보 비트 퓨즈 출력 신호에 응답하여 턴온됨; 및
    상기 제3 스위칭 수단의 상기 제3 보조 메인 전극에 접속된 제4 주 메인 전극, 상기 어드레스 신호의 제q 비트 및 상기 상보 어드레스 신호의 제q 상보 비트 중의 다른 하나가 공급되는 제4 제어 전극, 및 상기 하이 레벨 전위가 인가되는 제4 보조 메인 전극을 구비한 제4 스위칭 수단 -상기 제4 스위칭 수단은, 상기 어드레스 신호의 제q 비트 및 상기 상보 어드레스 신호의 제q 상호 비트 중의 상기 다른 하나가 하이 논리 레벨을 나타낼 때 턴오프됨-
    를 더 포함하는 반도체 메모리 장치.
  96. 제95항에 있어서,
    상기 제1 스위칭 수단은 상기 제1 주 메인 전극으로서 제1 드레인 전극, 상기 제1 제어 전극으로서 제1 게이트 전극, 및 상기 제1 보조 메인 전극으로서 제1 소스 전극을 구비한 제1 P-채널 MOS 트랜지스터이고, 상기 제2 스위칭 수단이 상기 제2 주 메인 전극으로서 제2 드레인 전극, 상기 제2 제어 전극으로서 제2 게이트 전극, 및 상기 제2 보조 메인 전극으로서 제2 소스 전극을 구비한 제2 P-채널 MOS 트랜지스터이며, 상기 제3 스위칭 수단은 상기 제3 주 메인 전극으로서 제3 드레인 전극, 상기 제3 제어 전극으로서 제3 게이트 전극, 및 상기 제3 보조 메인 전극으로서 제3 소스 전극을 구비한 제3 P-채널 MOS 트랜지스터이고, 상기 제4 스위칭 수단이 상기 제4 주 메인 전극으로서 제4 드레인 전극, 상기 제4 제어 전극으로서 제4 게이트 전극, 및 상기 제4 보조 메인 전극으로서 제4 소스 전극을 구비한 제4 P-채널 MOS 트랜지스터인 반도체 메모리 장치.
  97. 제94항에 있어서,
    상기 제q 퓨즈 회로가
    상기 제q 비트 퓨즈 소자의 다른 단부에 접속된 드레인 전극 및 하이 레벨 전위가 인가되는 소스 전극을 구비한 P-채널 MOS 트랜지스터;
    상기 테스트 퓨즈 소자의 또 다른 단부 및 상기 P-채널 MOS 트랜지스터의 드레인 전극에 접속된 입력 단자와 상기 P-채널 MOS 트랜지스터의 게이트 전극에 접속된 출력 단자를 구비한 제1 인버터 -상기 제1 인버터는 상기 제q 비트 퓨즈 출력 신호를 생성함-; 및
    상기 제1 인버터의 상기 출력 단자에 접속된 입력 단자를 구비하여, 상기 제q 상보 비트 퓨즈 출력 신호를 생성하기 위하여 상기 제q 비트 퓨즈 출력 신호를 인버팅하는 제2 인버터
    를 더 포함하는 반도체 메모리 장치.
  98. 제71항에 있어서,
    상기 디코드 억제 신호 생성 수단은 로우 논리 레벨에서 활성을 나타내는 디코드 억제 신호를 생성하기 위한 AND 게이트이고, 상기 리던던트 디코딩 회로는 OR 회로를 통하여 상기 리던던트 디코드된 신호를 생성하며, 상기 리던던트 디코딩 회로는 하이 논리 레벨에서 활성을 나타내는 상기 테스트 모드 신호가 공급되는 테스트 리던던트 디코딩 회로를 포함하고, 상기 테스트 리던던트 디코딩 회로는 로우 레벨 전위가 인가되는 한 단부를 구비한 테스트 퓨즈 소자를 포함하는 테스트 퓨즈 회로를 포함하며, 상기 테스트 퓨즈 회로는 상기 테스트 퓨즈 소자가 절단되지 않을 때 로우 논리 레벨에서 활성을 나타내는 테스트 퓨즈 출력 신호를 생성하고, 상기 테스트 리던던트 디코딩 회로가 상기 AND 회로에 로우 논리 레벨에서 활성을 나타내는 테스트 리던던트 디코드된 신호를 공급하는 반도체 메모리 장치.
  99. 제98항에 있어서,
    상기 테스트 리던던트 디코딩 회로가, 상기 테스트 퓨즈 회로에 접속되고 상기 테스트 모드 신호가 공급되어 상기 테스트 퓨즈 출력 신호를 상기 테스트 모드 신호와 결합하여 상기 테스트 리던던트 디코드된 신호로서 결합된 신호를 생성하기 위한 결합 수단을 더 포함하는 반도체 메모리 장치.
  100. 제99항에 있어서,
    상기 결합 수단이, 상기 테스트 퓨즈 출력 신호를 상기 테스트 모드 신호와 NOR 연산을 하여 NOR 연산된 신호를 상기 결합된 신호로 생성하기 위한 NOR 회로인 반도체 메모리 장치.
  101. 제98항에 있어서,
    상기 테스트 퓨즈 회로가
    상기 테스트 퓨즈 소자의 다른 단부에 접속된 드레인 전극 및 하이 레벨 전위가 인가되는 소스 전극을 구비한 P-채널 MOS 트랜지스터;
    상기 테스트 퓨즈 소자의 또 다른 단부 및 상기 P-채널 MOS 트랜지스터의 드레인 전극에 접속된 입력 단자와 상기 P-채널 MOS 트랜지스터의 게이트 전극에 접속된 출력 단자를 구비한 제1 인버터; 및
    상기 제1 인버터의 상기 출력 단자에 접속된 입력 단자를 구비하여, 상기 테스트 퓨즈 출력 신호를 생성하기 위하여 상기 제1 인버터의 출력 신호를 인버팅하는 제2 인버터
    를 더 포함하는 반도체 메모리 장치.
  102. 제98항에 있어서,
    상기 어드레스 신호는 제1 내지 제Q 비트들로 구성되고 상기 상보 어드레스 신호는 제1 내지 제Q 상보 비트들로 구성되며(여기서, Q는 2보다 작지 않은 양의 정수임), 상기 리던던트 디코딩 회로가
    상기 OR 회로의 입력 단자에 접속된 제1 내지 제Q 비트 리던던트 디코딩 회로 -제q 비트 리던던트 디코딩 회로에 상기 어드레스 신호의 제q 비트 및 상기 상보 어드레스 신호의 제q 상보 비트가 공급되고(여기서, q는 1 내지 Q의 각각을 나타냄), 상기 제q 비트 리던던트 디코딩 회로는 로우 레벨 전위가 인가되는 한 단부를 구비한 제q 비트 퓨즈 소자를 포함하는 제q 퓨즈 회로를 포함하고, 상기 제q 퓨즈 회로는, 상기 제q 비트 퓨즈 소자가 절단되지 않을 때 하이 논리 레벨에서 비활성을 나타내는 제q 비트 퓨즈 출력 신호 및 로우 논리 레벨에서 활성을 나타내는 제q 상보 비트 퓨즈 출력 신호를 생성하며, 상기 제q 비트 리던던트 디코딩 회로는 로우 논리 레벨에서 활성을 나타내는 제q 비트 리던던트 디코드된 신호를 상기 OR 회로에 공급하기 위한 제q 비트 리던던트 출력 노드를 구비함-
    를 더 포함하는 반도체 메모리 장치.
  103. 제102항에 있어서,
    상기 제q 비트 리던던트 디코딩 회로가
    상기 제q 비트 리던던트 출력 노드에 접속된 제1 주 메인 전극, 상기 제q 상보 비트 퓨즈 출력 신호가 공급되는 제1 제어 전극, 및 상기 어드레스 신호의 제q 비트와 상기 상보 어드레스 신호의 제q 상보 비트 중의 하나가 공급되는 제1 보조 메인 전극을 구비한 제1 스위칭 수단 -상기 제1 스위칭 수단은 활성을 나타내는 상기 제q 상보 비트 퓨즈 출력 신호에 응답하여 턴온됨-; 및
    상기 제q 비트 리던던트 출력 노드에 접속된 제2 주 메인 전극, 상기 제q 비트 퓨즈 출력 신호가 공급되는 제2 제어 전극, 및 상기 어드레스 신호의 제q 비트와 상기 상보 어드레스 신호의 제q 상보 비트 중의 다른 하나가 공급되는 제2 보조 메인 전극을 구비한 제2 스위칭 수단 -상기 제2 스위칭 수단은 비활성을 나타내는 상기 제q 비트 퓨즈 출력 신호에 응답하여 턴오프됨-
    을 더 포함하는 반도체 메모리 장치.
  104. 제103항에 있어서,
    상기 제1 스위칭 수단은 상기 제1 주 메인 전극으로서 제1 드레인 전극, 상기 제1 제어 전극으로서 제1 게이트 전극, 및 상기 제1 보조 메인 전극으로서 제1 소스 전극을 구비한 제1 P-채널 MOS 트랜지스터이고, 상기 제2 스위칭 수단이 상기 제2 주 메인 전극으로서 제2 드레인 전극, 상기 제2 제어 전극으로서 제2 게이트 전극, 및 상기 제2 보조 메인 전극으로서 제2 소스 전극을 구비한 제2 P-채널 MOS 트랜지스터인 반도체 메모리 장치.
  105. 제102항에 있어서,
    상기 제q 퓨즈 회로가
    상기 제q 비트 퓨즈 소자의 다른 단부에 접속된 드레인 전극 및 하이 레벨 전위가 인가되는 소스 전극을 구비한 P-채널 MOS 트랜지스터;
    상기 테스트 퓨즈 소자의 또 다른 단부 및 상기 P-채널 MOS 트랜지스터의 드레인에 접속된 입력 단자와 상기 P-채널 MOS 트랜지스터의 게이트 전극에 접속된 출력 단자를 구비한 제1 인버터 -상기 제1 인버터는 상기 제q 비트 퓨즈 출력 신호를 생성함-; 및
    상기 제1 인버터의 상기 출력 단자에 접속된 입력 단자를 구비하여, 상기 제q 상보 비트 퓨즈 출력 신호를 생성하기 위하여 상기 제q 비트 퓨즈 출력 신호를 인버팅하는 제2 인버터
    를 더 포함하는 반도체 메모리 장치.
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