JP2011163898A - 半導体集積回路及び半導体集積回路の試験方法 - Google Patents
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Abstract
【解決手段】本発明にかかる半導体集積回路10は、カウンタ回路6と、遅延クロック信号56を生成する遅延素子5と、クロック信号52のクロックサイクル毎にトグルするデータを入力する第1のフリップフロップ1と、第1のフリップフロップ1からの出力信号を入力する配線4と、遅延クロック信号56に基づき駆動し、配線4からの出力信号を入力する第2のフリップフロップ2と、クロック信号52に基づき駆動し、第1のフリップフロップ1からの出力信号を入力する第3のフリップフロップ3と、第2及び第3のフリップフロップ2、3からの出力信号の排他的論理和を出力する排他的論理和回路7と、を有する。
【選択図】図1
Description
また、特許文献6に開示されている技術は配線の断線検知を行うように構成されているため、予防保守を行うための兆候の検知を行うことができなかった。
以下、図面を参照して本発明の実施の形態について説明する。
図1は本発明の実施の形態1にかかる半導体集積回路を示すブロック図である(以下、半導体集積回路をEM劣化センサという場合もある)。図1に示す半導体集積回路10は、配線4における劣化検知を行なうことが可能な半導体集積回路である。配線4はエレクトロマイグレーションに起因する劣化の検知対象となる配線であり、バッファ8で駆動される。配線4はエレクトロマイグレーション劣化を検知するという目的から、例えばそのプロセス世代のデザインルールで許される最も細い幅でかつ、最も薄い膜厚で設計される。
正常の場合:|初期の検知結果 − 現在の検知結果|≦バイアス値
以降、第2のフリップフロップ2がデータ信号を正しく受信している限り、排他的論理和回路7の出力は"0"となる。
クロック信号52に基づき第1のフリップフロップ1を駆動して、当該クロック信号52のクロックサイクル毎にトグルするデータを入力する工程。第1のフリップフロップ1からの出力信号を配線4に入力する工程。クロック信号52に基づきカウント値を生成し、当該カウント値に応じてクロック信号を遅延させた遅延クロック信号56を生成する工程。遅延クロック信号56に基づき第2のフリップフロップ2を駆動して、配線4からの出力信号を入力する工程。クロック信号52に基づき第3のフリップフロップ3を駆動して、第1のフリップフロップ1からの出力信号を入力する工程。第2及び第3のフリップフロップ2、3からの出力信号の排他的論理和を出力する工程。
以下、本発明の実施の形態2について説明する。図4は本実施の形態にかかる半導体集積回路20を説明するためのブロック図である。本実施の形態にかかる半導体集積回路20は複数のEM劣化センサ10_1〜10_nを備える(nは正の整数)。データ信号51、クロック信号52、初期化信号53は各EM劣化センサ10_1〜10_nに供給される。ここで、各EM劣化センサ10_1〜10_nに供給されるデータ信号51、クロック信号52、初期化信号53は同じ信号である。
以下、本発明の実施の形態3について説明する。図5は本実施の形態にかかる半導体集積回路30を説明するためのブロック図である。本実施の形態にかかる半導体集積回路30は、図1に示す実施の形態1にかかる半導体集積回路10が備える構成要素のうちの一部を備えている。
2 第2のフリップフロップ
3 第3のフリップフロップ
4 配線(劣化検知対象)
5 遅延素子
6 カウンタ回路
7 排他的論理和回路
8、9 バッファ
10 半導体集積回路(EM劣化センサ)
11 遅延制御回路
12 初期値保存メモリ
13 検知結果メモリ
14 比較回路
15 バイアス回路
16 結果保持回路
17 保存制御回路
20 半導体集積回路
21 集計回路
30 半導体集積回路(EM劣化センサ)
51 データ信号
52 クロック信号
53 初期化信号
54 バイアス制御信号
55 判定結果
56 遅延クロック信号
57 エラー信号
Claims (10)
- クロック信号に基づきカウント値を生成し、所定のカウント値に達するとカウント値をリセットするカウンタ回路と、
前記カウンタ回路のカウント値に応じて前記クロック信号を遅延させた遅延クロック信号を生成する遅延素子と、
前記クロック信号に基づき駆動し、当該クロック信号のクロックサイクル毎にトグルするデータを入力する第1のフリップフロップと、
前記第1のフリップフロップからの出力信号を入力する配線と、
前記遅延クロック信号に基づき駆動し、前記配線からの出力信号を入力する第2のフリップフロップと、
前記クロック信号に基づき駆動し、前記第1のフリップフロップからの出力信号を入力する第3のフリップフロップと、
前記第2及び第3のフリップフロップからの出力信号をそれぞれ入力し、当該出力信号の排他的論理和を出力する排他的論理和回路と、
を有する半導体集積回路。 - 前記排他的論理和回路の出力を保持する検知結果メモリと、
前記配線の製造初期における前記排他的論理和回路の出力を保持する初期値保存メモリと、
前記検知結果メモリの出力と前記初期値保存メモリの出力とを比較する比較回路と、
前記比較回路の出力信号に基づき求められた前記配線の劣化に関する判定結果を保持する結果保持回路と、を更に備える請求項1に記載の半導体集積回路。 - 初期化信号及び前記カウンタ回路のカウント値を入力し、前記検知結果メモリの値を前記初期値保存メモリにコピーするように指示する信号を前記初期値保存メモリに出力する保存制御回路と、
バイアス制御信号と前記比較回路の出力信号とを入力し、前記比較回路の出力信号の値をバイアス値に応じて修正するバイアス回路と、を更に備える請求項2に記載の半導体集積回路。 - 前記バイアス回路は、前記比較回路で求められた前記検知結果メモリの出力と前記初期値保存メモリの出力との差分が所定の値以下である場合、前記検知結果メモリの出力と前記初期値保存メモリの出力を同一とみなす、請求項3に記載の半導体集積回路。
- 前記結果保持回路は、前記検知結果メモリの出力と前記初期値保存メモリの出力との差分が所定の値以下である場合に正常であるという判定結果を保持し、前記検知結果メモリの出力と前記初期値保存メモリの出力との差分が所定の値よりも大きい場合に異常であるという判定結果を保持する、請求項2乃至4のいずれか一項に記載の半導体集積回路。
- 複数の請求項2乃至5のいずれかに記載の半導体集積回路と、
前記複数の半導体集積回路からの前記配線の劣化に関する判定結果をそれぞれ入力し、当該判定結果に基づきエラー信号を出力する集計回路と、を備える半導体集積回路。 - 前記集計回路は、前記配線の劣化に関する判定結果のうち、異常と判断した半導体集積回路の数が正常と判断した半導体集積回路の数を上回った場合にエラー信号を出力する、請求項6に記載の半導体集積回路。
- 前記配線は前記半導体集積回路の製造に利用されるプロセスの設計ルールにおいて最も細い配線である、請求項1乃至7のいずれか一項に記載の半導体集積回路。
- クロック信号に基づき第1のフリップフロップを駆動して、当該クロック信号のクロックサイクル毎にトグルするデータを入力し、
前記第1のフリップフロップからの出力信号を配線に入力し、
前記クロック信号に基づきカウント値を生成し、当該カウント値に応じて前記クロック信号を遅延させた遅延クロック信号を生成し、
前記遅延クロック信号に基づき第2のフリップフロップを駆動して、前記配線からの出力信号を入力し、
前記クロック信号に基づき第3のフリップフロップを駆動して、前記第1のフリップフロップからの出力信号を入力し、
前記第2及び第3のフリップフロップからの出力信号の排他的論理和を出力する、半導体集積回路の試験方法。 - 前記排他的論理和の出力を保持し、
前記排他的論理和の出力と前記配線の製造初期における前記排他的論理和の出力とを比較して前記配線の劣化を判定する、請求項9に記載の半導体集積回路の試験方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP (1) | JP5381767B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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