JP2011027476A

JP2011027476A - 半導体装置

Info

Publication number: JP2011027476A
Application number: JP2009171463A
Authority: JP
Inventors: Miho Shirai; 美歩白井
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2009-07-22
Filing date: 2009-07-22
Publication date: 2011-02-10

Abstract

【課題】誤エントリを防止できるテストモードエントリ回路を備えた半導体装置を提供する。
【解決手段】テストモードエントリ回路１００は、ｎビットシフトレジスタ１０１、制御回路１０２及びテストモード信号発生回路１０３を備える。端子ＴＣＯＤＥＥＮＴには、ｎビットのテストコードがシリアル入力され、ｎビットシフトレジスタ１０１は、端子ＴＣＬＫに入力される周期パルスに同期してシフト動作し、テストコードを取り込む。制御回路１０２は、ｍビットカウンタ１１が、カウントするカウント値がｎに至ると、制御信号ＣＮＴＴを出力し、シフト動作を停止させ、制御信号ＣＯＭＰを出力し、テストモード信号発生回路１０３から、テストモード信号ＴＭ０〜ＴＭｎ−１を出力させる。
【選択図】図１

Description

本発明は、テストモードエントリ回路を備えた半導体装置に関する。

ＤＲＡＭ（Dynamic Random Access Memory）等に代表される半導体装置において、トランジスタ等の素子の集積度の向上は、上昇の一途を辿り、これに伴って、半導体装置に搭載される回路自体も複雑化してきている。その結果、例えば、製品開発にあたって搭載される回路の正当性（良／不良）を評価する時間も増大してきている。また、半導体装置のＰ／Ｗ（ウエハープロービングテスト）工程、選別工程等のテスト工程におけるテスト時間も増加するので、製品の低価格化を実現するため、半導体装置のテスト効率を向上させ、テストコストを低減することが必要となる。

そのため、近年において、予め製品設計段階において、テストの対象となる回路や、特殊な動作を行わせたい回路等（以下、被テスト回路）が異なる複数の特性又は動作を選択できるように、半導体装置の設計を行っている。つまり、所定の回路に複数の特性を持たせておくことで、１つの種類の半導体チップを製造するだけで、所定の回路について複数の特性をテストすることが可能となり、半導体装置の評価効率、テスト効率が向上する。

そこで、被テスト回路を選択するための専用の外部端子を設けて、外部端子から被テスト回路へ信号を供給し、被テスト回路を動作させることが行われていたが、テストが増加することで外部端子数も増加し、限られた外部端子の有効利用の点で不都合となってきた。例えば、テストモードが８種のときには、テストモード設定用端子は３端子必要であり、また、テストモードが１６種のときには、テストモード設定用端子は４端子必要となるからである。そのため、ｎビットからなるテストコードが１つの外部端子から入力され、このテストコードに基づいてテストモード信号を生成し、被テスト回路へ供給する回路構成が、採用されてきている。

例えば、特許文献１には、シフトレジスタとカウンタとを含み、通常動作モードにおいてアドレス入力に使用されるアドレス端子からテストコードが入力されるテストモードイネーブル回路（テストモードへのエントリを許可する回路）が開示されている。

特開平５−２８８８０６号公報

しかし、特許文献１に開示されたテストモードイネーブル回路においては、アドレス端子Ａ３から入力されるクロック入力に同期して、アドレス端子Ａ１からシリアルに入力される４ビットのテストコードを２組取り込み、予め設定された２組のテストコードとそれぞれ比較し、２回ともコードが一致したときに、初めて１つのテストモードへエントリを許可するものである（特許文献１の段落番号「０１２０」〜「０１３１」参照）。すなわち、テストモードへの誤エントリを防ぐために、必要以上にテストコードを入力する構成となっている。

従って、従来技術においては、４ビットのテストコードが入力されれば、４個の被テスト回路の選択／被選択を行うことができるにも関らず、テストコードを１つのテストモード設定に２つ用いているので、被測定回路数に対してテストコードを有効活用していないこととなる。そのため、ｎ個の被テスト回路をテストモードへエントリするには、少なくともｎビットのテストコードの２倍以上は必要となる。また、テストコードが入力されるたびに判定をするため、テストモード設定に時間を要する問題があった。また、判定のために回路構成が複雑になり、チップ面積も増大するという問題があった。

なお、特許文献１で開示されているテストモードイネーブル回路は、シフトレジスタ及びカウンタを用いている。シフトレジスタは、上記アドレス端子Ａ１から入力されるテストコードにより、シリアルコードを発生するための回路であり、これと予め設定されたシリアルコードが比較される。また、カウンタは、シフトレジスタにｎビットがラッチされたことをカウントするわけではなく、単に上記２回の比較を行う間隔（シフトレジスタに入力されるシフトクロック数）を決定する回路である。

本発明は、テストモードを設定するためのｎビットのシリアルデータをシフトクロックに同期して取り込み、シフトクロックをカウントし、カウント値がｎに至った時に、シフト動作を停止し、取り込まれたシリアルデータに基づいてテストモード設定信号を出力することを特徴とする半導体装置である。

本発明によれば、シフトレジスタがｎビットのテストコードを取り込みラッチしてから、テストモード設定信号を出力するので、テストコードに応じたテストモードへ、誤エントリすることなく移行できる。そのため、テストコードが入力されるたびに判定をする必要はなく、テストモード設定に要する時間を短縮できる。また、判定のために回路構成が複雑となることはなく、チップ面積増大を抑制できる。また、ｎ個の被テスト回路のテストモード動作を設定するために、必要最小限のｎビットのテストコードで足りるので、テストコードを有効活用することができる。

また、本発明によれば、カウント値がｎに至るとシフトレジスタのｎビットのデータをラッチする構成としたので、テストコードが必要以上に入力されることはなくなり、異なるテストモードにエントリし、例えばデバイスがハングすることを回避できる。また、制御回路はラッチされた上記ｎビットのデータを規定回数のテストコードを入力し終えた後、すなわちカウント値がｎに至った後、シフトレジスタの内容（テストモード種別の情報、すなわちテストモード設定信号）を出力させるので、後段回路、すなわちテストモード設定信号が入力される被テスト回路が、間違ったシフトレジスタの内容で動作し始めることの防止もできる。

本発明の半導体装置が備えるテストモードエントリ回路の構成図である。図１の回路動作を説明するために用いるタイミングチャートである。本発明の半導体装置が備えるテストモードエントリ回路の構成図である。

本発明の課題を解決する技術思想の代表的な一例は、以下に示される。但し、本発明の請求内容はこの技術思想に限られず、本発明の請求項に記載の内容であることは言うまでもない。
テストモードエントリ回路は、被テスト回路の特性、動作を変更させるため、テストコードが外部から入力され、入力されたコードに応じて、被テスト回路の特性等を変更させるテストモード信号を発生する。

ここで、テストモード信号が入力される被テスト回路としては、例えば、ＤＲＡＭ等において、センスアンプ活性タイミングを遅延させる遅延回路が考えられる。通常動作モードにおいては、ワード線選択後ビット線対に充分差電位が生じた後、センスアンプは活性化される。しかし、製造ばらつき等によりメモリセル容量が小さいセルができる場合もあり、通常動作モードのタイミング設定では、製品が良品と判断され、製品出荷後当該メモリセルの特性が劣化するなどして不良品となる場合が考えられる。そこで、上記遅延回路において、スイッチ等を設け、センスアンプ活性化のタイミングを厳しくすれば、加速試験を行うことができる。そのため、テストモード信号は、上記スイッチを制御する信号に用いることができる。

また、ＤＲＡＭ等は、内部に内部電圧発生回路を備え、この降圧回路の出力により、メモリセルを動作させることが一般に行われる。信頼性試験において初期不良をリジェクトするため、製品出荷時とは異なる高い電圧でメモリセルを動作させることが行われる。かかる場合、内部電圧発生回路を、他の電圧を発生する回路等に接続するバイパススイッチを設け、切り替えを行うことが考えられる。そのため、テストモード信号は、上記バイパススイッチを制御する信号に用いることができる。

テストモードエントリ回路は、入力されるテストコードに応じて、上述のようなテストモード信号を発生する回路であるが、テストコードが余分に入力される場合、意図したテストモードとは異なるテストモードへ移行してしまう。また、テストコード入力が完了しないうちに、テストモード信号を発生すると、同じく、意図したテストモードとは異なるテストモードへ移行してしまう。

そこで、本発明に係る半導体装置が備えるテストモードエントリ回路においては、制御回路に、テストコード（ｎビット）のビット数と等しいカウンタ値（ｎ）を設定して、シフトレジスタがテストコード（ｎビット）を取り込むと、シフトクロックを停止する制御信号（制御信号ＣＮＴＴ）を出力し、シフトレジスタが必要以上にテストコードを取り込むこと（誤エントリ）を防止する。また、制御回路は、シフトレジスタがテストコード（ｎビット）を取り込むと、テストモード信号発生回路を活性化する制御信号（制御信号ＣＯＭＰ）を出力し、取り込んだテストコードに相当するテストモード信号を確実に発生させることで、誤エントリを防止することを技術思想とする。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

（第１実施形態）
図１は、本発明の実施形態に係る半導体装置が備えるテストモードエントリ回路１００の構成図である。図１において、テストモードエントリ回路１００は、ｎビットシフトレジスタ１０１、制御回路１０２及びテストモード信号発生回路１０３を備える。また、テストモードエントリ回路１００は、テストコードが入力される端子ＴＣＯＤＥＥＮＴ、テストモードエントリ信号が入力される端子ＴＭＥＮＴ及び周期パルスが入力される端子ＴＣＬＫを備える。

ｎビットシフトレジスタ１０１は、データ入力端子Ｄｉｎ、イネーブル端子ＥＮＢ、クロック端子ＣＬＫを備えている。データ入力端子Ｄｉｎは端子ＴＣＯＤＥＥＮＴに接続され、イネーブル端子ＥＮＢは端子ＴＭＥＮＴに接続される。また、クロック端子ＣＬＫは、制御回路１０２から制御信号ＣＬＫＳが入力される。
ここで、ｎビットシフトレジスタ１０１は、例えば、ｎ個のＤ型フリップフロップを直列に接続して構成される。直列接続されたＤ型フリップフロップ各々において、初段のフリップフロップのデータ入力端子Ｄは、上記端子ＴＣＯＤＥＥＮＴに接続され、２段目以降のフリップフロップのデータ入力端子Ｄは、前段のフリップフロップのデータ出力端子Ｑに接続される。また、Ｄ型フリップフロップ各々において、クロック端子ＣＬＫには、上記制御信号ＣＬＫＳが入力される。また、これらｎ個のＤ型フリップフロップの端子Ｑが、初段から順番に、ｎビットシフトレジスタの出力端子Ｎ０〜Ｎｎ−１となる。

従って、ｎビットシフトレジスタ１０１は、制御信号ＣＬＫＳに同期して、端子ＴＣＯＤＥＥＮＴに入力されるテストコードの論理レベルの変化を、初段のＤ型フリップフロップから最終段（ｎ段）目のＤ型フリップフロップへと伝搬させる。なお、各々のＤ型フリップフロップには、リセット端子が設けられ、上記端子ＴＭＥＮＴと接続され、入力信号がＬレベル（論理レベル「０」）のとき、各々のＱ端子は「０」へリセットされている。従って、ｎビットシフトレジスタ１０１は、端子ＥＮＢに、端子ＴＭＥＮＴから「１」が入力された以降において、端子ＴＣＬＫに入力される周期パルスの各立ち上がりに同期して、端子ＴＣＯＤＥＥＮＴに入力される論理レベルを順に取り込む。

制御回路１０２は、ｍビットカウンタ１１、ｍビットレジスタ１２、コンパレータ１３及びＳＲＦＦ回路１４（セットリセットフリップフロップ）、ＮＡＮＤ回路２１、インバータ回路２２、インバータ回路３０、ＮＡＮＤ回路３１、インバータ回路３２及びインバータ回路３３を備える。

ＮＡＮＤ回路２１の２入力端子は、端子ＴＣＬＫ及び端子ＴＭＥＮＴへ接続され、出力はインバータ回路２２の入力へ接続される。インバータ回路２２は、入力がＮＡＮＤ回路２１の出力へ接続され、出力はｍビットカウンタ１１の端子ＣＬＫへ接続される。ＮＡＮＤ回路２１は、端子ＴＭＥＮＴへの入力が「１」のとき、端子ＣＬＫに周期パルスが入力されると、周期的に「０」、「１」となる信号を出力する。インバータ回路２２は、これを受けて、ｍビットカウンタ１１に対して、周期的なパルスである制御信号ＣＬＫＣを出力する。

ＮＡＮＤ回路３１の２入力端子は、端子ＴＣＬＫ及びインバータ回路３０の出力へ接続され、出力はインバータ回路３２の入力へ接続される。インバータ回路３２は、入力がＮＡＮＤ回路３１の出力へ接続され、出力はｎビットシフトレジスタ１０１の端子ＣＬＫへ接続される。また、インバータ回路３０は、入力がＳＲＦＦ１４回路の出力へ接続され、出力がＮＡＮＤ回路３１の２入力のうちの１入力へ接続され、制御信号ＣＮＴＴを出力する。ＮＡＮＤ回路３１は、制御信号ＣＮＴＴが「１」のとき、端子ＣＬＫに周期パルスが入力されると、周期的に「０」、「１」となる信号を出力する。インバータ回路３２は、これを受けて、ｎビットシフトレジスタ１０１に対して、周期的なパルスである制御信号ＣＬＫＳを出力する。また、制御信号ＣＮＴＴが「０」になると、ＮＡＮＤ回路３１は、「１」を出力する。インバータ回路３２は、これを受けて、ｎビットシフトレジスタ１０１への制御信号ＣＬＫＳを「０」とし、周期的なパルスの供給を停止する。

ｍビットカウンタ１１は、イネーブル端子ＥＮＢ及びクロック端子ＣＬＫ端子を備えている。イネーブル端子ＥＮＢは、端子ＴＭＥＮＴに接続される。また、クロック端子ＣＬＫは、インバータ回路２２から制御信号ＣＬＫＣが入力される。
ｍビットカウンタ１１は、例えば、ｍ個のＤ型フリップフロップを直列に接続して構成される。直列接続されたＤ型フリップフロップ各々において、初段のフリップフロップのクロック入力端子ＣＬＫは、上記制御信号ＣＬＫＣを出力するインバータ回路２２へ接続され、２段目以降のフリップフロップのクロック入力端子ＣＬＫは、前段のデータ出力端子ＱＢと接続される。また、Ｄ型フリップフロップ各々において、データ入力端子Ｄは、自己のデータ出力端子ＱＢと接続される。また、これらｍ個のＤ型フリップフロップのデータ出力端子Ｑが、初段から順番に、ｍビットカウンタの出力端子Ｃ０〜Ｃｍ−１となる。

なお、各々のＤ型フリップフロップには、リセット端子が設けられ、上記端子ＴＭＥＮＴと接続され、入力信号がＬレベル（論理レベル「０」）のとき、各々のＱ端子は「０」へリセットされている。従って、ｍビットカウンタ１１は、端子ＥＮＢに、端子ＴＭＥＮＴから「１」が入力された以降において、端子ＴＣＬＫに入力される周期パルスの最初の立ち上がりに同期してカウントアップを開始し、以降の周期パルスの各立ち上がりに同期してカウントアップする。

ｍビットレジスタ１２は、出力端子Ｃ０’〜Ｃｍ−１’を備える。ここで、出力端子Ｃ０’ 〜Ｃｍ−１’は、それぞれスイッチＳＷ０〜ＳＷｍ−１を介して、電源端子ＶＤＤまたは接地端子ＶＳＳへ接続される。ｍビットレジスタ１２は、カウンタ値を格納する記憶部であり、ｎビットシフトレジスタ１０１の出力端子数（数値ｎ）が予め設定されている。例えば、ｎビットシフトレジスタ１０１が４ビットシフトレジスタであれば、端子Ｃ０’への出力が「０」、端子Ｃ１’への出力が「０」、端子Ｃ２’への出力が「１」、端子Ｃ３’〜Ｃｍ−１’への出力が「０」となるように、スイッチＳＷ０〜ＳＷｍ−１のうちスイッチＳＷ２の一端が電源端子ＶＤＤへ、残りのスイッチの一端が接地端子ＶＳＳへ接続され、カウント値４（２進数では１００）を格納するように、あらかじめ設計されている。

コンパレータ１３は、ｍビットカウンタ１１のｍビットの出力（Ａ）と、ｍビットレジスタ１２のｍビット出力（Ｂ）とを比較判定し、一致した場合、ＳＲＦＦ回路１４に対して「１」を出力する。上記場合の例では、ｍビットカウンタ１１が制御信号ＣＬＫＣのパルス、すなわち、端子ＴＣＬＫへ入力される周期パルスの数が４に至ると、Ａ＝Ｂになったと判定し、「１」を出力する。

ＳＲＦＦ回路１４は、インバータ回路４１、インバータ回路４２、ＮＡＮＤ回路４３及びＮＡＮＤ回路４４から構成される。ＳＲＦＦ回路１４のセット入力端子Ｓは、インバータ回路４１の入力端子であり、コンパレータ１３の出力信号が入力される。ＳＲＦＦ回路１４のリセット入力端子Ｒは、インバータ回路４２の入力端子であり、インバータ回路３３の出力信号が入力される。インバータ回路３３は、入力が端子ＴＭＥＮＴへ接続され、出力がＳＲＦＦ回路１４のリセット端子Ｒへ接続される。

端子ＴＭＥＮＴに「０」が入力される期間において、インバータ回路４２は「０」を出力しているので、ＮＡＮＤ回路４４は、／Ｑ端子を「１」へリセットしている。この際、コンパレータ１３は、ｍビットカウンタ１１がリセット状態にあるので、出力は「０」であり、セット入力端子Ｓの電圧レベルを「０」にしている。従って、インバータ回路４１の出力レベルは「１」であり、ＮＡＮＤ回路４３は、２入力端子の電圧レベルがいずれも「１」であるので、Ｑ端子を「０」へリセットしている。

一方、端子ＴＭＥＮＴに「１」が入力される期間において、コンパレータ１３が一致判定を行って「１」を出力すると、インバータ回路４１は「０」を出力し、ＮＡＮＤ回路４３は、Ｑ端子を「１」へセットし、制御信号ＣＯＭＰを「１」に変化させる。この際、端子ＴＭＥＮＴは「１」が入力されているので、インバータ回路４２は「１」を出力している。ＮＡＮＤ回路４４は、２入力端子の電圧レベルがいずれも「１」となるので、／Ｑ端子を「０」へセットする。これにより、その後、コンパレータが「０」を出力しても、ＮＡＮＤ回路４３の２入力端子のうち／Ｑ端子に接続される入力端子は「０」であるので、Ｑ端子は「１」に維持される（ラッチされる）。

テストモード信号発生回路１０３は、ｎ個の２入力ＮＡＮＤ回路５１−１〜５１−ｎと、各々のＮＡＮＤ回路の出力に接続されるｎ個のインバータ回路５２−１〜５２−ｎから構成される。各々のＮＡＮＤ回路は、２入力の一方がｎビットシフトレジスタ１０１の出力端子Ｎ０〜Ｎｎ−１と接続され、シフト回路からそれぞれ１ビットのデータが入力される。また、２入力の他方は、制御回路１０２と接続され、制御信号ＣＯＭＰが入力される。テストモード信号発生回路１０３は、制御信号ＣＯＭＰが「１」となると、ｎビットシフトレジスタ１０１の出力端子Ｎ０〜Ｎｎ−１のうち論理レベルが「１」である出力端子に対応するテストモード信号を「０」から「１」へ変化させる。図１において不図示の複数の被テスト回路には、このように生成されたテストモード信号ＴＭ０〜ＴＭｎ−１が入力される。なお、テストモード信号ＴＭ０〜ＴＭｎ−１は、ｎ個の被テスト回路に入力されてもよい。或いは、更にデコーダ等の回路に入力され、例えば、ｎ個の論理レベルに対応する２^ｎ本の信号にデコードされて、２^ｎ個の被テスト回路に入力する構成としてもよい。

図２は、図１におけるテストモードエントリ回路１００の動作を示すタイミングチャートである。図２においては、端子ＴＭＥＮＴ、端子ＴＣＬＫ、端子ＴＣＯＤＥＥＮＴに入力される信号の論理レベルの時間変化、図１に示した各信号、ノードの論理レベルの時間変化を示している。以下、図２を用いて、テストモードエントリ回路１００の動作を説明する。なお、以下の説明では、上記テストモードエントリ回路１００において、ｎ＝４、ｍ＝３の場合を説明する。従って、ｍビットレジスタ１２においては、カウント値４が格納されるように、スイッチＳＷ１及びＳＷ２の一端が電源端子ＶＤＤへ、他のスイッチの一端が接地端子ＶＳＳへ接続されている。また、テストモードエントリ回路１００に、端子ＴＣＯＤＥＥＮＴから、シリアルにデータ「１」、「０」、「０」、「１」のテストコードが入力されるものとする。

時刻ｔ１以前において、テストモードエントリ回路１００は、端子ＴＭＥＮＴに入力される信号が「０」であるので、図２に示す全ての信号及びノードは、リセット状態「０」に維持されている。
時刻ｔ１において、端子ＴＭＥＮＴに入力される信号が「１」になると、ｎビットシフトレジスタ１０１及びｍビットカウンタは、各々のイネーブル端子ＥＮＢに「１」が入力され、リセット状態から活性化状態へ移行する。また、ＳＲＦＦ回路１４は、リセット端子Ｒに「０」が入力され、リセット状態から活性化状態へ移行する。

時刻ｔ２以降において、端子ＴＣＬＫに周期パルスが入力されると、これに応じて、ｎビットシフトレジスタ１０１の入力端子ＣＬＫには、制御信号ＣＬＫＳが周期的に入力される。また、ｍビットカウンタの入力端子ＣＬＫには、制御信号ＣＬＫＣが周期的に入力される。
ｎビットシフトレジスタ１０１は、制御信号ＣＬＫＳの最初の立ち上がりに同期して、最初のテストコード「１」を、初段のＤ型フリップフロップにラッチする。以降、入力されるテストコードを、時刻ｔ３、時刻ｔ４、時刻ｔ５において、制御信号ＣＬＫＳの立ち上がりに同期して、後段のＤ型不チップフロップへ順に移動させていく。時刻ｔ６において、ｎビットシフトレジスタ１０１は４ビットのテストコードを取り込み終わり、出力端子Ｎ０〜Ｎ３の論理レベルは、順に入力されたテストコードに応じて、それぞれ「１」、「０」、「０」、「１」となる。
一方、ｍビットカウンタ１１は、時刻ｔ２〜ｔ５における制御信号ＣＬＫＣの各立ち上がりに同期して、出力端子Ｃ０〜Ｃ２の論理レベル（Ｃ０、Ｃ１、Ｃ２）を、（１、０、０）、（０、１、０）、（１、１、０）、（０、０、１）とカウントアップする。

時刻ｔ６において、コンパレータ１３は、ｍビットカウンタ１１の出力端子Ｃ０〜Ｃ２の論理レベル（０、１、１）と、ｍビットレジスタ１２の出力端子Ｃ０’〜Ｃ２’の論理レベル（０、１、１）が一致するので、出力を「１」にする。これにより、ＳＲＦＦ回路１４は、制御信号ＣＯＭＰを「１」にセットする。ＳＲＦＦ回路１４は、セットされた制御信号ＣＯＭＰの論理レベルを、端子ＴＭＥＮＴに入力される信号が「０」になるまでラッチする。
インバータ回路３０は、制御信号ＣＮＴＴを「０」へ遷移させる。これにより、ＮＡＮＤ回路３１及びインバータ回路３２が、制御信号ＣＬＫＳを「０」とするので、ｎビットシフトレジスタ１０１は、シフト動作を停止する。以降、端子ＴＣＯＤＥＥＮＴの論理ベルが変化しても、ｎビットシフトレジスタ１０１は、取り込んだテストコードを保持し続け、出力端子Ｎ０〜Ｎ３の論理レベルが変化することはない。

時刻ｔ６において、制御信号ＣＯＭＰが「１」となることで、テストモード信号発生回路１０３は、ｎビットシフトレジスタ１０１の出力端子Ｎ０〜Ｎ３の論理レベルに応じて、テストモード信号ＴＭ０、ＴＭ３の論理レベルを、それぞれ「１」に変化させる。なお、テストモード信号ＴＭ１、ＴＭ２の論理レベルを、それぞれ「０」のまま維持する。つまり、テストモード設定信号を出力する。これにより、テストモード信号ＴＭ０、ＴＭ２が入力される被テスト回路がテスト動作モードにセットされる。
時刻ｔ７において、端子ＴＭＥＮＴに入力される信号が「０」になると、テストモードエントリ回路１００において、図２に示す信号及びノードは「０」にリセットされる。なお、被テスト回路におけるテスト動作モードのリセットを、テストモードエントリ回路１００のリセットに同期させる構成としてもよい。或いは、被テスト回路側にラッチ回路を設けて、被テスト回路の動作が終了するまでリセットされないようにして、テストモードエントリ回路のリセットとは独立してリセットされる構成としてもよい。

このように、本実施形態による半導体装置は、テストモードを設定するためのｎビットのシリアルデータ（端子ＴＣＯＤＥＥＮＴに入力されるテストコード）をシフトクロック（端子ＴＣＬＫに入力される周期パルス）に同期して取り込み、シフトクロックをカウントし、カウント値がｎに至った時に、シフト動作を停止し（制御信号ＣＮＴＴを出力し、シフトレ動作を停止し）、取り込まれたシリアルデータに基づいてテストモード設定信号（テストモード信号ＴＭ０〜ＴＭｎ−１）を出力することを特徴とする半導体装置である。

この発明によれば、半導体装置は、シフトレジスタがｎビットのテストコードを取り込みラッチしてから、テストモード設定信号を出力するので、テストコードに応じたテストモードへ、誤エントリすることなく移行できる。そのため、テストコードが入力されるたびに判定をする必要はなく、テストモード設定に要する時間を短縮できる。また、判定のために回路構成が複雑となることはなく、チップ面積増大を抑制できる。また、ｎ個の被テスト回路のテストモード動作を設定するために、必要最小限のｎビットのテストコードで足りるので、テストコードを有効活用することができる。

（第２実施形態）
次に、本発明の他の実施形態について説明する。
図３は、本発明の他の実施形態に係る半導体装置が備えるテストモードエントリ回路１００ａの構成図である。なお、図３において、図１と同様の構成については同一の符号を付し、説明を省略する。
図３におけるテストモードエントリ回路が、図１におけるテストモードエントリ回路と相違する点は、以下の点である。

すなわち、端子ＴＣＯＤＥＥＮＴの代わりに端子Ｔ１が、端子ＴＣＬＫの代わりに端子Ｔ２が設けられている。また、端子Ｔ１にはセレクタ６１、端子Ｔ２にはセレクタ６２が接続される。また、図１におけるｎビットシフトレジスタ１０１のデータ入力端子Ｄｉｎは、セレクタ６１の一方の入力側へ接続され、ＮＡＮＤ回路２１及びＮＡＮＤ回路３１は、セレクタ６２の一方の入力側へ接続される。セレクタ６１の他方の入力側へは、内部回路ＣＡが接続され、セレクタ６２の他方の入力側へは、内部回路ＣＢが接続される。
ここで、内部回路ＣＡ及び内部回路ＣＢは、例えば半導体装置の外部端子から信号が直接入力される初段回路である。すなわち、端子Ｔ１及び端子Ｔ２は、テストモードエントリ期間においてのみ制御回路１０２へ接続され使用される端子であり、テストモード設定後においては、内部回路ＣＡ及び内部回路ＣＢに接続され、それぞれの内部回路は各々の端子から入力信号が入力される。なお、端子Ｔ１及び端子Ｔ２は、データを入出力するデータ入出力端子であってもよい。

セレクタ６１及びセレクタ６２各々は、端子ＴＭＥＮＴに入力される信号の論理レベルによって、それぞれに接続される端子Ｔ１、端子Ｔ２の接続先を切り替える回路である。
すなわち、端子ＴＭＥＮＴに入力される信号がＨレベル（論理レベル「１」）の期間、端子Ｔ１は、ｎビットシフトレジスタ１０１のデータ入力端子Ｄｉｎに接続され、テストコードが入力される端子ＴＣＯＤＥＥＮＴ’として使用される。
また、端子Ｔ２は、ＮＡＮＤ回路２１及びＮＡＮＤ回路３１に接続され、周期パルスが入力される端子ＴＣＬＫ’として使用される。
すなわち、この期間においては、第１の実施形態において説明したテストモードエントリ動作が行われる。
一方、端子ＴＭＥＮＴに入力される信号がＬレベル（論理レベル「０」）の期間、端子Ｔ１は、内部回路ＣＡへ、端子Ｔ２は、内部回路ＣＢへ接続される。

本実施形態によれば、第１の実施形態における効果を維持しつつ、さらに、テストモードエントリ動作に関る端子数を削減できる効果がある。

また、本実施形態による半導体装置は、テストモード設定期間において上記シリアルデータが入力され、他の期間においては別の用途に切り替わる第１の端子（端子Ｔ１）に接続される第１のセレクタ（セレクタ６１）と、テストモード設定期間においてシフトクロック（端子ＴＣＬＫに入力される周期パルス）が入力され、他の期間においては別の用途に切り替わる第２の端子（端子Ｔ２）に接続される第２のセレクタ（セレクタ６２）と、を備え、テストモードエントリ信号（端子ＴＭＥＮＴに入力される信号）により、第１のセレクタ及び第２のセレクタの選択を行うことを特徴とする。

本願の基本的技術思想はこれに限られず、例えば、ＴＣＯＤＥＥＮＴ、ＴＣＬＫ、ＴＭＥＮＴは半導体装置が備える端子でなく、上記説明において各端子へ入力される信号を生成する回路が半導体装置に搭載されていても良い。更に、シフトレジスタ、カウンタの回路形式は、周知の様々な回路形式が適用できる。本願の機能を備えた半導体チップは、ＳＯＣ、ＳＩＰやＰＯＰ（パッケージオンパッケージ）等の半導体装置に適用できる。また本願の機能を備えた半導体チップの機能は、ＣＰＵ、ＭＣＵ、ＤＳＰ、メモリ等の半導体装置に適用できる。
また、論理回路を構成するトランジスタは、電界効果トランジスタ（Field Eeffect Transistor;FET）であれば良く、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、TFT(Thin Film Transistor)等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。バイポーラ型トランジスタであっても良い。ＦＥＴ以外のトランジスタであっても良い。
また、本発明の請求の範囲の枠内において、種々の開示要素の多様な組み合わせ乃至選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろうと考えられる各種変形、修正を含むことは勿論である。

１００，１００ａ…テストモードエントリ回路、１０１…ｎビットシフトレジスタ、１０２…制御回路、１０３…テストモード信号発生回路、ＴＣＯＤＥＥＮＴ，ＴＣＬＫ，ＴＭＥＮＴ，Ｄｉｎ，ＥＮＢ，ＣＬＫ、Ｎ０，Ａ１，Ａ３，Ｄ，Ｑ，ＱＢ，Ｃ０，Ｃ１，Ｃ２，Ｃ３，ＶＤＤ，ＶＳＳ，Ｓ，Ｒ，Ｔ１，Ｔ２…端子、１１…ｍビットカウンタ、１２…ｍビットレジスタ、ＳＷ０，ＳＷ１，ＳＷ２…スイッチ、１３…コンパレータ、１４…ＳＲＦＦ回路、２２，３０，３２，３３，４１，４２，５２…インバータ回路、２１，３１，４３，４４，５１…ＮＡＮＤ回路、６１，６２…セレクタ

Claims

テストモードを設定するためのｎビットのシリアルデータをシフトクロックに同期して取り込み、
前記シフトクロックをカウントし、カウント値がｎに至った時に、シフト動作を停止し、取り込まれた前記シリアルデータに基づいてテストモード設定信号を出力することを特徴とする半導体装置。
複数のテストモード設定信号によってテストが行われる半導体装置であって、
テストモードを設定するためのｎビットのシリアルデータをシフトクロックに同期して取り込むｎビットのシフトレジスタと、
前記シフトクロックをカウントし、カウント値がｎに至った時に、前記シフトレジスタのシフト動作を停止し、前記シフトレジスタに取り込まれた前記シリアルデータに基づいて前記テストモード設定信号を出力させる制御回路と、
を有することを特徴とする半導体装置。
テストモードを設定しないときに、前記シリアルデータの内容と前記カウント値をリセットすることを特徴とする請求項１乃至請求項２のいずれか一項に記載の半導体装置。
テストモード設定期間において前記シリアルデータが入力され、他の期間においては別の用途に切り替わる第１の端子に接続される第１のセレクタと、
前記テストモード設定期間において前記シフトクロックが入力され、他の期間においては別の用途に切り替わる第２の端子に接続される第２のセレクタと、
を備え、
テストモードエントリ信号により、前記第１のセレクタ及び前記第２のセレクタの選択を行うことを特徴とする請求項１乃至請求項３のいずれか一項に記載の半導体装置。