KR20080061951A - 반도체 메모리 장치 - Google Patents
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Abstract
본 발명은 워드 라인 리던던시(redundancy)를 위한 퓨즈 박스를 포함하는 반도체 메모리 장치에 관한 것으로서, 인접하는 두 뱅크 중 어느 하나의 리페어 워드 라인들의 인에이블을 제어하는 다수의 제 1 퓨즈 세트; 및 상기 두 뱅크 중 다른 하나의 리페어 워드 라인들의 인에이블을 제어하는 다수의 제 2 퓨즈 세트;를 포함하며, 상기 다수의 제 1 및 제 2 퓨즈 세트는 상기 뱅크 그룹의 두 뱅크 사이에 일렬로 배치됨을 특징으로 한다.
Description
도 1은 종래의 반도체 메모리 장치에서 퓨즈 박스(120,160)의 배치를 나타내는 도면.
도 2는 본 발명의 일 실시 예에 따른 퓨즈 박스(200)의 배치를 나타내는 도면.
도 3은 본 발명의 다른 실시 예에 따른 퓨즈 박스(320)의 배치를 나타내는 도면.
본 발명의 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 워드 라인 리던던시(redundancy)를 위한 퓨즈 박스를 포함하는 반도체 메모리 장치에 관한 것이다.
일반적으로, 반도체 메모리 장치에 구비된 수많은 셀 중에서 어느 하나라도 결함이 발생하면, 그 반도체 메모리 장치는 제 기능을 수행할 수 없다. 따라서, 반도체 메모리 장치는 불량 셀이 발생하는 경우, 상기 불량 셀을 내부에 미리 설치된 예비 메모리 셀로 대체함으로써 수율(yield)을 높이는 리페어 방식을 채용하고 있다.
이러한 리페어는 불량 셀을 로우(row) 및 컬럼(column) 단위로 준비된 리페어 메모리 셀로 대체함으로써 이루어지며, 상기 리페어 메모리 셀의 대체는 메모리 셀 어레이 중의 불량 메모리 셀을 지정하는 어드레스를 디코딩하여 불량 메모리 셀이 아닌 리페어 셀에 연결된 리페어 워드 라인 또는 비트 라인을 선택함으로써 이루어진다.
특히, 리페어 워드 라인의 인에이블은 종래에, 도 1에 도시된 바와 같이, 각 뱅크(100,140)의 다수의 리페어 워드 라인에 연결된 퓨즈 박스(120,160)에 의해 제어된다.
구체적으로, 도 1을 참조하면, 종래의 반도체 메모리 장치는 뱅크(100,140)마다 퓨즈 박스(120,160)를 하나씩 구비하며, 각 퓨즈 박스(120,160)는 다수의 퓨즈 세트(121,161)를 포함한다. 그리고, 하나의 퓨즈 세트(121,161)는 뱅크(100,140)의 셀 블럭(101,141)에 배치되는 다수의 리페어 워드 라인(RWL00~RWL0n,RWL10~RWL1n)의 선택을 각각 제어한다.
즉, 종래의 반도체 메모리 장치는 뱅크(100,140) 하나당 다수의 퓨즈 세트(121,161)가 1열 또는 2열로 배치된 퓨즈 박스(120,160)를 구비하며, 각 로우 퓨즈 박스(120,160)는 각 뱅크(100,140)에 해당되는 리페어 워드 라인들의 인에이블을 제어한다.
하지만, 로우 퓨즈 박스(예컨대, 120)에 배치되는 하나의 퓨즈 세트(121)가 하나의 셀 블럭(101)보다 작은 면적을 차지하므로, 종래와 같이 퓨즈 박스(120) 내 에 퓨즈 세트들(121)이 배치되면, 퓨즈 세트들(121) 사이에 남는 공간이 발생하여 액티브(Active) 영역을 효율적으로 사용할 수 없는 문제점이 있다.
아울러, 종래와 같이 뱅크(100,140)마다 퓨즈 박스(120,160)가 하나씩 배치되면, 반도체 메모리 장치에서 퓨즈 박스(120,160)가 큰 면적을 차지하는 문제점이 있다.
따라서, 본 발명의 목적은 리페어 워드 라인들을 제어하는 퓨즈 세트들을 효율적으로 배치하여 다수의 뱅크를 포함하는 액티브 영역을 효율적으로 사용하고자 함에 있다.
본 발명의 다른 목적은 리페어 워드 라인들을 제어하는 퓨즈 박스의 면적을 최소화하여 반도체 메모리 장치에서 퓨즈 박스가 차지하는 면적을 줄이고자 함에 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 일면에 따른 반도체 메모리 장치는, 인접하는 두 뱅크를 포함하는 뱅크 그룹을 갖고, 상기 뱅크 그룹의 두 뱅크 중 어느 하나의 리페어 워드 라인들의 인에이블을 제어하는 다수의 제 1 퓨즈 세트; 및 상기 뱅크 그룹의 두 뱅크 중 다른 하나의 리페어 워드 라인들의 인에이블을 제어하는 다수의 제 2 퓨즈 세트;를 포함하며, 상기 다수의 제 1 및 제 2 퓨즈 세트는 상기 뱅크 그룹의 두 뱅크 사이에 일렬로 배치됨을 특징으로 한다.
여기서, 상기 각 제 1 및 제 2 퓨즈 세트는 하나씩 교번되게 배치되거나, 상 기 제 1 퓨즈 세트들은 상기 열의 일단으로부터 소정 범위까지 배치되고, 상기 제 2 퓨즈 세트들은 상기 열의 나머지 부분에 배치됨이 바람직하다.
그리고, 상기 제 1 및 제 2 퓨즈 세트 하나당 최소한 둘 이상의 상기 리페어 워드 라인의 인에이블을 각각 제어하며, 상기 각 제 1 및 제 2 퓨즈 세트는 외부의 로우 어드레스와 내부의 퓨즈 커팅 어드레스를 비교하여 상기 리페어 워드 라인들의 인에이블을 제어함이 바람직하다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 다른 면에 따른 반도체 메모리 장치는, 다수의 제 1 리페어 워드 라인이 배치되는 제 1 셀 블럭들을 포함하는 제 1 뱅크; 다수의 제 2 리페어 워드 라인이 배치되는 제 2 셀 블럭들을 포함하는 제 2 뱅크; 상기 다수의 제 1 리페어 워드 라인의 인에이블을 제어하는 제 1 퓨즈 세트들; 및 상기 다수의 제 2 리페어 워드 라인의 인에이블을 제어하는 제 2 퓨즈 세트들;을 포함하며, 상기 각 제 1 및 제 2 퓨즈 세트는 상기 제 1 및 제 2 뱅크 사이에 일렬로 하나씩 교번되게 배치됨을 특징으로 한다.
여기서, 상기 제 1 및 제 2 퓨즈 세트 하나당 상기 제 1 및 제 2 셀 블럭에 포함되는 다수의 제 1 및 제 2 리페어 워드 라인의 인에이블을 각각 제어하며, 상기 각 제 1 및 제 2 퓨즈 세트는 외부의 로우 어드레스와 내부의 퓨즈 커팅 어드레스를 비교하여 상기 다수의 제 1 및 제 2 리페어 워드 라인의 인에이블을 제어함이 바람직하다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 또 다른 면에 따른 반도체 메모리 장치는, 다수의 제 1 리페어 워드 라인이 일측에 배치되고, 다수의 제 1 셀 블럭들이 타측에 배치되는 제 1 뱅크; 다수의 제 2 셀 블럭들이 일측에 배치되고, 다수의 제 2 리페어 워드 라인들이 타측에 배치되는 제 2 뱅크; 및 상기 제 1 및 제 2 뱅크 사이에 배치되며, 상기 다수의 제 1 및 제 2 리페어 워드 라인의 인에이블을 각각 제어하는 제 1 및 제 2 퓨즈 세트들이 일렬로 배치되는 퓨즈 박스;를 포함하며, 상기 제 1 퓨즈 세트들이 상기 열의 일단으로부터 소정 범위까지 배치되고, 상기 제 2 퓨즈 세트들이 상기 열의 나머지 부분에 배치됨을 특징으로 한다.
여기서, 상기 제 1 및 제 2 퓨즈 세트 하나당 최소한 둘 이상의 상기 제 1 및 제 2 리페어 워드 라인의 인에이블을 각각 제어하며, 상기 각 제 1 및 제 2 퓨즈 세트는 외부의 로우 어드레스와 내부의 퓨즈 커팅 어드레스를 비교하여 상기 제 1 및 제 2 리페어 워드 라인들의 인에이블을 각각 제어함이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명하기로 한다.
본 발명의 반도체 메모리 장치는 인접하는 두 뱅크당 하나의 퓨즈 박스를 포함하며, 상기 각 퓨즈 박스에는 상기 두 뱅크 중 어느 하나의 리페어 워드 라인들의 인에이블을 제어하는 퓨즈 세트들과, 상기 두 뱅크 중 나머지 하나의 리페어 워드 라인들의 인에이블을 제어하는 퓨즈 세트들이 상기 두 뱅크 사이에 일렬로 배치된다.
구체적으로, 도 2를 참조하면, 본 발명의 반도체 메모리 장치는 다수의 뱅크를 포함하며, 인접하는 두 뱅크(100,140)당 하나의 퓨즈 박스(200)가 배치된다.
그리고, 각 뱅크(100,140)는 다수의 셀 블럭(101,141)을 포함하며, 각 셀 블럭(101,141) 내에는 불량 셀을 리페어 셀로 대체하기 위한 리페어 워드 라인들(RWL00~RWL0n,RWL10~RWL1n)이 배치된다.
퓨즈 박스(200)는 뱅크(100)의 리페어 워드 라인들(RWL00~RWL0n)의 인에이블을 제어하는 퓨즈 세트들(201)과, 뱅크(140)의 리페어 워드 라인들(RWL10~RWL1n)의 인에이블을 제어하는 퓨즈 세트들(202)을 포함한다. 여기서, 퓨즈 세트들(201,202)은 외부의 로우 어드레스와 내부의 퓨즈 커팅 어드레스를 비교하여 리페어 워드 라인들(RWL00~RWL0n,RWL10~RWL1n)의 인에이블을 각각 제어하며, 퓨즈 세트 하나당 다수의 리페어 워드 라인(RWL00~RWL0m,RWL10~RWL1m)의 인에이블을 각각 제어한다.
그리고, 각 퓨즈 세트(201,202)는 일렬로 인접 배치된다. 이때, 각 퓨즈 세트(201,202)의 해당 리페어 워드 라인(RWL00~RWL0m,RWL10~RWL1m) 제어 경로를 최소화하기 위하여, 퓨즈 세트(201)와 퓨즈 세트(202)가 해당 리페어 워드 라인(RWL00~RWL0m,RWL10~RWL1m)에 인접하도록 교대로 배치된다.
이러한 구조를 갖는 본 발명의 반도체 메모리 장치는 두 뱅크(100,140) 사이에 일렬로 배치되는 퓨즈 세트들(201,202)을 통해 워드 라인 리던던시를 수행하므로, 두 뱅크(100,140)와 퓨즈 박스(200) 사이, 그리고, 퓨즈 세트들(201,202) 사이에 남는 공간이 최소화될 수 있다.
즉, 리페어 워드 라인들(RWL00~RWL0n)의 인에이블을 제어하는 퓨즈 세트들(201)과, 리페어 워드 라인들(RWL10~RWL1n)의 인에이블을 제어하는 퓨즈 세트 들(202)이 일렬로 인접 배치됨으로써, 액티브 영역에서 퓨즈 세트들(201,202)로 인해 낭비되는 공간이 최소화되어 효율적으로 액티브 영역을 사용할 수 있는 효과가 있다.
또한, 본 발명의 반도체 메모리 장치는 두 뱅크(100,140)당 하나의 퓨즈 박스(200)를 배치하므로, 반도체 메모리 장치에서 퓨즈 박스(200)가 차지하는 면적이 줄어들 수 있다.
즉, 인접하는 두 뱅크(100,140) 사이에 리페어 워드 라인들(RWL00~RWL0n)의 인에이블을 제어하는 퓨즈 세트들(201)과 리페어 워드 라인들(RWL10~RWL1n)의 인에이블을 제어하는 퓨즈 세트들(202)이 일렬로 배치됨으로써, 두 뱅크(100,140)당 하나의 퓨즈 박스(200)가 배치될 수 있다.
따라서, 한 뱅크당 하나씩 퓨즈 박스가 배치되던 종래의 반도체 메모리 장치에 비해 본 발명의 반도체 메모리 장치에서 퓨즈 박스(200)가 차지하는 면적이 줄어들 수 있는 효과가 있다.
한편, 본 발명은 인접 두 뱅크 내의 리페어 워드 라인들과 상기 리페어 워드 라인들을 제어하는 퓨즈 세트들을 상황에 따라 달리 배치할 수 있다.
일 예로, 도 3과 같이, 인접하는 두 뱅크(300,340)당 하나의 퓨즈 박스(320)가 배치되고, 각 뱅크(300,340)에는 셀 블럭(301,341)들과 리페어 워드 라인들(RWL00~RWL0n,RWL10,RWL1n)이 따로 배치된다.
즉, 두 뱅크(300,340) 중 어느 하나(300)에 포함되는 셀 블럭들(301)은 뱅크(300)의 상부에 배치되고, 리페어 워드 라인들(RWL00~RWL0n)은 뱅크(300)의 하부 에 배치된다. 그리고, 두 뱅크(300,340) 중 나머지 하나(340)에 포함되는 셀 블럭들(341)은 뱅크(340)의 하부에 배치되고, 리페어 워드 라인들(RWL10,RWL1n)은 뱅크(340)의 상부에 배치된다.
그리고, 두 뱅크(300,340) 사이에 퓨즈 박스(320)가 배치되며, 퓨즈 박스(320) 내에는 뱅크(300)의 리페어 워드 라인들(RWL00~RWL0n)의 인에이블을 제어하는 퓨즈 세트들(321)과, 뱅크(340)의 리페어 워드 라인들(RWL10~RWL1n)의 인에이블을 제어하는 퓨즈 세트들(322)이 일렬로 배치된다. 이때, 각 퓨즈 세트(321)는 퓨즈 박스(320)의 하부에 인접하여 배치되고, 각 퓨즈 세트(322)는 퓨즈 박스(320)의 상부에 인접하여 배치된다.
이와 같이, 본 발명은 뱅크 내에 셀 블럭들과 리페어 워드 라인들을 상황에 따라 다양하게 배치할 수 있으며, 두 뱅크 사이에 일렬로 배치되는 퓨즈 세트들은 상기 두 뱅크의 리페어 워드 라인들의 배치에 대응하여 해당 리페어 워드 라인 제어 경로가 최소화되도록 배치되는 것이 바람직하다.
본 발명은 두 뱅크 사이에 리페어 워드 라인들을 제어하는 퓨즈 세트들을 일렬로 배치함으로써, 액티브 영역을 효율적으로 사용할 수 있는 효과가 있다.
또한, 본 발명은 리페어 워드 라인들을 제어하는 퓨즈 박스를 두 뱅크당 하나씩 배치함으로써, 반도체 메모리 장치에서 퓨즈 박스가 차지하는 면적을 줄일 수 있는 효과가 있다.
본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.
Claims (11)
- 인접하는 두 뱅크를 포함하는 뱅크 그룹을 갖는 반도체 메모리 장치에 있어서,상기 뱅크 그룹의 두 뱅크 중 어느 하나의 리페어 워드 라인들의 인에이블을 제어하는 다수의 제 1 퓨즈 세트; 및상기 뱅크 그룹의 두 뱅크 중 다른 하나의 리페어 워드 라인들의 인에이블을 제어하는 다수의 제 2 퓨즈 세트;를 포함하며,상기 다수의 제 1 및 제 2 퓨즈 세트는 상기 뱅크 그룹의 두 뱅크 사이에 일렬로 배치됨을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 각 제 1 및 제 2 퓨즈 세트는 하나씩 교번되게 배치됨을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 제 1 퓨즈 세트들은 상기 열의 일단으로부터 소정 범위까지 배치되고, 상기 제 2 퓨즈 세트들은 상기 열의 나머지 부분에 배치됨을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 제 1 및 제 2 퓨즈 세트 하나당 최소한 둘 이상의 상기 리페어 워드 라인의 인에이블을 각각 제어함을 특징으로 하는 반도체 메모리 장치.
- 제 4 항에 있어서,상기 각 제 1 및 제 2 퓨즈 세트는 외부의 로우 어드레스와 내부의 퓨즈 커팅 어드레스를 비교하여 상기 리페어 워드 라인들의 인에이블을 제어함을 특징으로 하는 반도체 메모리 장치.
- 다수의 제 1 리페어 워드 라인이 배치되는 제 1 셀 블럭들을 포함하는 제 1 뱅크;다수의 제 2 리페어 워드 라인이 배치되는 제 2 셀 블럭들을 포함하는 제 2 뱅크;상기 다수의 제 1 리페어 워드 라인의 인에이블을 제어하는 제 1 퓨즈 세트들; 및상기 다수의 제 2 리페어 워드 라인의 인에이블을 제어하는 제 2 퓨즈 세트들;을 포함하며,상기 각 제 1 및 제 2 퓨즈 세트는 상기 제 1 및 제 2 뱅크 사이에 일렬로 하나씩 교번되게 배치됨을 특징으로 하는 반도체 메모리 장치.
- 제 6 항에 있어서,상기 제 1 및 제 2 퓨즈 세트 하나당 상기 제 1 및 제 2 셀 블럭에 포함되는 다수의 제 1 및 제 2 리페어 워드 라인의 인에이블을 각각 제어함을 특징으로 하는 반도체 메모리 장치.
- 제 7 항에 있어서,상기 각 제 1 및 제 2 퓨즈 세트는 외부의 로우 어드레스와 내부의 퓨즈 커팅 어드레스를 비교하여 상기 다수의 제 1 및 제 2 리페어 워드 라인의 인에이블을 제어함을 특징으로 하는 반도체 메모리 장치.
- 다수의 제 1 리페어 워드 라인이 일측에 배치되고, 다수의 제 1 셀 블럭들이 타측에 배치되는 제 1 뱅크;다수의 제 2 셀 블럭들이 일측에 배치되고, 다수의 제 2 리페어 워드 라인들이 타측에 배치되는 제 2 뱅크; 및상기 제 1 및 제 2 뱅크 사이에 배치되며, 상기 다수의 제 1 및 제 2 리페어 워드 라인의 인에이블을 각각 제어하는 제 1 및 제 2 퓨즈 세트들이 일렬로 배치되는 퓨즈 박스;를 포함하며,상기 제 1 퓨즈 세트들이 상기 열의 일단으로부터 소정 범위까지 배치되고, 상기 제 2 퓨즈 세트들이 상기 열의 나머지 부분에 배치됨을 특징으로 하는 반도체 메모리 장치.
- 제 9 항에 있어서,상기 제 1 및 제 2 퓨즈 세트 하나당 최소한 둘 이상의 상기 제 1 및 제 2 리페어 워드 라인의 인에이블을 각각 제어함을 특징으로 하는 반도체 메모리 장치.
- 제 10 항에 있어서,상기 각 제 1 및 제 2 퓨즈 세트는 외부의 로우 어드레스와 내부의 퓨즈 커팅 어드레스를 비교하여 상기 제 1 및 제 2 리페어 워드 라인들의 인에이블을 각각 제어함을 특징으로 하는 반도체 메모리 장치.
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| KR1020060137162A KR20080061951A (ko) | 2006-12-28 | 2006-12-28 | 반도체 메모리 장치 |
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| KR1020060137162A KR20080061951A (ko) | 2006-12-28 | 2006-12-28 | 반도체 메모리 장치 |
Publications (1)
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| KR1020060137162A KR20080061951A (ko) | 2006-12-28 | 2006-12-28 | 반도체 메모리 장치 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100968465B1 (ko) * | 2008-12-18 | 2010-07-07 | 주식회사 하이닉스반도체 | 퓨즈 블록을 포함하는 반도체 집적 회로 |
| US20160217873A1 (en) * | 2015-01-26 | 2016-07-28 | SK Hynix Inc. | Post package repair device |
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2006
- 2006-12-28 KR KR1020060137162A patent/KR20080061951A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100968465B1 (ko) * | 2008-12-18 | 2010-07-07 | 주식회사 하이닉스반도체 | 퓨즈 블록을 포함하는 반도체 집적 회로 |
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| WITN | Withdrawal due to no request for examination |