JP2011009650A

JP2011009650A - 半導体装置

Info

Publication number: JP2011009650A
Application number: JP2009154066A
Authority: JP
Inventors: Yuki Miura; 悠葵三浦; Hisashi Nagamine; 久之長峰
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2009-06-29
Filing date: 2009-06-29
Publication date: 2011-01-13
Also published as: US20100328985A1

Abstract

【課題】複数の回路ブロックがマトリクス状にレイアウトされた半導体装置において配線密度を低減する。
【解決手段】ビットＩＮ＿Ａ〜ＩＮ＿Ｃが入力される入力回路部１１０と、入力回路部１１０から出力される内部信号を処理する処理回路部１２０とを有する。入力回路部１１０は、Ｘ方向に配列され、ビットＩＮ＿Ａ〜ＩＮ＿Ｃがそれぞれ入力される単位入力回路１１Ａ，１１Ｂ，１１Ｃを含む。単位入力回路は、Ｙ方向に延在する入力配線パターン２００と、制御電極が入力配線パターン２００に接続されたトランジスタとを含み、入力配線パターン２００とこれに対応するトランジスタのＸ方向における座標が互いに重複しない。これにより、Ｙ隣接する回路ブロック同士で入力配線パターンを共有すれば、プリデコード配線ＩＮの本数を削減することができる。
【選択図】図９

Description

本発明は半導体装置に関し、特に、プリデコード信号が供給される複数の回路ブロックがマトリクス状にレイアウトされた半導体装置に関する。

ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体記憶装置には、欠陥のあるアドレスを救済するための冗長回路が設けられていることが多い。冗長回路は、欠陥のあるワード線又はビット線のアドレスを記憶する複数のヒューズ素子を有しており、ヒューズ素子に記憶されたアドレスとアクセスが要求されたアドレスが一致した場合、不良のあるワード線又はビット線の代わりに、冗長ワード線又は冗長ビット線に対して代替アクセスが行われる。これにより、不良のあるワード線又はビット線に割り当てられたアドレスが救済され、正常なチップとして取り扱うことが可能となる。

冗長ワード線又は冗長ビット線に対する代替アクセスは、行デコーダ又は列デコーダの動作切り替えによって行われる。しかしながら、上述した複数のヒューズ素子は、行デコーダ又は列デコーダから離れたヒューズエリアに纏めて配置されることが一般的であることから、ヒューズエリアと行デコーダ又は列デコーダとを接続するためには、比較的長い信号配線が必要となる。

特開２００５−２２９０６１号公報特開２００７−２０６８８７号公報特開平１１−３９８３号公報

他方、ヒューズエリアから出力される冗長信号のビット数は非常に多いことから、冗長信号をそのまま行デコーダ又は列デコーダへ供給すると、長い信号配線を多数形成する必要が生じ、非常に多くの配線領域を占有してしまう。このため、本発明者らは、冗長信号をそのまま行デコーダ又は列デコーダへ供給するのではなく、ヒューズエリア側にて冗長信号をエンコードし、エンコードされた冗長信号を行デコーダ又は列デコーダへ供給する方法を考えた。

ところが、冗長信号の情報量は非常に大きいため、エンコードされた冗長信号をそのまま行デコーダ又は列デコーダに供給すると、行デコーダ又は列デコーダの回路規模が大きくなるとともに、動作が複雑になってしまう。このため、エンコードされた冗長信号を行デコーダ又は列デコーダの近傍で一旦プリデコードし、プリデコードされた冗長信号を用いたラッチ動作を行うことにより、回路規模を縮小するとともに、動作を単純化することができる。この場合、プリデコードされた冗長信号は、マトリクス状にレイアウトされたラッチ回路ブロックに供給され、ラッチ回路ブロックにて所定のラッチ動作が行われる。

しかしながら、プリデコードされた冗長信号を複数のラッチ回路ブロックに供給する場合、デコードされていない冗長信号や完全にデコードされた冗長信号をラッチ回路ブロックに供給する場合とは異なり、次の問題が生じる。つまり、完全にデコードされた冗長信号をラッチ回路ブロックに供給するのであれば、１つのラッチ回路ブロックに例えば１ビットの信号を入力すれば足りることから、信号配線のレイアウトはそれほど複雑とはならない。逆に、デコードされていない冗長信号をラッチ回路ブロックに供給するのであれば、多数のラッチ回路ブロックに同じ信号を入力すれば足りることから、この場合も信号配線のレイアウトはそれほど複雑とはならない。

これに対し、プリデコードされた冗長信号を複数のラッチ回路ブロックに供給する場合は、複数ビットからなるプリデコード信号のうち、一部のビットをそれぞれ対応するラッチ回路ブロックに供給する必要があり、しかも、各ビットはいくつかのラッチ回路ブロックにて共用される。このため、信号配線のレイアウトが比較的複雑となり、多くの配線領域を占有してしまうという問題があった。

このような問題は冗長回路に限らず、プリデコード信号が供給される複数の回路ブロックがマトリクス状にレイアウトされた半導体装置において共通に生じる問題である。複数の回路ブロックを有する半導体装置としては、特許文献１〜３に記載された半導体装置が知られている。

本発明の一側面による半導体装置は、第１の方向及び前記第１の方向と交差する第２の方向にマトリクス配置された複数の回路ブロックを備え、前記複数の回路ブロックのそれぞれは、プリデコード信号に含まれる複数のビットが入力される入力回路部と、前記入力回路部から出力される内部信号を処理する処理回路部とを有し、前記入力回路部と前記処理回路部は、前記第１の方向に並べて配置されており、前記入力回路部は、前記第１の方向に配列され、前記プリデコード信号の対応するビットがそれぞれ入力される複数の単位入力回路を含み、前記単位入力回路は、前記第２の方向に延在する入力配線パターンと、制御電極が対応する前記入力配線パターンに接続されたトランジスタとを含み、前記入力配線パターンとこれに対応する前記トランジスタの前記第１の方向における座標が互いに重複しないことを特徴とする。

本発明の他の側面による半導体装置は、第１の方向及び前記第１の方向と交差する第２の方向にマトリクス配置された複数の回路ブロックを備え、前記複数の回路ブロックのそれぞれは、プリデコード信号に含まれる複数のビットがそれぞれ入力される複数の単位入力回路と、前記複数の単位入力回路から出力される内部信号を処理する処理回路部とを有し、前記複数の回路ブロックのうち前記第２の方向に隣接する２つの回路ブロックにそれぞれ含まれ、前記プリデコード信号に含まれる同じビットが入力される単位入力回路には、前記第２の方向に延在する共通の入力配線パターンを介して前記同じビットが供給されることを特徴とする。

本発明のさらに他の側面による半導体装置は、第１の方向に延在する第１の配線領域に設けられた内部接続パターンと、前記第１の方向する第２の配線領域に設けられた信号配線パターンと、前記第１の方向する第３の配線領域に設けられた電源配線パターンと、ソース領域、ドレイン領域及びゲート電極を有するトランジスタと、前記ソース領域に接続されたソース配線パターンと、前記ドレイン領域に接続されたドレイン配線パターンと、前記ゲート電極に接続された入力配線パターンとを含む第１の単位回路と、ソース領域、ドレイン領域及びゲート電極を有するトランジスタと、前記ソース領域に接続されたソース配線パターンと、前記ドレイン領域に接続されたドレイン配線パターンと、前記ゲート電極に接続された内部配線パターンとを含む第２の単位回路と、を備え、前記第２の配線領域は、前記第１及び第３の配線領域によって前記第１の方向と交差する第２の方向に挟まれており、前記ソース配線パターン、ドレイン配線パターン、入力配線パターン及び内部配線パターンは、いずれも前記第２の方向に延在して設けられており、前記内部接続パターン、信号配線パターン及び電源配線パターンと、前記ソース配線パターン、ドレイン配線パターン、入力配線パターン及び内部配線パターンとは、互いに異なる配線層に形成されており、前記第１及び第２の単位回路のソース配線パターンは、いずれも、少なくとも前記第３の配線領域との重なりを有しており、前記第１及び第２の単位回路のドレイン配線パターンは、いずれも、少なくとも前記第１の配線領域との重なりを有しており、前記第１の単位回路の入力配線パターンは、少なくとも前記第２及び第３の配線領域との重なりを有しており、前記第２の単位回路の内部配線パターンは、少なくとも前記第１の配線領域との重なりを有する一方、前記第３の配線領域との重なりを有しておらず、前記第１の単位回路の入力配線パターンは、前記信号配線パターンに接続されており、前記第１及び第２の単位回路のソース配線パターンは、前記電源配線パターンに接続されており、前記第１の単位回路のドレイン配線パターンは、前記内部接続パターンを介して、前記第２の単位回路の内部配線パターンに接続されていることを特徴とする。

本発明によれば、第２の方向に延在する入力配線パターンを介して信号が入力されることから、第２の方向に隣接する回路ブロック同士で入力配線パターンを共有することができる。これにより、複数の回路ブロック上にレイアウトされるプリデコード配線の本数を削減することが可能となる。

本発明の好ましい実施形態による半導体装置の全体構成を示すレイアウト図である。回路領域１１の拡大図である。ヒューズエリア４０とヒューズラッチ回路７０との接続関係を説明するためのブロック図である。ヒューズラッチ回路７０の構成を模式的に示すブロック図である。ラッチ回路ブロック１００の構成を示すブロック図である。単位入力回路１１Ａのレイアウト図である。単位内部回路１２１のレイアウト図である。ラッチ回路ブロック１００のレイアウト図である。Ｙ方向に隣接する２つのラッチ回路ブロック１００ａ，１００ｂの相互関係を説明するためのレイアウト図である。Ｘ方向に隣接する２つのラッチ回路ブロック１００ｃ，１００ｄの相互関係を説明するためのレイアウト図である。マトリクス状に配置された複数のラッチ回路ブロック１００ｅ〜１００ｐを示すレイアウト図である。図１１に示すレイアウトにおいて、ビットＩＮ＿Ａに着目した模式的なレイアウト図である。図１１に示すレイアウトにおいて、ビットＩＮ＿Ｂに着目した模式的なレイアウト図である。図１１に示すレイアウトにおいて、ビットＩＮ＿Ｃに着目した模式的なレイアウト図である。入力配線パターンを用いない場合の問題点を説明するための模式的なレイアウト図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体装置の全体構成を示すレイアウト図である。

本実施形態による半導体装置は、ＤＲＡＭなどの半導体メモリであり、図１に示すように、Ｘ方向に２行、Ｙ方向に２列並べてマトリクス配置された４つの回路領域１１〜１４を含んでいる。１つの回路領域には、偶数バンク又は奇数バンクの半分が形成されている。具体的に説明すると、回路領域１１には偶数バンク０，２，４，６の半分が形成されており、回路領域１２には偶数バンク０，２，４，６の残り半分が形成されている。また、回路領域１３には奇数バンク１，３，５，７の半分が形成されており、回路領域１４には奇数バンク１，３，５，７の残り半分が形成されている。回路領域間には、周辺回路１５や外部端子１６などが配置される。

図２は、回路領域１１の拡大図である。

図２に示すように、回路領域１１は、バンク０，２，４，６を構成するメモリセルアレイ１０の他、行デコーダ２０、列デコーダ３０、ヒューズエリア４０、行制御回路５０及び電源回路６０を備えている。行デコーダ２０は、バンク０，２間及びバンク４，６間にそれぞれ配置されており、行制御回路５０による制御に基づき、メモリセルアレイ１０に含まれるワード線の選択を行う。各メモリセルアレイ１０はＹ方向に２分割されており、分割されたメモリセルアレイ間に列デコーダ３０が配置されている。列デコーダ３０は、メモリセルアレイ１０に含まれるビット線の選択を行う。ここで、選択すべきビット線が不良ビット線である場合、列デコーダ３０は列アドレスが示す本来のビット線ではなく、冗長ビット線に対して代替アクセスを行う。その制御は、行デコーダ２０内に配置されたヒューズラッチ回路７０によって行われる。

ヒューズラッチ回路７０には、ヒューズエリア４０より供給される冗長信号が供給される。ヒューズエリア４０には、図示しない複数のヒューズ素子が配置されており、これによって、不良ビット線に対応する列アドレスが記憶されている。ヒューズエリア４０とヒューズラッチ回路７０とを接続する配線８０は、メモリセルアレイ１０を跨ぐようにその上方に形成される。このため、この配線８０は比較的配線長の長い配線である。次に説明するように、配線８０を介して伝送される冗長信号はエンコードされた信号であり、これによって、配線８０の本数が大幅に削減されている。

他の回路領域１２〜１４については、図２に示す回路領域１１と同様の回路構成を有していることから、重複する説明は省略する。

図３は、ヒューズエリア４０とヒューズラッチ回路７０との接続関係を説明するためのブロック図である。

図３に示すように、ヒューズエリア４０から出力される冗長信号は、配線４０ａを介してエンコード回路９１に供給される。ヒューズエリア４０の出力はエンコードされていない信号であることからそのビット数は非常に多く、したがって、配線４０ａの配線本数も非常に多い。エンコード回路９１は、ヒューズエリア４０の近傍に配置された回路であり、ヒューズエリア４０から出力される冗長信号を２進数にエンコードすることによって、冗長信号のビット数を少なくする回路である。エンコードされた冗長信号は、上述の通り、メモリセルアレイ１０の上方を通過する配線８０を介して伝送される。

配線８０を介して伝送される冗長信号は、プリデコード回路９２に供給される。プリデコード回路９２はヒューズラッチ回路７０の近傍に配置された回路であり、エンコードされた冗長信号を部分的にデコードすることによって、プリデコードされた冗長信号を生成する回路である。プリデコードされた冗長信号は、プリデコード配線ＩＮを介してヒューズラッチ回路７０に供給される。

図４は、ヒューズラッチ回路７０の構成を模式的に示すブロック図である。

図４に示すように、ヒューズラッチ回路７０は、Ｘ方向及びＹ方向にマトリクス配置された複数のラッチ回路ブロック１００によって構成されている。プリデコード信号が伝送されるプリデコード配線ＩＮはＸ方向に延在しており、プリデコード配線ＩＮを介して供給されるプリデコード信号のうち、一部のビットがそれぞれ対応するラッチ回路ブロック１００に供給される。ここで、プリデコード信号を構成する各ビットＩＮ＿Ａ，ＩＮ＿Ｂ，ＩＮ＿Ｃ・・・は、いくつかのラッチ回路ブロック１００にて共用される。詳細については後述するが、Ｙ方向に並んだ２又は３以上のラッチ回路ブロック１００にプリデコード信号の同じビットを入力する場合、Ｙ方向に延在する入力配線パターンが用いられ、これによって、Ｘ方向に延在するプリデコード配線ＩＮが入力配線パターンによってＹ方向に分岐される。

図５は、ラッチ回路ブロック１００の構成を示すブロック図である。

図５に示すように、ラッチ回路ブロック１００は、入力回路部１１０と処理回路部１２０を含んでいる。入力回路部１１０と処理回路部１２０のＹ方向における幅Ｄは等しく、これらがＸ方向に並べて配置されている。入力回路部１１０は、プリデコード信号に含まれる複数のビットが入力される回路部分であり、処理回路部１２０は、入力回路部１１０から出力される内部信号を受け、これをラッチする回路部分である。

入力回路部１１０は、Ｘ方向に配列され、プリデコード信号の対応するビットＩＮ＿Ａ，ＩＮ＿Ｂ・・・がそれぞれ入力される複数の単位入力回路１１Ａ，１１Ｂ・・・によって構成されている。図５に示すように、単位入力回路１１Ａ，１１Ｂ・・・はＹ方向を長手方向とし、互いに同じ形状を有している。一方、処理回路部１２０は、Ｘ方向に配列された複数の単位内部回路１２１，１２２・・・によって構成されている。図５に示すように、単位内部回路１２１，１２２・・・もＹ方向を長手方向とし、互いに同じ形状を有している。

図６は、単位入力回路１１Ａのレイアウト図である。

図６に示すように、単位入力回路１１Ａは、Ｙ方向に延在する入力配線パターン２００と、ＰチャンネルＭＯＳトランジスタ２１０と、ＮチャンネルＭＯＳトランジスタ２２０とを含んでいる。トランジスタ２１０，２２０は、互いにＹ方向に並べて配置されており、したがって、トランジスタ２１０，２２０のＸ方向における座標Ｘ１は互いに一致している。また、入力配線パターン２００は、単位入力回路１１ＡのＹ方向における長さとほぼ一致している。したがって、入力配線パターン２００のＸ方向における座標Ｘ２は、座標Ｘ１とは重複しない。

トランジスタ２１０は、Ｘ方向に並べて配置されたソース領域２１０ｓ及びドレイン領域２１０ｄと、ソース領域２１０ｓ及びドレイン領域２１０ｄ間における上部に設けられたゲート電極２１０ｇを有している。ソース領域２１０ｓは、コンタクト導体２１２を介してソース配線パターン２１１に接続されており、ドレイン領域２１０ｄは、コンタクト導体２１３を介してドレイン配線パターン２３０に接続されている。また、ゲート電極２１０ｇはコンタクト導体２１４を介して入力配線パターン２００に接続されている。

同様に、トランジスタ２２０は、Ｘ方向に並べて配置されたソース領域２２０ｓ及びドレイン領域２２０ｄと、ソース領域２２０ｓ及びドレイン領域２２０ｄ間における上部に設けられたゲート電極２２０ｇを有している。ソース領域２２０ｓは、コンタクト導体２２２を介してソース配線パターン２２１に接続されており、ドレイン領域２２０ｄは、コンタクト導体２２３を介してドレイン配線パターン２３０に接続されている。また、ゲート電極２２０ｇはコンタクト導体２２４を介して入力配線パターン２００に接続されている。

これら配線パターン２００，２１１，２２１，２３０は、いずれも同じ配線層に形成された配線であり、いずれもＹ方向に延在している。このうち、ドレイン配線パターン２３０は、トランジスタ２１０，２２０に共通の配線であり、単位入力回路１１Ａの出力ノードとして用いられる。ドレイン配線パターン２３０の端部のＹ座標２３０ｙ１，２３０ｙ２は、トランジスタ２１０，２２０のドレイン領域２１０ｄ，２２０ｄの端部のＹ座標とほぼ一致している。

これに対し、ソース配線パターン２１１の上側端部は、ドレイン配線パターン２３０の上側端部よりもさらに上方向に突出している。つまり、ソース配線パターン２１１の上側端部のＹ座標２１１ｙは、ドレイン配線パターン２３０の上側端部のＹ座標２３０ｙ１よりも距離Ｌ１だけ離れている。ソース配線パターン２１１のこのような突出部２２１ａには、図示しない電源配線と接続するためのコンタクト導体２２１ｂが形成される。

同様に、ソース配線パターン２２１の下側端部は、ドレイン配線パターン２３０の下側端部よりもさらに下方向に突出している。つまり、ソース配線パターン２２１の下側端部のＹ座標２２１ｙは、ドレイン配線パターン２３０の下側端部のＹ座標２３０ｙ２よりも距離Ｌ１だけ離れている。ソース配線パターン２２１のこのような突出部２２１ａには、図示しない接地配線と接続するためのコンタクト導体２２１ｂが形成される。

また、入力配線パターン２００の上側端部のＹ座標はソース配線パターン２１１の上側端部のＹ座標２１１ｙとほぼ一致しており、入力配線パターン２００の下側端部のＹ座標はソース配線パターン２２１の上側端部のＹ座標２２１ｙとほぼ一致している。このように、単位入力回路１１Ａにおいては、入力配線パターン２００及びソース配線パターン２１１，２２１がＹ方向において上下に突出している。

かかる構成により、単位入力回路１１Ａは１つのインバータ回路を構成する。インバータ回路の入力ノードは入力配線パターン２００であり、出力ノードはドレイン配線パターン２３０である。他の単位入力回路１１Ｂ，１１Ｃ・・・も図６に示した単位入力回路１１Ａと同じ構成を有しており、このような単位入力回路が図５に示すようにＸ方向に配列されている。各単位入力回路１１Ａ，１１Ｂ，１１Ｃ・・・の出力ノードは、同じラッチ回路ブロック１００に含まれる所定の単位内部回路１２１，１２２・・・の入力ノードに接続される。

図７は、単位内部回路１２１のレイアウト図である。

図７に示すように、単位内部回路１２１は、入力配線パターン２００が内部配線パターン２４０に置き換えられている他は、図６に示した単位入力回路１１Ａと同じ構成を有している。内部配線パターン２４０は、配線パターン２１１，２２１，２３０と同じ配線層に形成された配線であり、Ｙ方向に一直線に並ぶようにソース配線パターン２１１，２２１との間に配置されている。したがって、内部配線パターン２４０のＸ方向における座標Ｘ３は、トランジスタ２１０，２２０のＸ方向における座標Ｘ１と重複している。

かかる構成により、単位内部回路１２１も１つのインバータ回路を構成する。インバータ回路の入力ノードは内部配線パターン２４０であり、出力ノードはドレイン配線パターン２３０である。他の単位内部回路１２２，１２３・・・も図７に示した単位内部回路１２１と同じ構成を有しており、このような単位入力回路が図５に示すようにＸ方向に配列されている。各単位内部回路１２１，１２２，１２３・・・の出力ノードは、同じラッチ回路ブロック１００に含まれる所定の単位内部回路１２１，１２２・・・の入力ノードに接続され、これによってラッチ回路などが構成される。

図８は、ラッチ回路ブロック１００のレイアウト図である。

図８に示すラッチ回路ブロック１００は、一例として、プリデコード信号に含まれるビットＩＮ＿Ａ、ＩＮ＿Ｂ，ＩＮ＿Ｃが入力される回路ブロック１００であり、これらビットにそれぞれ対応する単位入力回路１１Ａ，１１Ｂ，１１Ｃを有している。その他、複数の単位内部回路１２１，１２２・・・を有している。これら単位内部回路１２１，１２２・・・に含まれる内部配線パターン２４０のＹ方向における幅Ｌ２は、Ｘ方向に延在する内部配線領域３１０として定義される。つまり、各単位内部回路１２１，１２２・・・に含まれる内部配線パターン２４０のＹ座標は互いに一致しており、このため、内部配線領域３１０はＸ方向に延在する形状となる。ラッチ回路ブロック１００内を相互に接続する内部接続パターン３１１は、内部配線領域３１０にてＸ方向に延在するように形成される。内部接続パターン３１１は、上述した配線パターン２００，２１１，２２１，２３０，２４０よりも上層の配線層に形成される。

一方、内部配線領域３１０をＹ方向に挟む両側は、レイアウト配線領域３２０として用いられる。レイアウト配線領域３２０は、プリデコード配線ＩＮなどの信号配線パターンがＸ方向に配置される領域であり、内部配線領域３１０と同じ配線層が用いられる。単位入力回路１１Ａ，１１Ｂ，１１Ｃと、これらに対応するプリデコード配線ＩＮ＿Ａ，ＩＮ＿Ｂ，ＩＮ＿Ｃとは、レイアウト配線領域３２０に形成されたコンタクト導体３１Ａ，３１Ｂ，３１Ｃを介してそれぞれ接続される。

このように、内部配線領域３１０とレイアウト配線領域３２０は、Ｙ方向における座標が互いに異なっていることから、これら配線領域３１０，３２０に配線をＸ方向に形成すれば、配線同士が干渉することはない。

また、内部配線領域３１０及びレイアウト配線領域３２０をＹ方向に挟む両側は、電源幹線領域３３０として用いられる。電源幹線領域３３０は、電源配線ＶＤＤや接地配線ＶＳＳなどの電源配線パターンがＸ方向に配置される領域であり、内部配線領域３１０及びレイアウト配線領域３２０と同じ配線層が用いられる。電源幹線領域３３０は、平面視でソース配線パターン２１１，２２１の突出部２１１ａ，２２１ａと重なる位置に設けられている。これにより、コンタクト導体２１１ｂを介して電源配線ＶＤＤとソース配線パターン２１１が接続され、同様に、コンタクト導体２２１ｂを介して接地配線ＶＳＳとソース配線パターン２２１が接続される。

以上がラッチ回路ブロック１００のレイアウト構成である。次に、隣接する複数のラッチ回路ブロック１００の相互関係について説明する。

図９は、Ｙ方向に隣接する２つのラッチ回路ブロック１００ａ，１００ｂの相互関係を説明するためのレイアウト図である。

図９に示す例では、ラッチ回路ブロック１００ａにはプリデコード信号に含まれるビットＩＮ＿Ａ、ＩＮ＿Ｂ，ＩＮ＿Ｃが入力され、ラッチ回路ブロック１００ｂにはプリデコード信号に含まれるビットＩＮ＿Ａ、ＩＮ＿Ｂ，ＩＮ＿Ｄが入力される。このように、これらラッチ回路ブロック１００ａ，１００ｂは、プリデコード信号に含まれる２つのビットＩＮ＿Ａ、ＩＮ＿Ｂを共用する。一方、プリデコード配線ＩＮは、Ｘ方向に延在して設けられるため、従来のレイアウトでは、ビットＩＮ＿Ａ、ＩＮ＿Ｂが供給される配線をラッチ回路ブロック１００ａ，１００ｂに対してそれぞれ形成する必要がある。

しかしながら、本実施形態では、入力配線パターン２００がＹ方向に延在して設けられているため、Ｙ方向に隣接する２つのラッチ回路ブロック１００ａ，１００ｂにおいて同じ入力ビットを共用することができる。

具体的には、図９に示すように、ラッチ回路ブロック１００ａ内の単位入力回路１１Ａとラッチ回路ブロック１００ｂ内の単位入力回路１１ＡのＸ方向における座標が一致しており、このため、これら単位入力回路１１Ａに含まれる入力配線パターン２００をそのままＹ方向に延ばすことにより、両者を連結することができる。つまり、図９に示す接続配線２０１によって、２つの入力配線パターン２００を接続することができる。したがって、ビットＩＮ＿Ａが供給される配線は、２つのラッチ回路ブロック１００ａ，１００ｂに対して１本で足りる。

また、図９に示すように、ラッチ回路ブロック１００ａ内の単位入力回路１１Ｂとラッチ回路ブロック１００ｂ内の単位入力回路１１ＢのＸ方向における座標は完全には一致していないが、一部重複している。このため、これら単位入力回路１１Ｂに含まれる入力配線パターン２００は、座標を僅かにＸ方向にシフトさせるクランク状の接続配線２０２によって、相互に接続することができる。したがって、ビットＩＮ＿Ｂが供給される配線についても、２つのラッチ回路ブロック１００ａ，１００ｂに対して１本で足りる。このようなＸ方向のずれが生じるのは、全てのラッチ回路ブロックの構成が完全には同一でなく、テスト信号を受けるラッチ回路ブロックのように、他のラッチ回路ブロックとは僅かに構成の異なる回路ブロックが含まれることなどによる。

これに対し、図９に示すように、ラッチ回路ブロック１００ａ内の単位入力回路１１Ｃとラッチ回路ブロック１００ｂ内の単位入力回路１１ＤのＸ方向における座標が一致しているが、両者に入力されるビット信号は互いに異なっていることから、これら単位入力回路１１Ｃ，１１Ｄに含まれる入力配線パターン２００を切断部２０３にて切り離しておけばよい。

このように、本実施形態においては、単位入力回路にＹ方向に延在する入力配線パターン２００が設けられており、且つ、入力配線パターン２００のＸ方向における座標と、対応するトランジスタ２１０，２２０のＸ方向における座標が重複していないことから、接続配線２０１，２０２を用いることにより、Ｙ方向に隣接する２つのラッチ回路ブロック１００ａ，１００ｂにて同じ入力ビットを共用することができる。

尚、図９に示す例では、ラッチ回路ブロック１００ａについては、Ｙ方向上側にＰチャンネルＭＯＳトランジスタ２１０が配置され、Ｙ方向下側にＮチャンネルＭＯＳトランジスタ２２０が配置されている。逆に、ラッチ回路ブロック１００ｂについては、Ｙ方向上側にＮチャンネルＭＯＳトランジスタ２２０が配置され、Ｙ方向下側にＰチャンネルＭＯＳトランジスタ２１０が配置されている。このように、Ｙ方向に隣接する２つのラッチ回路ブロックにおけるトランジスタ２１０，２２０の位置を互いに逆とすれば、Ｙ方向に隣接する２つのラッチ回路ブロックにて同一のウェルを用いることが可能となる。図９に示す例では、ラッチ回路ブロック１００ａのＹ方向下側に配置されたＮチャンネルＭＯＳトランジスタ２２０と、ラッチ回路ブロック１００ｂのＹ方向上側に配置されたＮチャンネルＭＯＳトランジスタ２２０を同じウェルに形成することができる。これにより、半導体基板の利用効率が高まることから、集積度を高めることが可能となる。

図１０は、Ｘ方向に隣接する２つのラッチ回路ブロック１００ｃ，１００ｄの相互関係を説明するためのレイアウト図である。

図１０に示すように、本実施形態では、Ｘ方向に隣接する２つのラッチ回路ブロック１００ｃ，１００ｄにおいて、内部配線領域３１０のＹ座標が一致している。このため、レイアウト配線領域３２０についてもＹ座標が一致するため、レイアウト配線領域３２０をＸ方向に直線的に延在させることが可能となる。これにより、レイアウト配線領域３２０に配置可能な配線の本数を十分に確保することが可能となる。

図１１は、マトリクス状に配置された複数のラッチ回路ブロック１００ｅ〜１００ｐを示すレイアウト図である。また、図１２〜図１４は、それぞれ入力ビットＩＮ＿Ａ〜ＩＮ＿Ｃに着目した模式的なレイアウト図である。図１２〜図１４において網掛け表示されていないラッチ回路ブロックは、当該入力ビットＩＮ＿Ａ〜ＩＮ＿Ｃを必要とする回路ブロックであり、網掛け表示されているラッチ回路ブロックは、当該入力ビットＩＮ＿Ａ〜ＩＮ＿Ｃを必要としない回路ブロックである。

図１１及び図１２に示すように、本実施形態では、８つのラッチ回路ブロック１００ｅ，１００ｈ〜１００ｍ，１００ｐが入力ビットＩＮ＿Ａを必要とする回路ブロックであり、他のラッチ回路ブロック１００は入力ビットＩＮ＿Ａを必要としない回路ブロックである。このような場合、ビット信号ＩＮ＿Ａが供給される１本の配線をラッチ回路ブロック１００ｈ〜１００ｊ上にＸ方向に延在させるとともに、入力ビットＩＮ＿Ａを必要とする８つのラッチ回路ブロック１００ｅ，１００ｈ〜１００ｍ，１００ｐのうち、Ｙ方向に隣接する回路ブロック間において、入力ビットＩＮ＿Ａが供給される入力配線パターン２００を短絡させる。これにより、入力ビットＩＮ＿Ａを必要とする８つのラッチ回路ブロック１００ｅ，１００ｈ〜１００ｍ，１００ｐがＹ方向に分散しているにもかかわらず、Ｘ方向に延在するビット信号ＩＮ＿Ａの配線本数を１本に削減することが可能となる。

図１５は、図１１に示したラッチ回路ブロック１００ｅ〜１００ｐにおいて入力配線パターン２００を用いなかった場合の問題点を説明するための模式的なレイアウト図である。図１５に示すように、入力配線パターン２００を用いない場合、ビット信号ＩＮ＿Ａが供給される配線をＸ方向に４本形成する必要が生じるため、レイアウト配線領域３２０の配線密度が大幅に高くなってしまうことが分かる。

また、図１１及び図１３に示すように、本実施形態では、７つのラッチ回路ブロック１００ｅ〜１００ｇ，１００ｉ，１００ｊ，１００ｍが入力ビットＩＮ＿Ｂを必要とする回路ブロックであり、他のラッチ回路ブロック１００は入力ビットＩＮ＿Ｂを必要としない回路ブロックである。このような場合、ビット信号ＩＮ＿Ｂが供給される１本の配線をラッチ回路ブロック１００ｅ〜１００ｇ上にＸ方向に延在させるとともに、入力ビットＩＮ＿Ｂを必要とする７つのラッチ回路ブロック１００ｅ〜１００ｇ，１００ｉ，１００ｊ，１００ｍのうち、Ｙ方向に隣接する回路ブロック間において、入力ビットＩＮ＿Ｂが供給される入力配線パターン２００を短絡させる。これにより、入力ビットＩＮ＿Ｂを必要とする７つのラッチ回路ブロック１００ｅ〜１００ｇ，１００ｉ，１００ｊ，１００ｍがＹ方向に分散しているにもかかわらず、Ｘ方向に延在するビット信号ＩＮ＿Ｂの配線本数を１本に削減することが可能となる。

さらに、図１１及び図１４に示すように、本実施形態では、４つのラッチ回路ブロック１００ｈ，１００ｋ，１００ｎ，１００ｐが入力ビットＩＮ＿Ｃを必要とする回路ブロックであり、他のラッチ回路ブロック１００は入力ビットＩＮ＿Ｃを必要としない回路ブロックである。このような場合、ビット信号ＩＮ＿Ｃが供給される１本の配線をラッチ回路ブロック１００ｎ〜１００ｐ上にＸ方向に延在させるとともに、入力ビットＩＮ＿Ｃを必要とする４つのラッチ回路ブロック１００ｈ，１００ｋ，１００ｎ，１００ｐのうち、Ｙ方向に隣接する回路ブロック間において、入力ビットＩＮ＿Ｃが供給される入力配線パターン２００を短絡させる。これにより、入力ビットＩＮ＿Ｃを必要とする４つのラッチ回路ブロック１００ｈ，１００ｋ，１００ｎ，１００ｐがＹ方向に分散しているにもかかわらず、Ｘ方向に延在するビット信号ＩＮ＿Ｃの配線本数を１本に削減することが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態では、複数のラッチ回路ブロック１００のそれぞれにプリデコードされた冗長信号が入力されているが、本発明において複数の回路ブロックに入力されるプリデコード信号が冗長信号であることは必須でない。また、例えば、ヒューズ部の複数のプリデコード信号に限らず、ＡＳＩＣやゲートアレイについても、マトリクス状に配置された複数の回路ブロックに対して、複数の信号（上記プリデコード信号の１つに対応する）の１つが複数の回路ブロックの一部に入力され、複数の信号の他の一つ（上記プリデコード信号の他の一つに対応する）が複数の回路ブロックの他の一部に入力されるような構成において、上記説明の通りにレイアウト配線を構成することも可能である。

また、図１１〜図１４に示した例では、入力ビットＩＮ＿Ａ，ＩＮ＿Ｂ，ＩＮ＿Ｃが供給されるＸ方向の配線をそれぞれ１本のみ用いているが、本発明においてこれらを１本に削減することは必須でない。したがって、例えば図１１及び図１２に示す例において、入力ビットＩＮ＿Ａが供給されるＸ方向の配線を２本形成しても構わない。この場合、レイアウト配線領域３２０の配線密度については上記実施形態よりも高くなるが、入力配線パターン２００が形成される配線層の設計自由度が高められる。したがって、Ｘ方向の配線を何本に削減するかは、上層の配線密度と下層の設計自由度を考慮して決定すればよい。

４０ヒューズエリア
７０ヒューズラッチ回路
９１エンコード回路
９２プリデコード回路
１００ラッチ回路ブロック
１１０入力回路部
１１Ａ，１１Ｂ，１１Ｃ・・・単位入力回路
１２０処理回路部
１２１，１２２，１２３・・・単位内部回路
２００入力配線パターン
２０１，２０２接続配線
２０３切断部
２１１，２２１ソース配線パターン
２３０ドレイン配線パターン
２４０内部配線パターン
３１０内部配線領域
３１１内部接続パターン
３２０レイアウト配線領域
３３０電源幹線領域
ＩＮプリデコード配線
ＩＮ＿Ａ，ＩＮ＿Ｂ，ＩＮ＿Ｃ・・・入力ビット

Claims

第１の方向及び前記第１の方向と交差する第２の方向にマトリクス配置された複数の回路ブロックを備え、
前記複数の回路ブロックのそれぞれは、プリデコード信号に含まれる複数のビットが入力される入力回路部と、前記入力回路部から出力される内部信号を処理する処理回路部とを有し、
前記入力回路部と前記処理回路部は、前記第１の方向に並べて配置されており、
前記入力回路部は、前記第１の方向に配列され、前記プリデコード信号の対応するビットがそれぞれ入力される複数の単位入力回路を含み、
前記単位入力回路は、前記第２の方向に延在する入力配線パターンと、制御電極が対応する前記入力配線パターンに接続されたトランジスタとを含み、前記入力配線パターンとこれに対応する前記トランジスタの前記第１の方向における座標が互いに重複しないことを特徴とする半導体装置。
前記処理回路部は、前記第１の方向に配列された複数の単位内部回路を含み、
前記単位内部回路は、前記第２の方向に延在する内部配線パターンと、制御電極が対応する前記内部配線パターンに接続されたトランジスタとを含み、前記内部配線パターンとこれに対応する前記トランジスタの前記第１の方向における座標の少なくとも一部が重複していることを特徴とする請求項１に記載の半導体装置。
前記トランジスタは、前記第２の方向に並べて配置されたＰチャンネルＭＯＳトランジスタ及びＮチャンネルＭＯＳトランジスタを含むことを特徴とする請求項１又は２に記載の半導体装置。
前記処理回路部は、前記プリデコード信号に基づき生成される前記内部信号をラッチする機能を有していることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
前記プリデコード信号は、メモリセルアレイに含まれる不良ワード線又は不良ビット線のアドレスを記憶するヒューズエリアから供給される信号であり、
前記ヒューズエリアと前記複数の回路ブロックとの間には、前記メモリセルアレイが配置されていることを特徴とする請求項４に記載の半導体装置。
前記複数の回路ブロックのうち前記第２の方向に隣接する２つの回路ブロックにそれぞれ含まれ、前記プリデコード信号を構成する複数のビットのうち同じビットが入力される入力配線パターンは、相互に接続されていることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
前記同じビットが入力される単位入力回路の前記第１の方向における座標が互いに重複していることを特徴とする請求項６に記載の半導体装置。
前記複数の回路ブロックのそれぞれは、前記内部配線パターンが配置される内部配線領域と、前記内部配線領域に対して前記第２の方向に隣接して設けられ、前記プリデコード信号を伝送するプリデコード配線が少なくとも配置されるレイアウト配線領域とを有しており、
前記入力配線パターンは、前記レイアウト配線領域に形成されたコンタクト導体を介して、前記プリデコード配線に接続されていることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
前記複数の回路ブロックのうち前記第１の方向に隣接する２つの回路ブロックにそれぞれ含まれる内部配線領域の前記第２の方向における座標が一致していることを特徴とする請求項８に記載の半導体装置。
第１の方向及び前記第１の方向と交差する第２の方向にマトリクス配置された複数の回路ブロックを備え、
前記複数の回路ブロックのそれぞれは、プリデコード信号に含まれる複数のビットがそれぞれ入力される複数の単位入力回路と、前記複数の単位入力回路から出力される内部信号を処理する処理回路部とを有し、
前記複数の回路ブロックのうち前記第２の方向に隣接する２つの回路ブロックにそれぞれ含まれ、前記プリデコード信号に含まれる同じビットが入力される単位入力回路には、前記第２の方向に延在する共通の入力配線パターンを介して前記同じビットが供給されることを特徴とする半導体装置。
前記共通の入力配線パターンを介して前記同じビットが供給される単位入力回路は、前記第１の方向における座標の少なくとも一部が重複していることを特徴とする請求項１０に記載の半導体装置。
前記プリデコード信号を伝送するプリデコード配線は、前記第１の方向に延在しており、
前記プリデコード配線と対応する前記入力配線パターンは、これらの交点に設けられたコンタクト導体を介して接続されていることを特徴とする請求項１０又は１１に記載の半導体装置。
前記複数の回路ブロックのそれぞれは、前記複数の単位入力回路と前記処理回路部とを接続する前記内部配線パターンが配置される内部配線領域と、前記内部配線領域に対して前記第２の方向に隣接して設けられ、前記プリデコード信号を伝送するプリデコード配線が少なくとも配置されるレイアウト配線領域とを有しており、
前記複数の回路ブロックのうち前記第１の方向に隣接する２つの回路ブロックにそれぞれ含まれる内部配線領域の前記第２の方向における座標が一致していることを特徴とする請求項１０乃至１２のいずれか一項に記載の半導体装置。
第１の方向に延在する第１の配線領域に設けられた内部接続パターンと、
前記第１の方向する第２の配線領域に設けられた信号配線パターンと、
前記第１の方向する第３の配線領域に設けられた電源配線パターンと、
ソース領域、ドレイン領域及びゲート電極を有するトランジスタと、前記ソース領域に接続されたソース配線パターンと、前記ドレイン領域に接続されたドレイン配線パターンと、前記ゲート電極に接続された入力配線パターンとを含む第１の単位回路と、
ソース領域、ドレイン領域及びゲート電極を有するトランジスタと、前記ソース領域に接続されたソース配線パターンと、前記ドレイン領域に接続されたドレイン配線パターンと、前記ゲート電極に接続された内部配線パターンとを含む第２の単位回路と、を備え、
前記第２の配線領域は、前記第１及び第３の配線領域によって前記第１の方向と交差する第２の方向に挟まれており、
前記ソース配線パターン、ドレイン配線パターン、入力配線パターン及び内部配線パターンは、いずれも前記第２の方向に延在して設けられており、
前記内部接続パターン、信号配線パターン及び電源配線パターンと、前記ソース配線パターン、ドレイン配線パターン、入力配線パターン及び内部配線パターンとは、互いに異なる配線層に形成されており、
前記第１及び第２の単位回路のソース配線パターンは、いずれも、少なくとも前記第３の配線領域との重なりを有しており、
前記第１及び第２の単位回路のドレイン配線パターンは、いずれも、少なくとも前記第１の配線領域との重なりを有しており、
前記第１の単位回路の入力配線パターンは、少なくとも前記第２及び第３の配線領域との重なりを有しており、
前記第２の単位回路の内部配線パターンは、少なくとも前記第１の配線領域との重なりを有する一方、前記第３の配線領域との重なりを有しておらず、
前記第１の単位回路の入力配線パターンは、前記信号配線パターンに接続されており、
前記第１及び第２の単位回路のソース配線パターンは、前記電源配線パターンに接続されており、
前記第１の単位回路のドレイン配線パターンは、前記内部接続パターンを介して、前記第２の単位回路の内部配線パターンに接続されていることを特徴とする半導体装置。