JP2006049738A - 半導体記憶装置 - Google Patents

Abstract

【課題】所望のタイミングで高速な初期値設定を可能にすると共に、セルの形成面積の増大を抑え、また、初期値決定のためのＳＲＡＭセルのパターン変更を容易にする。
【解決手段】ＳＲＡＭセルは、ソースが接地されたＮＭＯＳトランジスタＱ７を有する。第１記憶ノードＮ１、第２記憶ノードＮ２およびＮＭＯＳトランジスタＱ７のドレインは、同一の配線層に形成された第１，第２及び第３のアルミ配線２１，２２，２３にそれぞれ接続する。第３のアルミ配線２３は、第１及び第２のアルミ配線２１，２２の一方と一体形成され、且つ、他方に近接して配設される。
【選択図】図３

Description

本発明は、半導体記憶装置に関し、特にＳＲＡＭ（Static Random Access Memory）の初期値設定用回路に関するものである。

一般的に、ＳＲＡＭは、２つのインバータの入力と出力とを相互に接続して成るフリップフロップ回路と、当該フリップフロップ回路に書き込みおよび読み出し行う２つのアクセストランジスタとから構成される。そのような構成のＳＲＡＭセルは、回路が対称であるため、例えば電源投入直後などの初期値は不定になる。

よって、特定の初期値を必要とする用途にＳＲＡＭを使用する場合、例えばＲＯＭ（Read Only Memory）などの外部メモリから初期値を転送して各メモリセルに書き込む必要がある。それにより、ＳＲＡＭの初期設定動作のための時間が長くなり、システムの高速立上げを阻害していた。

そのため、ＳＲＡＭセルのそれぞれに特定の初期値を設定するための回路を設けることが提案されている（例えば特許文献１，２）。

特許文献１では、ＳＲＡＭセルのフリップフロップ回路を構成する２つのインバータの出力端子のうちいずれかに容量素子を設けている。そうすることにより、電源投入時には２つのインバータ間で出力電圧の立ち上がり速度に差が生じ、それに起因してＳＲＡＭセルは特定の初期値で安定するようになる。つまり、個々のＳＲＡＭセルがとる初期値は、２つのインバータの出力端子のうちのどちらに容量素子を接続したかによって決まり、その接続関係は製造工程時におけるマスク選択によって定められる。

特許文献２では、ＳＲＡＭセルの２つの記憶ノードのそれぞれに、初期値（イニシャルデータ）を書き込むためのＭＯＳトランジスタが１個ずつ設けられている。それら２個のＭＯＳトランジスタのうち一方のゲートは接地され、他方のゲートには、初期設定動作時にオン状態になるように所定の制御信号が入力される。つまり個々のＳＲＡＭセルがとる初期値は、初期設定動作時に２個のトランジスタのうちのどちらがオン状態になるかによって決まる。それは製造工程時における配線間コンタクトの形成時にて決定される。

特開平４−３０５８９４号公報 特開平７−５７４６８号公報

上記特許文献１では、２つのインバータの電源投入時における立ち上がり速度の差を利用して初期値を設定するため、例えばソフトウェア的にＳＲＡＭをリセットする場合など、電源投入時以外のタイミングで初期値設定を行いたい場合に対応できない。

一方、上記特許文献２では、所定の制御信号によって初期値設定が行われるため、所望のタイミングでの初期値設定が可能である。しかし、通常のＳＲＡＭセルの構成に加えてさらに２つのトランジスタが設けられるので、セルの形成面積の増大が懸念される。

また特許文献１および２においては、各ＳＲＡＭセルがとる初期値を製造工程時に行う場合、各セル毎に配線やコンタクトのパターンの変更を行う必要があるので、そのような変更を伴う場合でもパターン設計を容易に行えるようなレイアウトが望まれる。

本発明は以上のような課題を解決するためになされたものであり、ＳＲＡＭセルを有する半導体記憶装置において、所望のタイミングで高速な初期値設定が可能であり、且つ、セルの形成面積の増大を抑えることを第１の目的とする。また、初期値決定のためのＳＲＡＭセルのパターン変更を容易に実行可能にすることを第２の目的とする。

本発明の第１の局面に係る半導体装置は、第１インバータの出力と第２インバータの入力とが第１ノードで接続し、前記第２インバータの出力と前記第１インバータの入力とが第２ノードで接続して成るフリップフロップ回路と、ソースが接地されたＮチャネル型トランジスタとを有するＳＲＡＭセルを備え、前記第１ノード、前記第２ノードおよび前記Ｎチャネル型トランジスタのドレインは、同一の配線層に形成された第１配線、第２配線および第３配線にそれぞれ接続しており、前記第３配線は、前記第１配線と一体形成され、且つ、前記第２配線に近接して配設されているものである。

本発明の第２の局面に係る半導体装置は、第１インバータの出力と第２インバータの入力とが第１ノードで接続し、前記第２インバータの出力と前記第１インバータの入力とが第２ノードで接続して成るフリップフロップ回路と、ソースが電源に接続されたＰチャネル型トランジスタとを有するＳＲＡＭセルを備え、前記第１ノード、前記第２ノードおよび前記Ｐチャネル型トランジスタのドレインは、同一の配線層に形成された第１配線、第２配線および第３配線にそれぞれ接続しており、前記第３配線は、前記第１配線と一体形成され、且つ、第２配線に近接して配設されているものである。

本発明の第３の局面に係る半導体装置は、第１インバータの出力と第２インバータの入力とが第１ノードで接続し、前記第２インバータの出力と前記第１インバータの入力とが第２ノードで接続して成るフリップフロップ回路と、ソースが接地されたＮチャネル型トランジスタとを有するＳＲＡＭセルを備え、前記第１ノードおよび前記第２ノードは、第１配線層に形成された第１配線および第２配線にそれぞれ接続しており、前記Ｎチャネル型トランジスタのドレインは、前記第１配線層の１層上の第２配線層に形成された第３配線に接続しており、前記第３配線は、前記第１および第２配線の両方の上方を通り、且つ、前記第１配線層と第２配線層との間の層間絶縁膜内に形成されたコンタクトによって、前記第１配線に接続しているものである。

本発明の第４の局面に係る半導体装置は、第１インバータの出力と第２インバータの入力とが第１ノードで接続し、前記第２インバータの出力と前記第１インバータの入力とが第２ノードで接続して成るフリップフロップ回路と、ソースが電源に接続されたＰチャネル型トランジスタとを有するＳＲＡＭセルを備え、前記第１ノードおよび前記第２ノードは、第１配線層に形成された第１配線および第２配線にそれぞれ接続しており、前記Ｐチャネル型トランジスタのドレインは、前記第１配線層の１層上の第２配線層に形成された第３配線に接続しており、前記第３配線は、前記第１および第２配線の両方の上方を通り、且つ、前記第１配線層と第２配線層との間の層間絶縁膜内に形成されたコンタクトによって、前記第１配線に接続しているものである。

本発明の第５の局面に係る半導体装置は、第１インバータの出力と第２インバータの入力とが第１ノードで接続し、前記第２インバータの出力と前記第１インバータの入力とが第２ノードで接続して成るフリップフロップ回路と、ソースが接地されたＮチャネル型トランジスタと、ソースが電源に接続されたＰチャネル型トランジスタとを有するＳＲＡＭセルを備え、前記Ｎチャネル型トランジスタのドレインは、前記第１ノードに接続しており、前記Ｐチャネル型トランジスタのドレインは、前記第２ノードに接続しているものである。

本発明の第６の局面に係る半導体装置は、第１インバータの出力と第２インバータの入力とが第１ノードで接続し、前記第２インバータの出力と前記第１インバータの入力とが第２ノードで接続して成るフリップフロップ回路と、前記第１ノードと第１ビット線との間に接続した第１アクセストランジスタと、前記第２ノードと第２ビット線との間に接続した第２アクセストランジスタとを有する複数のＳＲＡＭセルを備える半導体記憶装置であって、第１および第２ワード線を備え、前記複数のＳＲＡＭセルの各々において、前記第１および第２アクセストランジスタのゲートは共に、前記第１および第２ワード線のうちのいずれかに片方に接続しおり、前記第１および第２ワード線は、当該ＳＲＡＭセルの初期設定動作時には互いに異なる期間でアクティブになり、通常動作時には互いに同じ期間でアクティブになるよう制御されているものである。

第１の局面に係る半導体装置によれば、Ｎチャネル型トランジスタのゲートに所定のリセット信号を入力することで初期値設定を実行できるので、電源投入時以外の任意のタイミングでの初期値設定を行うことができる。また、ＲＯＭなどの外部メモリから初期値を転送して各メモリセルに書き込む必要がなく、初期設定動作の時間は大幅に短縮される。さらに、従来のＳＲＡＭセルに対し、初期値設定のためにＮチャネル型トランジスタの１つのみを設ける構成であるので、ＳＲＡＭセルの形成面積の増大は抑制される。さらに、第３配線が、第１配線と一体形成され、且つ、第２配線に近接して配設されているので、当該ＳＲＡＭセルに与える初期値を設定するためのパターン変更は最小限で済む。

第２の局面に係る半導体装置によれば、Ｐチャネル型トランジスタのゲートに所定のリセット信号を入力することで初期値設定を実行できるので、電源投入時以外の任意のタイミングでの初期値設定を行うことができる。また、ＲＯＭなどの外部メモリから初期値を転送して各メモリセルに書き込む必要がなく、初期設定動作の時間は大幅に短縮される。さらに、従来のＳＲＡＭセルに対し、初期値設定のためにＰチャネル型トランジスタの１つのみを設ける構成であるので、ＳＲＡＭセルの形成面積の増大は抑制される。さらに、第３配線が、第１配線と一体形成され、且つ、第２配線に近接して配設されているので、当該ＳＲＡＭセルに与える初期値を設定するためのパターン変更は最小限で済む。

第３の局面に係る半導体装置によれば、Ｎチャネル型トランジスタのゲートに所定のリセット信号を入力することで初期値設定を実行できるので、電源投入時以外の任意のタイミングでの初期値設定を行うことができる。また、ＲＯＭなどの外部メモリから初期値を転送して各メモリセルに書き込む必要がなく、初期設定動作の時間は大幅に短縮される。さらに、従来のＳＲＡＭセルに対し、初期値設定のためにＮチャネル型トランジスタの１つのみを設ける構成であるので、ＳＲＡＭセルの形成面積の増大は抑制される。さらに、第３配線が、第１および第２配線の両方の上方を通り、且つ、第１配線層と第２配線層との間の層間絶縁膜内に形成されたコンタクトによって、第１配線に接続しているので、当該ＳＲＡＭセルに与える初期値を設定するためのパターン変更は最小限で済む。

第４の局面に係る半導体装置によれば、Ｐチャネル型トランジスタのゲートに所定のリセット信号を入力することで初期値設定を実行できるので、電源投入時以外の任意のタイミングでの初期値設定を行うことができる。また、ＲＯＭなどの外部メモリから初期値を転送して各メモリセルに書き込む必要がなく、初期設定動作の時間は大幅に短縮される。さらに、従来のＳＲＡＭセルに対し、初期値設定のためにＰチャネル型トランジスタの１つのみを設ける構成であるので、ＳＲＡＭセルの形成面積の増大は抑制される。さらに、第３配線が、第１および第２配線の両方の上方を通り、且つ、第１配線層と第２配線層との間の層間絶縁膜内に形成されたコンタクトによって、第１配線に接続しているので、当該ＳＲＡＭセルに与える初期値を設定するためのパターン変更は最小限で済む。

第５の局面に係る半導体装置によれば、Ｐチャネル型トランジスタのゲートに所定のリセット信号を入力することで初期値設定を実行できるので、電源投入時以外の任意のタイミングでの初期値設定を行うことができる。また、ＲＯＭなどの外部メモリから初期値を転送して各メモリセルに書き込む必要がなく、初期設定動作の時間は大幅に短縮される。また、通常のＳＲＡＭセルの構成に対し、第１ノードと第２ノードとに１個ずつのトランジスタが接続されるので、第１および第２ノードにおける容量成分のアンバランスが抑制され、ＳＲＡＭセルの動作の高速化が可能になる。また、Ｐチャネル型トランジスタとＮチャネル型トランジスタとを１個ずつ設けるので、ＳＲＡＭセル全体でのＰチャネル型トランジスタの個数とＮチャネル型トランジスタの個数のバランスが保たれ、半導体基板上での効率的なレイアウトが容易であるという利点も得られる。それにより、ＳＲＡＭセルの形成面積の増大が抑制される効果が得られる。

第６の局面に係る半導体装置によれば、まず第１ワード線をアクティブにしてそれに接続するＳＲＡＭセルに初期値を書き込み、続いて第２ワード線をアクティブにしてそれに接続するＳＲＡＭセルに初期値を書き込むいう２つのステップにより、全てのＳＲＡＭセルに対して初期値の設定を行うことができる。また、ＲＯＭなどの外部メモリから初期値を転送して各メモリセルに書き込む必要がなく、初期設定動作の時間は大幅に短縮される。従来構造よりもワード線が多いが、本発明の第１〜第４の局面のように新たにトランジスタを設ける必要が無いので、結果的に半導体基板上のＳＲＡＭセルの形成面積の増大は抑制される。

＜実施の形態１＞
図１は本発明の実施の形態１に係るＳＲＡＭセルの回路図である。ドライバトランジスタと呼ばれるＮチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）Ｑ２，Ｑ４は、それぞれドライバトランジスタと呼ばれるＰチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）Ｑ１，Ｑ３と共に、２つのインバータを構成している。第１ロードトランジスタＱ１と第１ドライバトランジスタＱ２とで構成される第１のインバータの出力は、第２ロードトランジスタＱ３と第２ドライバトランジスタＱ４とで構成される第２のインバータの入力に第１記憶ノードＮ１で接続し、且つ、当該第２のインバータの出力は当該第１インバータの入力に第２記憶ノードＮ２で接続する。つまり、第１および第２のインバータによりフリップフロップ回路を構成している。なお、図１の符号Ｖ_DDおよびＶ_SSは、それぞれ電源およびグラウンドを示している。

また、ＮＭＯＳトランジスタＱ５，Ｑ６は、このフリップフロップ回路に対しデータの書き込みおよび読み出し行うためのものであり、アクセストランジスタと呼ばれる。データの書き込みおよび読み出しは、この第１アクセストランジスタＱ５と第２アクセストランジスタＱ６を、ワード線ＷＬを高レベル（アクティブ）にすることにより導通させて、第１記憶ノードＮ１とビット線ＢＬ１との間および第２記憶ノードＮ２とビット線ＢＬ２との間で、互いに相補なデータをやりとりすることで行われる。

なお、本明細書においては説明の簡単のため、第１記憶ノードＮ１がハイレベルで第２記憶ノードＮ２がローレベルのときを、当該ＳＲＡＭセルがデータ“１”を記憶していると定義し、逆に第１記憶ノードＮ１がローレベルで第２記憶ノードＮ２がハイレベルのときを、データ“０”を記憶していると定義する。

以上の構成は、一般的なＳＲＡＭも有しているものであるが、本実施の形態に係るＳＲＡＭセルはさらに、ＮＭＯＳトランジスタＱ７を備えている。当該ＮＭＯＳトランジスタＱ７のソースはドライバトランジスタＱ２，Ｑ４と同様にグラウンドＶ_SSに接続される。一方、ドレインは図１に示す符号Ａ１の部分において、第１記憶ノードＮ１および第２記憶ノードＮ２のうちいずれか片方に接続される。ゲートには、初期設定動作時のみにハイレベルになる所定のリセット信号ＲＳがゲートに入力される。つまり初期設定動作時には、当該リセット信号ＲＳによってＮＭＯＳトランジスタＱ７は導通状態にされ、そのドレインの電位はローレベルになる。

例えば、ＮＭＯＳトランジスタＱ７のドレインが第１記憶ノードＮ１側に接続している場合、初期設定動作時に第１記憶ノードＮ１が強制的にローレベルにされるので、当該ＳＲＡＭは初期値としてデータ“０”が書き込まれることになる。逆に、ＮＭＯＳトランジスタＱ７のソースが第２記憶ノードＮ２側に接続してれば、初期設定動作時に第２記憶ノードＮ２が強制的にローレベルにされるので、当該ＳＲＡＭは初期値としてデータ“１”が書き込まれることになる。つまり、図１のＳＲＡＭセルが、初期値として“１”を記憶するか“０”を記憶するかは、部分Ａ１における接続状態に依存する（以下、当該部分Ａ１のように、初期値を決定するために接続状態が設定される部分を「初期値決定部」と称する）。

よって当該ＳＲＡＭセルを複数個備える半導体記憶装置において、各セル毎に初期値決定部Ａ１の接続状態を、所望の初期値に対応させて適宜設定しておけば、リセット信号ＲＳを用いて一度に全てのセルに対して当該所望の初期値を与えることができる。従って、ＳＲＡＭの初期設定動作時間を短くでき、システムの立ち上げを高速で行うことができる。また、電源投入時以外のタイミングでも、リセット信号ＲＳをハイレベルにすることで初期値設定を行うことができる。さらに、上記特許文献２では、初期値設定のために２つのＭＯＳトランジスタを設けていたが、本実施の形態では初期値設定のためにＮＭＯＳトランジスタＱ７の１つのみを設けるので、ＳＲＡＭセルの形成面積の増大は抑制されている。

なお、初期設定動作時以外の通常使用時には、リセット信号ＲＳはローレベルになり、その間はＭＯＳトランジスタＱ７は非導通状態になるので、通常のＳＲＡＭとして動作する。

図２および図３は、本実施の形態に係るＳＲＡＭセルの主要部のレイアウトを示す図である。図２には、２つのＳＲＡＭセルＣ１，Ｃ２が含まれており、図３はそのうちのＳＲＡＭセルＣ１のみを拡大した図である。これらの図において、図１に示したものに対応する要素には、同一符号を付してある。

なお、ビット線ＢＬ１，ＢＬ２（図２では不図示）は、それぞれ図２の縦方向に延びるライン状に配設されるため、それとの位置関係により、ＳＲＡＭセルＣ１とＳＲＡＭセルＣ２とでは第１インバータと第２インバータとが互いに逆に配設されるが、それ以外は互いに同様の構造を有するものである。但し、それぞれの初期値決定部Ａ１における構造（接続状態）は、設定すべき初期値によって変わるため、ＳＲＡＭセルＣ１とＳＲＡＭセルＣ２とで互いに異なっていてもよい（詳細は後述する）。

ＳＲＡＭセルＣ１，Ｃ２はＰ型の半導体基板に形成されており、図２のように、ＳＲＡＭセルＣ１，Ｃ２それぞれのＰＭＯＳトランジスタ（ロードトランジスタＱ１，Ｑ３）は当該基板内に形成されたＮウェル領域に形成され、ＮＭＯＳトランジスタ（ドライバトランジスタＱ２，Ｑ４、ロードトランジスタＱ１，Ｑ３、ＮＭＯＳトランジスタＱ７）は、当該基板内のＰ型領域（「Ｐ型基板領域」と称す）に形成される。

図３を用いて、より詳細に説明する。Ｎウェル領域内にはロードトランジスタＱ１，Ｑ３を形成するための活性領域１１，１２が形成され、Ｐ型基板領域内にドライバトランジスタＱ２，Ｑ４、アクセストランジスタＱ５，Ｑ６およびＮＭＯＳトランジスタＱ７を形成するための活性領域１３，１４，１５が形成される。

基板上の最下層配線である第１配線層はポリシリコンにより形成される。当該第１配線層には、ポリシリコン配線１６，１７、ワード線ＷＬ、並びにリセット信号ＲＳを伝達するためのリセット信号線ＲＳＬが形成される。ポリシリコン配線１６は、ゲート酸化膜（不図示）を介して活性領域１１および活性領域１３上に配設されて、第１ロードトランジスタＱ１および第１ドライバトランジスタＱ２のゲート電極として機能する。ポリシリコン配線１７は、ゲート酸化膜（不図示）を介して活性領域１２および活性領域１４上に配設されて、第２ロードトランジスタＱ３および第２ドライバトランジスタＱ４のゲート電極として機能する。ワード線ＷＬは、ゲート酸化膜（不図示）を介して活性領域１３および活性領域１４上に配設されて、第１アクセストランジスタＱ５，第２アクセストランジスタＱ６のゲート電極として機能する。またリセット信号線ＲＳＬは、ゲート酸化膜（不図示）を介して活性領域１５上に配設され、ＮＭＯＳトランジスタＱ７のゲート電極として機能する。

ロードトランジスタＱ１，Ｑ３のソース領域上には、電源Ｖ_DDの配線（不図示）に接続するコンタクト１１１およびコンタクト１２１がそれぞれ形成される。ドライバトランジスタＱ２，Ｑ４およびＮＭＯＳトランジスタＱ７のソース領域上には、グラウンドＶ_SSの配線（不図示）に接続するコンタクト１３１，１４１，１５１がそれぞれ形成される。また、アクセストランジスタＱ５のソース／ドレイン領域のうちドライバトランジスタＱ２に接続してない方に、ビット線ＢＬ１（不図示）に接続するコンタクト１３３が形成され、アクセストランジスタＱ６のソース／ドレイン領域のうちドライバトランジスタＱ４に接続していない方に、ビット線ＢＬ２（不図示）に接続するコンタクト１４３が形成される。

また、第１配線層の１層上の第２配線層はアルミニウムにより形成される。当該第２配線層には、アルミ配線２１，２２，２３が形成される。アルミ配線２１は、コンタクト１１２を通して第１ロードトランジスタＱ１のドレイン領域に接続すると共に、コンタクト１７１を通してポリシリコン配線１７（第２ロードトランジスタＱ３および第２ドライバトランジスタＱ４のゲート電極）に接続し、且つコンタクト１３２を通して第１ドライバトランジスタＱ２のドレイン領域に接続する。アルミ配線２２は、コンタクト１２２を通して第２ロードトランジスタＱ３のドレイン領域に接続すると共に、コンタクト１６１を通してポリシリコン配線１６（第１ロードトランジスタＱ１および第１ドライバトランジスタＱ２のゲート電極）に接続し、且つコンタクト１４２を通して第２ドライバトランジスタＱ４のドレイン領域に接続する。アルミ配線２３はコンタクト１５２を通してＮＭＯＳトランジスタＱ７のドレイン領域に接続している。

つまりアルミ配線２１は、第１ロードトランジスタＱ１および第１ドライバトランジスタＱ２から成る第１インバータの出力と、第２ロードトランジスタＱ３および第２ドライバトランジスタＱ４から成る第２インバータの入力とに接続しており、図１の回路の第１記憶ノードＮ１に相当する。また、アルミ配線２２は、該第２インバータの出力と、該第１インバータの入力とに接続しており、図１の回路の第２記憶ノードＮ２に相当する。

本実施の形態においては、アルミ配線２３は、アルミ配線２１およびアルミ配線２２のいずれか一方と一体的に形成され、且つ、他方に近接して配設される。図３の例では、アルミ配線２３をアルミ配線２２と一体的に形成し、且つ、アルミ配線２１に近接して配設している。つまり、初期値決定部Ａ１において、ＮＭＯＳトランジスタＱ７のドレインが第２記憶ノードＮ２に接続する。よってこのＳＲＡＭセルは、初期設定動作時のリセット信号ＲＳにより初期値としてデータ“１”を記憶することになる。

また逆に、図３に点線で示しているように、アルミ配線２３をアルミ配線２１と一体的に形成し、且つ、アルミ配線２２に近接して配設させてもよい。この場合、初期値決定部Ａ１において、ＮＭＯＳトランジスタＱ７のドレインが第１記憶ノードＮ１に接続する。よってこのＳＲＡＭセルは、初期設定動作時のリセット信号ＲＳにより、初期値としてデータ“０”を記憶することになる。

つまり図３に示しているように、初期設定動作時にＳＲＡＭセルが“１”を記憶するか“０”を記憶するかを決める初期値決定部Ａ１は、第２配線層におけるアルミ配線２３とアルミ配線２１との間の部分および、アルミ配線２３とアルミ配線２１との間の部分に相当する。

例えば図２の如く、セルＣ１のＮＭＯＳトランジスタＱ７のドレインに接続するアルミ配線を第２記憶ノードＮ２と一体にし、且つ、セルＣ２のＮＭＯＳトランジスタＱ７のドレインに接続するアルミ配線を第１記憶ノードＮ１と一体にするよう第２配線層のパターンをレイアウトすると、初期設定動作時にＳＲＡＭセルＣ１は“１”を記憶し、ＳＲＡＭセルＣ２は“０”を記憶するようになる。逆に、初期設定動作時にＳＲＡＭセルＣ１に“０”を記憶させ、ＳＲＡＭセルＣ２に“１”を記憶させたければ、図４のように、セルＣ１のＮＭＯＳトランジスタＱ７のドレインに接続するアルミ配線を第１記憶ノードＮ１と一体にし、且つ、セルＣ１においてＮＭＯＳトランジスタＱ７のドレインに接続するアルミ配線を第２記憶ノードＮ２と一体にするよう、第２配線層のパターンを変更すればよい。

このパターン変更は、製造工程におけるのマスク選択により決定される。アルミ配線２１，２２，２３は全て同じ第２配線層に形成されているので、ＳＲＡＭセルに与える初期値を“１”にする場合と“０”にする場合とでは、第２配線層のパターン変更のみでよい。また、アルミ配線２３は、アルミ配線２１およびアルミ配線２２のいずれか一方と一体的に形成され、且つ、他方に近接して配設されるので、そのパターン変更は最小限で済む。このことは、図２と図４とのレイアウトが殆ど同じであることから明らかである。

以上のように、本実施の形態に係るＳＲＡＭセルによれば、ＮＭＯＳトランジスタＱ７のゲートにリセット信号ＲＳを入力することで初期値設定を実行できるので、電源投入時以外の任意のタイミングでの初期値設定を行うことができる。また、ＲＯＭなどの外部メモリから初期値を転送して各メモリセルに書き込む必要がなく、初期設定動作の時間は大幅に短縮される。よって、システム立ち上げの高速化に寄与できる。さらに、上記特許文献２と異なり、初期値設定のためにＮＭＯＳトランジスタＱ７の１つのみを設ける構成であるので、ＳＲＡＭセルの形成面積の増大は抑制される。さらに、第１記憶ノードＮ１であるアルミ配線２１と、第２記憶ノードＮ２であるアルミ配線２２と、ＮＭＯＳトランジスタＱ７のドレインに接続するアルミ配線２３は同一の配線層に形成され、アルミ配線２３はアルミ配線２１およびアルミ配線２２のいずれか一方と一体的に形成され、且つ、他方に近接して配設されるので、ＳＲＡＭセルに与える初期値を設定するためのパターン変更は最小限で済む。よって、ＳＲＡＭセルを有する半導体装置のパターン設計の容易化に寄与できる。

＜実施の形態２＞
図５および図６は、実施の形態２に係るＳＲＡＭセルの主要部のレイアウトを示す図である。図５には、２つのＳＲＡＭセルＣ１およびＣ２が含まれており、図６はそのうちのＳＲＡＭセルＣ１のみを拡大した図である。これらの図において、図１〜図３に示したものと同様の機能を有する要素には、同一符号を付してある。図５，図６において、図２，図３と異なる点は、初期値決定部Ａ１の構造のみである。

なお、図５においても、ＳＲＡＭセルＣ１とＳＲＡＭセルＣ２とでは、ビット線ＢＬ１，ＢＬ２（図５では不図示）との位置関係により、第１インバータと第２インバータとが互いに逆に配設されるが、それ以外は互いに同じ構造を有するものである。但し、本実施の形態においても、初期値決定部Ａ１における構造（接続状態）は、設定すべき初期値によって変わるため、ＳＲＡＭセルＣ１とＳＲＡＭセルＣ２とで互いに異なっていてもよい。

図５，図６に示すように、本実施の形態では、アルミ配線２３は、アルミ配線２１，２２のどちらとも一体形成されていない。一方、第１配線層のポリシリコン配線１６およびポリシリコン配線１７は、第２配線層に形成されたアルミ配線２３の下方にまで延びている。言い換えれば、アルミ配線２３はポリシリコン配線１６，１７両方の上方を通っている。そして第１配線層と第２配線層との間の層間絶縁膜（不図示）には、ポリシリコン配線１６とアルミ配線２３とを接続するコンタクト１６２、および、ポリシリコン配線１７とアルミ配線２３とを接続するコンタクト１７２のうちいずれか片方が形成される。図６の例では、コンタクト１６２を形成しており、コンタクト１７２（図６に点線で示している）は形成していない。この場合、ＮＭＯＳトランジスタＱ７のドレインがポリシリコン配線１６を介して第２記憶ノードＮ２（アルミ配線２２）に接続するので、初期設定動作時のリセット信号ＲＳにより、このＳＲＡＭセルは初期値としてデータ“１”を記憶することになる。

また初期値としてデータ“０”を記憶させたい場合は、逆に、図６に点線で示しているコンタクト１７２を形成し、コンタクト１６２を形成しないようにすればよい。この場合、ＮＭＯＳトランジスタＱ７のドレインはポリシリコン配線１７を介して第１記憶ノードＮ１に接続するので、初期設定動作時のリセット信号ＲＳにより、このＳＲＡＭセルは初期値としてデータ“０”を記憶する。

つまり、初期設定動作時にＳＲＡＭセルが“１”を記憶するか“０”を記憶するかを決める初期値決定部Ａ１は、ポリシリコン配線１６，１７とアルミ配線２３との間におけるコンタクト１６２，１７２の部分に相当する。よって、本実施の形態のＳＲＡＭセルの回路図は、初期値決定部Ａ１における接続関係を具体的に表現すると図７のようになるが、機能的には図１と全く同じである。

例えば図５のように、セルＣ１のＮＭＯＳトランジスタＱ７のドレインに接続するアルミ配線と第２記憶ノードＮ２に繋がるポリシリコン配線との間を接続し、且つ、セルＣ２のＮＭＯＳトランジスタＱ７のドレインに接続するアルミ配線と第１記憶ノードＮ１に繋がるポリシリコン配線との間を接続するようコンタクトをレイアウトすると、初期設定動作時にＳＲＡＭセルＣ１は“１”を記憶し、ＳＲＡＭセルＣ２は“０”を記憶するようになる。逆に、初期設定動作時にＳＲＡＭセルＣ１に“０”を記憶させ、ＳＲＡＭセルＣ２に“１”を記憶させたければ、図８のように、セルＣ１のＮＭＯＳトランジスタＱ７のドレインに接続するアルミ配線と第１記憶ノードＮ１に繋がるポリシリコン配線との間を接続し、且つ、セルＣ２のＮＭＯＳトランジスタＱ７のドレインに接続するアルミ配線と第２記憶ノードＮ２に繋がるポリシリコン配線との間を接続するようコンタクトをレイアウトすればよい。

このパターン変更は、製造工程におけるのマスク選択により決定される。本実施の形態では、アルミ配線２３がポリシリコン配線１６，１７の両方の上方を通るように配設されているので、ＳＲＡＭセルに与える初期値を“１”にする場合と“０”にする場合とでの変更は、第１配線層と第２配線層との間のコンタクトのパターン変更のみでよく最小限で済む。このことは、図５と図８との間で第１配線層および第２配線層のパターンが同一であることからも分かる。よって、ＳＲＡＭセルを有する半導体装置のパターン設計の容易化に寄与できる。

本実施の形態においても、リセット信号ＲＳを用いて電源投入時以外の任意のタイミングでの初期値設定を行うことができる。また、初期値設定のためにＮＭＯＳトランジスタＱ７の１つのみを設ける構成であるので、ＳＲＡＭセルの形成面積の増大は抑制される。

＜実施の形態３＞
図９は本発明の実施の形態３に係るＳＲＡＭセルの回路図である。同図において、図１と同様の機能を有する要素には同一符号を付してある。

本実施の形態においては、実施の形態１，２のＳＲＡＭセルに対し、ＮＭＯＳトランジスタＱ７に代えて、ＰＭＯＳトランジスタＱ８を設けた構成となっている。当該ＰＭＯＳトランジスタＱ８のソースはロードトランジスタＱ１，Ｑ３と同様に電源Ｖ_DDに接続される。一方、ドレインは図９に示す初期値決定部Ａ２において、第１記憶ノードＮ１および第２記憶ノードＮ２のうちいずれか片方に接続される。ゲートには、初期設定動作時のみにハイレベルリセット信号ＲＳがＮＯＴゲート３０を介してゲートに入力される。つまり、リセット信号ＲＳによって、ＰＭＯＳトランジスタＱ８のゲートは初期設定動作時にローレベルになるよう制御される。従って、初期設定動作時には、ＰＭＯＳトランジスタＱ８は導通状態になり、そのドレインの電位はハイレベルになる。

例えば、初期値決定部Ａ２において、ＮＭＯＳトランジスタＱ７のドレインが第２記憶ノードＮ２側に接続していれば、初期設定動作時に第２記憶ノードＮ２が強制的にハイレベルにされるので、当該ＳＲＡＭは初期値としてデータ“０”を記憶することになる。逆に、ＮＭＯＳトランジスタＱ７のソースが第１記憶ノードＮ１側に接続してれば、初期設定動作時に第１記憶ノードＮ１が強制的にハイレベルにされるので、当該ＳＲＡＭは初期値としてデータ“１”を記憶することになる。つまり、初期設定動作時のリセット信号ＲＳによって、ＳＲＡＭセルが“１”を記憶するか“０”を記憶するかは、初期値決定部Ａ２における接続状態により決定される。初期値決定部Ａ２の接続状態は、実施の形態１，２と同様に、製造工程におけるのマスク選択による配線やコンタクトのパターン選択により決定される。

なお、初期設定動作時以外の通常使用時には、リセット信号ＲＳはローレベルになり、その間はＭＯＳトランジスタＱ８は非導通状態になるので、通常のＳＲＡＭとして動作する。

よって、当該ＳＲＡＭセルを複数個備える半導体記憶装置において、各セル毎に、初期値決定部Ａ２の接続状態を適宜設定しておけば、リセット信号ＲＳを用いて一度に全てのセルに対して所望の初期値を与えることができる。また、電源投入時以外のタイミングでも、リセット信号ＲＳをアクティブにすることで初期値設定を行うことができる。さらに、初期値設定のために第１ロードトランジスタＱ１の１つのみを設けるので、ＳＲＡＭセルの形成面積の増大は抑制されている。

また図示は省略するが、実施の形態１のように、第１記憶ノードＮ１（第１インバータの出力および第２インバータの入力）に接続する第１のアルミ配線と、第２記憶ノードＮ２（第２インバータの出力および第１インバータの入力）に接続する第２のアルミ配線と、ＰＭＯＳトランジスタＱ８のドレインに接続する第３のアルミ配線とを、同じ第２配線層に形成すると共に、当該第３のアルミ配線を、第１のアルミ配線および第２のアルミ配線のうちの一方と一体的に形成し、且つ他方に近接して配設するようにレイアウトすれば、ＳＲＡＭセルに与える初期値を“１”にする場合と“０”にする場合とでのパターン変更は最小限で済む。それにより、実施の形態１と同様に、ＳＲＡＭセルを有する半導体装置のパターン設計の容易化に寄与できる。

あるいは実施の形態２のように、ＰＭＯＳトランジスタＱ８のドレインに接続する第２配線層のアルミ配線を、第１記憶ノードＮ１に接続する第１のポリシリコン配線および第２記憶ノードＮ２に接続する第２のポリシリコン配線の両方の上方を通るよう配設し、当該アルミ配線が当該第１および第２のポリシリコン配線のいずれか片方のみに接続するようコンタクトを配設するようにレイアウトすれば、ＳＲＡＭセルに与える初期値を“１”にする場合と“０”にする場合とでのパターン変更は最小限で済む。それにより、実施の形態２と同様に、ＳＲＡＭセルを有する半導体装置のパターン設計の容易化に寄与できる。

＜実施の形態４＞
図１０は本発明の実施の形態４に係るＳＲＡＭセルの回路図である。同図において、図１と同様の機能を有する要素には同一符号を付してある。

本実施の形態においては、ＳＲＡＭセルに実施の形態１，２で説明したＮＭＯＳトランジスタＱ７と、実施の形態３で説明したＰＭＯＳトランジスタＱ８の両方を設ける。その場合、ＮＭＯＳトランジスタＱ７のドレインとＰＭＯＳトランジスタＱ８のドレインとは、第１および第２記憶ノードＮ１，Ｎ２のそれぞれ異なる側に接続させる。

つまり、初期値決定部Ａ１において、ＮＭＯＳトランジスタＱ７のドレインを第１記憶ノードＮ１側に接続させる場合は、初期値決定部Ａ２においては、ＰＭＯＳトランジスタＱ８のドレインを第２記憶ノードＮ２側に接続させる。その場合、初期設定動作時に第１記憶ノードＮ１が強制的にローレベルにされると共に、第２記憶ノードＮ２が強制的にハイレベルにされるので、当該ＳＲＡＭは初期値としてデータ“０”を記憶することになる。

逆に、初期値決定部Ａ１において、ＮＭＯＳトランジスタＱ７のドレインを第２記憶ノードＮ２側に接続させる場合は、初期値決定部Ａ２においては、ＰＭＯＳトランジスタＱ８のドレインを第１記憶ノードＮ１側に接続させる。その場合、初期設定動作時に第２記憶ノードＮ２が強制的にローレベルにされると共に、第２記憶ノードＮ２が強制的にハイレベルにされるので、当該ＳＲＡＭは初期値としてデータ“１”を記憶することになる。

このように、本実施の形態に係るＳＲＡＭセルの動作は、実質的に実施の形態１〜３と同様である。

実施の形態１〜３の構成では、第１記憶ノードＮ１に接続するトランジスタの個数と、第２記憶ノードＮ２に接続するトランジスタの個数とが異なっていた。その場合、各トランジスタが有する寄生容量の影響により、第１記憶ノードＮ１が有する容量成分と第２記憶ノードＮ２が有する容量成分とがアンバランスになり、フリップフロップ回路を構成する第１および第２インバータの出力電圧の立ち上がり速度に差が生じてしまう。そのことは、ＳＲＡＭセルの動作の高速化を妨げる原因となる。

それに対し本実施の形態では、対称な構造の通常のＳＲＡＭセルの構成に対し、第１記憶ノードＮ１と第２記憶ノードＮ２とに１個ずつのトランジスタが接続されるので、第１記憶ノードＮ１と第２記憶ノードＮ２とで接続するトランジスタの個数が同じになる。よって、第１および第２記憶ノードＮ１，Ｎ２における容量成分のアンバランスが抑制され、ＳＲＡＭセルの動作の高速化が可能になる。

また、図１０から分かるように本実施の形態では、フリップフロップ回路が、３個のＰＭＯＳトランジスタ（第１ロードトランジスタＱ１、第２ロードトランジスタＱ３、ＰＭＯＳトランジスタＱ８）と、同じく３個のＰＭＯＳトランジスタ（第１ロードトランジスタＱ１、第２ロードトランジスタＱ３、ＰＭＯＳトランジスタＱ８）とを有する構成になる。つまり、フリップフロップ回路が、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを同じ数だけ有することになるので、ＳＲＡＭセルの設計時にレイアウトし易くなり、容易に効率的なレイアウトが可能になるという利点もある。ＮＭＯＳトランジスタの個数がＰＭＯＳトランジスタよりも多い場合は、例えば図２のようにうまくレイアウトしなければ、Ｎウェル領域に無駄なスペースが生じやすい。実施の形態１〜３に比較すると、トランジスタの個数が増えるため形成領域は増えるであろうが、本実施の形態によれば効率的なレイアウトが容易であるため、結果的にＳＲＡＭセルの小型化にも寄与できる。

＜実施の形態５＞
図１１は、実施の形態５に係るＳＲＡＭセルを示す回路図である。当該ＳＲＡＭセルは、実施の形態４のＳＲＡＭセル（図１０）に対し、ＰＭＯＳトランジスタＱ８のゲートが電源Ｖ_DDに接続される点で異なっている。つまり、本実施の形態では、ＰＭＯＳトランジスタＱ８は常に非導通状態であるダミーのトランジスタである。なお、本実施の形態においても、ＮＭＯＳトランジスタＱ７のドレインとＰＭＯＳトランジスタＱ８のドレインとは、第１および第２記憶ノードＮ１，Ｎ２のそれぞれ異なる側に接続させる。

ＰＭＯＳトランジスタＱ８は常に非導通状態であるので、本実施の形態のＳＲＡＭセルは、実質的に実施の形態１のＳＲＡＭセル（図１）と等価である。よって、その動作は実施の形態１のＳＲＡＭセルと同じであるので、ここでの説明は省略する。

本実施の形態では、第１記憶ノードＮ１と第２記憶ノードＮ２とで接続するトランジスタの個数が同じになるので、実施の形態４と同様の効果が得られる。さらに、ＰＭＯＳトランジスタＱ８のゲート配線を簡略化できるので、実施の形態４よりもレイアウトしやすくなるという利点があり、ＳＲＡＭセルの小型化に寄与できる。

なお、図１１では、ＮＭＯＳトランジスタＱ７およびＰＭＯＳトランジスタＱ８のうち、ＰＭＯＳトランジスタＱ８をダミーのトランジスタとした例を示したが、図１２の如く反対にＮＭＯＳトランジスタＱ７のゲートをグラウンドＶ_SSに接続してダミーのトランジスタにしてもよい。その場合も、上記と同様の効果が得られる。なお、そのとき当該ＳＲＡＭセルは実質的に実施の形態３のＳＲＡＭセル（図９）と等価になり、その動作は実施の形態３のＳＲＡＭセルと同じである。

＜実施の形態６＞
図１３は、実施の形態６に係る半導体記憶装置を説明するための図である。同図において、図１と同様に機能する要素には同一符号を付してある。本実施の形態では、半導体記憶装置は、図１３に示すＳＲＡＭセルを複数個有している。

従来の半導体記憶装置では１つのＳＲＡＭセルには１本のワード線が提供されていたが、本実施の形態では１つのＳＲＡＭセルに対し２本のワード線が提供される。より具体的には、ＳＲＡＭセルに初期値としてデータ“１”を記憶させるための第１ワード線ＷＬ１と、初期値としてデータ“０”を記憶させるための第２ワード線ＷＬ２とが提供される。

そして各ＳＲＡＭセル毎に、設定したい初期値に対応させて初期値決定部Ａ３，Ａ４の接続状態を決定し、アクセストランジスタＱ５，Ｑ６のゲートを第１ワード線ＷＬ１または第２ワード線ＷＬ２に接続させる。このとき、アクセストランジスタＱ５，Ｑ６のゲートは、第１ワード線ＷＬ１および第２ワード線ＷＬ２の同じ側に接続させる。即ち、初期値“１”を記憶させたいＳＲＡＭセルでは、初期値決定部Ａ３にて第１アクセストランジスタＱ５のゲートを第１ワード線ＷＬ１に接続させると共に、初期値決定部Ａ４にて第２アクセストランジスタＱ６のゲートも第１ワード線ＷＬ１に接続させる。また逆に、初期値“０”を記憶させたいＳＲＡＭセルでは、初期値決定部Ａ３，Ａ４にてアクセストランジスタＱ５，Ｑ６のゲートを共に第２ワード線ＷＬ２に接続させる。この接続状態の決定は、製造工程におけるのマスク選択により行われる。

第１ワード線ＷＬ１および第２ワード線ＷＬ２は、初期設定動作時においては、互いに異なる期間にアクティブになるように制御される。即ち、第１ワード線ＷＬ１がアクティブ（アサート）になる期間では第２ワード線ＷＬ２が非アクティブ（ネゲート）になり、第２ワード線ＷＬ２がアサートになる期間では第１ワード線ＷＬ１がネゲートになる。

また、通常動作時においては、第１ワード線ＷＬ１と第２ワード線ＷＬ２とは、同じ期間にアサートになるように制御される。つまり通常動作時では、見かけ上、従来の記憶装置と同様に各ＳＲＡＭセルに１本のワード線が提供されたのと等価になる。

一方、初期設定動作時のビット線ＢＬ１、ＢＬ２は、第１ワード線ＷＬ１がアサートの期間にはビット線ＢＬ１がハイレベル且つビット線ＢＬ２がローレベルになるよう制御され、第２ワード線ＷＬ２がアサートの期間にはビット線ＢＬ１がローレベル且つビット線ＢＬ２がハイレベルになるように制御される。また、ビット線ＢＬ１、ＢＬ２の通常動作時の振舞いは、一般的なＳＲＡＭのビット線と同様である。

本実施の形態に係る半導体記憶装置の初期設定動作を説明する。上述のとおり、初期設定動作時においては、第１ワード線ＷＬ１および第２ワード線ＷＬ２は、互いに異なる期間にアサートになる。本実施の形態では、初期設定動作が開始されると最初に第１ワード線ＷＬ１がアサート、第２ワード線ＷＬ２がネゲートになり、その後第２ワード線ＷＬ２がアサート、第１ワード線ＷＬ１がネゲートになるとする。

初期設定動作が開始され、第１ワード線ＷＬ１がアサートになると、ビット線ＢＬ１がハイレベル、ビット線ＢＬ２がローレベルになる。それにより、第１ワード線ＷＬ１に接続した全てのＳＲＡＭセルに対し、初期値“１”が書き込まれる。

その後第２ワード線ＷＬ２がアサートになると、今度はビット線ＢＬ１がローレベル、ビット線ＢＬ２がハイレベルになる。それにより、第２ワード線ＷＬ２に接続した全てのＳＲＡＭセルに対し、初期値“０”が書き込まれる。このとき第１ワード線ＷＬ１はネゲートであるので、第１ワード線ＷＬ１に接続した各ＳＲＡＭセルの記憶内容は変化せず、先に記憶した初期値“１”を維持する。

以上の初期設定動作により、当該半導体装置が有する複数のＳＲＡＭセルのうち、第１ワード線ＷＬ１に接続したものに初期値“１”が設定され、第２ワード線ＷＬ２に接続したものに初期値“０”が設定されることになる。

また、通常動作時には、第１ワード線ＷＬ１と第２ワード線ＷＬ２とは同じように振舞うので、各ＳＲＡＭセルに１本のワード線が提供されたのと等価になる。従って、当該半導体記憶装置は、通常動作時には従来のＳＲＡＭと同様に動作する。

本実施の形態によれば、第１ワード線ＷＬ１をアサートにし、続いて第２ワード線ＷＬ２をアサートにするという２つのステップにより、全てのＳＲＡＭセルに対して初期値の設定を行うことができる。また、ＲＯＭなどの外部メモリから初期値を転送して各メモリセルに書き込む必要がなく、初期設定動作の時間は大幅に短縮される。よって、システム立ち上げの高速化に寄与できる。ワード線が従来構造よりも多く必要になるが、上記の各実施の形態のように、新たにトランジスタを設ける必要が無いので、結果的に半導体基板上のＳＲＡＭセルの形成面積の増大は抑制される。

実施の形態１に係るＳＲＡＭセルの回路図である。 実施の形態１に係るＳＲＡＭセルの主要部のレイアウトを示す図である。 実施の形態１に係るＳＲＡＭセルの主要部のレイアウトを示す図である。 実施の形態１に係るＳＲＡＭセルの主要部のレイアウトを示す図である。 実施の形態２に係るＳＲＡＭセルの主要部のレイアウトを示す図である。 実施の形態２に係るＳＲＡＭセルの主要部のレイアウトを示す図である。 実施の形態２に係るＳＲＡＭセルの等価回路図である。 実施の形態２に係るＳＲＡＭセルの主要部のレイアウトを示す図である。 実施の形態３に係るＳＲＡＭセルの回路図である。 実施の形態４に係るＳＲＡＭセルの回路図である。 実施の形態５に係るＳＲＡＭセルの回路図である。 実施の形態５に係るＳＲＡＭセルの変形例の回路図である。 実施の形態６に係る半導体記憶装置を説明するための図である。

符号の説明

Ｑ１，Ｑ３ ロードトランジスタ、Ｑ２，Ｑ４ ドライバトランジスタ、Ｑ５，Ｑ６ アクセストランジスタ、Ｑ７ ＮＭＯＳトランジスタ、Ｑ８ ＰＭＯＳトランジスタ、Ｖ_DD 電源、Ｖ_SS グラウンド、Ａ１〜Ａ４ 初期値決定部、ＷＬ，ＷＬ１，ＷＬ２ ワード線、ＢＬ１，ＢＬ２ ビット線、Ｎ１，Ｎ２ 記憶ノード、ＲＳ リセット信号、ＲＬＳ リセット信号線。

Claims (15)

1. 第１インバータの出力と第２インバータの入力とが第１ノードで接続し、前記第２インバータの出力と前記第１インバータの入力とが第２ノードで接続して成るフリップフロップ回路と、
   ソースが接地されたＮチャネル型トランジスタとを有するＳＲＡＭセルを備え、
   前記第１ノード、前記第２ノードおよび前記Ｎチャネル型トランジスタのドレインは、同一の配線層に形成された第１配線、第２配線および第３配線にそれぞれ接続しており、
   前記第３配線は、前記第１配線と一体形成され、且つ、前記第２配線に近接して配設されている
   ことを特徴とする半導体記憶装置。
2. 請求項１記載の半導体記憶装置であって、
   前記ＳＲＡＭセルは、ソースが電源に接続されたＰチャネル型のトランジスタをさらに備え、
   前記Ｐチャネル型トランジスタのドレインは、前記同一の配線層に形成された第４配線に接続しており、
   前記第４配線は、前記第２配線と一体形成されており、且つ、前記第１配線に近接して配設されている
   ことを特徴とする半導体記憶装置。
3. 請求項２記載の半導体記憶装置であって、
   前記Ｐチャネル型トランジスタのゲートは、前記電源に接続している
   ことを特徴とする半導体記憶装置。
4. 請求項２記載の半導体記憶装置であって、
   前記Ｎチャネル型トランジスタのゲートは、接地されている
   ことを特徴とする半導体記憶装置。
5. 第１インバータの出力と第２インバータの入力とが第１ノードで接続し、前記第２インバータの出力と前記第１インバータの入力とが第２ノードで接続して成るフリップフロップ回路と、
   ソースが電源に接続されたＰチャネル型トランジスタとを有するＳＲＡＭセルを備え、
   前記第１ノード、前記第２ノードおよび前記Ｐチャネル型トランジスタのドレインは、同一の配線層に形成された第１配線、第２配線および第３配線にそれぞれ接続しており、
   前記第３配線は、前記第１配線と一体形成され、且つ、第２配線に近接して配設されている
   ことを特徴とする半導体記憶装置。
6. 第１インバータの出力と第２インバータの入力とが第１ノードで接続し、前記第２インバータの出力と前記第１インバータの入力とが第２ノードで接続して成るフリップフロップ回路と、
   ソースが接地されたＮチャネル型トランジスタとを有するＳＲＡＭセルを備え、
   前記第１ノードおよび前記第２ノードは、第１配線層に形成された第１配線および第２配線にそれぞれ接続しており、
   前記Ｎチャネル型トランジスタのドレインは、前記第１配線層の１層上の第２配線層に形成された第３配線に接続しており、
   前記第３配線は、前記第１および第２配線の両方の上方を通り、且つ、前記第１配線層と第２配線層との間の層間絶縁膜内に形成されたコンタクトによって、前記第１配線に接続している
   ことを特徴とする半導体記憶装置。
7. 請求項６記載の半導体記憶装置であって、
   前記ＳＲＡＭセルは、ソースが電源に接続されたＰチャネル型のトランジスタをさらに備え、
   前記Ｐチャネル型トランジスタのドレインは、前記第２配線層に形成された第４配線に接続しており、
   前記第４配線は、前記第１および第２配線の両方の上方を通り、且つ、前記第１配線層と第２配線層との間の層間絶縁膜内に形成されたコンタクトによって、前記第２配線に接続している
   ことを特徴とする半導体記憶装置。
8. 請求項７記載の半導体記憶装置であって、
   前記Ｐチャネル型トランジスタのゲートは、前記電源に接続している
   ことを特徴とする半導体記憶装置。
9. 請求項７記載の半導体記憶装置であって、
   前記Ｎチャネル型トランジスタのゲートは、接地されている
   ことを特徴とする半導体記憶装置。
10. 第１インバータの出力と第２インバータの入力とが第１ノードで接続し、前記第２インバータの出力と前記第１インバータの入力とが第２ノードで接続して成るフリップフロップ回路と、
    ソースが電源に接続されたＰチャネル型トランジスタとを有するＳＲＡＭセルを備え、
    前記第１ノードおよび前記第２ノードは、第１配線層に形成された第１配線および第２配線にそれぞれ接続しており、
    前記Ｐチャネル型トランジスタのドレインは、前記第１配線層の１層上の第２配線層に形成された第３配線に接続しており、
    前記第３配線は、前記第１および第２配線の両方の上方を通り、且つ、前記第１配線層と第２配線層との間の層間絶縁膜内に形成されたコンタクトによって、前記第１配線に接続している
    ことを特徴とする半導体記憶装置。
11. 第１インバータの出力と第２インバータの入力とが第１ノードで接続し、前記第２インバータの出力と前記第１インバータの入力とが第２ノードで接続して成るフリップフロップ回路と、
    ソースが接地されたＮチャネル型トランジスタと、
    ソースが電源に接続されたＰチャネル型トランジスタとを有するＳＲＡＭセルを備え、
    前記Ｎチャネル型トランジスタのドレインは、前記第１ノードに接続しており、
    前記Ｐチャネル型トランジスタのドレインは、前記第２ノードに接続している
    ことを特徴とする半導体記憶装置。
12. 請求項１１記載の半導体記憶装置であって、
    前記Ｐチャネル型トランジスタのゲートは、前記電源に接続している
    ことを特徴とする半導体記憶装置。
13. 請求項１１記載の半導体記憶装置であって、
    前記Ｎチャネル型トランジスタのゲートは、接地されている
    ことを特徴とする半導体記憶装置。
14. 第１インバータの出力と第２インバータの入力とが第１ノードで接続し、前記第２インバータの出力と前記第１インバータの入力とが第２ノードで接続して成るフリップフロップ回路と、
    前記第１ノードと第１ビット線との間に接続した第１アクセストランジスタと、
    前記第２ノードと第２ビット線との間に接続した第２アクセストランジスタとを有する複数のＳＲＡＭセルを備える半導体記憶装置であって、
    第１および第２ワード線を備え、
    前記複数のＳＲＡＭセルの各々において、前記第１および第２アクセストランジスタのゲートは共に、前記第１および第２ワード線のうちのいずれかに片方に接続しおり、
    前記第１および第２ワード線は、当該ＳＲＡＭセルの初期設定動作時には互いに異なる期間でアクティブになり、通常動作時には互いに同じ期間でアクティブになるよう制御されている
    ことを特徴とする半導体記憶装置。
15. 請求項１４記載の半導体記憶装置であって、
    前記初期設定動作時には、
    前記第１ワード線がアクティブになる期間には、前記第１ビット線がハイレベル且つ前記第２ビット線がローレベルになり、
    前記第２ワード線がアクティブになる期間には、前記第２ビット線がハイレベル且つ前記第１ビット線がローレベルになる
    ことを特徴とする半導体記憶装置。
    

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