JPH05129561A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH05129561A
JPH05129561A JP31346091A JP31346091A JPH05129561A JP H05129561 A JPH05129561 A JP H05129561A JP 31346091 A JP31346091 A JP 31346091A JP 31346091 A JP31346091 A JP 31346091A JP H05129561 A JPH05129561 A JP H05129561A
Authority
JP
Japan
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memory cell
resistor
mos transistor
drain
memory device
Prior art date
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Withdrawn
Application number
JP31346091A
Other languages
English (en)
Inventor
Toshio Wada
俊男 和田
Yuichi Egawa
雄一 江川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Steel Corp
Original Assignee
Nippon Steel Corp
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Filing date
Publication date
Application filed by Nippon Steel Corp filed Critical Nippon Steel Corp
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Priority to US07/967,430 priority patent/US5313418A/en
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Withdrawn legal-status Critical Current

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    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C17/00Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/08Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G11C17/10Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
    • G11C17/12Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
    • G11C17/123Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices comprising cells having several storage transistors connected in series

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 (修正有) 【目的】 メモリセルの高い集積密度を維持しつつ、マ
スクROMのプログラミングを容易とする。 【構成】 マスクROMの各メモリセルは、MOSトラ
ンジスタ6と、MOSトランジスタ6のソース・ドレイ
ン間に並列に形成された抵抗8とからなる。抵抗8は後
に必要に応じて切断する。列方向に配置された各MOS
トランジスタ6は一つのビット線4に直列に接続され、
行方向に配置された各MOSトランジスタ6のゲートは
同一のワード線2に接続される。各メモリセルにデータ
を書き込むには、抵抗8の接続を切断するか、しないか
によって行う。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に製造工程中にプログラムを書き込むマスクRO
M(Read Only Memory)に関するものである。
【0002】
【従来の技術】従来、マスクROMにプログラムを書込
む方式には、「CMOS超LSIの設計」(菅野卓雄監
修、培風館)の pp.168〜169に記載されているよ
うに、拡散層プログラム方式、イオン注入プログラム方
式、コンタクトホールプログラム方式等がある。このう
ち、拡散層プログラム方式とイオン注入プログラム方式
によるマスクROMは、1ビット当たりのメモリセル面
積を小さくすることができ、縦積み(series)型の配線
を採ることができる。
【0003】たとえば、図2にメモリセルサイズを最も
小さくすることができるイオン注入プログラム方式によ
るマスクROMの回路図を示す。各MOSトランジスタ
のソース及びドレイン拡散層がそのままビット線54と
しての役割を担っており、ビット線54に垂直な方向に
ワード線52が形成される。したがって、各メモリセル
を構成するMOSトランジスタ72のチャネル方向がビ
ット線方向に一致した配列となる。通常は、予め各MO
Sトランジスタ72の閾値電圧(以下、Vthと略す。)
をエンハンスメント(enhancement)型に設定し、選択
されたMOSトランジスタ72のVthのみをイオン注入
法によってデプレション(depletion )型に切り換えて
プログラミングを行う。尚、図2において、62は行デ
コーダ、64は列デコーダである。
【0004】メモリセルからデータを読出すには、予め
全てのワード線をハイ(high)レベル状態にしておき、
選択されたワード線をロー(low )レベルに、選択され
たビット線をハイレベルにする。このとき、選択メモリ
セルのVthがデプレション型ならば選択ビット線を流れ
る電流は流れたままになり、一方、エンハンスメント型
ならば選択ビット線を流れる電流はカットされる。以上
の方法によってプログラムの読出しが可能となる。
【0005】
【発明が解決しようとする課題】しかしながら、上記の
ように、予めエンハンスメント型のVthに設定されたす
べてのMOSトランジスタ72のうちから選択的にイオ
ン注入法によりデプレション型のVthに切り換えてマス
クROMにプログラムを書込む方法では、プログラミン
グ工程から最終工程まで工程数が多いため、ROM受注
から、製品出荷までの時間(TAT,Turn-Around Tim
e)が長くかかってしまうという問題があった。
【0006】本発明は上記事情に基づいてなされたもの
であり、メモリセルの高い集積密度を維持しつつ、TA
Tを短くすることができる半導体記憶装置を提供するこ
とを目的とする。
【0007】
【課題を解決するための手段】上記の目的を達成するた
めの本発明に係る半導体記憶装置は、複数の行線及び列
線と、これら行線及び列線の交差する箇所毎に設けられ
た複数のMOSトランジスタとを備える半導体記憶装置
において、前記MOSトランジスタのソースとドレイン
間を短絡するように受動素子を並列に形成し、必要に応
じて前記受動素子の接続を切断して構成したことを特徴
とするものである。
【0008】
【作用】本発明は上記の構成によって、記憶セルを構成
するMOSトランジスタのソース・ドレイン間に受動素
子を並列に形成し、且つ受動素子を必要に応じて切断し
て構成することにより、たとえばウエハ製造の全工程が
終了した後にレーザーを照射して各記憶セルの受動素子
の接続を選択的に切断してプログラムを容易に書き込む
ことができる。また、MOSトランジスタのソース・ド
レイン間に受動素子を設けただけであるので、1ビット
当たりの記憶セルサイズを従来の半導体記憶装置とほぼ
同じに維持することができる。
【0009】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。図1は本発明の一実施例であるマスクR
OMの等価回路図である。
【0010】図1に示すマスクROMは、多数のワード
線(x0 ,x1 ,x2 ,・・・ ,xm-1 )2及びビット線
(y0 ,y1 ,y2 ,・・・ ,yn-1 )4と、多数のメモ
リセル(Q00,Q01,Q10,Q11,・・・ ,Qm-1 n-1
がマトリックス状に配列されたm行n列のメモリセルア
レイと、メモリセルを選択する行デコーダ12及び列デ
コーダ14とを備えるものである。
【0011】各メモリセルは、一つのMOSトランジス
タ6と、MOSトランジスタ6のソース・ドレイン間に
並列に接続された一つの抵抗8とからなる。各MOSト
ランジスタ6の閾値電圧(以下、Vthと略す。)は予め
エンハンスメント(enhancement )型に設定しておく。
列方向に配置されたMOSトランジスタ6は一つのビッ
ト線4に直列に接続され、行方向に配置されたMOSト
ランジスタ6のゲートは同一のワード線2に接続され
る。したがって、各メモリセルを構成するMOSトラン
ジスタ6のチャネル方向がビット線方向に一致した配列
となる。メモリセルの選択は、行デコーダ12でワード
線2を、列デコーダ14でビット線4を選択することに
より行われる。また、たとえば抵抗8を基板の表面に形
成する等の工夫を凝らすことにより、抵抗8は形成後
に、必要に応じてその接続を切断することができる。
【0012】各メモリセルにデータを書込むには、MO
Sトランジスタ6のソース・ドレイン間に接続された抵
抗8を切断するか、しないかによって行う。実際、抵抗
8を基板の表面に形成する等の工夫を凝らすことによ
り、たとえばウエハ製造の全工程が完了した後やウエハ
製造の最終工程であるパッシベーション膜形成工程の前
に、レーザーリペア装置等を用いて抵抗8の接続を容易
に切断することができる。
【0013】次に、本実施例のマスクROMのプログラ
ムを読出す場合の動作について説明する。たとえばメモ
リセルQ00を選択する場合には、まず、列デコーダ14
でビット線y0 を選択する。一方、行デコーダ12でワ
ード線x0 だけをロー(low )レベルに、他のワード線
の全てをハイ(high)レベルにする。すると、ビット線
0 上のメモリセルQ00のMOSトランジスタ6だけに
はソース・ドレイン間にチャネルが形成されない。この
ため、抵抗R00が切断されている場合には、メモリセル
00はオフの状態になる。また、抵抗R00が切断されて
いない場合には、メモリセルQ00はオンの状態になる。
このように、選択したメモリセルのインピーダンスを検
証することによって、メモリセルのプログラム状態を検
知することができる。
【0014】本実施例のマスクROMでは、メモリセル
を一つのMOSトランジスタとMOSトランジスタのソ
ース・ドレイン間に並列に接続された抵抗とで構成した
ので、たとえばレーザーを照射して各メモリセルの抵抗
を選択的に切断することによりプログラムを容易に書込
むことができる。しかも、抵抗の切断によるプログラム
の書き込みは、たとえばウエハ製造工程が終了した後に
も、行うことができるので、TATを非常に短くするこ
とができる。また、MOSトランジスタのソース・ドレ
イン間に抵抗を並列に接続しただけであるので、製造方
法は複雑にならず、また、1ビット当たりのメモリセル
サイズも従来のマスクROMとほぼ同じであり、高集積
化を維持することができる。
【0015】尚、上記の実施例では、MOSトランジス
タのソース・ドレイン間に抵抗を接続した場合について
説明したが、本発明はこれに限定されるものではなく、
抵抗の代わりにコンデンサ等の受動素子を用いてもよ
い。
【0016】
【発明の効果】以上説明したように本発明によれば、記
憶セルを構成するMOSトランジスタのソース・ドレイ
ン間に受動素子を並列に形成し、且つ受動素子を必要に
応じて切断して構成したことにより、1ビット当たりの
記憶セルサイズを従来の半導体記憶装置とほぼ同じに維
持することができると共に、たとえばウエハ製造の全工
程が終了した後にレーザーを照射して各記憶セルの受動
素子を選択的に切断してプログラムを容易に書き込むこ
とができるので、TATを著しく短くすることができる
半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図1】本発明の一実施例であるマスクROMの等価回
路図である。
【図2】イオン注入プログラム方式によるマスクROM
の等価回路図である。
【符号の説明】
2 ワード線 4 ビット線 6 MOSトランジスタ 8 抵抗 12 行デコーダ 14 列デコーダ

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 複数の行線及び列線と、これら行線及び
    列線の交差する箇所毎に設けられた複数のMOSトラン
    ジスタとを備える半導体記憶装置において、前記MOS
    トランジスタのソースとドレイン間を短絡するように受
    動素子を並列に形成し、必要に応じて前記受動素子の接
    続を切断して構成したことを特徴とする半導体記憶装
    置。
JP31346091A 1991-10-31 1991-10-31 半導体記憶装置 Withdrawn JPH05129561A (ja)

Priority Applications (2)

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JP31346091A JPH05129561A (ja) 1991-10-31 1991-10-31 半導体記憶装置
US07/967,430 US5313418A (en) 1991-10-31 1992-10-28 Semiconductor memory and memorizing method to read only semiconductor memory

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US5313418A (en) 1994-05-17

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