JPH05129561A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05129561A JPH05129561A JP31346091A JP31346091A JPH05129561A JP H05129561 A JPH05129561 A JP H05129561A JP 31346091 A JP31346091 A JP 31346091A JP 31346091 A JP31346091 A JP 31346091A JP H05129561 A JPH05129561 A JP H05129561A
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- Japan
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- memory cell
- resistor
- mos transistor
- drain
- memory device
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
- G11C17/123—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices comprising cells having several storage transistors connected in series
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 メモリセルの高い集積密度を維持しつつ、マ
スクＲＯＭのプログラミングを容易とする。 【構成】 マスクＲＯＭの各メモリセルは、ＭＯＳトラ
ンジスタ６と、ＭＯＳトランジスタ６のソース・ドレイ
ン間に並列に形成された抵抗８とからなる。抵抗８は後
に必要に応じて切断する。列方向に配置された各ＭＯＳ
トランジスタ６は一つのビット線４に直列に接続され、
行方向に配置された各ＭＯＳトランジスタ６のゲートは
同一のワード線２に接続される。各メモリセルにデータ
を書き込むには、抵抗８の接続を切断するか、しないか
によって行う。
スクＲＯＭのプログラミングを容易とする。 【構成】 マスクＲＯＭの各メモリセルは、ＭＯＳトラ
ンジスタ６と、ＭＯＳトランジスタ６のソース・ドレイ
ン間に並列に形成された抵抗８とからなる。抵抗８は後
に必要に応じて切断する。列方向に配置された各ＭＯＳ
トランジスタ６は一つのビット線４に直列に接続され、
行方向に配置された各ＭＯＳトランジスタ６のゲートは
同一のワード線２に接続される。各メモリセルにデータ
を書き込むには、抵抗８の接続を切断するか、しないか
によって行う。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に製造工程中にプログラムを書き込むマスクＲＯ
Ｍ（Read Only Memory）に関するものである。
し、特に製造工程中にプログラムを書き込むマスクＲＯ
Ｍ（Read Only Memory）に関するものである。
【０００２】
【従来の技術】従来、マスクＲＯＭにプログラムを書込
む方式には、「ＣＭＯＳ超ＬＳＩの設計」（菅野卓雄監
修、培風館）の pp.１６８〜１６９に記載されているよ
うに、拡散層プログラム方式、イオン注入プログラム方
式、コンタクトホールプログラム方式等がある。このう
ち、拡散層プログラム方式とイオン注入プログラム方式
によるマスクＲＯＭは、１ビット当たりのメモリセル面
積を小さくすることができ、縦積み（series）型の配線
を採ることができる。
む方式には、「ＣＭＯＳ超ＬＳＩの設計」（菅野卓雄監
修、培風館）の pp.１６８〜１６９に記載されているよ
うに、拡散層プログラム方式、イオン注入プログラム方
式、コンタクトホールプログラム方式等がある。このう
ち、拡散層プログラム方式とイオン注入プログラム方式
によるマスクＲＯＭは、１ビット当たりのメモリセル面
積を小さくすることができ、縦積み（series）型の配線
を採ることができる。
【０００３】たとえば、図２にメモリセルサイズを最も
小さくすることができるイオン注入プログラム方式によ
るマスクＲＯＭの回路図を示す。各ＭＯＳトランジスタ
のソース及びドレイン拡散層がそのままビット線５４と
しての役割を担っており、ビット線５４に垂直な方向に
ワード線５２が形成される。したがって、各メモリセル
を構成するＭＯＳトランジスタ７２のチャネル方向がビ
ット線方向に一致した配列となる。通常は、予め各ＭＯ
Ｓトランジスタ７２の閾値電圧（以下、Ｖthと略す。）
をエンハンスメント（enhancement）型に設定し、選択
されたＭＯＳトランジスタ７２のＶthのみをイオン注入
法によってデプレション（depletion ）型に切り換えて
プログラミングを行う。尚、図２において、６２は行デ
コーダ、６４は列デコーダである。
小さくすることができるイオン注入プログラム方式によ
るマスクＲＯＭの回路図を示す。各ＭＯＳトランジスタ
のソース及びドレイン拡散層がそのままビット線５４と
しての役割を担っており、ビット線５４に垂直な方向に
ワード線５２が形成される。したがって、各メモリセル
を構成するＭＯＳトランジスタ７２のチャネル方向がビ
ット線方向に一致した配列となる。通常は、予め各ＭＯ
Ｓトランジスタ７２の閾値電圧（以下、Ｖthと略す。）
をエンハンスメント（enhancement）型に設定し、選択
されたＭＯＳトランジスタ７２のＶthのみをイオン注入
法によってデプレション（depletion ）型に切り換えて
プログラミングを行う。尚、図２において、６２は行デ
コーダ、６４は列デコーダである。
【０００４】メモリセルからデータを読出すには、予め
全てのワード線をハイ（high）レベル状態にしておき、
選択されたワード線をロー（low ）レベルに、選択され
たビット線をハイレベルにする。このとき、選択メモリ
セルのＶthがデプレション型ならば選択ビット線を流れ
る電流は流れたままになり、一方、エンハンスメント型
ならば選択ビット線を流れる電流はカットされる。以上
の方法によってプログラムの読出しが可能となる。
全てのワード線をハイ（high）レベル状態にしておき、
選択されたワード線をロー（low ）レベルに、選択され
たビット線をハイレベルにする。このとき、選択メモリ
セルのＶthがデプレション型ならば選択ビット線を流れ
る電流は流れたままになり、一方、エンハンスメント型
ならば選択ビット線を流れる電流はカットされる。以上
の方法によってプログラムの読出しが可能となる。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
ように、予めエンハンスメント型のＶthに設定されたす
べてのＭＯＳトランジスタ７２のうちから選択的にイオ
ン注入法によりデプレション型のＶthに切り換えてマス
クＲＯＭにプログラムを書込む方法では、プログラミン
グ工程から最終工程まで工程数が多いため、ＲＯＭ受注
から、製品出荷までの時間（ＴＡＴ，Turn-Around Tim
e）が長くかかってしまうという問題があった。
ように、予めエンハンスメント型のＶthに設定されたす
べてのＭＯＳトランジスタ７２のうちから選択的にイオ
ン注入法によりデプレション型のＶthに切り換えてマス
クＲＯＭにプログラムを書込む方法では、プログラミン
グ工程から最終工程まで工程数が多いため、ＲＯＭ受注
から、製品出荷までの時間（ＴＡＴ，Turn-Around Tim
e）が長くかかってしまうという問題があった。
【０００６】本発明は上記事情に基づいてなされたもの
であり、メモリセルの高い集積密度を維持しつつ、ＴＡ
Ｔを短くすることができる半導体記憶装置を提供するこ
とを目的とする。
であり、メモリセルの高い集積密度を維持しつつ、ＴＡ
Ｔを短くすることができる半導体記憶装置を提供するこ
とを目的とする。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めの本発明に係る半導体記憶装置は、複数の行線及び列
線と、これら行線及び列線の交差する箇所毎に設けられ
た複数のＭＯＳトランジスタとを備える半導体記憶装置
において、前記ＭＯＳトランジスタのソースとドレイン
間を短絡するように受動素子を並列に形成し、必要に応
じて前記受動素子の接続を切断して構成したことを特徴
とするものである。
めの本発明に係る半導体記憶装置は、複数の行線及び列
線と、これら行線及び列線の交差する箇所毎に設けられ
た複数のＭＯＳトランジスタとを備える半導体記憶装置
において、前記ＭＯＳトランジスタのソースとドレイン
間を短絡するように受動素子を並列に形成し、必要に応
じて前記受動素子の接続を切断して構成したことを特徴
とするものである。
【０００８】
【作用】本発明は上記の構成によって、記憶セルを構成
するＭＯＳトランジスタのソース・ドレイン間に受動素
子を並列に形成し、且つ受動素子を必要に応じて切断し
て構成することにより、たとえばウエハ製造の全工程が
終了した後にレーザーを照射して各記憶セルの受動素子
の接続を選択的に切断してプログラムを容易に書き込む
ことができる。また、ＭＯＳトランジスタのソース・ド
レイン間に受動素子を設けただけであるので、１ビット
当たりの記憶セルサイズを従来の半導体記憶装置とほぼ
同じに維持することができる。
するＭＯＳトランジスタのソース・ドレイン間に受動素
子を並列に形成し、且つ受動素子を必要に応じて切断し
て構成することにより、たとえばウエハ製造の全工程が
終了した後にレーザーを照射して各記憶セルの受動素子
の接続を選択的に切断してプログラムを容易に書き込む
ことができる。また、ＭＯＳトランジスタのソース・ド
レイン間に受動素子を設けただけであるので、１ビット
当たりの記憶セルサイズを従来の半導体記憶装置とほぼ
同じに維持することができる。
【０００９】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。図１は本発明の一実施例であるマスクＲ
ＯＭの等価回路図である。
して説明する。図１は本発明の一実施例であるマスクＲ
ＯＭの等価回路図である。
【００１０】図１に示すマスクＲＯＭは、多数のワード
線（ｘ0 ，ｘ1 ，ｘ2 ，・・・ ，ｘm-1 ）２及びビット線
（ｙ0 ，ｙ1 ，ｙ2 ，・・・ ，ｙn-1 ）４と、多数のメモ
リセル（Ｑ00，Ｑ01，Ｑ10，Ｑ11，・・・ ，Ｑm-1 n-1 ）
がマトリックス状に配列されたｍ行ｎ列のメモリセルア
レイと、メモリセルを選択する行デコーダ１２及び列デ
コーダ１４とを備えるものである。
線（ｘ0 ，ｘ1 ，ｘ2 ，・・・ ，ｘm-1 ）２及びビット線
（ｙ0 ，ｙ1 ，ｙ2 ，・・・ ，ｙn-1 ）４と、多数のメモ
リセル（Ｑ00，Ｑ01，Ｑ10，Ｑ11，・・・ ，Ｑm-1 n-1 ）
がマトリックス状に配列されたｍ行ｎ列のメモリセルア
レイと、メモリセルを選択する行デコーダ１２及び列デ
コーダ１４とを備えるものである。
【００１１】各メモリセルは、一つのＭＯＳトランジス
タ６と、ＭＯＳトランジスタ６のソース・ドレイン間に
並列に接続された一つの抵抗８とからなる。各ＭＯＳト
ランジスタ６の閾値電圧（以下、Ｖthと略す。）は予め
エンハンスメント（enhancement ）型に設定しておく。
列方向に配置されたＭＯＳトランジスタ６は一つのビッ
ト線４に直列に接続され、行方向に配置されたＭＯＳト
ランジスタ６のゲートは同一のワード線２に接続され
る。したがって、各メモリセルを構成するＭＯＳトラン
ジスタ６のチャネル方向がビット線方向に一致した配列
となる。メモリセルの選択は、行デコーダ１２でワード
線２を、列デコーダ１４でビット線４を選択することに
より行われる。また、たとえば抵抗８を基板の表面に形
成する等の工夫を凝らすことにより、抵抗８は形成後
に、必要に応じてその接続を切断することができる。
タ６と、ＭＯＳトランジスタ６のソース・ドレイン間に
並列に接続された一つの抵抗８とからなる。各ＭＯＳト
ランジスタ６の閾値電圧（以下、Ｖthと略す。）は予め
エンハンスメント（enhancement ）型に設定しておく。
列方向に配置されたＭＯＳトランジスタ６は一つのビッ
ト線４に直列に接続され、行方向に配置されたＭＯＳト
ランジスタ６のゲートは同一のワード線２に接続され
る。したがって、各メモリセルを構成するＭＯＳトラン
ジスタ６のチャネル方向がビット線方向に一致した配列
となる。メモリセルの選択は、行デコーダ１２でワード
線２を、列デコーダ１４でビット線４を選択することに
より行われる。また、たとえば抵抗８を基板の表面に形
成する等の工夫を凝らすことにより、抵抗８は形成後
に、必要に応じてその接続を切断することができる。
【００１２】各メモリセルにデータを書込むには、ＭＯ
Ｓトランジスタ６のソース・ドレイン間に接続された抵
抗８を切断するか、しないかによって行う。実際、抵抗
８を基板の表面に形成する等の工夫を凝らすことによ
り、たとえばウエハ製造の全工程が完了した後やウエハ
製造の最終工程であるパッシベーション膜形成工程の前
に、レーザーリペア装置等を用いて抵抗８の接続を容易
に切断することができる。
Ｓトランジスタ６のソース・ドレイン間に接続された抵
抗８を切断するか、しないかによって行う。実際、抵抗
８を基板の表面に形成する等の工夫を凝らすことによ
り、たとえばウエハ製造の全工程が完了した後やウエハ
製造の最終工程であるパッシベーション膜形成工程の前
に、レーザーリペア装置等を用いて抵抗８の接続を容易
に切断することができる。
【００１３】次に、本実施例のマスクＲＯＭのプログラ
ムを読出す場合の動作について説明する。たとえばメモ
リセルＱ00を選択する場合には、まず、列デコーダ１４
でビット線ｙ0 を選択する。一方、行デコーダ１２でワ
ード線ｘ0 だけをロー（low ）レベルに、他のワード線
の全てをハイ（high）レベルにする。すると、ビット線
ｙ0 上のメモリセルＱ00のＭＯＳトランジスタ６だけに
はソース・ドレイン間にチャネルが形成されない。この
ため、抵抗Ｒ00が切断されている場合には、メモリセル
Ｑ00はオフの状態になる。また、抵抗Ｒ00が切断されて
いない場合には、メモリセルＱ00はオンの状態になる。
このように、選択したメモリセルのインピーダンスを検
証することによって、メモリセルのプログラム状態を検
知することができる。
ムを読出す場合の動作について説明する。たとえばメモ
リセルＱ00を選択する場合には、まず、列デコーダ１４
でビット線ｙ0 を選択する。一方、行デコーダ１２でワ
ード線ｘ0 だけをロー（low ）レベルに、他のワード線
の全てをハイ（high）レベルにする。すると、ビット線
ｙ0 上のメモリセルＱ00のＭＯＳトランジスタ６だけに
はソース・ドレイン間にチャネルが形成されない。この
ため、抵抗Ｒ00が切断されている場合には、メモリセル
Ｑ00はオフの状態になる。また、抵抗Ｒ00が切断されて
いない場合には、メモリセルＱ00はオンの状態になる。
このように、選択したメモリセルのインピーダンスを検
証することによって、メモリセルのプログラム状態を検
知することができる。
【００１４】本実施例のマスクＲＯＭでは、メモリセル
を一つのＭＯＳトランジスタとＭＯＳトランジスタのソ
ース・ドレイン間に並列に接続された抵抗とで構成した
ので、たとえばレーザーを照射して各メモリセルの抵抗
を選択的に切断することによりプログラムを容易に書込
むことができる。しかも、抵抗の切断によるプログラム
の書き込みは、たとえばウエハ製造工程が終了した後に
も、行うことができるので、ＴＡＴを非常に短くするこ
とができる。また、ＭＯＳトランジスタのソース・ドレ
イン間に抵抗を並列に接続しただけであるので、製造方
法は複雑にならず、また、１ビット当たりのメモリセル
サイズも従来のマスクＲＯＭとほぼ同じであり、高集積
化を維持することができる。
を一つのＭＯＳトランジスタとＭＯＳトランジスタのソ
ース・ドレイン間に並列に接続された抵抗とで構成した
ので、たとえばレーザーを照射して各メモリセルの抵抗
を選択的に切断することによりプログラムを容易に書込
むことができる。しかも、抵抗の切断によるプログラム
の書き込みは、たとえばウエハ製造工程が終了した後に
も、行うことができるので、ＴＡＴを非常に短くするこ
とができる。また、ＭＯＳトランジスタのソース・ドレ
イン間に抵抗を並列に接続しただけであるので、製造方
法は複雑にならず、また、１ビット当たりのメモリセル
サイズも従来のマスクＲＯＭとほぼ同じであり、高集積
化を維持することができる。
【００１５】尚、上記の実施例では、ＭＯＳトランジス
タのソース・ドレイン間に抵抗を接続した場合について
説明したが、本発明はこれに限定されるものではなく、
抵抗の代わりにコンデンサ等の受動素子を用いてもよ
い。
タのソース・ドレイン間に抵抗を接続した場合について
説明したが、本発明はこれに限定されるものではなく、
抵抗の代わりにコンデンサ等の受動素子を用いてもよ
い。
【００１６】
【発明の効果】以上説明したように本発明によれば、記
憶セルを構成するＭＯＳトランジスタのソース・ドレイ
ン間に受動素子を並列に形成し、且つ受動素子を必要に
応じて切断して構成したことにより、１ビット当たりの
記憶セルサイズを従来の半導体記憶装置とほぼ同じに維
持することができると共に、たとえばウエハ製造の全工
程が終了した後にレーザーを照射して各記憶セルの受動
素子を選択的に切断してプログラムを容易に書き込むこ
とができるので、ＴＡＴを著しく短くすることができる
半導体記憶装置を提供することができる。
憶セルを構成するＭＯＳトランジスタのソース・ドレイ
ン間に受動素子を並列に形成し、且つ受動素子を必要に
応じて切断して構成したことにより、１ビット当たりの
記憶セルサイズを従来の半導体記憶装置とほぼ同じに維
持することができると共に、たとえばウエハ製造の全工
程が終了した後にレーザーを照射して各記憶セルの受動
素子を選択的に切断してプログラムを容易に書き込むこ
とができるので、ＴＡＴを著しく短くすることができる
半導体記憶装置を提供することができる。
【図１】本発明の一実施例であるマスクＲＯＭの等価回
路図である。
路図である。
【図２】イオン注入プログラム方式によるマスクＲＯＭ
の等価回路図である。
の等価回路図である。
２ ワード線 ４ ビット線 ６ ＭＯＳトランジスタ ８ 抵抗 １２ 行デコーダ １４ 列デコーダ
Claims (1)
- 【請求項１】 複数の行線及び列線と、これら行線及び
列線の交差する箇所毎に設けられた複数のＭＯＳトラン
ジスタとを備える半導体記憶装置において、前記ＭＯＳ
トランジスタのソースとドレイン間を短絡するように受
動素子を並列に形成し、必要に応じて前記受動素子の接
続を切断して構成したことを特徴とする半導体記憶装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31346091A JPH05129561A (ja) | 1991-10-31 | 1991-10-31 | 半導体記憶装置 |
| US07/967,430 US5313418A (en) | 1991-10-31 | 1992-10-28 | Semiconductor memory and memorizing method to read only semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31346091A JPH05129561A (ja) | 1991-10-31 | 1991-10-31 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05129561A true JPH05129561A (ja) | 1993-05-25 |
Family
ID=18041572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31346091A Withdrawn JPH05129561A (ja) | 1991-10-31 | 1991-10-31 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5313418A (ja) |
| JP (1) | JPH05129561A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100390046B1 (ko) * | 2001-06-27 | 2003-07-04 | 주식회사 하이닉스반도체 | 마스크 롬의 셀 구조 및 그 제조 방법 |
| JP2009094162A (ja) * | 2007-10-04 | 2009-04-30 | Nec Electronics Corp | マスクｒｏｍ |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5644154A (en) * | 1995-03-27 | 1997-07-01 | Microchip Technology Incorporated | MOS read-only semiconductor memory with selected source/drain regions spaced away from edges of overlying gate electrode regions and method therefor |
| US7085155B2 (en) * | 2003-03-10 | 2006-08-01 | Energy Conversion Devices, Inc. | Secured phase-change devices |
| US7298640B2 (en) * | 2004-05-03 | 2007-11-20 | Symetrix Corporation | 1T1R resistive memory array with chained structure |
| JP2007080454A (ja) * | 2005-09-16 | 2007-03-29 | Toshiba Corp | 半導体記憶装置 |
| US7423281B2 (en) * | 2005-09-26 | 2008-09-09 | Infineon Technologies Ag | Microelectronic device with a plurality of storage elements in serial connection and method of producing the same |
| WO2007052207A1 (en) * | 2005-11-01 | 2007-05-10 | Nxp B.V. | Memory matrix composed of memory cells each constituted by a transistor and a memory element connected in parallel |
| US7961534B2 (en) * | 2007-09-10 | 2011-06-14 | Hynix Semiconductor Inc. | Semiconductor memory device for writing data to multiple cells simultaneously and refresh method thereof |
| US8331127B2 (en) | 2010-05-24 | 2012-12-11 | Macronix International Co., Ltd. | Nonvolatile memory device having a transistor connected in parallel with a resistance switching device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4802121A (en) * | 1986-06-02 | 1989-01-31 | Texas Instruments Incorporated | Memory array with partitioned bit lines |
| US4888735A (en) * | 1987-12-30 | 1989-12-19 | Elite Semiconductor & Systems Int'l., Inc. | ROM cell and array configuration |
| US5049763A (en) * | 1989-03-22 | 1991-09-17 | National Semiconductor Corporation | Anti-noise circuits |
-
1991
- 1991-10-31 JP JP31346091A patent/JPH05129561A/ja not_active Withdrawn
-
1992
- 1992-10-28 US US07/967,430 patent/US5313418A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100390046B1 (ko) * | 2001-06-27 | 2003-07-04 | 주식회사 하이닉스반도체 | 마스크 롬의 셀 구조 및 그 제조 방법 |
| JP2009094162A (ja) * | 2007-10-04 | 2009-04-30 | Nec Electronics Corp | マスクｒｏｍ |
Also Published As
| Publication number | Publication date |
|---|---|
| US5313418A (en) | 1994-05-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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