JP4005802B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に係り、特にテストの結果のカテゴリ分析を容易化するために使用されるテスト容易化回路に関するもので、例えば不良ブロック等に関するテスト結果の不良カテゴリの分類処理を要求される不揮発性メモリに使用されるものである。
【０００２】
【従来の技術】
半導体記憶装置の一つとして、電気的書替えを可能としたEEPROMが知られている。なかでも、メモリセルを複数個直列接続してNANDセルを構成するNANDセル型EEPROMは、高集積化ができるものとして注目されている。また、同一のワード線や選択ゲート線を共有するNANDセル群を1 個のセルブロックとして扱い、通常、読出し・書き込み等の動作は、複数のブロックのうち1 個を選択し、この選択ブロックに対して行われる。また、NANDセル型EEPROMは、所定のブロックを単位として一括消去することが可能なフラッシュメモリ（NAND Flash）として構成される場合が多い。
【０００３】
NAND型フラッシュメモリの製造段階でのウェハテストに際して、メモリテスタを使用したテストには、ビット線不良の有無を検知するビット線不良チェックとか不良ブロックの有無など、数多くの項目（テスト項目の全体はツリー構造になっている）があり、今後の対策のために、どの項目に不良が多く出てくるのかを調べる（不良カテゴリの分類処理を行う）必要がある。
【０００４】
現状の汎用のメモリテスタは、コマンドなどは複数のチップに並列に入力し、チップ内部の処理は並列に行うことによりテスト時間の短縮化を図っているが、外部への読み出し動作を伴うテスト項目は並列処理を行うことができない。
【０００５】
したがって、不良カテゴリの分類処理を行おうとした場合、テスト毎に結果（PASS／FAIL）を読み出してチェックする処理を複数のチップで並列に行うことができず、１チップ毎にテスト結果（PASS／FAIL）を読み出す必要があり、テスト時間の増加をまねいてしまう。この際、テスト結果（PASS／FAIL）の読み出しは、各テスト毎に行わなければ意味がないので、全体のテスト時間に大きく影響を及ぼすことになり、テストコストの増大をまねいてしまう。
【０００６】
なお、複数のチップに対して読み出し動作を並列に処理することが可能な特殊なメモリテスタも存在するが、現状では非常に高価であるので、テストコストの増加をまねいてしまう。
【０００７】
【発明が解決しようとする課題】
上記したように従来のNAND型フラッシュメモリは、不良ブロックの有無などのチェックを行ったテスト結果（PASS／FAIL）に対して不良カテゴリの分類処理を行おうとした場合に、汎用のメモリテスタでは複数のチップに対して並列に行うことができず、１チップ毎にデータを読み出す必要があり、テスト時間、テストコストの増加をまねいてしまうという問題があった。
【０００８】
本発明は上記の事情に鑑みてなされたもので、内部回路のチェックを行った結果（PASS／FAIL）に対して不良カテゴリの分類処理を行おうとした場合に、チェック項目毎に結果（PASS／FAIL）を内部に保持させることができ、チップ内部で不良カテゴリの分類が可能であり、ウェハテストに適用した場合には、テストコストを抑え、テスト時間の短縮化を図り得る半導体集積回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明の第１の半導体集積回路は、センスアンプ、データ入出力バッファを含む集積回路内部回路と、前記センスアンプに接続され、前記集積回路内部回路における直前の動作の結果を判定し、PASS／FAIL信号を出力するPASS／FAIL判定回路と、前記PASS／FAIL信号を入力とし、各テストカテゴリの終了毎に不良カテゴリセット信号に応じて前記集積回路内部回路における複数の動作のPASS／FAIL結果をテストカテゴリ毎に別々に保持するデータ保持回路と、前記データ保持回路または前記センスアンプを前記データ入出力バッファに切り換え接続するスイッチ回路とを具備することを特徴とする。
【００１０】
本発明の第２の半導体集積回路は、センスアンプ、データ入出力バッファを含む集積回路内部回路と、前記センスアンプに接続され、前記集積回路内部回路における直前の動作の結果を判定し、PASS／FAIL信号を出力するPASS／FAIL判定回路と、前記PASS／FAIL信号を入力とし、前記集積回路内部回路における複数の動作の結果を累積して記憶し、累積した結果をリセット信号により初期状態に戻すことが可能なラッチ回路と、前記ラッチ回路から出力される累積PASS／FAIL信号を入力とし、各テストカテゴリの終了毎に不良カテゴリセット信号に応じて複数の累積PASS／FAIL結果をテストカテゴリ毎に別々に保持するデータ保持回路と、前記データ保持回路または前記センスアンプを前記データ入出力バッファに切り換え接続するスイッチ回路とを具備することを特徴とする。
【００１１】
本発明の第３の半導体集積回路は、センスアンプ、不揮発性記憶回路を含む集積回路内部回路と、前記センスアンプに接続され、前記集積回路内部回路における直前の動作の結果を判定し、PASS／FAIL信号を出力するPASS／FAIL判定回路と、前記PASS／FAIL信号を入力とし、各テストカテゴリの終了毎に不良カテゴリセット信号に応じて前記集積回路内部回路における複数の動作のPASS／FAIL結果をテストカテゴリ毎に別々に保持するデータ保持回路とを具備し、前記センスアンプは、前記データ保持回路に保持した前記PASS／FAIL結果を前記不揮発性記憶回路に書き込み、かつ読み出すことが可能にされていることを特徴とする。
【００１２】
本発明の第４の半導体集積回路は、センスアンプ、不揮発性記憶回路を含む集積回路内部回路と、前記センスアンプに接続され、前記集積回路内部回路における直前の動作の結果を判定し、PASS／FAIL信号を出力するPASS／FAIL判定回路と、前記PASS／FAIL信号を入力とし、前記集積回路内部回路における複数の動作のPASS／FAIL結果を累積して記憶し、累積した結果をリセット信号により初期状態に戻すことが可能なラッチ回路と、前記ラッチ回路から出力される累積PASS／FAIL信号を入力とし、各テストカテゴリの終了毎に不良カテゴリセット信号に応じて複数の累積PASS／FAIL結果をテストカテゴリ毎に別々に保持するデータ保持回路とを具備し、前記センスアンプは、前記データ保持回路に保持した前記PASS／FAIL結果を前記不揮発性記憶回路に書き込み、かつ読み出すことが可能にされていることを特徴とする。
【００１３】
本発明の第５の半導体集積回路は、不揮発性メモリセルで構成されるメモリセルアレイと、データ入出力バッファと、外部から入力されるアドレスに応じて前記メモリセルアレイ内のデータを読み出す読み出し回路と、前記メモリセルアレイあるいは読み出し回路における直前の動作の結果を判定し、PASS／FAIL信号を出力するPASS／FAIL判定回路と、各テストカテゴリの終了毎に不良カテゴリセット信号に応じて前記メモリセルアレイあるいは読み出し回路における複数の動作のPASS／FAIL結果をテストカテゴリ毎に別々に保持するデータ保持回路と、前記データ保持回路または前記読み出し回路を前記データ入出力バッファに切り換え接続するスイッチ回路とを具備することを特徴とする。
【００１４】
本発明の第６の半導体集積回路は、不揮発性メモリセルで構成されるメモリセルアレイと、データ入出力バッファと、外部から入力されるアドレスに応じて前記メモリセルアレイ内のデータを読み出す読み出し回路と、前記メモリセルアレイあるいは読み出し回路における直前の動作の結果を判定し、PASS／FAIL信号を出力するPASS／FAIL判定回路と、テストに際して前記メモリセルアレイあるいは読み出し回路における複数の動作の結果を累積して記憶し、累積した結果をリセット信号により初期状態に戻すことが可能なラッチ回路と、前記ラッチ回路から出力される累積PASS／FAIL信号を入力とし、各テストカテゴリの終了毎に不良カテゴリセット信号に応じて複数の累積PASS／FAIL結果をテストカテゴリ毎に別々に保持するデータ保持回路と、前記データ保持回路または前記読み出し回路を前記データ入出力バッファに切り換え接続するスイッチ回路とを具備することを特徴とする。
【００１５】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００１６】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るNAND型フラッシュメモリの全体の概略的な構成を示すブロック図である。
【００１７】
メモリセルアレイ10に対して、データ読出し・データ書込み・再書き込み・書き込みベリファイ読出しおよび消去ベリファイ読出しを行うためにビット線制御回路11が設けられている。
【００１８】
ビット線制御回路11は、主にCMOSフリップフロップから成り、ビット線の電位をセンス増幅するためのセンスアンプと、書き込むためのデータをラッチするためのデータラッチ回路の役割を持つラッチ回路を含む。そして、書き込み後のベリファイ読出しのためのセンス動作、再書き込みデータのラッチ、データ入出力制御回路12との間で書き込みデータ・読出しデータなどのデータの転送を行う。
【００１９】
データ入出力制御回路12は、外部からの入力もしくは内部からの出力（書き込みデータ・読出しデータなど）の入出力を制御するものであり、データ入出力バッファ（I ／O バッファ）16および前記ビット線制御回路11に接続されている。
【００２０】
上記データ入出力制御回路12は、アドレス入力を受けるアドレスバッファ（アドレスラッチ）14からアドレス信号を受けるカラムデコーダ13の出力により接続が制御される。
【００２１】
また、メモリセルアレイ10に対して制御ゲートおよび選択ゲートを制御するためにロウデコーダ15が設けられ、メモリセルアレイ10が形成されるp 型ウェル（または、p 型基板）の電位を制御するためのウェル電位制御回路17が設けられている。また、セルアレイ内ソース線電圧Cell-Source を制御するためにソース線制御回路18が設けられている。
【００２２】
また、選択ブロック内のワード線（制御ゲート線）の電位を制御するためのワード線制御回路19と、ロウデコーダ電源の電位を制御するためのロウデコーダ電源制御回路30が設けられている。
【００２３】
また、書き込み用高電圧・中間電圧や消去用高電圧、読出し用高電圧などを発生し、消去動作中の前記p 型ウェル（または、p 型基板）や、書き込み動作中のワード線・ビット線・ロウデコーダ電源などに供給する高電圧・中間電圧発生回路31が設けられている。
【００２４】
さらに、外部からのコマンド入力をラッチするコマンドラッチ32と、このコマンドラッチ32でラッチされたコマンドにしたがってメモリの読み出し、書き込み、消去などの動作を制御するための制御信号を出力する制御回路（コマンドデコーダ）33が設けられている。
【００２５】
図２は、図１中のメモリセルアレイ10の一つのNANDセルの等価回路図を示している。
【００２６】
NANDセル20は、複数のメモリセル（本例では、８個のメモリセルM1〜M8）が隣接するもの同士でソース・ドレインを共用する形で直列接続され、さらに、ドレイン側、ソース側にはそれぞれ選択ゲートトランジスタS1,S2 が設けられている。各メモリセルM1〜M8は、半導体基板上にゲート絶縁膜を介して浮遊ゲートが形成され、この上に層間絶縁膜を介して制御ゲートが積層されたMOSFET構造を有し、選択ゲートトランジスタS1,S2 もMOSFET構造を有する。このように素子が形成された基板上にCVD 酸化膜を介してビット線が配設されており、このビット線は前記選択ゲートトランジスタS1の一端にコンタクトしている。
【００２７】
図１中のメモリセルアレイ10には、上記したようなNANDセル20がマトリックス配列されている。この場合、NANDセルのドレイン側の選択ゲートトランジスタS1はビット線に共通接続され、ソース側の選択ゲートトランジスタS2は共通ソース線（ソース線電圧Cell-Source ）に接続されている。
【００２８】
メモリセルM1〜M8の制御ゲートは制御ゲート線（ワード線）CG1, CG2, ..., CG8としてメモリセルアレイの行方向に配設され、選択ゲートトランジスタS1,S2のゲート電極は選択ゲート線SG1, SG2としてメモリセルアレイの行方向に配設される。
【００２９】
図３は、図１中のメモリセルアレイの等価回路の一部を示している。
【００３０】
同一のワード線や選択ゲート線を共有するNANDセル群をセルブロックと呼び、例えば図３中の破線で囲まれた領域を１個のセルブロックとする。通常、読出し・書き込み等の動作は、複数のブロックのうち１個を選択し、この選択ブロックに対して行われる。
【００３１】
図４は、図１のNAND型フラッシュメモリにおける既存の回路の一部と新規に追加されたテスト容易化回路との接続関係を概略的に示すブロック図であり、図１中と同一部分には同一符号を付している。
【００３２】
図４において、PASS/FAIL （パス／フェイル、合否）判定回路39は、既存のものであり、直前に行われた動作に関してチェック結果がPASSであったのかFAILであったのか判定するためのものである。
【００３３】
不良カテゴリ記憶回路38は、新規に追加されたものであり、例えば外部からの入力により制御される所定のタイミング（本例では、各テストの最後）で前記PASS／FAIL判定回路39の判定結果(PASS ／FAIL) を登録するためのデータ保持回路である。この場合、不良カテゴリ記憶回路38の出力ctg またはセンスアンプ11をI/O バッファ16に切り換え接続が可能なようにスイッチ回路（図示せず）が設けられている。
【００３４】
図５は、図４中の不良カテゴリ記憶回路38の一例を示している。
【００３５】
この不良カテゴリ記憶回路38は、D 型F/F （フリップフロップ）回路41がカスケード接続されたシフトレジスタからなり、PASS／FAIL判定回路39の判定結果であるPASS／FAIL信号がデータとして入力され、不良カテゴリセット(set) 信号がシフトクロックとして供給される。この不良カテゴリset 信号は、コマンドデコーダ33が不良カテゴリセットコマンドを受けることにより生成される。
【００３６】
次に、本例のNAND型フラッシュメモリのテスト項目の１つである不良ブロック検知テストの方法について、図４および図５を参照しながら説明する。
【００３７】
この不良ブロックテストは、テスト対象ブロックに対して、全てのセルのデータを消去（この状態を"1" データとする）した後に全てのセルに"0" データの書き込みを行う。この時、全てのセルに対して"0" データが書き込めたかどうかを判定するために、センスアンプ11にデータを読み出した後でPASS／FAIL判定回路39により判定する。そして、テストの最後で、PASS／FAIL判定回路39の判定結果を不良カテゴリ記憶回路38に登録する。
【００３８】
不良ブロックテストにおける各テスト項目が終了する毎に、不良カテゴリ記憶用のシフトレジスタ38は、コマンドデコーダ33が不良カテゴリセットコマンドを受けることにより生成する不良カテゴリset 信号が供給され、PASS／FAIL判定回路39の判定結果（直前の動作のチェック結果）であるPASS／FAIL信号を取り込んで登録するとともに、それ以前の登録データをシフトさせる。これにより、PASS/FAIL の結果は、不良カテゴリ記憶用のシフトレジスタ38のF/F 回路41の段数だけ保持される。
【００３９】
したがって、不良ブロックテストの終了後、不良カテゴリレジスタ38の各出力ctg[0]〜ctg[n]を読み出してI/O バッファ16を介してチップ外部に出力する１回の動作を行うことにより、過去に行ったテストの結果をレジスタ38の段数だけ出力することができる。
【００４０】
即ち、本例のNAND型フラッシュメモリによれば、テストに際して不良ブロックの有無などのチェックを行う場合に、上記したような動作によりテスト結果（PASS／FAIL）を回路内部に項目ごとに保持させることができるので、不良カテゴリの分類が可能になる。しかも、テスト結果（PASS／FAIL）の外部への読み出し動作も１回で済むので、テスト時間を短縮することが可能になる。また、ウェハテストに際して不良カテゴリの分類処理を行う際、テスト毎に複数チップのPASS／FAIL信号を使用しなくてもよく、また、高価な特殊なメモリテスタを使用して並列処理しなくてもテスト時間を短縮することができる。
【００４１】
＜第２の実施形態＞
図６は、本発明の第２の実施形態に係るNAND型フラッシュメモリにおける既存の回路の一部と新規に追加されたテスト容易化回路との接続関係を概略的に示すブロック図である。
【００４２】
図６のNAND型フラッシュメモリは、前述した第１の実施形態のNAND型フラッシュメモリと比べて、累積ステータス(STATUS)ラッチ回路50をさらに具備する点が異なり、その他は同じであるので、図４中と同一部分には同一符号を示している。
【００４３】
上記累積ステータスラッチ回路50は、ある一群をなす複数のテスト項目のうちの一部のテストでも結果がFAILとなった時に、一群のテスト項目中にFAILが存在する（不良の累積があった）ことを表わす累積PASS/FAIL 信号として記憶するものである。
【００４４】
図７は、図６中の累積ステータスラッチ回路50の一例を示している。
【００４５】
この累積ステータスラッチ回路は、２個のNANDゲート61、62が交差接続されてなるラッチ回路のセット入力端にPASS/FAIL 信号（PASSは"H" レベル、FAILは"L" レベル）が入力し、累積ステータスリセット(STATUS reset)信号がインバータ60により反転されて上記ラッチ回路のリセット端に入力する。
【００４６】
このような構成により、ある一群をなす複数のテスト項目のうちの一部のテストでも結果がFAILとなった時に前記PASS／FAIL判定回路から出力するFAIL信号をラッチし、例えば外部からの入力により制御される累積ステータスリセット(STATUS reset)信号によってリセットされるまでデータを保持することが可能になっている。
【００４７】
即ち、第２の実施形態のNAND型フラッシュメモリでは、各テストを行った結果（PASS/FAIL 信号）を、直接にPASS/FAIL 判定回路39に入力して判定するのではなく、各テストを行った結果のうち不良の累積があったか否かを記憶するために、FAIL信号を累積STATUSラッチ回路50に入力し、不良の累積があったことを表わす累積PASS/FAIL 信号として保存する。
【００４８】
このようなテストをチェックしたい項目に関して複数回行って得た複数の累積PASS/FAIL 信号を不良カテゴリ記憶回路38に順にセットすれば、複数のテスト項目に関して不良のカテゴリを分類することが可能となる。
【００４９】
この際、累積PASS/FAIL 信号を不良カテゴリ保持回路38にセットするタイミングは、前述した第１の実施形態と同様にコマンドに基づいて起動すれば、任意のタイミングで可能となる。次のテストでは、累積ステータスラッチ回路50をリセットしてから行う。
【００５０】
このような動作を繰り返すことにより、不良のカテゴリを自由に決めることができるようになり、テストの自由度が高くなる。テスト終了後は、前述した第１の実施形態と同様に、１回の読み出しだけで不良カテゴリの分類データを得ることができる。
【００５１】
なお、前述した第１の実施形態および第２の実施形態では、不良カテゴリ記憶38にラッチさせたデータを直接に外部に読み出していた。しかし、この場合、メモリの電源をオフすると、不良カテゴリ記憶回路38にラッチさせたデータは全て消失してしまうので、メモリの電源を再投入した際に不良カテゴリに関する情報を外部に取り出すことができない。この点を解決するための一例として、第３の実施形態および第４の実施形態を以下に説明する。
【００５２】
＜第３の実施形態＞
図８は、本発明の第３の実施形態に係るNAND型フラッシュメモリの全体の概略的な構成を示すブロック図である。
【００５３】
図８のNAND型フラッシュメモリは、前述した第１の実施形態のNAND型フラッシュメモリと比べて、メモリの電源をオフする際に、予め不良カテゴリ記憶回路38の保持データをセンスアンプ11に転送した後に不揮発性記憶回路（本例ではメモリセルアレイ10の一部）に書き込み、メモリの電源を再投入した際に前記メモリセルアレイ10の一部に書き込まれているデータを外部に読み出すことが可能となるように構成した点が異なり、その他は同じであるので、図４中と同一部分には同一符号を示している。
【００５４】
このような構成によれば、不良カテゴリ記憶回路38にデータをラッチさせた後にメモリの電源をオフし、再び電源を投入した際でも、不良カテゴリの分類データを外部に読み出すことが可能となる。
【００５５】
＜第４の実施形態＞
図９は、本発明の第４の実施形態に係るNAND型フラッシュメモリの全体の概略的な構成を示すブロック図である。
【００５６】
図９のNAND型フラッシュメモリは、前述した第２の実施形態のNAND型フラッシュメモリと比べて、メモリの電源をオフする際に、予め不良カテゴリ記憶回路38の保持データをセンスアンプ11に転送した後に不揮発性記憶回路（本例ではメモリセルアレイ10の一部）に書き込み、メモリの電源を再投入した際に前記メモリセルアレイ10の一部に書き込まれているデータを外部に読み出すことが可能となるように構成した点が異なり、その他は同じであるので、図６中と同一部分には同一符号を示している。
【００５７】
このような構成によれば、不良カテゴリ記憶回路38にデータをラッチさせた後にメモリの電源をオフし、再び電源を投入した際でも、不良カテゴリの分類データを外部に読み出すことが可能となる。
【００５８】
なお、本発明は、上記したようなNANDセル型メモリに限らず、NOR セル型メモリ、DINOR セル型メモリ、AND セル型メモリ等を搭載した半導体集積回路に適用することができる。
【００５９】
【発明の効果】
上述したように本発明の半導体集積回路によれば、内部回路のチェックを行った結果（PASS／FAIL）に対して不良カテゴリの分類処理を行おうとした場合に、チェック項目毎に結果（PASS／FAIL）を内部に保持させることができ、チップ内部で不良カテゴリの分類が可能である。
【００６０】
したがって、ウェハテストに際して上記のような不良カテゴリの分類処理を実施した場合には、テスト項目毎にテスト結果（PASS／FAIL）を内部に保持させることができ、テストコストを抑え、テスト時間の短縮化を図ることができる。
【００６１】
また、累積PASS／FAIL信号を使用したり、外部からの入力信号で不良カテゴリデータの保持回路への累積PASS／FAIL信号の保持を制御するようにすれば、カテゴリの分類に自由度を持たせることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るNAND型フラッシュメモリの全体の概略的な構成を示すブロック図。
【図２】図１中のメモリセルアレイの一つのNANDセル部分を示す等価回路図。
【図３】図１中のメモリセルアレイの一部を示す等価回路図。
【図４】図１のNAND型フラッシュメモリにおける既存の回路の一部と新規に追加されたテスト容易化回路との接続関係を概略的に示すブロック図。
【図５】図４中の不良カテゴリ記憶回路の一例を示す回路図。
【図６】本発明の第２の実施形態に係るNAND型フラッシュメモリにおける既存の回路の一部と新規に追加されたテスト容易化回路との接続関係を概略的に示すブロック図。
【図７】図６中の累積ステータスラッチ回路の一例を示す回路図。
【図８】本発明の第３の実施形態に係るNAND型フラッシュメモリの全体の概略的な構成を示すブロック図。
【図９】本発明の第４の実施形態に係るNAND型フラッシュメモリの全体の概略的な構成を示すブロック図。
【符号の説明】
10…メモリセルアレイ、
11…センスアンプ、
16…I/O バッファ、
39…PASS／FAIL判定回路、
38…不良カテゴリ記憶回路（データ保持回路）。
【発明の属する技術分野】
本発明は、半導体集積回路に係り、特にテストの結果のカテゴリ分析を容易化するために使用されるテスト容易化回路に関するもので、例えば不良ブロック等に関するテスト結果の不良カテゴリの分類処理を要求される不揮発性メモリに使用されるものである。
【０００２】
【従来の技術】
半導体記憶装置の一つとして、電気的書替えを可能としたEEPROMが知られている。なかでも、メモリセルを複数個直列接続してNANDセルを構成するNANDセル型EEPROMは、高集積化ができるものとして注目されている。また、同一のワード線や選択ゲート線を共有するNANDセル群を1 個のセルブロックとして扱い、通常、読出し・書き込み等の動作は、複数のブロックのうち1 個を選択し、この選択ブロックに対して行われる。また、NANDセル型EEPROMは、所定のブロックを単位として一括消去することが可能なフラッシュメモリ（NAND Flash）として構成される場合が多い。
【０００３】
NAND型フラッシュメモリの製造段階でのウェハテストに際して、メモリテスタを使用したテストには、ビット線不良の有無を検知するビット線不良チェックとか不良ブロックの有無など、数多くの項目（テスト項目の全体はツリー構造になっている）があり、今後の対策のために、どの項目に不良が多く出てくるのかを調べる（不良カテゴリの分類処理を行う）必要がある。
【０００４】
現状の汎用のメモリテスタは、コマンドなどは複数のチップに並列に入力し、チップ内部の処理は並列に行うことによりテスト時間の短縮化を図っているが、外部への読み出し動作を伴うテスト項目は並列処理を行うことができない。
【０００５】
したがって、不良カテゴリの分類処理を行おうとした場合、テスト毎に結果（PASS／FAIL）を読み出してチェックする処理を複数のチップで並列に行うことができず、１チップ毎にテスト結果（PASS／FAIL）を読み出す必要があり、テスト時間の増加をまねいてしまう。この際、テスト結果（PASS／FAIL）の読み出しは、各テスト毎に行わなければ意味がないので、全体のテスト時間に大きく影響を及ぼすことになり、テストコストの増大をまねいてしまう。
【０００６】
なお、複数のチップに対して読み出し動作を並列に処理することが可能な特殊なメモリテスタも存在するが、現状では非常に高価であるので、テストコストの増加をまねいてしまう。
【０００７】
【発明が解決しようとする課題】
上記したように従来のNAND型フラッシュメモリは、不良ブロックの有無などのチェックを行ったテスト結果（PASS／FAIL）に対して不良カテゴリの分類処理を行おうとした場合に、汎用のメモリテスタでは複数のチップに対して並列に行うことができず、１チップ毎にデータを読み出す必要があり、テスト時間、テストコストの増加をまねいてしまうという問題があった。
【０００８】
本発明は上記の事情に鑑みてなされたもので、内部回路のチェックを行った結果（PASS／FAIL）に対して不良カテゴリの分類処理を行おうとした場合に、チェック項目毎に結果（PASS／FAIL）を内部に保持させることができ、チップ内部で不良カテゴリの分類が可能であり、ウェハテストに適用した場合には、テストコストを抑え、テスト時間の短縮化を図り得る半導体集積回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明の第１の半導体集積回路は、センスアンプ、データ入出力バッファを含む集積回路内部回路と、前記センスアンプに接続され、前記集積回路内部回路における直前の動作の結果を判定し、PASS／FAIL信号を出力するPASS／FAIL判定回路と、前記PASS／FAIL信号を入力とし、各テストカテゴリの終了毎に不良カテゴリセット信号に応じて前記集積回路内部回路における複数の動作のPASS／FAIL結果をテストカテゴリ毎に別々に保持するデータ保持回路と、前記データ保持回路または前記センスアンプを前記データ入出力バッファに切り換え接続するスイッチ回路とを具備することを特徴とする。
【００１０】
本発明の第２の半導体集積回路は、センスアンプ、データ入出力バッファを含む集積回路内部回路と、前記センスアンプに接続され、前記集積回路内部回路における直前の動作の結果を判定し、PASS／FAIL信号を出力するPASS／FAIL判定回路と、前記PASS／FAIL信号を入力とし、前記集積回路内部回路における複数の動作の結果を累積して記憶し、累積した結果をリセット信号により初期状態に戻すことが可能なラッチ回路と、前記ラッチ回路から出力される累積PASS／FAIL信号を入力とし、各テストカテゴリの終了毎に不良カテゴリセット信号に応じて複数の累積PASS／FAIL結果をテストカテゴリ毎に別々に保持するデータ保持回路と、前記データ保持回路または前記センスアンプを前記データ入出力バッファに切り換え接続するスイッチ回路とを具備することを特徴とする。
【００１１】
本発明の第３の半導体集積回路は、センスアンプ、不揮発性記憶回路を含む集積回路内部回路と、前記センスアンプに接続され、前記集積回路内部回路における直前の動作の結果を判定し、PASS／FAIL信号を出力するPASS／FAIL判定回路と、前記PASS／FAIL信号を入力とし、各テストカテゴリの終了毎に不良カテゴリセット信号に応じて前記集積回路内部回路における複数の動作のPASS／FAIL結果をテストカテゴリ毎に別々に保持するデータ保持回路とを具備し、前記センスアンプは、前記データ保持回路に保持した前記PASS／FAIL結果を前記不揮発性記憶回路に書き込み、かつ読み出すことが可能にされていることを特徴とする。
【００１２】
本発明の第４の半導体集積回路は、センスアンプ、不揮発性記憶回路を含む集積回路内部回路と、前記センスアンプに接続され、前記集積回路内部回路における直前の動作の結果を判定し、PASS／FAIL信号を出力するPASS／FAIL判定回路と、前記PASS／FAIL信号を入力とし、前記集積回路内部回路における複数の動作のPASS／FAIL結果を累積して記憶し、累積した結果をリセット信号により初期状態に戻すことが可能なラッチ回路と、前記ラッチ回路から出力される累積PASS／FAIL信号を入力とし、各テストカテゴリの終了毎に不良カテゴリセット信号に応じて複数の累積PASS／FAIL結果をテストカテゴリ毎に別々に保持するデータ保持回路とを具備し、前記センスアンプは、前記データ保持回路に保持した前記PASS／FAIL結果を前記不揮発性記憶回路に書き込み、かつ読み出すことが可能にされていることを特徴とする。
【００１３】
本発明の第５の半導体集積回路は、不揮発性メモリセルで構成されるメモリセルアレイと、データ入出力バッファと、外部から入力されるアドレスに応じて前記メモリセルアレイ内のデータを読み出す読み出し回路と、前記メモリセルアレイあるいは読み出し回路における直前の動作の結果を判定し、PASS／FAIL信号を出力するPASS／FAIL判定回路と、各テストカテゴリの終了毎に不良カテゴリセット信号に応じて前記メモリセルアレイあるいは読み出し回路における複数の動作のPASS／FAIL結果をテストカテゴリ毎に別々に保持するデータ保持回路と、前記データ保持回路または前記読み出し回路を前記データ入出力バッファに切り換え接続するスイッチ回路とを具備することを特徴とする。
【００１４】
本発明の第６の半導体集積回路は、不揮発性メモリセルで構成されるメモリセルアレイと、データ入出力バッファと、外部から入力されるアドレスに応じて前記メモリセルアレイ内のデータを読み出す読み出し回路と、前記メモリセルアレイあるいは読み出し回路における直前の動作の結果を判定し、PASS／FAIL信号を出力するPASS／FAIL判定回路と、テストに際して前記メモリセルアレイあるいは読み出し回路における複数の動作の結果を累積して記憶し、累積した結果をリセット信号により初期状態に戻すことが可能なラッチ回路と、前記ラッチ回路から出力される累積PASS／FAIL信号を入力とし、各テストカテゴリの終了毎に不良カテゴリセット信号に応じて複数の累積PASS／FAIL結果をテストカテゴリ毎に別々に保持するデータ保持回路と、前記データ保持回路または前記読み出し回路を前記データ入出力バッファに切り換え接続するスイッチ回路とを具備することを特徴とする。
【００１５】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００１６】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るNAND型フラッシュメモリの全体の概略的な構成を示すブロック図である。
【００１７】
メモリセルアレイ10に対して、データ読出し・データ書込み・再書き込み・書き込みベリファイ読出しおよび消去ベリファイ読出しを行うためにビット線制御回路11が設けられている。
【００１８】
ビット線制御回路11は、主にCMOSフリップフロップから成り、ビット線の電位をセンス増幅するためのセンスアンプと、書き込むためのデータをラッチするためのデータラッチ回路の役割を持つラッチ回路を含む。そして、書き込み後のベリファイ読出しのためのセンス動作、再書き込みデータのラッチ、データ入出力制御回路12との間で書き込みデータ・読出しデータなどのデータの転送を行う。
【００１９】
データ入出力制御回路12は、外部からの入力もしくは内部からの出力（書き込みデータ・読出しデータなど）の入出力を制御するものであり、データ入出力バッファ（I ／O バッファ）16および前記ビット線制御回路11に接続されている。
【００２０】
上記データ入出力制御回路12は、アドレス入力を受けるアドレスバッファ（アドレスラッチ）14からアドレス信号を受けるカラムデコーダ13の出力により接続が制御される。
【００２１】
また、メモリセルアレイ10に対して制御ゲートおよび選択ゲートを制御するためにロウデコーダ15が設けられ、メモリセルアレイ10が形成されるp 型ウェル（または、p 型基板）の電位を制御するためのウェル電位制御回路17が設けられている。また、セルアレイ内ソース線電圧Cell-Source を制御するためにソース線制御回路18が設けられている。
【００２２】
また、選択ブロック内のワード線（制御ゲート線）の電位を制御するためのワード線制御回路19と、ロウデコーダ電源の電位を制御するためのロウデコーダ電源制御回路30が設けられている。
【００２３】
また、書き込み用高電圧・中間電圧や消去用高電圧、読出し用高電圧などを発生し、消去動作中の前記p 型ウェル（または、p 型基板）や、書き込み動作中のワード線・ビット線・ロウデコーダ電源などに供給する高電圧・中間電圧発生回路31が設けられている。
【００２４】
さらに、外部からのコマンド入力をラッチするコマンドラッチ32と、このコマンドラッチ32でラッチされたコマンドにしたがってメモリの読み出し、書き込み、消去などの動作を制御するための制御信号を出力する制御回路（コマンドデコーダ）33が設けられている。
【００２５】
図２は、図１中のメモリセルアレイ10の一つのNANDセルの等価回路図を示している。
【００２６】
NANDセル20は、複数のメモリセル（本例では、８個のメモリセルM1〜M8）が隣接するもの同士でソース・ドレインを共用する形で直列接続され、さらに、ドレイン側、ソース側にはそれぞれ選択ゲートトランジスタS1,S2 が設けられている。各メモリセルM1〜M8は、半導体基板上にゲート絶縁膜を介して浮遊ゲートが形成され、この上に層間絶縁膜を介して制御ゲートが積層されたMOSFET構造を有し、選択ゲートトランジスタS1,S2 もMOSFET構造を有する。このように素子が形成された基板上にCVD 酸化膜を介してビット線が配設されており、このビット線は前記選択ゲートトランジスタS1の一端にコンタクトしている。
【００２７】
図１中のメモリセルアレイ10には、上記したようなNANDセル20がマトリックス配列されている。この場合、NANDセルのドレイン側の選択ゲートトランジスタS1はビット線に共通接続され、ソース側の選択ゲートトランジスタS2は共通ソース線（ソース線電圧Cell-Source ）に接続されている。
【００２８】
メモリセルM1〜M8の制御ゲートは制御ゲート線（ワード線）CG1, CG2, ..., CG8としてメモリセルアレイの行方向に配設され、選択ゲートトランジスタS1,S2のゲート電極は選択ゲート線SG1, SG2としてメモリセルアレイの行方向に配設される。
【００２９】
図３は、図１中のメモリセルアレイの等価回路の一部を示している。
【００３０】
同一のワード線や選択ゲート線を共有するNANDセル群をセルブロックと呼び、例えば図３中の破線で囲まれた領域を１個のセルブロックとする。通常、読出し・書き込み等の動作は、複数のブロックのうち１個を選択し、この選択ブロックに対して行われる。
【００３１】
図４は、図１のNAND型フラッシュメモリにおける既存の回路の一部と新規に追加されたテスト容易化回路との接続関係を概略的に示すブロック図であり、図１中と同一部分には同一符号を付している。
【００３２】
図４において、PASS/FAIL （パス／フェイル、合否）判定回路39は、既存のものであり、直前に行われた動作に関してチェック結果がPASSであったのかFAILであったのか判定するためのものである。
【００３３】
不良カテゴリ記憶回路38は、新規に追加されたものであり、例えば外部からの入力により制御される所定のタイミング（本例では、各テストの最後）で前記PASS／FAIL判定回路39の判定結果(PASS ／FAIL) を登録するためのデータ保持回路である。この場合、不良カテゴリ記憶回路38の出力ctg またはセンスアンプ11をI/O バッファ16に切り換え接続が可能なようにスイッチ回路（図示せず）が設けられている。
【００３４】
図５は、図４中の不良カテゴリ記憶回路38の一例を示している。
【００３５】
この不良カテゴリ記憶回路38は、D 型F/F （フリップフロップ）回路41がカスケード接続されたシフトレジスタからなり、PASS／FAIL判定回路39の判定結果であるPASS／FAIL信号がデータとして入力され、不良カテゴリセット(set) 信号がシフトクロックとして供給される。この不良カテゴリset 信号は、コマンドデコーダ33が不良カテゴリセットコマンドを受けることにより生成される。
【００３６】
次に、本例のNAND型フラッシュメモリのテスト項目の１つである不良ブロック検知テストの方法について、図４および図５を参照しながら説明する。
【００３７】
この不良ブロックテストは、テスト対象ブロックに対して、全てのセルのデータを消去（この状態を"1" データとする）した後に全てのセルに"0" データの書き込みを行う。この時、全てのセルに対して"0" データが書き込めたかどうかを判定するために、センスアンプ11にデータを読み出した後でPASS／FAIL判定回路39により判定する。そして、テストの最後で、PASS／FAIL判定回路39の判定結果を不良カテゴリ記憶回路38に登録する。
【００３８】
不良ブロックテストにおける各テスト項目が終了する毎に、不良カテゴリ記憶用のシフトレジスタ38は、コマンドデコーダ33が不良カテゴリセットコマンドを受けることにより生成する不良カテゴリset 信号が供給され、PASS／FAIL判定回路39の判定結果（直前の動作のチェック結果）であるPASS／FAIL信号を取り込んで登録するとともに、それ以前の登録データをシフトさせる。これにより、PASS/FAIL の結果は、不良カテゴリ記憶用のシフトレジスタ38のF/F 回路41の段数だけ保持される。
【００３９】
したがって、不良ブロックテストの終了後、不良カテゴリレジスタ38の各出力ctg[0]〜ctg[n]を読み出してI/O バッファ16を介してチップ外部に出力する１回の動作を行うことにより、過去に行ったテストの結果をレジスタ38の段数だけ出力することができる。
【００４０】
即ち、本例のNAND型フラッシュメモリによれば、テストに際して不良ブロックの有無などのチェックを行う場合に、上記したような動作によりテスト結果（PASS／FAIL）を回路内部に項目ごとに保持させることができるので、不良カテゴリの分類が可能になる。しかも、テスト結果（PASS／FAIL）の外部への読み出し動作も１回で済むので、テスト時間を短縮することが可能になる。また、ウェハテストに際して不良カテゴリの分類処理を行う際、テスト毎に複数チップのPASS／FAIL信号を使用しなくてもよく、また、高価な特殊なメモリテスタを使用して並列処理しなくてもテスト時間を短縮することができる。
【００４１】
＜第２の実施形態＞
図６は、本発明の第２の実施形態に係るNAND型フラッシュメモリにおける既存の回路の一部と新規に追加されたテスト容易化回路との接続関係を概略的に示すブロック図である。
【００４２】
図６のNAND型フラッシュメモリは、前述した第１の実施形態のNAND型フラッシュメモリと比べて、累積ステータス(STATUS)ラッチ回路50をさらに具備する点が異なり、その他は同じであるので、図４中と同一部分には同一符号を示している。
【００４３】
上記累積ステータスラッチ回路50は、ある一群をなす複数のテスト項目のうちの一部のテストでも結果がFAILとなった時に、一群のテスト項目中にFAILが存在する（不良の累積があった）ことを表わす累積PASS/FAIL 信号として記憶するものである。
【００４４】
図７は、図６中の累積ステータスラッチ回路50の一例を示している。
【００４５】
この累積ステータスラッチ回路は、２個のNANDゲート61、62が交差接続されてなるラッチ回路のセット入力端にPASS/FAIL 信号（PASSは"H" レベル、FAILは"L" レベル）が入力し、累積ステータスリセット(STATUS reset)信号がインバータ60により反転されて上記ラッチ回路のリセット端に入力する。
【００４６】
このような構成により、ある一群をなす複数のテスト項目のうちの一部のテストでも結果がFAILとなった時に前記PASS／FAIL判定回路から出力するFAIL信号をラッチし、例えば外部からの入力により制御される累積ステータスリセット(STATUS reset)信号によってリセットされるまでデータを保持することが可能になっている。
【００４７】
即ち、第２の実施形態のNAND型フラッシュメモリでは、各テストを行った結果（PASS/FAIL 信号）を、直接にPASS/FAIL 判定回路39に入力して判定するのではなく、各テストを行った結果のうち不良の累積があったか否かを記憶するために、FAIL信号を累積STATUSラッチ回路50に入力し、不良の累積があったことを表わす累積PASS/FAIL 信号として保存する。
【００４８】
このようなテストをチェックしたい項目に関して複数回行って得た複数の累積PASS/FAIL 信号を不良カテゴリ記憶回路38に順にセットすれば、複数のテスト項目に関して不良のカテゴリを分類することが可能となる。
【００４９】
この際、累積PASS/FAIL 信号を不良カテゴリ保持回路38にセットするタイミングは、前述した第１の実施形態と同様にコマンドに基づいて起動すれば、任意のタイミングで可能となる。次のテストでは、累積ステータスラッチ回路50をリセットしてから行う。
【００５０】
このような動作を繰り返すことにより、不良のカテゴリを自由に決めることができるようになり、テストの自由度が高くなる。テスト終了後は、前述した第１の実施形態と同様に、１回の読み出しだけで不良カテゴリの分類データを得ることができる。
【００５１】
なお、前述した第１の実施形態および第２の実施形態では、不良カテゴリ記憶38にラッチさせたデータを直接に外部に読み出していた。しかし、この場合、メモリの電源をオフすると、不良カテゴリ記憶回路38にラッチさせたデータは全て消失してしまうので、メモリの電源を再投入した際に不良カテゴリに関する情報を外部に取り出すことができない。この点を解決するための一例として、第３の実施形態および第４の実施形態を以下に説明する。
【００５２】
＜第３の実施形態＞
図８は、本発明の第３の実施形態に係るNAND型フラッシュメモリの全体の概略的な構成を示すブロック図である。
【００５３】
図８のNAND型フラッシュメモリは、前述した第１の実施形態のNAND型フラッシュメモリと比べて、メモリの電源をオフする際に、予め不良カテゴリ記憶回路38の保持データをセンスアンプ11に転送した後に不揮発性記憶回路（本例ではメモリセルアレイ10の一部）に書き込み、メモリの電源を再投入した際に前記メモリセルアレイ10の一部に書き込まれているデータを外部に読み出すことが可能となるように構成した点が異なり、その他は同じであるので、図４中と同一部分には同一符号を示している。
【００５４】
このような構成によれば、不良カテゴリ記憶回路38にデータをラッチさせた後にメモリの電源をオフし、再び電源を投入した際でも、不良カテゴリの分類データを外部に読み出すことが可能となる。
【００５５】
＜第４の実施形態＞
図９は、本発明の第４の実施形態に係るNAND型フラッシュメモリの全体の概略的な構成を示すブロック図である。
【００５６】
図９のNAND型フラッシュメモリは、前述した第２の実施形態のNAND型フラッシュメモリと比べて、メモリの電源をオフする際に、予め不良カテゴリ記憶回路38の保持データをセンスアンプ11に転送した後に不揮発性記憶回路（本例ではメモリセルアレイ10の一部）に書き込み、メモリの電源を再投入した際に前記メモリセルアレイ10の一部に書き込まれているデータを外部に読み出すことが可能となるように構成した点が異なり、その他は同じであるので、図６中と同一部分には同一符号を示している。
【００５７】
このような構成によれば、不良カテゴリ記憶回路38にデータをラッチさせた後にメモリの電源をオフし、再び電源を投入した際でも、不良カテゴリの分類データを外部に読み出すことが可能となる。
【００５８】
なお、本発明は、上記したようなNANDセル型メモリに限らず、NOR セル型メモリ、DINOR セル型メモリ、AND セル型メモリ等を搭載した半導体集積回路に適用することができる。
【００５９】
【発明の効果】
上述したように本発明の半導体集積回路によれば、内部回路のチェックを行った結果（PASS／FAIL）に対して不良カテゴリの分類処理を行おうとした場合に、チェック項目毎に結果（PASS／FAIL）を内部に保持させることができ、チップ内部で不良カテゴリの分類が可能である。
【００６０】
したがって、ウェハテストに際して上記のような不良カテゴリの分類処理を実施した場合には、テスト項目毎にテスト結果（PASS／FAIL）を内部に保持させることができ、テストコストを抑え、テスト時間の短縮化を図ることができる。
【００６１】
また、累積PASS／FAIL信号を使用したり、外部からの入力信号で不良カテゴリデータの保持回路への累積PASS／FAIL信号の保持を制御するようにすれば、カテゴリの分類に自由度を持たせることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るNAND型フラッシュメモリの全体の概略的な構成を示すブロック図。
【図２】図１中のメモリセルアレイの一つのNANDセル部分を示す等価回路図。
【図３】図１中のメモリセルアレイの一部を示す等価回路図。
【図４】図１のNAND型フラッシュメモリにおける既存の回路の一部と新規に追加されたテスト容易化回路との接続関係を概略的に示すブロック図。
【図５】図４中の不良カテゴリ記憶回路の一例を示す回路図。
【図６】本発明の第２の実施形態に係るNAND型フラッシュメモリにおける既存の回路の一部と新規に追加されたテスト容易化回路との接続関係を概略的に示すブロック図。
【図７】図６中の累積ステータスラッチ回路の一例を示す回路図。
【図８】本発明の第３の実施形態に係るNAND型フラッシュメモリの全体の概略的な構成を示すブロック図。
【図９】本発明の第４の実施形態に係るNAND型フラッシュメモリの全体の概略的な構成を示すブロック図。
【符号の説明】
10…メモリセルアレイ、
11…センスアンプ、
16…I/O バッファ、
39…PASS／FAIL判定回路、
38…不良カテゴリ記憶回路（データ保持回路）。
Claims (12)
- センスアンプ、データ入出力バッファを含む集積回路内部回路と、
前記センスアンプに接続され、前記集積回路内部回路における直前の動作の結果を判定し、PASS／FAIL信号を出力するPASS／FAIL判定回路と、
前記PASS／FAIL信号を入力とし、各テストカテゴリの終了毎に不良カテゴリセット信号に応じて前記集積回路内部回路における複数の動作のPASS／FAIL結果をテストカテゴリ毎に別々に保持するデータ保持回路と、
前記データ保持回路または前記センスアンプを前記データ入出力バッファに切り換え接続するスイッチ回路
とを具備することを特徴とする半導体集積回路。 - センスアンプ、データ入出力バッファを含む集積回路内部回路と、
前記センスアンプに接続され、前記集積回路内部回路における直前の動作の結果を判定し、PASS／FAIL信号を出力するPASS／FAIL判定回路と、
前記PASS／FAIL信号を入力とし、前記集積回路内部回路における複数の動作の結果を累積して記憶し、累積した結果をリセット信号により初期状態に戻すことが可能なラッチ回路と、
前記ラッチ回路から出力される累積PASS／FAIL信号を入力とし、各テストカテゴリの終了毎に不良カテゴリセット信号に応じて複数の累積PASS／FAIL結果をテストカテゴリ毎に別々に保持するデータ保持回路と、
前記データ保持回路または前記センスアンプを前記データ入出力バッファに切り換え接続するスイッチ回路
とを具備することを特徴とする半導体集積回路。 - センスアンプ、不揮発性記憶回路を含む集積回路内部回路と、
前記センスアンプに接続され、前記集積回路内部回路における直前の動作の結果を判定し、PASS／FAIL信号を出力するPASS／FAIL判定回路と、
前記PASS／FAIL信号を入力とし、各テストカテゴリの終了毎に不良カテゴリセット信号に応じて前記集積回路内部回路における複数の動作のPASS／FAIL結果をテストカテゴリ毎に別々に保持するデータ保持回路とを具備し、
前記センスアンプは、前記データ保持回路に保持した前記PASS／FAIL結果を前記不揮発性記憶回路に書き込み、かつ読み出すことが可能にされていることを特徴とする半導体集積回路。 - センスアンプ、不揮発性記憶回路を含む集積回路内部回路と、
前記センスアンプに接続され、前記集積回路内部回路における直前の動作の結果を判定し、PASS／FAIL信号を出力するPASS／FAIL判定回路と、
前記PASS／FAIL信号を入力とし、前記集積回路内部回路における複数の動作のPASS／FAIL結果を累積して記憶し、累積した結果をリセット信号により初期状態に戻すことが可能なラッチ回路と、
前記ラッチ回路から出力される累積PASS／FAIL信号を入力とし、各テストカテゴリの終了毎に不良カテゴリセット信号に応じて複数の累積PASS／FAIL結果をテストカテゴリ毎に別々に保持するデータ保持回路とを具備し、
前記センスアンプは、前記データ保持回路に保持した前記PASS／FAIL結果を前記不揮発性記憶回路に書き込み、かつ読み出すことが可能にされていることを特徴とする半導体集積回路。 - 前記不揮発性記憶回路は、不揮発性メモリセルで構成されるメモリセルアレイの一部が用いられることを特徴とする請求項３または４記載の半導体集積回路。
- 不揮発性メモリセルで構成されるメモリセルアレイと、
データ入出力バッファと、
外部から入力されるアドレスに応じて前記メモリセルアレイ内のデータを読み出す読み出し回路と、
前記メモリセルアレイあるいは読み出し回路における直前の動作の結果を判定し、PASS／FAIL信号を出力するPASS／FAIL判定回路と、
各テストカテゴリの終了毎に不良カテゴリセット信号に応じて前記メモリセルアレイあるいは読み出し回路における複数の動作のPASS／FAIL結果をテストカテゴリ毎に別々に保持するデータ保持回路と、
前記データ保持回路または前記読み出し回路を前記データ入出力バッファに切り換え接続するスイッチ回路
とを具備することを特徴とする半導体集積回路。 - 不揮発性メモリセルで構成されるメモリセルアレイと、
データ入出力バッファと、
外部から入力されるアドレスに応じて前記メモリセルアレイ内のデータを読み出す読み出し回路と、
前記メモリセルアレイあるいは読み出し回路における直前の動作の結果を判定し、PASS／FAIL信号を出力するPASS／FAIL判定回路と、
テストに際して前記メモリセルアレイあるいは読み出し回路における複数の動作の結果を累積して記憶し、累積した結果をリセット信号により初期状態に戻すことが可能なラッチ回路と、
前記ラッチ回路から出力される累積PASS／FAIL信号を入力とし、各テストカテゴリの終了毎に不良カテゴリセット信号に応じて複数の累積PASS／FAIL結果をテストカテゴリ毎に別々に保持するデータ保持回路と、
前記データ保持回路または前記読み出し回路を前記データ入出力バッファに切り換え接続するスイッチ回路
とを具備することを特徴とする半導体集積回路。 - 前記メモリセルアレイは、NAND型セルが行列状に配置されていることを特徴とする請求項６または７記載の半導体集積回路。
- 前記リセット信号は、外部からの入力により起動されることを特徴とする請求項２、４、７のいずれか１つに記載の半導体集積回路。
- 前記データ保持回路はシフトレジスタで構成されており、前記シフトレジスタは前記PASS／FAIL結果をシフトレジスタの段数だけ多段に保持することを特徴とする請求項１乃至９のいずれか１つに記載の半導体集積回路。
- 前記PASS／FAIL信号を、外部からの入力により前記データ保持回路に保持することが可能であることを特徴とする請求項１乃至１０のいずれか１つに記載の半導体集積回路。
- 前記データ保持回路は、前記集積回路内部回路における複数の動作のPASS／FAIL結果を不良カテゴリ毎に分類することが可能に保持することを特徴とする請求項１乃至１１のいずれか１つに記載の半導体集積回路。
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