JPH04328398A - 冗長回路 - Google Patents
冗長回路Info
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- JPH04328398A JPH04328398A JP3124766A JP12476691A JPH04328398A JP H04328398 A JPH04328398 A JP H04328398A JP 3124766 A JP3124766 A JP 3124766A JP 12476691 A JP12476691 A JP 12476691A JP H04328398 A JPH04328398 A JP H04328398A
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- switching
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- signal
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Links
- 238000012360 testing method Methods 0.000 claims abstract description 42
- 239000004065 semiconductor Substances 0.000 claims abstract description 13
- 230000002950 deficient Effects 0.000 claims description 8
- 230000001678 irradiating effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 6
- 238000007689 inspection Methods 0.000 description 4
- 230000001934 delay Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000011156 evaluation Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/781—Masking faults in memories by using spares or by reconfiguring using programmable devices combined in a redundant decoder
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は冗長性を有する半導体記
憶装置に設けられて不良メモリセルと冗長メモリセルと
の切換えを行なう冗長回路に関する。
憶装置に設けられて不良メモリセルと冗長メモリセルと
の切換えを行なう冗長回路に関する。
【０００２】
【従来の技術】半導体記憶装置においては、近年、微細
化による大容量化が促進されており、これに伴ってメモ
リセルに欠陥が発生しやすくなっている。メモリセルに
欠陥が発生した半導体記憶装置を不良品としないための
救済方法の一つとして、半導体記憶装置に冗長メモリセ
ルを設け、不良のメモリセルとこの冗長メモリセルとを
置き換える方法がある。
化による大容量化が促進されており、これに伴ってメモ
リセルに欠陥が発生しやすくなっている。メモリセルに
欠陥が発生した半導体記憶装置を不良品としないための
救済方法の一つとして、半導体記憶装置に冗長メモリセ
ルを設け、不良のメモリセルとこの冗長メモリセルとを
置き換える方法がある。
【０００３】冗長メモリセルが設けられた半導体記憶装
置においては、複数のメモリセルのうちのどの部分を冗
長メモリセルに置き換えるかという情報を記憶させてお
くために、切換え素子が設けられている。この切換え素
子としては、一般的に、多結晶シリコンヒューズが使用
されており、レーザによりヒューズを切断して不良メモ
リセルと冗長メモリセルとを切換えるようになっている
。しかし、近年、この多結晶シリコンヒューズに替えて
、不揮発性メモリセルが使用されるようになった。
置においては、複数のメモリセルのうちのどの部分を冗
長メモリセルに置き換えるかという情報を記憶させてお
くために、切換え素子が設けられている。この切換え素
子としては、一般的に、多結晶シリコンヒューズが使用
されており、レーザによりヒューズを切断して不良メモ
リセルと冗長メモリセルとを切換えるようになっている
。しかし、近年、この多結晶シリコンヒューズに替えて
、不揮発性メモリセルが使用されるようになった。
【０００４】この種の切換え素子においては、電荷を不
揮発性メモリ（ＵＰＲＯＭ）に蓄えることにより、切換
えデータを記憶する。この種の切換え素子が設けられた
半導体記憶装置においては、ウェハー状態で切換えを行
なった後に切換え素子に電荷を蓄えたまま組立てを行な
うと、組立工程における熱履歴により前記不揮発性メモ
リセルの特性が劣化する虞れがある。これを回避するた
めに、組立て後に切換えを行なうための第１の切換え素
子（不揮発性メモリセル）とウェハー状態における検査
時に一時的に切換えを行なうための第２の切換え素子と
を備えた冗長回路が提案されている。
揮発性メモリ（ＵＰＲＯＭ）に蓄えることにより、切換
えデータを記憶する。この種の切換え素子が設けられた
半導体記憶装置においては、ウェハー状態で切換えを行
なった後に切換え素子に電荷を蓄えたまま組立てを行な
うと、組立工程における熱履歴により前記不揮発性メモ
リセルの特性が劣化する虞れがある。これを回避するた
めに、組立て後に切換えを行なうための第１の切換え素
子（不揮発性メモリセル）とウェハー状態における検査
時に一時的に切換えを行なうための第２の切換え素子と
を備えた冗長回路が提案されている。
【０００５】図３は、従来の冗長回路の一例を示す回路
図である。
図である。
【０００６】テストモード設定回路１は、テスト端子１
０に与えられる信号ＩＴ に基づいて、通常モードか、
又はテストモードかを示す動作モード設定信号Ａを出力
する。切換え素子制御回路２は、この信号Ａに基づいて
、ゲート制御信号Ｃ１ ，Ｃ２ ，Ｃ３ ，Ｃ５ を出
力する。
０に与えられる信号ＩＴ に基づいて、通常モードか、
又はテストモードかを示す動作モード設定信号Ａを出力
する。切換え素子制御回路２は、この信号Ａに基づいて
、ゲート制御信号Ｃ１ ，Ｃ２ ，Ｃ３ ，Ｃ５ を出
力する。
【０００７】ゲート制御信号Ｃ１ は、Ｎチャネル制御
トランジスタＭ１ のゲートに与えられる。このトラン
ジスタＭ１ のドレインには電源電圧ＶＤＤが与えられ
るようになっており、ソースには負荷トランジスタＭＬ
が接続されている。このトランジスタＭＬ のゲート
及びソースはいずれもインバータ１６の入力端に接続さ
れている。
トランジスタＭ１ のゲートに与えられる。このトラン
ジスタＭ１ のドレインには電源電圧ＶＤＤが与えられ
るようになっており、ソースには負荷トランジスタＭＬ
が接続されている。このトランジスタＭＬ のゲート
及びソースはいずれもインバータ１６の入力端に接続さ
れている。
【０００８】ゲート制御信号Ｃ２ ，Ｃ３ は、夫々Ｎ
チャネル制御トランジスタＭ２ 及び不揮発性メモリセ
ルからなる第１の切換え素子ＴＵ の各ゲートに与えら
れる。この制御トランジスタＭ２ と第１の切換え素子
ＴＵ とは、書込み電圧ＶＰ が与えられる端子１２と
接地１３との間に直列に接続されている。また、この制
御トランジスタＭ２ と第１の切換え素子ＴＵ との相
互接続点は、インバータ１６の入力端に接続されている
。
チャネル制御トランジスタＭ２ 及び不揮発性メモリセ
ルからなる第１の切換え素子ＴＵ の各ゲートに与えら
れる。この制御トランジスタＭ２ と第１の切換え素子
ＴＵ とは、書込み電圧ＶＰ が与えられる端子１２と
接地１３との間に直列に接続されている。また、この制
御トランジスタＭ２ と第１の切換え素子ＴＵ との相
互接続点は、インバータ１６の入力端に接続されている
。
【０００９】ゲート制御信号Ｃ５ は、第２の切換え素
子ＴＥ のゲートに与えられる。この第２の切換え素子
ＴＥ はデータの書込み及び消去が自在のＰＲＯＭ（Ｐ
ｒｏｇｒａｍｍａｂｌｅＲｅａｄ−Ｏｎｌｙ Ｍｅｍｏ
ｒｙ ）により構成されており、インバータ１６の入力
端と接地１３との間に介装されている。
子ＴＥ のゲートに与えられる。この第２の切換え素子
ＴＥ はデータの書込み及び消去が自在のＰＲＯＭ（Ｐ
ｒｏｇｒａｍｍａｂｌｅＲｅａｄ−Ｏｎｌｙ Ｍｅｍｏ
ｒｙ ）により構成されており、インバータ１６の入力
端と接地１３との間に介装されている。
【００１０】下記表１に、上述した冗長回路の各動作モ
ードにおける信号の状態値を示す。
ードにおける信号の状態値を示す。
【００１１】従来の冗長回路においては、ウェハー検査
時においては、テスト端子１０に特定の信号を与えてテ
ストモード設定回路１の出力Ａをアクティブにすると、
テストモードヒューズ素子切換えの欄に示すように、切
換え素子制御回路２から制御信号Ｃ１ ，Ｃ２ ，Ｃ３
，Ｃ５として夫々Ｌ，ＶＰ ，Ｌ，ＶＰ が出力され
る。これにより、第２の切換え素子ＴＥ が選択され、
この第２の切換え素子ＴＥ に切換えデータが書込まれ
る。その後、ウェハー状態で検査を行なう場合は、テス
トモード通常使用の欄に示すように、切換え素子制御回
路２から制御信号Ｃ１ ，Ｃ２ ，Ｃ３ ，Ｃ５ とし
て夫々Ｈ，Ｌ，Ｌ，Ｈが出力される。これにより、第２
の切換え素子ＴＥ が選択状態、第１の切換え素子ＴＵ
が非選択状態になり、第２の切換え素子から切換えデ
ータがインバータ６に与えられ、このインバータ６から
出力信号Ｏが出力される。ウェハー状態での検査が終了
すると、この第２の切換え素子ＴＥ に記憶された内容
は消去される。
時においては、テスト端子１０に特定の信号を与えてテ
ストモード設定回路１の出力Ａをアクティブにすると、
テストモードヒューズ素子切換えの欄に示すように、切
換え素子制御回路２から制御信号Ｃ１ ，Ｃ２ ，Ｃ３
，Ｃ５として夫々Ｌ，ＶＰ ，Ｌ，ＶＰ が出力され
る。これにより、第２の切換え素子ＴＥ が選択され、
この第２の切換え素子ＴＥ に切換えデータが書込まれ
る。その後、ウェハー状態で検査を行なう場合は、テス
トモード通常使用の欄に示すように、切換え素子制御回
路２から制御信号Ｃ１ ，Ｃ２ ，Ｃ３ ，Ｃ５ とし
て夫々Ｈ，Ｌ，Ｌ，Ｈが出力される。これにより、第２
の切換え素子ＴＥ が選択状態、第１の切換え素子ＴＵ
が非選択状態になり、第２の切換え素子から切換えデ
ータがインバータ６に与えられ、このインバータ６から
出力信号Ｏが出力される。ウェハー状態での検査が終了
すると、この第２の切換え素子ＴＥ に記憶された内容
は消去される。
【００１２】
【表１】
【００１３】一方、組立後の製品検査時においては、通
常時ヒューズ素子切換えの欄に示すように、切換え素子
制御回路２から制御信号Ｃ１ ，Ｃ２ ，Ｃ３ ，Ｃ５
として夫々Ｌ，ＶＰ ，ＶＰ ，Ｌが出力され、これ
により第１の切換え素子ＴＵ に切換えデータが書込ま
れる。その後、通常時通常使用の欄に示すように、切換
え素子制御回路２から制御信号Ｃ１ ，Ｃ２ ，Ｃ３
，Ｃ５ として夫々Ｈ，Ｌ，Ｈ，Ｌが出力される。これ
により、第１の切換え素子ＴＵ が選択状態、第２の切
換え素子ＴＥ が非状態となり、第１の切換え素子ＴＥ
から切換えデータが出力される。この切換えデータは
インバータ６により反転され、出力信号Ｏとして出力さ
れる。
常時ヒューズ素子切換えの欄に示すように、切換え素子
制御回路２から制御信号Ｃ１ ，Ｃ２ ，Ｃ３ ，Ｃ５
として夫々Ｌ，ＶＰ ，ＶＰ ，Ｌが出力され、これ
により第１の切換え素子ＴＵ に切換えデータが書込ま
れる。その後、通常時通常使用の欄に示すように、切換
え素子制御回路２から制御信号Ｃ１ ，Ｃ２ ，Ｃ３
，Ｃ５ として夫々Ｈ，Ｌ，Ｈ，Ｌが出力される。これ
により、第１の切換え素子ＴＵ が選択状態、第２の切
換え素子ＴＥ が非状態となり、第１の切換え素子ＴＥ
から切換えデータが出力される。この切換えデータは
インバータ６により反転され、出力信号Ｏとして出力さ
れる。
【００１４】この冗長回路においては、切換え素子ＴＵ
，ＴＥのうちのいずれか一方に切換えデータが書込ま
れていれば、出力信号Ｏとして切換え済み信号（Ｌ）が
出力され、双方ともデータが書込みされていない場合は
出力信号Ｏとして非書換え信号（Ｈ）が出力される。複
数の冗長回路からの出力信号の組合せにより、不良メモ
リセルと冗長メモリセルとを置換える置換え情報が構成
される。
，ＴＥのうちのいずれか一方に切換えデータが書込ま
れていれば、出力信号Ｏとして切換え済み信号（Ｌ）が
出力され、双方ともデータが書込みされていない場合は
出力信号Ｏとして非書換え信号（Ｈ）が出力される。複
数の冗長回路からの出力信号の組合せにより、不良メモ
リセルと冗長メモリセルとを置換える置換え情報が構成
される。
【００１５】
【発明が解決しようとする課題】しかしながら、上述し
た従来の冗長回路には以下に示す問題点がある。即ち、
従来の冗長回路においては、通常モードとテストモード
との２つのモードを備えており、第１及び第２の切換え
素子ＴＵ ，ＴＥ をウェハー時と組立て後とで使い分
けている。つまり、データの書込み及び消去が自在の第
２の切換え素子に切換えデータを書込むためには、テス
トモードにする必要があり、テスト端子１０に前記特定
の信号を与える必要がある。従って、テスト端子１０を
既存の端子（例えば、アドレス入力端子等）と共用する
ことは困難である。また、パッケージに組立てられた製
品にテスト端子を設けることは非現実的であるため、テ
スト端子１０を利用できるのは、ウェハー状態における
検査に限定される。
た従来の冗長回路には以下に示す問題点がある。即ち、
従来の冗長回路においては、通常モードとテストモード
との２つのモードを備えており、第１及び第２の切換え
素子ＴＵ ，ＴＥ をウェハー時と組立て後とで使い分
けている。つまり、データの書込み及び消去が自在の第
２の切換え素子に切換えデータを書込むためには、テス
トモードにする必要があり、テスト端子１０に前記特定
の信号を与える必要がある。従って、テスト端子１０を
既存の端子（例えば、アドレス入力端子等）と共用する
ことは困難である。また、パッケージに組立てられた製
品にテスト端子を設けることは非現実的であるため、テ
スト端子１０を利用できるのは、ウェハー状態における
検査に限定される。
【００１６】ところで、製品の状態に組立てた後に冗長
回路を使用して製品の評価を実施することができれば、
例えばアクセス時間の遅れの評価等の試験等を実施する
ことができ、半導体記憶装置の信頼性及び品質をより一
層向上させることができる。このため、製品の状態に組
立てた後においても一時的にデータを書込むことができ
る冗長回路が要望されている。
回路を使用して製品の評価を実施することができれば、
例えばアクセス時間の遅れの評価等の試験等を実施する
ことができ、半導体記憶装置の信頼性及び品質をより一
層向上させることができる。このため、製品の状態に組
立てた後においても一時的にデータを書込むことができ
る冗長回路が要望されている。
【００１７】本発明はかかる問題点に鑑みてなされたも
のであって、製品の状態に組立てた後においてもテスト
モードにすることができて、半導体記憶装置の信頼性及
び品質をより一層向上できる冗長回路を提供することを
目的とする。
のであって、製品の状態に組立てた後においてもテスト
モードにすることができて、半導体記憶装置の信頼性及
び品質をより一層向上できる冗長回路を提供することを
目的とする。
【００１８】
【課題を解決するための手段】本発明に係る冗長回路は
、冗長性を有する半導体記憶装置に設けられて不良メモ
リセルと冗長メモリセルとを切換える冗長回路において
、不揮発性メモリにより構成され切換えデータの書込み
が可能な第１の切換え素子と、前記切換えデータの書込
み及び消去が自在の第２の切換え素子と、テスト端子か
ら入力された信号に基づいて動作モード設定信号を出力
するテストモード設定回路と、この動作モード設定信号
に基づいて前記第１及び第２の切換え素子の動作を制御
する切換え素子制御回路と、前記第１及び第２の切換え
素子のうちの少なくとも一方に前記切換えデータが書込
まれている場合に切換え済信号を出力する出力回路とを
有することを特徴とする。
、冗長性を有する半導体記憶装置に設けられて不良メモ
リセルと冗長メモリセルとを切換える冗長回路において
、不揮発性メモリにより構成され切換えデータの書込み
が可能な第１の切換え素子と、前記切換えデータの書込
み及び消去が自在の第２の切換え素子と、テスト端子か
ら入力された信号に基づいて動作モード設定信号を出力
するテストモード設定回路と、この動作モード設定信号
に基づいて前記第１及び第２の切換え素子の動作を制御
する切換え素子制御回路と、前記第１及び第２の切換え
素子のうちの少なくとも一方に前記切換えデータが書込
まれている場合に切換え済信号を出力する出力回路とを
有することを特徴とする。
【００１９】
【作用】本発明においては、不揮発性メモリにより構成
された第１の切換え素子及び切換えデータの書込み及び
消去が可能な第２の切換え素子が設けられており、テス
ト端子から入力された信号に基づいてテストモード設定
回路及び切換え素子制御回路は前記第１及び第２の切換
え素子の動作を制御する。つまり、本発明においては、
組立て後においてもテスト端子に与える信号により第１
及び第２の切換え素子にデータを書込むことが可能であ
り、しかも、第２の切換え素子はデータの書込み及び消
去が可能であるため、検査のためにこの第２の切換え素
子に一時的にデータを書込んでも、検査終了後にデータ
を消去することが可能である。また、本発明においては
、前記第１及び第２の切換え素子のうちのいずれか一方
にデータが書込まれている場合に出力回路が切換え信号
を出力するようになっているため、テストモード及び通
常モードに拘らず、前記第１及び第２の切換え素子にデ
ータが書込まれていれば切換え済み信号が出力され、冗
長回路として機能する。これにより、製品の状態に組立
てた後であっても冗長回路を使用して種々の検査を行な
うことができる。
された第１の切換え素子及び切換えデータの書込み及び
消去が可能な第２の切換え素子が設けられており、テス
ト端子から入力された信号に基づいてテストモード設定
回路及び切換え素子制御回路は前記第１及び第２の切換
え素子の動作を制御する。つまり、本発明においては、
組立て後においてもテスト端子に与える信号により第１
及び第２の切換え素子にデータを書込むことが可能であ
り、しかも、第２の切換え素子はデータの書込み及び消
去が可能であるため、検査のためにこの第２の切換え素
子に一時的にデータを書込んでも、検査終了後にデータ
を消去することが可能である。また、本発明においては
、前記第１及び第２の切換え素子のうちのいずれか一方
にデータが書込まれている場合に出力回路が切換え信号
を出力するようになっているため、テストモード及び通
常モードに拘らず、前記第１及び第２の切換え素子にデ
ータが書込まれていれば切換え済み信号が出力され、冗
長回路として機能する。これにより、製品の状態に組立
てた後であっても冗長回路を使用して種々の検査を行な
うことができる。
【００２０】データの書込み及び消去が自在の第２の切
換え素子としては、例えば、紫外線により書込んだデー
タを消去することが可能なＥＰＲＯＭ（Ｅｒａｓａｂｌ
ｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ
Ｍｅｍｏｒｙ）を使用することができる。 また、データを記憶するラッチ回路と、このラッチ回路
の出力により駆動される通常のＭＯＳトランジスタとに
よりこの第２の切換え素子を構成してもよい。
換え素子としては、例えば、紫外線により書込んだデー
タを消去することが可能なＥＰＲＯＭ（Ｅｒａｓａｂｌ
ｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ
Ｍｅｍｏｒｙ）を使用することができる。 また、データを記憶するラッチ回路と、このラッチ回路
の出力により駆動される通常のＭＯＳトランジスタとに
よりこの第２の切換え素子を構成してもよい。
【００２１】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【００２２】図１は本発明の第１の実施例に係る冗長回
路を示す回路図である。
路を示す回路図である。
【００２３】テスト端子１０に与えられた信号はテスト
モード設定回路１に入力され、テストモード設定回路１
はこの入力信号に基づいて動作モードを決定する動作モ
ード設定信号Ａを出力する。切換え素子制御回路２は、
この信号Ａに基づいて制御信号Ｃ１ ，Ｃ２ ，Ｃ３
，Ｃ４ ，Ｃ５ を出力する。
モード設定回路１に入力され、テストモード設定回路１
はこの入力信号に基づいて動作モードを決定する動作モ
ード設定信号Ａを出力する。切換え素子制御回路２は、
この信号Ａに基づいて制御信号Ｃ１ ，Ｃ２ ，Ｃ３
，Ｃ４ ，Ｃ５ を出力する。
【００２４】制御信号Ｃ１ はＮチャネル制御トランジ
スタＭ１，Ｍ３ の各ゲートに与えられる。これらのト
ランジスタＭ１，Ｍ３ のドレインには電源電圧ＶＤＤ
が与えられるようになっており、ソースには夫々負荷ト
ランジスタＭＬ１，ＭＬ２が接続されている。トランジ
スタＭＬ１のソース及びドレインはいずれも２入力ＮＯ
Ｒ回路１５の一方の入力端に接続されており、トランジ
スタＭＬ２のソース及びドレインはいずれもＮＯＲ回路
１５の他方の入力端に接続されている。
スタＭ１，Ｍ３ の各ゲートに与えられる。これらのト
ランジスタＭ１，Ｍ３ のドレインには電源電圧ＶＤＤ
が与えられるようになっており、ソースには夫々負荷ト
ランジスタＭＬ１，ＭＬ２が接続されている。トランジ
スタＭＬ１のソース及びドレインはいずれも２入力ＮＯ
Ｒ回路１５の一方の入力端に接続されており、トランジ
スタＭＬ２のソース及びドレインはいずれもＮＯＲ回路
１５の他方の入力端に接続されている。
【００２５】制御信号Ｃ２ ，Ｃ３ は夫々Ｎチャネル
制御トランジスタＭ２ のゲート及び不揮発性メモリセ
ル（ＵＰＲＯＭ）からなる第１の切換え素子ＴＵ のゲ
ートに与えられる。このトランジスタＭ２ 及び第１の
切換え素子ＴＵ は、書込み電圧ＶＰが与えられる電圧
端子１２と接地１３との間に直列接続されている。そし
て、このトランジスタＭ２ と第１の切換え素子ＴＵ
との相互接続点は、ＮＯＲ回路１５の前記一方の入力端
に接続されている。
制御トランジスタＭ２ のゲート及び不揮発性メモリセ
ル（ＵＰＲＯＭ）からなる第１の切換え素子ＴＵ のゲ
ートに与えられる。このトランジスタＭ２ 及び第１の
切換え素子ＴＵ は、書込み電圧ＶＰが与えられる電圧
端子１２と接地１３との間に直列接続されている。そし
て、このトランジスタＭ２ と第１の切換え素子ＴＵ
との相互接続点は、ＮＯＲ回路１５の前記一方の入力端
に接続されている。
【００２６】制御信号Ｃ４ ，Ｃ５ は夫々Ｎチャネル
制御トランジスタＭ４ 及び第２の切換え素子ＴＥ の
各ゲートに与えられる。この第２の切換え素子ＴＥ は
、例えばＥＰＲＯＭ等のデータの書込み及び消去が可能
な素子により構成されている。このトランジスタＭ４
及び第２の切換え素子ＴＥ も電源端子１２と接地１３
との間に直列に接続されている。このトランジスタＭ４
と第２の切換え素子ＴＥ との相互接続点は、ＮＯＲ
回路１５の前記他方の入力端に接続されている。
制御トランジスタＭ４ 及び第２の切換え素子ＴＥ の
各ゲートに与えられる。この第２の切換え素子ＴＥ は
、例えばＥＰＲＯＭ等のデータの書込み及び消去が可能
な素子により構成されている。このトランジスタＭ４
及び第２の切換え素子ＴＥ も電源端子１２と接地１３
との間に直列に接続されている。このトランジスタＭ４
と第２の切換え素子ＴＥ との相互接続点は、ＮＯＲ
回路１５の前記他方の入力端に接続されている。
【００２７】下記表２に本実施例に係る冗長回路の各動
作モードにおける信号の状態値を示す。
作モードにおける信号の状態値を示す。
【００２８】
【表２】
【００２９】第１の切換え素子ＴＵ に切換えデータを
書込む場合は、通常時ヒューズ素子切換えの欄に示すよ
うに、切換え素子制御回路２から制御信号Ｃ１ ，Ｃ２
，Ｃ３ ，Ｃ４ ，Ｃ５ として夫々Ｌ，ＶＰ ，Ｖ
Ｐ ，Ｌ，Ｌが出力される。これにより、第１の切換え
素子ＴＵ に切換えデータが書込まれる。
書込む場合は、通常時ヒューズ素子切換えの欄に示すよ
うに、切換え素子制御回路２から制御信号Ｃ１ ，Ｃ２
，Ｃ３ ，Ｃ４ ，Ｃ５ として夫々Ｌ，ＶＰ ，Ｖ
Ｐ ，Ｌ，Ｌが出力される。これにより、第１の切換え
素子ＴＵ に切換えデータが書込まれる。
【００３０】一方、第２の切換え素子ＴＥ に切換えデ
ータを書込む場合は、テストモードヒューズ素子切換え
の欄に示すように、切換え素子制御回路２から制御信号
Ｃ１ ，Ｃ２ ，Ｃ３ ，Ｃ４ ，Ｃ５ として夫々Ｌ
，Ｌ，Ｌ，ＶＰ ，ＶＰ が出力される。これにより、
第２の切換え素子ＴＥ に切換えデータが書込まれる。
ータを書込む場合は、テストモードヒューズ素子切換え
の欄に示すように、切換え素子制御回路２から制御信号
Ｃ１ ，Ｃ２ ，Ｃ３ ，Ｃ４ ，Ｃ５ として夫々Ｌ
，Ｌ，Ｌ，ＶＰ ，ＶＰ が出力される。これにより、
第２の切換え素子ＴＥ に切換えデータが書込まれる。
【００３１】通常の使用においては、第１の切換え素子
ＴＵ 及び第２の切換え素子ＴＥ に通常時通常使用の
欄に示すように、切換え素子制御回路２から制御信号Ｃ
１ ，Ｃ２，Ｃ３ ，Ｃ４ ，Ｃ５ として夫々Ｈ，Ｌ
，Ｈ，Ｌ，Ｈが出力される。そうすると、第１の切換え
素子ＴＵ 及び第２の切換え素子ＴＥ が同時に選択さ
れ、ＮＯＲ回路１５は第１の切換え素子ＴＵ のドレイ
ンの信号と第２の切換え素子ＴＥ のドレインの信号と
の論理演算（ＮＯＲ）を出力する。これにより、第１の
切換え素子ＴＵ 又は第２の切換え素子ＴＥ にデータ
が書込まれていれば、出力信号Ｏとして切換え済み信号
（Ｌ）が出力され、冗長回路としての機能を果たす。
ＴＵ 及び第２の切換え素子ＴＥ に通常時通常使用の
欄に示すように、切換え素子制御回路２から制御信号Ｃ
１ ，Ｃ２，Ｃ３ ，Ｃ４ ，Ｃ５ として夫々Ｈ，Ｌ
，Ｈ，Ｌ，Ｈが出力される。そうすると、第１の切換え
素子ＴＵ 及び第２の切換え素子ＴＥ が同時に選択さ
れ、ＮＯＲ回路１５は第１の切換え素子ＴＵ のドレイ
ンの信号と第２の切換え素子ＴＥ のドレインの信号と
の論理演算（ＮＯＲ）を出力する。これにより、第１の
切換え素子ＴＵ 又は第２の切換え素子ＴＥ にデータ
が書込まれていれば、出力信号Ｏとして切換え済み信号
（Ｌ）が出力され、冗長回路としての機能を果たす。
【００３２】本実施例においては、第１の切換え素子Ｔ
Ｕ 及び第２の切換え素子ＴＥ のうちのどちらにデー
タを書込むかはテストモードとするか又は通常モードと
するかにより決定される。そして、ウェハーがパッケー
ジに組込まれて製品の状態に組立てられた後においても
、第１の切換え素子ＴＵ 及び第２の切換え素子ＴＥ
に任意に切換えデータを書込むことができる。また、第
１の切換え素子ＴＵ 及び第２の切換え素子ＴＥ のい
ずれか一方にデータが書込まれていれば、通常使用時通
常モードにおいて冗長回路の出力は有効となる。つまり
、本実施例に係る冗長回路は、製品状態に組立てた後で
あっても第２の切換え素子へのデータの書込み及び消去
が可能である。これにより、製品を評価する際に、切換
えデータを一時的に記憶できる第２の切換え素子を利用
できるので、同一製品で何度も異なった組合せで切換え
が可能であり、切換えの組合せによる製品のアクセス時
間の遅れの評価等を詳細に調査することができて、製品
の信頼性及び品質を向上できるという効果がある。
Ｕ 及び第２の切換え素子ＴＥ のうちのどちらにデー
タを書込むかはテストモードとするか又は通常モードと
するかにより決定される。そして、ウェハーがパッケー
ジに組込まれて製品の状態に組立てられた後においても
、第１の切換え素子ＴＵ 及び第２の切換え素子ＴＥ
に任意に切換えデータを書込むことができる。また、第
１の切換え素子ＴＵ 及び第２の切換え素子ＴＥ のい
ずれか一方にデータが書込まれていれば、通常使用時通
常モードにおいて冗長回路の出力は有効となる。つまり
、本実施例に係る冗長回路は、製品状態に組立てた後で
あっても第２の切換え素子へのデータの書込み及び消去
が可能である。これにより、製品を評価する際に、切換
えデータを一時的に記憶できる第２の切換え素子を利用
できるので、同一製品で何度も異なった組合せで切換え
が可能であり、切換えの組合せによる製品のアクセス時
間の遅れの評価等を詳細に調査することができて、製品
の信頼性及び品質を向上できるという効果がある。
【００３３】図２は、本発明の第２の実施例に係る冗長
回路を示す回路図である。
回路を示す回路図である。
【００３４】本実施例が第１の実施例と異なる点は第２
の切換え素子がＭＯＳトランジスタＴＭ 及びこのトラ
ンジスタＴＭ を駆動するラッチ回路３により構成され
ていることにあり、その他の構成は基本的には第１の実
施例と同様であるので、図２において図１と同一物には
同一符号を付してその詳しい説明は省略する。
の切換え素子がＭＯＳトランジスタＴＭ 及びこのトラ
ンジスタＴＭ を駆動するラッチ回路３により構成され
ていることにあり、その他の構成は基本的には第１の実
施例と同様であるので、図２において図１と同一物には
同一符号を付してその詳しい説明は省略する。
【００３５】本実施例においては、切換え素子制御回路
２から、制御信号Ｃ５（Ｓ），Ｃ５（Ｒ）として、夫々
セット信号及びリセット信号が出力される。ラッチ回路
３はこの制御信号Ｃ５（Ｓ），Ｃ５（Ｒ）を入力し、信
号Ｂを出力する。
２から、制御信号Ｃ５（Ｓ），Ｃ５（Ｒ）として、夫々
セット信号及びリセット信号が出力される。ラッチ回路
３はこの制御信号Ｃ５（Ｓ），Ｃ５（Ｒ）を入力し、信
号Ｂを出力する。
【００３６】トランジスタＴＭ はＮＯＲ回路１５の前
記他方の入力端と接地１３との間に介装されており、そ
のゲートにはラッチ回路３の出力信号Ｂが与えられる。
記他方の入力端と接地１３との間に介装されており、そ
のゲートにはラッチ回路３の出力信号Ｂが与えられる。
【００３７】下記表３に本実施例に係る冗長回路の各動
作モードにおける信号の状態値を示す。
作モードにおける信号の状態値を示す。
【００３８】第１の切換え素子ＴＵ に切換えデータを
書込む場合は、通常時ヒューズ素子切換えの欄に示すよ
うに、切換え素子制御回路２から制御信号Ｃ１ ，Ｃ２
，Ｃ３ ，Ｃ５（Ｓ），Ｃ５（Ｒ）として夫々Ｌ，Ｖ
Ｐ ，ＶＰ ，Ｌ，Ｈが出力される。これにより、第１
の切換え素子ＴＵ に切換えデータが書込まれる。
書込む場合は、通常時ヒューズ素子切換えの欄に示すよ
うに、切換え素子制御回路２から制御信号Ｃ１ ，Ｃ２
，Ｃ３ ，Ｃ５（Ｓ），Ｃ５（Ｒ）として夫々Ｌ，Ｖ
Ｐ ，ＶＰ ，Ｌ，Ｈが出力される。これにより、第１
の切換え素子ＴＵ に切換えデータが書込まれる。
【００３９】トランジスタＴＭ に切換えデータを書込
む場合は、テストモードヒューズ素子切換えの欄に示す
ように、切換え素子制御回路２からＣ１ ，Ｃ２ ，Ｃ
３ ，Ｃ５（Ｓ），Ｃ５（Ｒ）として夫々Ｌ，Ｌ，Ｌ，
セット信号，Ｌが出力される。これにより、切換えデー
タがラッチ回路３に記憶される。その後、通常時通常使
用の欄に示すように、切換え素子制御回路２からＣ１
，Ｃ２ ，Ｃ３ ，Ｃ５（Ｓ），Ｃ５（Ｒ）として夫々
Ｈ，Ｌ，Ｈ，Ｌ，Ｌが出力され、ラッチ回路３に記憶さ
れたデータに基づいて、トランジスタＴＭ の状態値が
オン状態又はオフ状態のいずれかになる。このようにし
て、ラッチ回路３及びトランジスタＴＭ を第２の切換
え素子として動作させることにより、本実施例において
も第１の実施例と同様の効果を得ることができる。
む場合は、テストモードヒューズ素子切換えの欄に示す
ように、切換え素子制御回路２からＣ１ ，Ｃ２ ，Ｃ
３ ，Ｃ５（Ｓ），Ｃ５（Ｒ）として夫々Ｌ，Ｌ，Ｌ，
セット信号，Ｌが出力される。これにより、切換えデー
タがラッチ回路３に記憶される。その後、通常時通常使
用の欄に示すように、切換え素子制御回路２からＣ１
，Ｃ２ ，Ｃ３ ，Ｃ５（Ｓ），Ｃ５（Ｒ）として夫々
Ｈ，Ｌ，Ｈ，Ｌ，Ｌが出力され、ラッチ回路３に記憶さ
れたデータに基づいて、トランジスタＴＭ の状態値が
オン状態又はオフ状態のいずれかになる。このようにし
て、ラッチ回路３及びトランジスタＴＭ を第２の切換
え素子として動作させることにより、本実施例において
も第１の実施例と同様の効果を得ることができる。
【００４０】
【表３】
【００４１】
【発明の効果】以上説明したように本発明によれば、不
揮発性メモリにより構成された第１の切換え素子及びデ
ータの書込み及び消去が可能な第２の切換え素子が設け
られていると共に前記第１及び第２の切換え素子のうち
の少なくとも一方にデータが書込まれている場合に切換
え信号を出力する出力回路が設けられており、テスト端
子から入力された信号に基づいてテストモード設定回路
及び切換え素子制御回路は前記第１及び第２の切換え回
路の動作を制御するから、組立て後においても前記テス
ト端子に与える信号により前記第１及び第２の切換え素
子のいずれにもデータを書込むことができる。これによ
り、製品状態に組立てられた後においても冗長回路を使
用して各種の検査を実施することができ、半導体記憶装
置の信頼性及び品質をより一層向上させることができる
。
揮発性メモリにより構成された第１の切換え素子及びデ
ータの書込み及び消去が可能な第２の切換え素子が設け
られていると共に前記第１及び第２の切換え素子のうち
の少なくとも一方にデータが書込まれている場合に切換
え信号を出力する出力回路が設けられており、テスト端
子から入力された信号に基づいてテストモード設定回路
及び切換え素子制御回路は前記第１及び第２の切換え回
路の動作を制御するから、組立て後においても前記テス
ト端子に与える信号により前記第１及び第２の切換え素
子のいずれにもデータを書込むことができる。これによ
り、製品状態に組立てられた後においても冗長回路を使
用して各種の検査を実施することができ、半導体記憶装
置の信頼性及び品質をより一層向上させることができる
。
【図１】本発明の第１の実施例に係る冗長回路を示す回
路図である。
路図である。
【図２】本発明の第２の実施例に係る冗長回路を示す回
路図である。
路図である。
【図３】従来の冗長回路の一例を示す回路図である。
１；テストモード設定回路
２；切換え素子制御回路
３；ラッチ回路
１０；テスト端子
１２；書込み電圧端子
１３；接地
１５；２入力ＮＯＲ回路
１６；インバータ
ＴＵ ，ＴＥ ；切換え素子
Claims (3)
- 【請求項１】 冗長性を有する半導体記憶装置に設け
られて不良メモリセルと冗長メモリセルとを切換える冗
長回路において、不揮発性メモリにより構成され切換え
データの書込みが可能な第１の切換え素子と、前記切換
えデータの書込み及び消去が自在の第２の切換え素子と
、テスト端子から入力された信号に基づいて動作モード
設定信号を出力するテストモード設定回路と、この動作
モード設定信号に基づいて前記第１及び第２の切換え素
子の動作を制御する切換え素子制御回路と、前記第１及
び第２の切換え素子のうちの少なくとも一方に前記切換
えデータが書込まれている場合に切換え済信号を出力す
る出力回路とを有することを特徴とする冗長回路。 - 【請求項２】 前記第２の切換え素子は、紫外線を照
射することにより書込まれたデータの消去が可能なＥＰ
ＲＯＭにより構成されていることを特徴とする請求項１
に記載の冗長回路。 - 【請求項３】 前記第２の切換え素子は、ラッチ回路
と、このラッチ回路の出力により駆動されるＭＯＳトラ
ンジスタとにより構成されていることを特徴とする請求
項１に記載の冗長回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3124766A JP3021771B2 (ja) | 1991-04-27 | 1991-04-27 | 冗長回路 |
| US07/874,627 US5319599A (en) | 1991-04-27 | 1992-04-27 | Redundancy circuit for semiconductor memory device |
| KR1019920007108A KR960002011B1 (ko) | 1991-04-27 | 1992-04-27 | 반도체 메모리 장치용 용장 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3124766A JP3021771B2 (ja) | 1991-04-27 | 1991-04-27 | 冗長回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04328398A true JPH04328398A (ja) | 1992-11-17 |
| JP3021771B2 JP3021771B2 (ja) | 2000-03-15 |
Family
ID=14893590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3124766A Expired - Fee Related JP3021771B2 (ja) | 1991-04-27 | 1991-04-27 | 冗長回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5319599A (ja) |
| JP (1) | JP3021771B2 (ja) |
| KR (1) | KR960002011B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6388941B2 (en) | 2000-07-13 | 2002-05-14 | Hitachi, Ltd. | Semiconductor device |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5781486A (en) * | 1996-04-16 | 1998-07-14 | Micron Technology Corporation | Apparatus for testing redundant elements in a packaged semiconductor memory device |
| US5925144A (en) * | 1997-03-13 | 1999-07-20 | Western Digital Corporation | Error correction code circuit that performs built-in self test |
| KR19990053744A (ko) * | 1997-12-24 | 1999-07-15 | 김영환 | 반도체 소자의 게이트전극 형성방법 |
| US6452845B1 (en) | 1999-01-07 | 2002-09-17 | Micron Technology, Inc. | Apparatus for testing redundant elements in a packaged semiconductor memory device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4532611A (en) * | 1982-11-01 | 1985-07-30 | Motorola, Inc. | Redundant memory circuit |
| US4567580A (en) * | 1983-06-29 | 1986-01-28 | Fairchild Camera & Instrument Corporation | Redundancy roll call technique |
| JP2785936B2 (ja) * | 1988-04-12 | 1998-08-13 | 日本電気株式会社 | 冗長回路のテスト方法 |
-
1991
- 1991-04-27 JP JP3124766A patent/JP3021771B2/ja not_active Expired - Fee Related
-
1992
- 1992-04-27 KR KR1019920007108A patent/KR960002011B1/ko not_active IP Right Cessation
- 1992-04-27 US US07/874,627 patent/US5319599A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6388941B2 (en) | 2000-07-13 | 2002-05-14 | Hitachi, Ltd. | Semiconductor device |
| US6563750B2 (en) | 2000-07-13 | 2003-05-13 | Hitachi, Ltd. | Semiconductor memory including a circuit for selecting redundant memory cells |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960002011B1 (ko) | 1996-02-09 |
| KR920020525A (ko) | 1992-11-21 |
| JP3021771B2 (ja) | 2000-03-15 |
| US5319599A (en) | 1994-06-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
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Ref document number: 3021771 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
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| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
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|
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