JP4389234B2 - メモリモジュールの救済方法、メモリモジュール及び揮発性メモリ - Google Patents
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揮発性メモリ及び不揮発性メモリを備えるメモリモジュールの電気的試験において不良と判定された揮発性メモリを救済するためのメモリモジュールの救済方法であって、
メモリモジュールの電気的試験を行うステップと、
前記メモリモジュールの電気的試験において前記不良と判定された揮発性メモリ内の不良メモリセルに対応する不良アドレス情報及び前記不良と判定された揮発性メモリを判別するための不良デバイス情報を前記不揮発性メモリに格納するステップと、
前記メモリモジュールが搭載されたシステムの立ち上げ時に、前記不揮発性メモリよりアドレス端子を介して前記不良アドレス情報及び前記不良デバイス情報を時系列に入力するステップと、
前記不良デバイス情報に基づき前記不良アドレス情報が自メモリに対するものであるかどうかを判定した判定結果と、前記不良アドレス情報とを、前記不良と判定された揮発性メモリの保持回路に保持するステップと、
前記保持回路に保持した前記不良アドレス情報及び前記判定結果に基づいて、前記不良と判定された揮発性メモリ内の不良メモリセルに対応するアドレスが入力された場合に前記不良メモリセルに代わって冗長メモリセルへアクセスするステップとを含み、
前記メモリモジュールの電気的試験において不良と判定された前記不良メモリセルを、該不良メモリセルを含む前記揮発性メモリ内の冗長メモリセルにて救済することを特徴とする。
該メモリモジュールの電気的試験において不良と判定された前記揮発性メモリ内の不良メモリセルに関する不良アドレス情報を含む不良情報を格納する前記不揮発性メモリと、
前記メモリモジュールが搭載されたシステムの立ち上げ時に、前記不揮発性メモリよりアドレス端子を介して入力される前記不良アドレス情報を含む不良情報と、前記不良アドレス情報を含む不良情報が自メモリに対するものであるかどうかを判定した判定結果とを保持し、該保持した前記不良情報及び前記判定結果に基づいて、自メモリ内の冗長メモリセルにて前記不良メモリセルを救済する揮発性メモリと、
を備えることを特徴とする。
該メモリモジュールの電気的試験において前記揮発性メモリが不良と判定された場合に、前記不良と判定された揮発性メモリ内の不良メモリセルに対応する不良アドレス情報及び前記不良と判定された揮発性メモリを判別するための不良デバイス情報を格納する前記不揮発性メモリと、
前記メモリモジュールが搭載されたシステムの立ち上げ時に、前記不揮発性メモリよりアドレス端子を介して入力される前記不良アドレス情報と、前記不良アドレス情報が自メモリに対するものであるかどうかを、前記不良アドレス情報に対して時系列に前記アドレス端子を介して入力される前記不良デバイス情報から判定した判定結果とを保持する保持回路を含むと共に、前記保持回路に保持した前記不良アドレス情報及び前記判定結果に基づいて、自メモリ内の不良メモリセルに対応するアドレスが入力された場合に前記不良メモリセルに代わってアクセスされる冗長メモリセルを含む前記揮発性メモリと、
を備え、
前記メモリモジュールの電気的試験において不良と判定された前記不良メモリセルを、該不良メモリセルを含む前記揮発性メモリ内の冗長メモリセルにて救済することを特徴とする。
前記揮発性メモリが前記メモリモジュールに複数搭載されていてもよい。
また、前記不良情報は、不良デバイス情報を含んでいてもよく、
前記不良デバイス情報は、前記不揮発性メモリ内に2つの不良メモリセルが在る場合に、前記2つの不良メモリセルを互いに識別する不良救済番号を含んでいてもよく、
前記不良デバイス情報は、前記メモリモジュールのバンクを示すモジュールバンク情報を含んでいてもよい。
外部よりアドレス端子を介して入力される前記揮発性メモリ内の不良メモリセルに関する情報と、前記不良メモリセルに関する情報が自メモリに対するものであるかどうかを判定した判定結果とを含む不良情報を保持し、該保持した不良情報に基づいて、自メモリ内の冗長メモリセルにて前記不良メモリセルを救済することを特徴とする。
外部よりアドレス端子を介して入力される不良アドレス情報と、前記不良アドレス情報が自メモリに対するものであるかどうかを、前記不良アドレス情報に対して時系列に前記アドレス端子を介して入力される不良デバイス情報から判定した判定結果とを保持する保持回路を備え、
前記保持回路に保持した前記不良アドレス情報及び前記判定結果に基づいて、自メモリ内の不良メモリセルに対応するアドレスが入力された場合に前記不良メモリセルに代わって前記冗長メモリセルへアクセスし、前記不良メモリセルを救済することを特徴とする。
前記揮発性メモリ単体の電気的試験で不良となった前記正規メモリセル領域の第1の不良メモリセルに対応するアドレスを記憶する複数のヒューズ素子と、外部よりアドレス端子を介して入力される不良アドレス情報と、前記不良アドレス情報が自メモリに対するものであるかどうかを、前記不良アドレス情報に対して時系列に前記アドレス端子を介して入力される不良デバイス情報から判定した判定結果とを保持する保持回路とを備え、
前記複数のヒューズ素子が保持したアドレスに基づいて、前記正規メモリセル領域内の前記第1の不良メモリセルに対応するアドレスが入力された場合に前記正規メモリセル領域内の前記第1の不良メモリセルに代わって前記冗長メモリセル領域内の第1の冗長メモリセルへアクセスし、
前記保持回路に保持した前記不良アドレス情報及び前記判定結果に基づいて、自メモリの前記正規メモリセル領域内の第2の不良メモリセルに対応するアドレスが入力された場合に前記正規メモリセル領域内の前記第2の不良メモリセルに代わって前記冗長メモリセル領域内の第2の冗長メモリセルへアクセスし、前記不良メモリセルを救済することを特徴とする。
前記複数のヒューズ素子が、レーザ光で溶断可能であってもよい。
26 デバイス情報格納回路
27 行アドレスコンパレータ
28 列アドレスコンパレータ
29 冗長行デコーダ
30 冗長列デコーダ
251〜253、255〜257、263、265、274、284 論理積ゲート
254 遅延回路
258 不良行アドレス格納レジスタ
259 不良列アドレス格納レジスタ
261、262 ラッチ回路
264 バッファ回路
266 デバイス情報格納レジスタ
2710〜2712m、2810〜2812m EXORゲート
2720〜2722m 冗長行デコーダトランジスタ
273、283 プリチャージトランジスタ
2820〜2822m 冗長列デコーダトランジスタ
Claims (25)
- 揮発性メモリ及び不揮発性メモリを備えるメモリモジュールの電気的試験において不良と判定された揮発性メモリを救済するためのメモリモジュールの救済方法であって、
メモリモジュールの電気的試験を行うステップと、
前記メモリモジュールの電気的試験において前記不良と判定された揮発性メモリ内の不良メモリセルに対応する不良アドレス情報及び前記不良と判定された揮発性メモリを判別するための不良デバイス情報を前記不揮発性メモリに格納するステップと、
前記メモリモジュールが搭載されたシステムの立ち上げ時に、前記不揮発性メモリよりアドレス端子を介して前記不良アドレス情報及び前記不良デバイス情報を時系列に入力するステップと、
前記不良デバイス情報に基づき前記不良アドレス情報が自メモリに対するものであるかどうかを判定した判定結果と、前記不良アドレス情報とを、前記不良と判定された揮発性メモリの保持回路に保持するステップと、
前記保持回路に保持した前記不良アドレス情報及び前記判定結果に基づいて、前記不良と判定された揮発性メモリ内の不良メモリセルに対応するアドレスが入力された場合に前記不良メモリセルに代わって冗長メモリセルへアクセスするステップとを含み、
前記メモリモジュールの電気的試験において不良と判定された前記不良メモリセルを、該不良メモリセルを含む前記揮発性メモリ内の冗長メモリセルにて救済することを特徴とするメモリモジュールの救済方法。 - 前記不良アドレス情報が、不良行アドレス及び不良列アドレスであることを特徴とする請求項1に記載のメモリモジュールの救済方法。
- 前記揮発性メモリが前記メモリモジュールに複数搭載されたことを特徴とする請求項1または2記載のメモリモジュールの救済方法。
- 揮発性メモリ及び不揮発性メモリを備えるメモリモジュールであって、
該メモリモジュールの電気的試験において不良と判定された前記揮発性メモリ内の不良メモリセルに関する不良アドレス情報を含む不良情報を格納する前記不揮発性メモリと、
前記メモリモジュールが搭載されたシステムの立ち上げ時に、前記不揮発性メモリよりアドレス端子を介して入力される前記不良アドレス情報を含む不良情報と、前記不良アドレス情報を含む不良情報が自メモリに対するものであるかどうかを判定した判定結果とを保持し、該保持した前記不良情報及び前記判定結果に基づいて、自メモリ内の冗長メモリセルにて前記不良メモリセルを救済する揮発性メモリと、
を備えることを特徴とするメモリモジュール。 - 揮発性メモリ及び不揮発性メモリを備えるメモリモジュールであって、
該メモリモジュールの電気的試験において前記揮発性メモリが不良と判定された場合に、前記不良と判定された揮発性メモリ内の不良メモリセルに対応する不良アドレス情報及び前記不良と判定された揮発性メモリを判別するための不良デバイス情報を格納する前記不揮発性メモリと、
前記メモリモジュールが搭載されたシステムの立ち上げ時に、前記不揮発性メモリよりアドレス端子を介して入力される前記不良アドレス情報と、前記不良アドレス情報が自メモリに対するものであるかどうかを、前記不良アドレス情報に対して時系列に前記アドレス端子を介して入力される前記不良デバイス情報から判定した判定結果とを保持する保持回路を含むと共に、前記保持回路に保持した前記不良アドレス情報及び前記判定結果に基づいて、自メモリ内の不良メモリセルに対応するアドレスが入力された場合に前記不良メモリセルに代わってアクセスされる冗長メモリセルを含む前記揮発性メモリと、
を備え、
前記メモリモジュールの電気的試験において不良と判定された前記不良メモリセルを、該不良メモリセルを含む前記揮発性メモリ内の冗長メモリセルにて救済することを特徴とするメモリモジュール。 - 前記不良アドレス情報が、
不良行アドレス及び不良列アドレスであることを特徴とする請求項4記載のメモリモジュール。 - 前記揮発性メモリが前記メモリモジュールに複数搭載されたことを特徴とする請求項4乃至6のいずれか1項記載のメモリモジュール。
- 前記不良情報は、不良デバイス情報を含むことを特徴とする請求項4記載のメモリモジュール。
- 前記不良デバイス情報は、前記揮発性メモリ内に2つの不良メモリセルが在る場合に、前記2つの不良メモリセルを互いに識別する不良救済番号を含むことを特徴とする請求項8に記載のメモリモジュール。
- 前記不良デバイス情報は、前記メモリモジュールのバンクを示すモジュールバンク情報を含むことを特徴とする請求項8記載のメモリモジュール。
- 不良メモリセルに代わってアクセスされる冗長メモリセルを備えた揮発性メモリであって、
外部よりアドレス端子を介して入力される前記揮発性メモリ内の不良メモリセルに関する情報と、前記不良メモリセルに関する情報が自メモリに対するものであるかどうかを判定した判定結果とを含む不良情報を保持し、該保持した不良情報に基づいて、自メモリ内の冗長メモリセルにて前記不良メモリセルを救済することを特徴とする揮発性メモリ。 - 不良メモリセルに代わってアクセスされる冗長メモリセルを備えた揮発性メモリであって、
外部よりアドレス端子を介して入力される不良アドレス情報と、前記不良アドレス情報が自メモリに対するものであるかどうかを、前記不良アドレス情報に対して時系列に前記アドレス端子を介して入力される不良デバイス情報から判定した判定結果とを保持する保持回路を備え、
前記保持回路に保持した前記不良アドレス情報及び前記判定結果に基づいて、自メモリ内の不良メモリセルに対応するアドレスが入力された場合に前記不良メモリセルに代わって前記冗長メモリセルへアクセスし、前記不良メモリセルを救済することを特徴とする揮発性メモリ。 - 複数のヒューズ素子を備え、前記揮発性メモリ単体の電気的試験で不良となった他の不良メモリセルに対応するアドレスを前記複数のヒューズ素子を用いて保持し、前記複数のヒューズ素子が保持したアドレスに基づいて、前記他の不良メモリセルに対応するアドレスが入力された場合に前記他の不良メモリセルに代わって他の冗長メモリセルへアクセスし、前記他の不良メモリセルを救済することを特徴とする請求項11または12記載の揮発性メモリ。
- 正規メモリセル領域及び前記正規メモリセル領域内の不良メモリセルに代わってアクセスされる冗長メモリセル領域を備えた揮発性メモリであって、
前記揮発性メモリ単体の電気的試験で不良となった前記正規メモリセル領域の第1の不良メモリセルに対応するアドレスを記憶する複数のヒューズ素子と、外部よりアドレス端子を介して入力される不良アドレス情報と、前記不良アドレス情報が自メモリに対するものであるかどうかを、前記不良アドレス情報に対して時系列に前記アドレス端子を介して入力される不良デバイス情報から判定した判定結果とを保持する保持回路とを備え、
前記複数のヒューズ素子が保持したアドレスに基づいて、前記正規メモリセル領域内の前記第1の不良メモリセルに対応するアドレスが入力された場合に前記正規メモリセル領域内の前記第1の不良メモリセルに代わって前記冗長メモリセル領域内の第1の冗長メモリセルへアクセスし、
前記保持回路に保持した前記不良アドレス情報及び前記判定結果に基づいて、自メモリの前記正規メモリセル領域内の第2の不良メモリセルに対応するアドレスが入力された場合に前記正規メモリセル領域内の前記第2の不良メモリセルに代わって前記冗長メモリセル領域内の第2の冗長メモリセルへアクセスし、前記不良メモリセルを救済することを特徴とする揮発性メモリ。 - 前記不良アドレス情報が、不良行アドレス及び不良列アドレスであることを特徴とする請求項12または14記載の揮発性メモリ。
- 前記複数のヒューズ素子が、レーザ光で溶断可能であることを特徴とする請求項13または14記載の揮発性メモリ。
- 前記不良デバイス情報は、さらに前記アドレス端子を除く端子を介して入力されることを特徴とする請求項1に記載のメモリモジュールの救済方法。
- 前記不良デバイス情報は、さらに前記アドレス端子を除く端子を介して入力されることを特徴とする請求項5または8に記載のメモリモジュール。
- 前記不良デバイス情報は、さらに前記アドレス端子を除く端子を介して入力されることを特徴とする請求項12または14記載の揮発性メモリ。
- 前記不良情報は、不良デバイス情報を含むことを特徴とする請求項11記載の揮発性メモリ。
- 前記不良デバイス情報は、アドレス端子を介して入力されることを特徴とする請求項20記載の揮発性メモリ。
- 前記不良デバイス情報は、さらに前記アドレス端子を除く端子を介して入力されることを特徴とする請求項21記載の揮発性メモリ。
- 前記不良デバイス情報が入力される前記アドレス端子を除く端子は、データをマスクするための信号が与えられる端子であることを特徴とする請求項17記載のメモリモジュールの救済方法。
- 前記不良デバイス情報が入力される前記アドレス端子を除く端子は、データをマスクするための信号が与えられる端子であることを特徴とする請求項18記載のメモリモジュール。
- 前記不良デバイス情報が入力される前記アドレス端子を除く端子は、データをマスクするための信号が与えられる端子であることを特徴とする請求項19または22に記載の揮発性メモリ。
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