JP2002288996A - パターン発生回路及び試験装置 - Google Patents

Abstract

(57)【要約】 【課題】 不良解析の効率向上を図ることにある。 【解決手段】 第１タイマ（１１）及び第２タイマ（１
２）の動作に基づいてアドレス指示手段（２２）の動作
を制御手段（２１）で制御することにより、例えば、第
１タイマの計数結果に基づいて所定時間毎にリフレッシ
ュサイクルを起動し、また、第２タイマの計数結果に基
づいて所定時間毎に、ライトサイクルなどの特定のプロ
グラムを起動することにより、所定時間が経過する毎に
メモりアクセスのためのプログラムを実行するととも
に、このプログラム実行とは無関係に所定時間間隔でリ
フレッシュ動作を行うことができるので、実機動作に近
い状態での試験が可能とされ、それによって不良解析の
効率向上を図る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
試験技術、特に、ＢＯＳＴ（Ｂｕｉｌｔ―ＯｕｔＳｅｌ
ｆ Ｔｅｓｔ）技術において高速ファンクションテスト
パターンを発生させるための技術に関する。

【０００２】

【従来の技術】半導体集積回路（ＬＳＩ）の動作試験を
可能とする試験装置は、被測定デバイス（ＤＵＴ）の計
測部と、それを制御するための制御部とに分けられる。
計測部は、テストのためのパターンを発生させるパター
ン発生器や、発生されたパターンをＤＵＴに供給した
り、それによって当該ＬＳＩから出力された信号を検出
したりするためのピンエレクトロニクス、このピンエレ
クトロニクスによって検出された信号を、その期待値と
比較するためのパターン比較器、さらにはＤＵＴの動作
用電源を生成するための電源部等が含まれる。また、上
記制御部には、ＤＵＴのテストのためのプログラムに従
って試験装置の各部の動作を制御するための中央処理装
置や、テスト結果を表示あるいはプリントアウトするた
めの出力装置、さらにはテスト結果を記憶するための記
憶装置等が含まれる。

【０００３】尚、ＬＳＩテストについて記載された文献
の例としては、昭和５０年１１月３０日に株式会社オー
ム社から発行された「ＬＳＩハンドブック（第１７５頁
〜）」がある。

【０００４】

【発明が解決しようとする課題】被測定デバイス、特に
複数のダイナミック型メモリセルをアレイ状に配列して
なるＤＲＡＭ（ダイナミック・ランダム・アクセス・メ
モリ）の動作試験においては、リフレッシュ動作が正し
く行われるか否かを判定するためのリフレッシュ試験が
行われる。このリフレッシュ試験においては、試験装置
に内蔵されるタイマを動作させることによって一定の時
間間隔で被測定デバイスのリフレッシュが行われ、被測
定デバイスから読み出されたパターンデータが期待値と
一致するか否かの判定が行われる。被測定デバイスから
読み出されたパターンデータが期待値と一致すれば良品
とされ、不一致であれば不良品とされる。メモリ試験
は、被測定デバイスであるＤＲＡＭが実際のユーザシス
テムに搭載された状態での動作（これを「実機動作」と
いう）に可能な限り近い状態で行うのが望ましい。例え
ば、所定時間が経過する毎にメモリアクセスのためのプ
ログラムを実行すると共に、このプログラム実行とは無
関係に所定時間間隔でリフレッシュ動作を行うことは、
実機動作に近いため、不良解析に効果的とされる。

【０００５】しかしながら、そのようなメモリ試験をＬ
ＳＩテスタで実施しようとすると、ＬＳＩテスタにおい
て設定可能なタイマが一つであることから、所定時間が
経過する毎にメモリアクセスのためのプログラムを実行
すると共に、このプログラム実行とは無関係に所定時間
間隔でリフレッシュ動作を行うことは困難とされる。な
ぜなら、上記メモリ試験を行うには、メモリアクセスの
ためのプログラムを実行する時間間隔を決定するための
第１タイマと、リフレッシュ動作の周期を決定するため
の第２タイマとが必要とさるからである。

【０００６】また、実機動作では、被測定デバイスにお
ける内部回路の電源電圧依存性により、リフレッシュ周
期が微妙に変動する場合がある。従って、メモリ試験に
おいて、リフレッシュ周期を変動させることは、実機動
作に近いため、不良解析に効果的と考えられる。

【０００７】しかしながら、そのようなメモリ試験をＬ
ＳＩテスタで実施しようとすると、ＬＳＩテスタにおい
ては設定可能なタイマが一つであり、それによってリフ
レッシュ周期が固定されてしまうために、リフレッシュ
周期を変動させることは困難とされる。

【０００８】本発明の目的は、より実機動作に近い状態
で試験を行うことで不良解析の効率向上を図るための技
術を提供することにある。

【０００９】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１１】すなわち、命令コードを記憶するインスト
ラクションメモリと、上記インストラクションメモリか
ら出力された命令コードに従ってアドレス信号を演算す
るためのアドレス演算部と、上記インストラクションメ
モリから出力された命令コードに従ってパターンデータ
を発生させるためのデータ発生部とを含んでパターン発
生回路が構成されるとき、上記インストラクションメモ
リに格納されている命令コードの読み出しアドレスを指
示するためのアドレス指示手段と、上記インストラクシ
ョンメモリから出力される命令コードに従って実行され
る第１実行サイクルの起動時間を規定するための第１タ
イマと、上記インストラクションメモリから出力された
命令コードに従って起動される第２実行サイクルの起動
間隔を規定するための第２タイマと、上記第１タイマ及
び上記第２タイマの動作に基づいて上記アドレス指示手
段の動作を制御する制御手段とを設ける。

【００１２】上記手段によれば、制御手段は、上記第１
タイマ及び上記第２タイマの動作に基づいて上記アドレ
ス指示手段の動作を制御する。これにより、例えば、第
１タイマの計数結果に基づいて所定時間毎にリフレッシ
ュサイクルを起動し、また、第２タイマの計数結果に基
づいて所定時間毎に、ライトサイクルなどの特定のプロ
グラムを起動することにより、所定時間が経過する毎に
メモリアクセスのためのプログラムを実行するととも
に、このプログラム実行とは無関係に所定時間間隔でリ
フレッシュ動作を行うことができる。そしてそのような
動作は実機動作に近いため、不良解析に効果的とされ
る。

【００１３】このとき、上記アドレス指示手段は、上記
第１処理に関する一連の命令群の上記インストラクショ
ンメモリにおける先頭番地を保持可能な第１レジスタ
と、上記第２処理に関する一連の命令群の先頭番地を保
持可能な第２レジスタと、上記プログラムカウンタ制御
部の制御により、上記第１レジスタの保持値と上記第２
レジスタの保持値とを選択的に後段回路に伝達可能なセ
レクタとを含んで構成することができる。

【００１４】また、上記制御手段は、上記第１タイマの
出力値に基づいて、上記アドレス指示手段の動作制御に
対する第１割り込み要求信号を発生させるための第１割
り込み発生手段と、上記第２タイマの出力値に基づい
て、上記アドレス指示手段の動作制御に対する第２割り
込み要求信号を発生させるための第２割り込み発生手段
とを含んで構成することができる。

【００１５】さらに、上記制御手段には、上記第１割り
込み要求信号と上記第２割り込み要求信号との競合を調
停するための調停手段を設けることができる。

【００１６】そして、上記構成のパターン発生回路と、
上記パターン発生回路の出力信号に基づいて被測定デバ
イスにパターンを供給するとともに、上記被測定デバイ
スからの出力信号を取り込むためのピンエレクトロニク
スと、上記ピンエレクトロニクスを介して上記被測定デ
バイスから取り込まれた信号とその期待値とを比較する
ための比較回路とを含んで試験装置を構成することがで
きる。

【００１７】

【発明の実施の形態】図３には本発明にかかるメモリ試
験装置の構成例が示される。

【００１８】図３に示されるメモリ試験装置は、特に制
限されないが、計測部２００、及びそれの動作制御のた
めの制御部１００を含む。

【００１９】上記計測部２００は、クロックパルスの立
ち上り、立ち下がりのタイミングを発生するためのタイ
ミングコントローラ１１３、テストのための所定のパタ
ーンを発生させるパターン発生器１１４、このパターン
発生回路１４によって発生されたパターンを、タイミン
グコントローラ１１３からのタイミングエッジにより所
定の波形モードに整形するためのフォーマットコントロ
ーラ１１５、このフォーマットコントローラ１１５によ
って整形された波形をＤＵＴ１１７に入力したり、それ
によって当該ＤＵＴ１１７から出力された信号波形を検
出したりするためのピンエレクトロニクス１１６、この
ピンエレクトロニクス１１６によって検出された信号
を、その期待値と比較するためのパターン比較回路２
０、この比較結果を記憶するためのメモリ１１８、ＤＵ
Ｔ１１７の動作用電源を生成するための電源部１１９等
を含む。

【００２０】また、上記計測部２００の動作を制御する
ための制御部１００は、ＤＵＴ１１７のテストのための
プログラムに従って試験装置の各部の動作を制御するた
めの中央処理装置（ＣＰＵ）１１０や、テスト結果の表
示あるいはプリントアウトや、各種テスト条件の入力を
可能とするための入出力装置１１１、さらにはテスト結
果を記憶するための記憶装置１１２等を含んで成る。

【００２１】図４には上記パターン発生回路１１４の構
成例が示される。

【００２２】図４に示されるようにこのパターン発生回
路１１４は、特に制限されないが、ＣＰＵインタフェー
ス（Ｉ／Ｆ）４０１、コマンド発生器４０２、ＦＩＦＯ
（先入れ・先出し）バッファ４０３、及びアドレス・デ
ータ発生器４０４を含んで成る。

【００２３】ＣＰＵインタフェース４０１は、ＣＰＵ１
１０との間で信号のやり取りを可能にする。特にアドレ
ス・データ発生回路４０４内の各種レジスタへの初期値
の設定などはＣＰＵインタフェース４０１を介してＣＰ
Ｕ１１０によって行われる。アドレス・データ発生器４
０４は、基本アドレスや基本データの他に、リードサイ
クルやライトサイクルなどの識別情報とされるサイクル
名情報を発生する。

【００２４】発生された基本アドレスや基本データ及び
サイクル名情報は、緩衝用のＦＩＦＯバッファ４０３を
介してコマンド発生器４０２へ伝達される。コマンド発
生器４０２では、取り込まれたサイクル名情報に従って
当該サイクルを制御するためのコマンドを発生する。タ
イミングコントローラ１１３から、周波数６６ＭＨｚの
クロック信号と、周波数１３３ＭＨｚのクロック信号と
が出力され、周波数６６ＭＨｚのクロック信号はアドレ
ス・データ発生器４０４へ伝達され、周波数６６ＭＨｚ
のクロック信号はＦＩＦＯバッファ４０３及びコマンド
発生器４０２へ伝達される。

【００２５】図１には、上記アドレス・データ発生器４
０４の構成例が示される。

【００２６】アドレス・データ発生器４０４は、特に制
限されないが、命令が格納されたインストラクションメ
モリ１０、時間計測のための第１タイマ１１及び第２タ
イマ１２、実行すべき命令の記憶アドレスを示すプログ
ラムカウンタ制御部２１、上記第１，第２タイマ１１，
１２の出力信号に基づいて上記プログラムカウンタ制御
部２１の動作を制御するためのプログラムカウンタ制御
部２１、インストラクションメモリ１０からの出力信号
に基づいてループ回数をカウントするためのインデック
スカウンタ２３、上記インストラクションメモリ１０か
らの出力信号に基づいてアドレス演算を行うためのアド
レス演算部２４、上記インストラクションメモリ１０か
らの出力信号に基づいてテストパターンデータを発生さ
せるためのデータ発生部２５を含む。

【００２７】上記インデックスカウンタ２３のカウント
出力は、プログラムカウンタ制御部２１に伝達される。
また、上記アドレス演算部２４によって生成されたアド
レス信号、上記データ発生部２５によって発生されたパ
ターンデータ、及び現在のサイクル情報ＣＹＣＬＥは、
ＦＩＦＯバッファ４０３を介してコマンド発生器４０２
へ伝達される。

【００２８】インストラクションメモリ１０は、アドレ
ス・データ発生器４０４内の各部の動作を制御するため
の信号として、ＰＣ＿ＯＰＤ、ＴＭＳ１、ＴＭＳ２、Ｉ
ＲＱ＿ＭＡＳＫ、ＰＣ＿ＣＭＤ、ＴＭＵＸ＿ＣＭＤ１、
ＴＭＵＸ＿ＣＭＤ２、ＴＭ＿ＣＭＤ１、ＴＭ＿ＣＭＤ２
で示される各種信号を出力する。

【００２９】プログラムカウンタ２２は、プログラムカ
ウンタ制御部２１からの各種制御信号ｐｃｃｔｒｌ１，
ｐっｃｔｒｌ２，ｉｐｃｔｒｌ，ＰＣ＿ＯＰＤに基づい
て、上記インストラクションメモリ２２のアドレス信号
ＰＣを出力することによって、上記インストラクション
メモリに格納されている命令コードの読み出しアドレス
を指示する。プログラムカウンタ２２におけるレジスタ
の初期値は、ＣＰＵインタフェース４０１を介してＣＰ
Ｕ１１０によって設定される。ここで、このプログラム
カウンタ２２が、本発明におけるアドレス指示手段の一
例とされる。

【００３０】第１タイマ１１は、上記インストラクショ
ンメモリ１０から出力される命令コードに従って実行さ
れる第１実行サイクルの起動時間を規定するために使用
される。ここで第１実行サイクルは、被測定デバイス１
１７をＤＲＡＭとした場合における当該ＤＲＡＭのリフ
レッシュサイクルとされる。第１タイマ１１は、インス
トラクションメモリ１０からの出力信号ＴＭＵＸ＿ＣＭ
Ｄ１、及びＴＭ＿ＣＭＤ１や、プログラムカウンタ制御
部２１からの出力信号ＩＲ１に基づいて動作制御され
る。第１タイマ１１の初期値は、ＣＰＵインタフェース
４０１を介してＣＰＵ１１０によって設定される。第１
タイマ１１では、上記初期値が順次デクリメントされ
る。そして初期値がデクリメントされて“０”になる
と、信号ｔｍｚｅｒｏ１が論理値“１”にアサートされ
ることによって、そのことがプログラムカウンタ制御２
１に伝達される。

【００３１】第２タイマ１２は、上記インストラクショ
ンメモリ１０から出力される命令コードに従って実行さ
れる第２実行サイクルの起動間隔を規定する。ここで第
２実行サイクルは、被測定デバイス１１７をＤＲＡＭと
した場合における当該ＤＲＡＭのライトサイクルとされ
る。第２タイマ１２は、インストラクションメモリ１０
からの出力信号ＴＭＵＸ＿ＣＭＤ２、及びＴＭ＿ＣＭＤ
２や、プログラムカウンタ制御部２１からの出力信号Ｉ
Ｒ２に基づいて動作制御される。第２タイマ１２の初期
値は、ＣＰＵインタフェース４０１を介してＣＰＵ１１
０によって設定される。設定された初期値がデクリメン
トされて“０”になると、信号ｔｍｚｅｒｏ２が論理値
“１”にアサートされることによって、そのことがプロ
グラムカウンタ制御２１に伝達される。

【００３２】プログラムカウンタ制御部２１は、上記イ
ンストラクションメモリ１０からの各種信号ＴＭＳ１，
ＴＭＳ２、ＩＲＱ＿ＭＡＳＫ、ＰＣ＿ＣＭＤや、上記第
１タイマ１１の出力信号ｔｍｚｅｒｏ１及び上記第２タ
イマ１２の出力信号ｔｍｚｅｒｏ２に基づいて上記プロ
グラムカウンタ２２の動作を制御する。プログラムカウ
ンタ制御部２１から各種制御信号がプログラムカウンタ
２２に伝達される。

【００３３】ＣＰＵインタフェース４０１から出力され
た信号Ｃ０６５Ｓ０は、第２タイマ１２内の初期値レジ
スタに格納される。この第２タイマ１２内の初期値レジ
スタの保持値は、信号Ｃ０６３Ｓ０として第１タイマ１
１内の初期値レジスタに伝達される。リフレッシュ動作
開始時間までのクロック数や、特定プログラムが実行さ
れるまでのクロック数の情報は、上記信号Ｃ０６５Ｓ０
及び信号Ｃ０６３Ｓ０により、ＣＰＵインタフェース４
０１から第２タイマ１２を介して第１タイマ１１に伝達
され、この第１タイマ１１内のレジスタに初期値として
保持される。第１タイマ１１は、プログラムカウンタ制
御部２１から伝達された信号ＩＲ１によって、再スター
トするか否かが決定される。同様に第２タイマ１２は、
プログラムカウンタ制御部２１から伝達された信号ＩＲ
２によって、再スタートするか否かが決定される。イン
ストラクションメモリ１０からの信号ＴＭＵＸ＿ＣＭＤ
１によりタイマ動作開始までのクロック数が格納された
レジスタが選択され、それが、ＴＭ＿ＣＭＤ１によって
タイマスタート（カウントダウン）される。第１タイマ
１１は、カウントアップしたとき、それを検知して信号
ｔｍｚｅｒｏ１を論理値“１”にする。第２タイマ１２
においても上記第１タイマ１１と同様であり、カウント
アップしたとき、それを検知して信号ｔｍｚｅｒｏ２を
論理値“１”にする。

【００３４】プログラムカウンタ２２は、インストラク
ションメモリ１０からプログラムナンバーの指定番号Ｐ
Ｃ＿ＯＰＤを取り込み、また、プログラムカウンタ制御
部２１からは制御信号ｉｐｃｔｒｌ１，ｉｐｃｔｒｌ２
を取り込んで命令コードのアドレス情報ＰＣを生成す
る。このアドレス情報ＰＣはインストラクションメモリ
１０に伝達される。

【００３５】図２には各部の詳細な構成例が示される。
また、図８乃至図１１には図２における各種ステートマ
シーンの状態遷移が示される。

【００３６】第１タイマ１１は、特に制限されないが、
上記ＣＰＵインタフェース４０１から伝達される初期値
を保持可能なレジスタ（ＴＭＤ１Ａ）４７及びレジスタ
（ＴＭＤ１Ｂ）４８、インストラクションメモリ１０か
らの出力信号ＴＭＵＸ＿ＣＭＤ１に従って、レジスタ４
７及びレジスタ４８の出力信号を選択的に後段回路伝達
するためのセレクタ４９、このセレクタ４９の後段に配
置された３入力１出力のセレクタ５０、このセレクタ５
０の出力信号を保持可能なレジスタ（ＴＭＣ１）５４、
上記レジスタ５４の出力値から‘１’を減算するための
減算器５２、上記レジスタ５４の出力値がゼロになった
ことを検知可能なゼロ検出回路（ｔｍｚｅｒｏ１）、上
記インストラクションメモリ１０からの出力信号ＴＭ＿
ＣＭＤ１や、上記ゼロ検出回路５３、及びプログラムカ
ウンタ制御部２１の出力信号に上記セレクタ５の動作を
制御するためのタイマコントロールステートマシーン
（ＴＭＣＴＲＬＳＭ１）５１とを含んで成る。上記減算
器５２の出力信号と、上記セレクタ４９の出力信号と、
上記レジスタ５４の出力信号とは、セレクタ５によって
選択可能とされる。タイマコントロールステートマシー
ン５１の出力信号は２ビット構成とされる。この２ビッ
ト構成の出力信号が“１０”のとき、セレクタ５０は減
算器５２の出力信号を選択し、上記２ビット構成の出力
信号が“０１”のとき、セレクタ５０は前段のセレクタ
４９の出力信号を選択し、上記２ビット構成の出力信号
が“００”のとき、セレクタ５０はレジスタ５４の出力
値を選択する。

【００３７】図８には上記タイマコントロールステート
マシーン（ＴＭＣＴＲＬＳＭ１）５１の状態遷移が示さ
れる。タイマコントロールステートマシーン５１は、イ
ンストラクションメモリ１０からの出力信号ＴＭ＿ＣＭ
Ｄ１が論理値“１０”とされるとき、又はゼロ検出回路
５３の出力信号ｔｍｚｅｒｏ１が論理値“１”とされて
インタラプトステートマシーン３５の出力信号ＩＲ１が
論理値“０”とされるとき、オフ（ＯＦＦ）状態とさ
れ、出力信号ｔｍｃｔｒｌ１は、論理値“００”とされ
る。インストラクションメモリ１０からの出力信号ＴＭ
＿ＣＭＤ１が論理値“０１”とされると、上記タイマコ
ントロールステートマシーン５１はスタート（ＳＴＡＲ
Ｔ）状態とされ、出力信号ｔｍｃｔｒｌ１は論理値
“１”とされる。そして、インストラクションメモリ１
０からの出力信号ＴＭ＿ＣＭＤ１が論理値“０１”以外
のとき、オン（ＯＮ）状態とされ、出力信号ｔｍｃｔｒ
ｌ１は論理値“１０”とされる。この状態で、インスト
ラクションメモリ１０からの出力信号ＴＭ＿ＣＭＤ１が
論理値“０１”とされるか、あるいはｔｍｚｅｒｏ１及
びＩＲ１の双方が論理値“１”にされた場合に、タイマ
コントロールステートマシーン５１は再び上記スタート
状態に遷移される。

【００３８】第２タイマ１２も上記第１タイマと同様に
構成される。すなわち、第２タイマ１２は、特に制限さ
れないが、上記ＣＰＵインタフェース４０１から伝達さ
れる初期値を保持可能なレジスタ（ＴＭＤ２Ａ）５７及
びレジスタ（ＴＭＤ２Ｂ）５８、インストラクションメ
モリ１０からの出力信号ＴＭＵＸ＿ＣＭＤ２に従って、
レジスタ５７及びレジスタ５８の出力信号を選択的に後
段回路伝達するためのセレクタ５９、このセレクタ５９
の後段に配置された３入力１出力のセレクタ６０、この
セレクタ６０の出力信号を保持可能なレジスタ（ＴＭＣ
２）６４、上記レジスタ６４の出力値から‘１’を減算
するための減算器６２、上記レジスタ６４の出力値がゼ
ロになったことを検知可能なゼロ検出回路（ｔｍｚｅｒ
ｏ２）６３、上記インストラクションメモリ１０からの
出力信号ＴＭ＿ＣＭＤ１や、上記ゼロ検出回路５３、及
びプログラムカウンタ制御部２１の出力信号に上記セレ
クタ６０の動作を制御するためのタイマコントロールス
テートマシーン（ＴＭＣＴＲＬ２）６１とを含んで成
る。上記減算器５２の出力信号と、上記セレクタ４９の
出力信号と、上記レジスタ５４の出力信号とは、セレク
タ５によって選択可能とされる。タイマコントロールス
テートマシーン５１の出力信号は２ビット構成とされ
る。この２ビット構成の出力信号が“１０”のとき、セ
レクタ６０は減算器６２の出力信号を選択し、上記２ビ
ット構成の出力信号が“０１”のとき、セレクタ６０は
前段のセレクタ５９の出力信号を選択し、上記２ビット
構成の出力信号が“００”のとき、セレクタ６０はレジ
スタ６４の出力値を選択する。尚、上記タイマコントロ
ールステートマシーン６１の状態遷移は、上記タイマコ
ントロールステートマシーン５１と同様であるため、そ
の詳細な説明を省略する。

【００３９】プログラムカウンタ２２は次のように構成
される。

【００４０】レジスタ（ＩＰ１）３８、レジスタ（ＩＰ
２）３９が設けられ、このレジスタ３８，３９には、第
１タイマ１１や第２タイマ１２の出力値が“０”になっ
て割り込み信号が入った場合に実行するサイクルが定義
されたプログラムのナンバー（先頭アドレス）が保持さ
れる。レジスタ３８，３９への書き込みは、ＣＰＵ１１
０によって行うことができる。特に制限されないが、レ
ジスタ３８には、リフレッシュ制御プログラムの先頭ア
ドレスが書き込まれ、レジスタ３９には、所定時間毎に
実行されるプログラム、例えばライトサイクル制御プロ
グラムの先頭アドレスが書き込まれるものとする。レジ
スタ３８，３９の出力値はセレクタ４０によって選択さ
れる。セレクタ４０の選択動作は、プログラムカウンタ
制御部２１によって行われるが、切り換えのタイミング
は、第１タイマ１１及び第２タイマ１２の動作に基づい
て決定される。すなわち、第１タイマ１１の動作に基づ
いて所定時間毎にリフレッシュサイクルが起動され、第
２タイマ１２の動作に基づいて所定時間毎にライトサイ
クルが起動される。上記セレクタ４１は、プログラムカ
ウンタ制御部２１から出力される制御信号ｉｐｃｔｒｌ
によって動作制御される。セレクタ４２が設けられ、こ
のセレクタ４２は、インストラクションメモリ１０から
伝達された信号ＰＣ＿ＯＰＤと、加算器４４の出力信号
とを選択的に後段のセレクタ４３に伝達する。また、セ
レクタ４２の後段にはレジスタ４１が配置され、上記セ
レクタ４２からの出力値を保持することができる。上記
インストラクションメモリ１０から伝達された信号ＰＣ
＿ＯＰＤは、繰り返し動作の際にジャンプさせるプログ
ラムのナンバー（先頭アドレス）の指定情報ＰＣ＿ＯＰ
Ｄとされる。上記セレクタ４２の選択動作は、プログラ
ムカウンタ制御部２１からの制御信号ｐｃｃｔｒｌ１に
よって行われる。セレクタ４３は、プログラムカウンタ
制御部２１から出力される制御信号ｐｃｃｔｒｌ２に応
じて、上記レジスタ４１の出力値と、上記セレクタ４０
の出力値と、上記セレクタ４２の出力値を選択的に後段
のレジスタ（ＰＣ）４５に伝達する。このレジスタ４５
の保持値は、次に実行される命令の読み出しアドレスと
され、それはインストラクションメモリ１０に伝達され
るとともに、加算器４４に伝達される。加算器４４は、
入力値に１を加算して出力する。この加算器４４の出力
値が上記セレクタ４２，４３を介してレジスタ４５に書
き込まれることにより、アドレスのインクリメントが行
われる。一つの実行サイクルで一連の命令をインストラ
クションメモリ１０から順次読み出す必要がある場合に
は、上記加算器４４の出力がセレクタ４２，４３を介し
てレジスタ４５に伝達されることでアドレスのインクリ
メントが行われる。レジスタ４１は、スタックからの復
帰に利用される。例えば所定命令を実行する際に、その
命令の実行を止めて別の処理が行われる場合、上記未実
行の命令のアドレス情報がレジスタ４１に保持され、上
記処理が終了した後に上記レジスタ４１の出力値がセレ
クタ４３によって選択されることで、上記未実行の命令
が実行される。

【００４１】上記プログラムカウンタ制御部２１は次の
ように構成される。

【００４２】ＰＣコントローラ３１、タイマゼロ・ステ
ートマシーン（ＴＭＺ ＳＭ１）３３、タイマゼロ・ス
テートマシーン（ＴＭＺ ＳＭ２）３４、インタラプト
・ステートマシーン（ＩＲ ＳＭ１）３５、インタラプ
ト・ステートマシーン（ＩＲＳＭ２）３６、タイマゼロ
コントロールステートマシーン（ＴＭ ＺＥＲＯＣＴＲ
Ｌ ＳＭ）３２を含む。

【００４３】ＰＣコントローラ３１には、インストラク
ションメモリ１０からのプログラムカウンタ制御信号Ｐ
Ｃ＿ＣＭＤや、割り込み可能信号ＩＲＱ＿ＭＡＳＫ、タ
イマゼロコントロールステートマシーン３２の出力信号
ｔｍｚｅｒｏ、タイマゼロステートマシーン３３の出力
信号ｉｒｑ１、タイマゼロステートマシーン３４の出力
信号ｉｒｑ２に基づいて、制御信号ｐｃｃｔｒｌ１，ｐ
ｃｃｔｒｌ１、及びレジスタの指定番号ｉｐｃｔｒｌを
出力する。この信号は上記プログラムカウンタ２２へ供
給される。

【００４４】タイマゼロコントロールステートマシーン
３２は、ゼロ検出回路５３の出力信号と、ゼロ検出回路
６３の出力信号との双方が論理値“１”になった場合の
調停を行う。このとき、タイマゼロコントロールステー
トマシーン３２は、図９に示されるようにその状態が遷
移される。ｔｍｚｅｒｏ１及びｔｍｚｅｒｏ２の双方が
論理値“０”の場合、タイマゼロコントロールステート
マシーン３２はオフ（ＯＦＦ）状態とされ、このとき、
信号ｔｍｚｅｒｏ及びｗｚの双方は、タイマゼロコント
ロールステートマシーン３２によって論理値“０”とさ
れる。ｔｍｚｅｒｏ１又はｔｍｚｅｒｏ２の何れかが論
理値“１”とされた場合、タイマゼロコントロールステ
ートマシーン３２はｚｅｒｏ状態とされ、出力信号ｔｍ
ｚｅｒｏが論理値“１”にされ、信号ｗｚが論理値
“０”とされる。そして、ＰＣコントローラ３１によっ
て、信号ｔｚａｃが論理値“１”された場合には、タイ
マゼロコントロールステートマシーン３２は再びオフ状
態に戻される。また、ｔｍｚｅｒｏ１とｔｍｚｅｒｏ２
の双方が論理値“１”とされると、タイマゼロコントロ
ールステートマシーン３２は、ｗｚｅｒｏ状態に遷移さ
れ、そのときの出力信号ｔｍｚｅｒｏ及びｗｚはいずれ
も論理値“１”とされる。そして、ＰＣコントローラ３
１によって信号ｉｒａｃが論理値“１”にされること
で、タイマゼロコントロールステートマシーン３２は上
記のｚｅｒｏ状態へ遷移される。

【００４５】インタラプトステートマシーン３５は、イ
ンストラクションメモリ１０からのＴＭＳ１及びＴＭ＿
ＣＭＤ１を受けてリフレッシュ実行選択信号ＩＲ１の論
理を決定する。すなわち、インタラプトステートマシー
ン３５は、その状態遷移が図１１に示されるように、イ
ンストラクションメモリ１０からの出力信号ＴＭＳ１が
論理値“０”とされ、ＴＭ＿ＣＭＤ１が論理値“０１”
とされるとき、出力信号ＩＲ１は論理値“０”とされ、
このとき、割り込みの要求が許容されない状態（Ｎｏ
ｉｒｑ）とされる。それに対して、インストラクション
メモリ１０からの出力信号ＴＭＳ１が論理値“１”とさ
れ、ＴＭ＿ＣＭＤ１が論理値“０１”とされるとき、出
力信号ＩＲ１が論理値“１”とされることで、割り込み
の要求が許容される状態（ｉｒｑ）に遷移される。イン
タラプトステートマシーン３５によってリフレッシュ実
行選択信号ＩＲ１が論理値“１”にされた場合には第１
タイマ１１が選択され、インタラプトステートマシーン
３５によって特定プログラム実行選択信号ＩＲ２が論理
値“１”にされた場合には第２タイマ１２が選択され
る。また、インタラプトステートマシーン３６は、イン
ストラクションメモリ１０からのＴＭＳ２及びＴＭ＿Ｃ
ＭＤ２を受けて特定プログラム実行選択信号ＩＲ２の論
理を決定する。インタラプトステートマシーン３６の状
態遷移は、上記したインタラプトステートマシーン３５
の状態遷移と同様とされるため、その詳細な説明を省略
する。

【００４６】タイマゼロ・ステートマシーン３３は、ゼ
ロ検出回路５３によって第１タイマ１１の出力値が０に
なったことが検出され、インタラプトステートマシーン
３５によってリフレッシュ実行選択信号ＩＲ１が論理値
“１”にされた場合に、上記ＰＣコントローラ３１に対
する割り込み信号ｉｒｑ１をアサートする。これにより
上記ＰＣコントローラ３１は、制御信号ｐｃｃｔｒｌ２
を、論理値“０１”にする。

【００４７】タイマゼロ・ステートマシーン３３は、ゼ
ロ検出回路５３によって第１タイマ１２の出力値が０に
なったことが検出され、インタラプトステートマシーン
３５によって特定プログラム実行選択信号ＩＲ１が論理
値“１”にされた場合に、上記ＰＣコントローラ３１に
対する割り込み信号ｉｒｑ１を論理値“１”にアサート
する。また、タイマゼロ・ステートマシーン３４は、ゼ
ロ検出回路６３によって第２タイマ１２の出力値が０に
なったことが検出され、インタラプトステートマシーン
３６によってリフレッシュ実行選択信号ＩＲ２が論理値
“１”にされた場合に、上記ＰＣコントローラ３１に対
する割り込み信号ｉｒｑ２を論理値“１”にする。上記
割り込み信号ｉｒｑ１やｉｒｑ２が論理値“１”にされ
た場合、ＰＣコントローラ３１によって、制御信号ｐｃ
ｃｔｒｌ２を論理値“０１”にする。ＩＲ＿ＳＭ１とＩ
Ｒ＿ＳＭ２とが競合する場合があるが、その場合には、
リフレッシュサイクルが優先されるようになっている。
これは、ＰＣコントローラ３１から出力される信号ｉｒ
ａｃｌによってタイマゼロステートマシーン３３がリセ
ットされるのを待ってタイマステートマシーン３４から
の割り込み要求ｉｒｑ２をアサートするように構成する
ことで実現される。ＰＣコントローラ３１は、割り込み
信号ｉｒｑ１が理値“１”の場合に制御信号ｉｐｃｔｒ
ｌを論理値“０”に設定し、割り込み信号ｉｒｑ１が論
理値“０の場合に制御信号ｉｐｃｔｒｌを論理値“１に
設定する。上記割り込み信号ｉｒｑ１及びｉｒｑ２は、
それぞれＰＣコントローラ３１によってリセット信号ｉ
ｒａｃ１及びｉｒａｃ２がアサートされることによって
リセットされる。

【００４８】図１０には、タイマゼロステートマシーン
（ＴＭＺ ＳＭ２）３４の状態遷移が示される。

【００４９】タイマゼロステートマシーン３４のオフ
（ＯＦＦ）状態では、リクエスト信号ｉｒｑ２は論理値
“０”とされる。ゼロ検出回路５３によって信号ｔｍｚ
ｅｒｏ１が論理値“１”とされ、インタラプトステート
マシーン３６によってＩＲ２が論理値“１”とされ、タ
イマゼロコントロールステートマシーン３２によってｗ
ｚが論理値“０”とされることで、タイマゼロステート
マシーン３４がオン（ＯＮ）状態とされ、割り込み信号
ｉｒｑ２が論理値“１”とされることで割り込み要求が
なされる。この割り込みがＰＣコントローラ３１によっ
て受け付けられ、その後にＰＣコントローラ３１によっ
て信号ｉｒａｃが論理値“１”にされることでタイマゼ
ロステートマシーン３４はオフ状態に戻される。また、
ゼロ検出回路５３によって信号ｔｍｚｅｒｏ１が論理値
“１”とされ、インタラプトステートマシーン３６によ
ってＩＲ２が論理値“１”とされ、タイマゼロコントロ
ールステートマシーン３２によってｗｚが論理値“１”
とされた場合には、第１タイマ１１の出力値と第２タイ
マ１２の出力値の双方が０になり、割り込みが競合する
ことになるが、この状態は次のように回避される。すな
わち、ＰＣコントローラ３１によって信号ｉｒａｃ１が
論理値“１”にアサートされるまでは、タイマゼロステ
ートマシーン３４はウェイト（ＷＡＩＴ）状態とされ、
割り込み信号ｉｒｑ２は論理値“０”の状態が維持され
ることで、ｉｒｑ１の割り込みが優先される。ＰＣコン
トローラ３１によって信号ｉｒａｃ１が論理値“１”に
アサートされてから割り込み信号ｉｒｑ２が論理値
“１”にアサートされる。

【００５０】次に、第１タイマ１１を用いてリフレッシ
ュ動作が制御される場合について説明する。

【００５１】リフレッシュが行われる場合、インストラ
クションメモリ１０からの出力コマンドＴＭＵＸ＿ＣＭ
Ｄ１が論理値“０”とされることで、セレクタ４９は、
初期値レジスタ４７の出力値を選択し、それをｔｍ＿ｄ
ａｔａ１１としてセレクタ５０に出力する。インストラ
クションメモリ１０からの出力信号ＴＭ＿ＣＭＤ１が
“０１”とされることで、タイマコントローラ５１から
の制御信号ｔｍｃｔｒｌ１が“０１”とされて上記セレ
クタ４９の出力値ｔｍ＿ｄａｔａ１１が選択され、ｔｍ
＿ｄａｔａ１２としてレジスタ５４に伝達され、これに
より第１タイマ１１のカウント動作がスタートされる。
タイマコントローラ５１は、タイマスタート時、カウン
ト時、ストップ時のそれぞれの入力信号（ＴＭ＿ＣＭＤ
１、ｔｍｚｅｒｏ１、ＩＲ１）によって、その出力制御
信号ｔｍｃｔｒｌ１の論理が異なる。第１タイマ１１で
は、スタート後において上記インストラクションメモリ
１０からの出力コマンドＴＭ＿ＣＭＤ１が“００”（タ
イマーストップを意味する）とされるまでは、減算器５
２の出力値がセレクタ５０によって選択的にレジスタ５
４に伝達されることによってカウントダウンが行われ
る。このようなカウントダウンによって、レジスタ５４
の出力値が“０”になると、そのことがゼロ検出回路５
３によって検出され、ゼロ検出回路５３の出力が論理値
“１”にされる。このとき、リフレッシュ実行選択信号
ＩＲ１が論理値“１”になっている場合には、それはリ
フレッシュタイマの実行選択を意味するから、タイマコ
ントローラ５１は、再び第１タイマ１１をスタートさせ
る。尚、リフレッシュ実行選択信号ＩＲ１が論理値
“０”になっている場合には、第１タイマ１１は再スタ
ートされない。

【００５２】インタラプトステートマシーン３５によっ
てリフレッシュ実行選択信号ＩＲ１が論理値“１”にさ
れた場合において、ゼロ検出回路５３によって第１タイ
マ１１の出力値が０になったことが検出されると、上記
ＰＣコントローラ３１に対する割り込み信号ｉｒｑ１が
論理値“１”にアサートされる。割り込み信号ｉｒｑ１
が論理値“１”の場合に制御信号ｉｐｃｔｒｌが論理値
“０”に設定されるため、セレクタ４０によってレジス
タ３８の保持値が選択的にセレクタ４３に伝達される。
また、このとき、上記ＰＣコントローラ３１によって制
御信号ｐｃｃｔｒｌ２が論理値“０１”されることか
ら、上記セレクタ４３によりセレクタ４０の出力値が選
択されるため、上記レジスタ３８の保持情報がレジスタ
４５に取り込まれる。上記レジスタ３８には、リフレッ
シュ動作プログラムの先頭アドレスが保持されているた
め、これが、レジスタ４５を介してインストラクション
レジスタ１０に伝達されることによって、リフレッシュ
動作に関する命令が、インデックスカウンタ２３やアド
レス演算部２４に伝達される。アドレス演算部２４で
は、上記インストラクションメモリ１０からの出力コマ
ンドに従って、リフレッシュ動作のための基本アドレス
信号を発生する。また、サイクル信号ＣＹＣＬＥによっ
てリフレッシュサイクルであることが示される。基本ア
ドレス信号ＡＤＲやサイクル信号ＣＹＣＬＥは、後段の
ＦＩＦＯバッファ４０３を介してコマンド発生器４０２
に伝達される。コマンド発生回路４０２においてフレッ
シュ動作のためのコマンドが発生され、それに基づいて
被測定デバイス（ＤＵＴ）１１７のリフレッシュが行わ
れる。

【００５３】上記のリフレッシュサイクルは、第１タイ
マ１１が動作され、レジスタ５４の出力値が０になった
ことがゼロ検出回路５３によって検出される毎に起動さ
れる。

【００５４】次に、第２タイマ１２を用いて特定のプロ
グラムが所定時間毎に実行される場合について説明す
る。

【００５５】リフレッシュタイマ実行中に、特定プログ
ラム実行の指示があった場合は、インストラクションメ
モリ１０からの出力信号ＴＭＵＸ＿ＣＭＤ２が“０”に
されることで、レジスタ５７の保持値がセレクタ５９を
介してセレクタ６０に伝達され、さらに、インストラク
ションメモリ１０からの出力信号ＴＭ＿ＣＭＤ２が“０
１”とされることで、タイマコントローラ６１からの制
御信号ｔｍｃｔｒｌ２が“０１”とされると、上記セレ
クタ５９の出力値ｔｍ＿ｄａｔａ２１が選択され、それ
が、ｔｍ＿ｄａｔａ２２としてレジスタ６４に伝達さ
れ、これにより第２タイマ１２のカウント動作がスター
トされる。

【００５６】タイマコントローラ６１は、タイマスター
ト時、カウント時、ストップ時のそれぞれの入力信号
（ＴＭ＿ＣＭＤ２、ｔｍｚｅｒｏ２、ＩＲ２）によっ
て、その出力制御信号ｔｍｃｔｒｌ２の論理が異なる。
第２タイマ１２では、スタート後において上記インスト
ラクションメモリ１０からの出力コマンドＴＭ＿ＣＭＤ
２が“００”（タイマストップを意味する）とされるま
では、減算器６２の出力値がセレクタ６０によって選択
的にレジスタ６４に伝達されることによってカウントダ
ウンが行われる。このようなカウントダウンによって、
レジスタ６４の出力値が“０”になると、そのことがゼ
ロ検出回路６３によって検出され、ゼロ検出回路６３の
出力が論理値“１”にされる。このとき、特定プログラ
ム実行選択信号ＩＲ２が論理値“１”になっている場合
には、それは特定プログラムの実行を意味するから、タ
イマコントローラ６１は、再び第２タイマ１２をスター
トさせる。尚、特定プログラム実行選択信号ＩＲ２が論
理値“０”になっている場合には、第２タイマ１２は再
スタートされない。

【００５７】インタラプトステートマシーン３６によっ
て特定プログラム実行選択信号ＩＲ２が論理値“１”に
された場合において、ゼロ検出回路６３によって第２タ
イマ１２の出力値が０になったことが検出されると、上
記ＰＣコントローラ３１に対する割り込み信号ｉｒｑ２
が論理値“１”にアサートされる。割り込み信号ｉｒｑ
２が理値“１”の場合に制御信号ｉｐｃｔｒｌが論理値
“１”に設定されるため、セレクタ４０によってレジス
タ３９の保持値が選択的にセレクタ４３に伝達される。
また、このとき、上記ＰＣコントローラ３１によって制
御信号ｐｃｃｔｒｌ２が論理値“０１”されることか
ら、上記セレクタ４３によりセレクタ４０の出力値が選
択されるため、上記レジスタ３９の保持情報がレジスタ
４５に取り込まれる。上記レジスタ３９には、所定の周
期で起動される特定のプログラム例えばライトサイクル
についてのプログラムの先頭アドレスが保持されている
ため、これが、レジスタ４５を介してインストラクショ
ンレジスタ１０に伝達される。これにより、ライトサイ
クルについての命令がインストラクションメモリ１０か
ら読み出されてインデックスカウンタ２３やアドレス演
算部２４及びデータ発生部２５に伝達される。上記ライ
トサイクルについての命令が複数行に亘る場合、加算器
４４の動作によりアドレス信号が順次インクリメントさ
れ、それに応じて対応する命令がインストラクションメ
モリ１０から順次出力される。アドレス演算部２４で
は、上記インストラクションメモリ１０からの出力コマ
ンドに従って、ライトサイクルのための基本アドレス信
号が発生される。データ発生部２５は書込み用の基本デ
ータＤＡＴＡを発生する。また、サイクル信号ＣＹＣＬ
Ｅによってライトサイクルであることが示される。基本
アドレス信号ＡＤＲや基本データＤＡＳＴＡ及びサイク
ル信号ＣＹＣＬＥは、後段のＦＩＦＯバッファ４０３を
介してコマンド発生器４０２に伝達される。コマンド発
生回路４０２においてライトサイクルのためのコマンド
が発生され、それに基づいて被測定デバイス（ＤＵＴ）
１１７のライトサイクルが起動される。

【００５８】上記のライトサイクルは、第２タイマ１２
が動作され、レジスタ６４の出力値が０になったことが
ゼロ検出回路６３によって検出される毎に起動される。
しかも、このライトサイクルは、第２タイマ１２の計数
結果に基づいて起動されるもので、第１タイマ１１の計
数結果に基づいて起動されるリフレッシュサイクルとは
独立して起動される。すなわち、図６において６０１で
示されるように第１タイマ（ＲＥＦ ＴＩＭＥＲ）１１
及び第２タイマ（ＰＲＯＧ ＴＩＭＥＲ）１２の動作が
開始されてからそれらの動作が終了されるまでの間に、
第１タイマ（ＲＥＦ ＴＩＭＥＲ）１１の計数結果に基
づいて所定時間毎にリフレッシュサイクル（ＲＥＦ）が
起動され、また、第２タイマ（ＰＲＯＧ ＴＩＭＥＲ）
１２の計数結果に基づいて所定時間毎に、例えばライト
サイクルなどの特定のプログラム（ＰＲＯＧ）が起動さ
れる。

【００５９】上記の例によれば、以下の作用効果を得る
ことができる。

【００６０】（１）第１タイマ（ＲＥＦ ＴＩＭＥＲ）
１１の計数結果に基づいて所定時間毎にリフレッシュサ
イクル（ＲＥＦ）が起動され、また、第２タイマ（ＰＲ
ＯＧＴＩＭＥＲ）１２の計数結果に基づいて所定時間毎
に、例えばライトサイクルなどの特定のプログラム（Ｐ
ＲＯＧ）が起動されるため、所定時間が経過する毎にメ
モりアクセスのためのプログラムを実行するとともに、
このプログラム実行とは無関係に所定時間間隔でリフレ
ッシュ動作を行うことができ、そのような動作は実機動
作に近いため、不良解析に効果的とされる。

【００６１】（２）第１処理についての一連の命令群の
上記インストラクションメモリにおける先頭番地を保持
可能なレジスタ３８と、上記第２処理についての一連の
命令群の先頭番地を保持可能なレジスタ３９と、プログ
ラムカウンタ制御部２１の制御により、上記レジスタ３
８の保持値と上記レジスタ３９の保持値とを選択的に後
段回路に伝達可能なセレクタ４０とを含んでプログラム
カウンタ２２が構成されることにより、上記（１）の作
用効果を有するパターン発生回路１１４を容易に構成す
ることができる。

【００６２】図５には、図４に示されるコマンド発生器
４０２内に、２系統のタイマ機能を設けた場合の構成例
が示される。

【００６３】第１タイマ５０１及び第２タイマ５０２が
設けられ、この第１タイマ５０１及び第２タイマ５０２
は、それぞれ図１や図２に示される第１タイマ１１及び
第２タイマ１２に相当するもので、内部構成も第１タイ
マ１１及び第２タイマ１２と同等とされる。

【００６４】コマンド発生のための命令コードが格納さ
れたインストラクションメモリ５０５が設けられ、この
インストラクションメモリ５０５において命令コードが
格納されているアドレスを指定するもので、図１や図２
におけるプログラムカウンタ２２に対応する。上記コマ
ンドポインタ５０４の動作は、コマンドポインタ制御部
５０３によって制御される。このコマンドポインタ制御
部５０３は、図１や図２におけるプログラムカウンタ制
御部２１に対応するもので、上記第１タイマ５０１及び
第２タイマ５０２の計数結果に基づいて上記コマンドポ
インタ５０４の動作を制御する。コマンドポインタ５０
４によってインストラクションメモリ５０５のアドレス
が指定されることによって、当該インストラクションメ
モリ５０５から命令コードが読み出される。コマンド発
生部５０６は、上記インストラクションメモリ５０５か
らの命令コードに従って、例えばリフレッシュサイクル
やライトサイクル、あるいはリードサイクルにおける一
連のコマンドを発生する。データ演算部５０７は、上記
コマンド発生部５０６でのコマンド発生に同期して、Ｆ
ＩＦＯバッファ４０３（図４参照）から伝達された基本
データを加工して出力する。アドレス演算部５０８は、
上記コマンド発生部５０６でのコマンド発生に同期し
て、ＦＩＦＯバッファ４０３から伝達された基本アドレ
スを加工して出力する。インデックスカウンタ５０９
は、インストラクションメモリ５０５から命令コードに
基づいてループ回数をカウントする。このカウント値は
コマンドポインタ制御部５０３に伝達される。

【００６５】特に制限されないが、コマンドポインタ制
御部５０３では、第１タイマ５０１の計数結果に基づい
てリフレッシュサイクルの起動間隔を決定し、第２タイ
マ５０２の計数結果に基づいてライトサイクルなどの特
定のプログラムの起動間隔を決定する。その場合の各部
の具体的な動作については、基本的には図２に示される
のと同様であるため、ここではそれについての詳細な説
明を省略する。

【００６６】このようにコマンド発生器４０２内に第１
タイマ５０１及び第２タイマ５０２を設け、その計数結
果に基づいてコマンドポインタ５０４の動作を制御する
ようにしても、上記の場合と同様の作用効果を得ること
ができる。

【００６７】尚、コマンド発生器４０２内に第１タイマ
５０１及び第２タイマ５０２などを設ける場合には、ア
ドレス・データ発生器４０４内における第１タイマ１１
及び第２タイマ１２などは省略することができる。

【００６８】以上本発明者によってなされた発明を具体
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。

【００６９】例えば、第１タイマ１１及び第２タイマ１
２の双方をリフレッシュサイクルの起動に使用するよう
にしても良い。例えば図７において７０１で示されるよ
うに、第１タイマ１１及び第２タイマ１２を、それぞれ
ＲＥＦ ＴＩＭＥＲ１及びＲＥＦ ＴＩＭＥＲ２とする
とき、このＲＥＦ ＴＩＭＥＲ１及びＲＥＦ ＴＩＭＥ
Ｒ２の動作が開始されてから終了されるまでの間に、Ｒ
ＥＦ ＴＩＭＥＲ１の計数結果に基づいて第１リフレッ
シュサイクルが起動され、ＲＥＦ ＴＩＭＥＲ２の計数
結果に基づいて第２リフレッシュサイクルが起動され
る。特に制限されないが、第１リフレッシュサイクルを
「７」とし、第２リフレッシュサイクルを「４」とする
と、ＲＥＦ ＴＩＭＥＲ１及びＲＥＦ ＴＩＭＥＲ２の
動作が開始されてから終了されるまでの間のリフレッシ
ュ実行タイミングは、「４，７，８，１２，１４，１
６，２０，２１，…」となり、そのサイクルは、「４，
３，１，４，２，２，４，１，…」となる。すなわち、
第１タイマ１１及び第２タイマ１２の双方をリフレッシ
ュサイクルの起動に使用することにより、リフレッシュ
間隔を変化させることができる。ここで、実機動作で
は、被測定デバイスにおける内部回路の電源電圧依存性
により、リフレッシュ周期が微妙に変動する場合がある
が、上記のように第１タイマ１１及び第２タイマ１２の
双方をリフレッシュサイクルの起動に使用することによ
り、リフレッシュ間隔を変化させることができるから、
メモリ試験において、リフレッシュ周期を変動させるこ
とによって、より実機動作に近い状態でメモリ試験を行
うことができるため、不良解析に効果を発揮する。

【００７０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるメモリ
試験装置に適用した場合について説明したが、本発明は
それに限定されるものではなく、各種半導体集積回路の
試験を行う試験装置に広く適用することができる。

【００７１】本発明は、少なくと命令コードを記憶する
インストラクションメモリを含むことを条件に適用する
ことができる。

【００７２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００７３】すなわち、第１タイマ及び第２タイマの動
作に基づいてアドレス指示手段の動作を制御することに
より、例えば、第１タイマの計数結果に基づいて所定時
間毎にリフレッシュサイクルを起動し、また、第２タイ
マの計数結果に基づいて所定時間毎に、ライトサイクル
などの特定のプログラムを起動することにより、所定時
間が経過する毎にメモリアクセスのためのプログラムを
実行するとともに、このプログラム実行とは無関係に所
定時間間隔でリフレッシュ動作を行うことにより、実機
動作に近い状態で試験を行うことができるため、不良解
析に効果的とされる。

【図面の簡単な説明】

【図１】本発明にかかるパターン発生回路に含まれるア
ドレス・データ発生器の構成例ブロック図である。

【図２】上記アドレス・データ発生器における主要部の
構成例ブロック図である。

【図３】上記パターン発生回路を含む試験装置の全体的
な構成例ブロック図である。

【図４】上記パターン発生回路の構成例ブロック図であ
る。

【図５】上記パターン発生器回路における主要部の構成
例ブロック図である。

【図６】二つのタイマーを同時動作させてパターン発生
を行う第１のケース説明図である。

【図７】二つのタイマーを同時動作させてパターン発生
を行う第２のケース説明図である。

【図８】図２に示されるタイマコントローラの状態遷移
説明図である。

【図９】図２に示されるタイマゼロステートマシーンの
状態遷移説明図である。

【図１０】図２に示されるタイマゼロコントロールステ
ートマシーンの状態遷移説明図である。

【図１１】図２に示されるインタラプトステートマシー
ンの状態遷移説明図である。

【符号の説明】

１０ インストラクションメモリ １１ 第１タイマ １２ 第２タイマ ２１ プログラムカウンタ制御部 ２２ プログラムカウンタ ２３ インデックスカウンタ ２４ アドレス演算部 ２５ データ発生部 １１０ ＣＰＵ １１１ 入出力装置 １１２ 記憶装置 １１３ タイミングコントローラ １１４ パターン発生回路 １１５ フォーマットコントローラ １１６ ピンエレクトロニクス １１７ ＤＵＴ １１８ メモリ １１９ 電源部 ４０１ ＣＰＵインタフェース ４０２ コマンド発生器 ４０３ ＦＩＦＯバッファ ４０４ アドレス・データ発生器

フロントページの続き (72)発明者 村田 史絵 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 鈴木 巌 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 菊地 修司 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 Ｆターム(参考） 2G132 AA08 AC03 AE06 AE14 AE16 AE18 AE23 AG01 AG08 AL11 5B018 GA03 HA31 JA12 NA02 QA13 5L106 AA01 DD22 DD23 EE06 GG03

Claims (5)

【特許請求の範囲】
1. 【請求項１】 命令コードを記憶するインストラクショ
   ンメモリと、上記インストラクションメモリから出力さ
   れた命令コードに従ってアドレス信号を演算するための
   アドレス演算部と、上記インストラクションメモリから
   出力された命令コードに従ってパターンデータを発生さ
   せるためのデータ発生部と、を含むパターン発生回路で
   あって、 上記インストラクションメモリに格納されている命令コ
   ードの読み出しアドレスを指示するためのアドレス指示
   手段と、 上記インストラクションメモリから出力される命令コー
   ドに従って実行される第１実行サイクルの起動時間を規
   定するための第１タイマと、 上記インストラクションメモリから出力された命令コー
   ドに従って起動される第２実行サイクルの起動間隔を規
   定するための第２タイマと、 上記第１タイマ及び上記第２タイマの動作に基づいて上
   記アドレス指示手段の動作を制御する制御手段と、を含
   むことを特徴とするパターン発生回路。
2. 【請求項２】 上記アドレス指示手段は、上記第１処理
   に関する一連の命令群の上記インストラクションメモリ
   における先頭番地を保持可能な第１レジスタと、 上記第２処理に関する一連の命令群の先頭番地を保持可
   能な第２レジスタと、 上記プログラムカウンタ制御部の制御により、上記第１
   レジスタの保持値と上記第２レジスタの保持値とを選択
   的に後段回路に伝達可能なセレクタと、を含んで成る請
   求項１記載のパターン発生回路。
3. 【請求項３】 上記制御手段は、上記第１タイマの出力
   値に基づいて、上記アドレス指示手段の動作制御に対す
   る第１割り込み要求信号を発生させるための第１割り込
   み発生手段と、 上記第２タイマの出力値に基づいて、上記アドレス指示
   手段の動作制御に対する第２割り込み要求信号を発生さ
   せるための第２割り込み発生手段と、を含んで成る請求
   項１又は２記載のパターン発生回路。
4. 【請求項４】 上記制御手段は、上記第１タイマの出力
   値に基づいて、上記アドレス指示手段の動作制御に対す
   る第１割り込み要求信号を発生させるための第１割り込
   み発生手段と、 上記第２タイマの出力値に基づいて、上記アドレス指示
   手段の動作制御に対する第２割り込み要求信号を発生さ
   せるための第２割り込み発生手段と、 上記第１割り込み要求信号と上記第２割り込み要求信号
   との競合を調停するための調停手段と、を含んで成る請
   求項１又は２記載のパターン発生回路。
5. 【請求項５】 請求項１乃至４の何れか１項記載のパタ
   ーン発生回路と、上記パターン発生回路の出力信号に基
   づいて被測定デバイスにパターンを供給するとともに、
   上記被測定デバイスからの出力信号を取り込むためのピ
   ンエレクトロニクスと、上記ピンエレクトロニクスを介
   して上記被測定デバイスから取り込まれた信号とその期
   待値とを比較するための比較回路と、を含んで成る試験
   装置。