TW201401289A - 讀取請求處理裝置 - Google Patents

讀取請求處理裝置 Download PDF

Info

Publication number
TW201401289A
TW201401289A TW101125663A TW101125663A TW201401289A TW 201401289 A TW201401289 A TW 201401289A TW 101125663 A TW101125663 A TW 101125663A TW 101125663 A TW101125663 A TW 101125663A TW 201401289 A TW201401289 A TW 201401289A
Authority
TW
Taiwan
Prior art keywords
data
read
address
read request
unit
Prior art date
Application number
TW101125663A
Other languages
English (en)
Other versions
TWI492237B (zh
Inventor
Hiroshi Atobe
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of TW201401289A publication Critical patent/TW201401289A/zh
Application granted granted Critical
Publication of TWI492237B publication Critical patent/TWI492237B/zh

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/07Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1012Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
    • G06F11/1016Error in accessing a memory location, i.e. addressing error
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/07Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1044Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices with specific ECC/EDC distribution
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/07Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G06F11/106Correcting systematically all correctable errors, i.e. scrubbing
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02Detection or location of defective auxiliary circuits, e.g. defective refresh counters

Abstract

包裝叢發讀取判定部108判定讀取請求是否為包裝讀取的請求。若為包裝讀取的請求,記憶體位址轉換部106抽出包含儲存有以讀取請求所被要求的酬載資料的位址的複數個位址,來指定來自所抽出的複數個位址的資料的讀出順序。若為包裝讀取的請求,第1資料保持部109輸入由前述複數個位址之中被指定出前頭的讀出順序的位址所被讀出的第1資料,且記憶第1資料。若為包裝讀取的請求,資料整列部103輸入由被指定出最後尾的讀出順序的位址所被讀出的最後尾資料,並且由第1資料與最後尾資料,抽出處於對應關係的酬載資料與ECC。

Description

讀取請求處理裝置
本發明係關於處理要求來自記憶體之酬載資料之讀出的讀取請求的技術。
為了提升記憶體的可靠性,有在酬載資料附加ECC(Error Correcting Code,錯誤校正碼)或同位元的情形。
通常係在所附加的ECC、同位元專用以寬度方向追加記憶體元件(水平ECC、水平同位)。
考慮例如不是使用×8位元構成的記憶體,而是使用特殊的×9位元構成的記憶體。
但是,記憶體元件的追加或特殊記憶體的採用大部分在成本上較為不利、或不易取得零件。
以其解決對策之一而言,有時採用一種藉由將ECC朝向深度方向而非寬度方向來保存ECC,而不需要在寬度方向增加記憶體的垂直ECC、垂直同位。
以下係以垂直ECC為例來進行說明,但是對於垂直同位,亦可適用以下說明。
例如,考慮在第1圖所示之記憶體構成,藉由垂直ECC方式附加ECC的情形。
在第1圖中,在1個位址儲存有4個各個的資料寬幅為1位元組的酬載資料。
在第1圖的記憶體構成中,若藉由垂直ECC,每4位 元組的酬載資料即附加1位元組的ECC,則形成為如第2圖所示的資料的配置。
對採用垂直ECC的記憶體進行包裝讀取時,由記憶體最初讀取的位址的資料(第1資料)係若包含ECC時,以最初與最後的2次予以利用。
包裝讀取係指在以快取記憶體的讀取動作等進行線尺寸份讀取時,將最初存取所需位址形成為前頭,並且由前頭位址使位址單調增加,而到達至包裝交界時,對低位位址進行周圍包繞而送回資料的方法。
在第1圖之例中,按每4個位址(例如0000h住址、0004h住址、0008h住址、000Ch住址的4個位址)來劃分包裝讀取的單位。
在第2圖之例中,係按每5個位址(例如0000h住址、0004h住址、0008h住址、000Ch住址、0010h住址的5個位址)來劃分包裝讀取的單位。
在第2圖之例中,例如將0004h住址設為前頭位址時,0004h住址的資料(ECC0~D6)、0008h住址的資料(D7~D9)、000Ch住址的資料(Da~Dc)、0010h住址的資料(Dd~ECC3)即被讀出。
接著,在0010h住址到達包裝交界,因此在低位位址進行周圍包繞,而讀出0000h住址的資料(D0~D3)。
0000h住址的資料(D0~D3)的ECC係作為「ECC0」而位於0004h住址,因此必須再次讀出0004h住址的資料(ECC0~D6)。
如上所示,若對採用垂直ECC的記憶體進行包裝讀取時,由記憶體最初讀取的位址的資料(第1資料)係若包含ECC時,則進行最初與最後的2次讀出。
在記憶體存取係大部分有額外負荷(overhead)的情形(例如在DRAM(Dynamic Random Access Memory,動態隨機存取記憶體)中會發生將同一記憶庫進行ACT時無法進行存取的期間),若讀取2次第1資料時,會發生性能損失,不具效率。
此外,由於每次存取記憶體時即消耗電力,因此若讀取2次第1資料時,電力消耗會變多。
有一種在實現垂直ECC時,按照記憶體的特徵,在酬載資料與ECC的記憶體上的配置下工夫,藉此在酬載資料與ECC作高速存取的手法(例如專利文獻1)
(先前技術文獻) (專利文獻)
專利文獻1:日本特開平11-098462號公報
專利文獻1的方式係可利用垂直ECC、與頁面模式及記憶庫切換的DRAM高速存取技術,但是僅有增量存取可適應,並無法對應包裝讀取存取。
本發明係鑑於如上所述的情形所研創者,主要目的在於避免讀出重複的資料,有效率地利用有限的記憶體頻 寬,而且抑制記憶體存取中的電力消耗。
本發明之讀取請求處理裝置係具有在各個儲存有預定的資料寬幅份的資料的n個位址,前述n個位址按每個包裝讀取單位亦即m個位址作區分(m為2以上的整數、n為m的2以上的整數倍的整數),處於對應關係的酬載資料與錯誤訂正資料遍及鄰接的2個位址予以儲存,處理要求以位址單位進行資料讀出之來自記憶體的酬載資料的讀出的讀取請求的讀取請求處理裝置,
其特徵在於具有:讀取請求輸入部,其係輸入讀取請求;讀取請求判定部,其係判定藉由前述讀取請求輸入部所被輸入的讀取請求是否為包裝讀取的請求;位址抽出部,其係若藉由前述讀取請求判定部被判定出前述讀取請求為包裝讀取的請求時,由前述n個位址之中,將包含儲存有以前述讀取請求所被要求的酬載資料的位址的m個位址作為包裝讀取的對象來進行抽出,根據所抽出的m個位址的順序,指定來自m個位址的資料的讀出順序,並且將來自各位址的資料的讀出次數限定為1次;前頭資料記憶部,若藉由前述讀取請求判定部而被判定出前述讀取請求為包裝讀取的請求,在藉由前述位址抽出部所被抽出的m個位址之中由被指定出前頭的讀出順序的前頭位址被讀出資料時,輸入由前述前頭位址所被讀出 的前頭資料,且記憶前述前頭資料;及資料抽出部,其係藉由前述讀取請求判定部而被判定出前述讀取請求為包裝讀取的請求時,在藉由前述位址抽出部所抽出的m個位址之中由被指定出最後尾的讀出順序的最後尾位址被讀出資料時,輸入由前述最後尾位址所被讀出的最後尾資料,並且由前述前頭資料記憶部輸入前述前頭資料,由前述前頭資料與前述最後尾資料,抽出處於對應關係的酬載資料與錯誤訂正資料。
藉由本發明,將來自各位址的資料的讀出次數限定為1次,並且記憶前頭資料,對最後尾資料,利用所記憶的前頭資料,因此避免讀出重複的資料,有效率地利用有限的記憶體頻寬,此外,可抑制記憶體存取中的電力消耗。
實施形態1.
第3圖係顯示實施形態1之記憶體控制裝置100、請求要求來源101、及記憶體105。
在本實施形態中,在說明與包裝讀取相對應的構成時,說明作為前提的構成。
與包裝讀取相對應的構成係在實施形態2中說明。
在第3圖中,請求要求來源101係發行對記憶體105的讀寫請求。
以下,請求要求來源101係限於發行要求讀出來自記憶體105的酬載資料的讀取請求的情形來進行說明。
請求要求來源101係例如CPU(Central Processing Unit,中央處理單元)。
其中,在請求要求來源101中,係以例如第1圖所示形式來辨識酬載資料的配置。
此外,在請求要求來源101中,每4個位址來辨識包裝讀取的單位。
此外,在記憶體105中,係以例如第2圖所示形式,配置有酬載資料、及作為錯誤訂正資料的ECC。
在記憶體105係被設定有n個位址。
在第2圖中,以一例而言,在記憶體105設定有20個位址(n=20)。
如前所述,在第2圖中,藉由垂直ECC,每4位元組的酬載資料附加有1位元組的ECC。
垂直ECC係指如前所述,對位址的深度方向配置ECC,無須增加記憶體的資料寬幅,而實現ECC、同位的ECC的記憶體配置方法。
由記憶體105係以位址單位進行資料的讀出。
此外,記憶體105的n個位址按每個作為包裝讀取單位的m個位址來作區分(其中,m為2以上的整數,n為m的2以上的整數倍的整數)。
在第2圖中,以一例而言,每5個位址設有包裝讀取的單位(m=5)。
其中,在記憶體105的包裝讀取的單位(例如0000h住址、0004h住址、0008h住址、000Ch住址、0010h住址)、及請求要求來源101的包裝讀取的單位(例如0000h住址、0004h住址、0008h住址、000Ch住址)包含有相同的酬載資料(D0~Df)。
此外,在第2圖中,係形成為接續酬載資料配置ECC的順序,但是此為一例,ECC的配置方法係遍及鄰接的2個位址來配置處於對應關係的酬載資料與ECC即可。
例如亦可配置在「EEC0」為酬載資料「D0」之前。
此外,分配在相同位址的資料係可擴張,亦可例如在0000h住址擴張D0~D3、ECC0、D4~D6,在接下來的0008h住址擴張D7、ECC1、D8~Db、ECC2、Dc來擴張資料寬幅。在該情形下,亦可一部分的酬載資料與ECC係遍及鄰接的2個位址持續處於對應關係之故。
其中,記憶體105係記憶體控制裝置100的控制對象的記憶體。
記憶體控制裝置100係由記憶體位址轉換部106、前次值保持部104、資料整列部103及ECC訂正部102所構成。
記憶體控制裝置100的各構成要素係例如元件、裝置、電路等硬體。
記憶體控制裝置100的各構成要素係例如晶片集內的半導體電路群。
此外,例如記憶體位址轉換部106、資料整列部103 及ECC訂正部102亦可使用程式來實現。
其中,記憶體控制裝置100係相當於讀取請求處理裝置之例。
記憶體位址轉換部106係接收來自請求要求來源101的讀取請求。
此外,記憶體位址轉換部106係將所接收到的讀取請求位址轉換成配置有垂直ECC的記憶體105上的位址。
亦即,記憶體位址轉換部106係將儲存有以來自請求要求來源101的讀取請求所被要求的酬載資料、及與該酬載資料處於對應關係的ECC的p個(p為2以上、n以下的整數)位址作為讀出對象來進行抽出。
記憶體位址轉換部106係相當於讀取請求輸入部與位址抽出部之例。
前次值保持部104係保持由記憶體105所接收到的前次讀取資料(4位元組)的暫存器。
亦即,前次值保持部104係在每次由藉由記憶體位址轉換部106所被指定的各位址讀出4位元組的資料時,即輸入所被讀出的4位元組的資料,將所輸入的資料作為前次值(過去資料)來進行記憶。
前次值保持部104係相當於過去資料記憶部之例。
資料整列部103係將由記憶體105所接收到的本次的讀取資料(4位元組)與前次值保持部104的資料(4位元組),分離成酬載資料部分及與其相對應的ECC,對可進行ECC訂正的配置整列資料。
亦即,資料整列部103係在每次由藉由記憶體位址轉換部106所被指定的各位址讀出4位元組的資料時,即輸入所被讀出的4位元組的資料。
此外,資料整列部103係由前次值保持部104輸入在所輸入的4位元組的資料的前1個所被讀出的4位元組的資料(前次值),由來自記憶體105的資料與作為前次值的資料,抽出處於對應關係的酬載資料與ECC。
資料整列部103係相當於資料抽出部之例。
ECC訂正部102係對由資料整列部103所接收到的讀取資料進行ECC訂正,對請求要求來源101送回讀取資料。
亦即,ECC訂正部102係使用藉由資料整列部103所被抽出的ECC,進行處於對應關係的酬載資料的錯誤訂正處理,將錯誤訂正處理後的酬載資料輸出至請求要求來源101。
ECC訂正部102係相當於錯誤訂正處理部之例。
在第3圖中係顯示記憶體控制裝置100直接連接於記憶體105的構成,但是亦可如第4圖所示,記憶體控制裝置100係連接於請求要求目的地200。
在第4圖中係省略圖示,請求要求目的地200係與記憶體105相連接,進行記憶體105的資料讀出,將所讀出的資料輸出至記憶體控制裝置100。
接著,參照第5圖,說明本實施形態之記憶體控制裝置100之動作例。
在此說明請求要求來源101要求第1圖的0000h住址 的4位元組(D0~D3)的讀取的情形。
首先,記憶體位址轉換部106接受來自請求要求來源101的讀取請求(S201)。
記憶體位址轉換部106係對包含4位元組的資料(D0~D3)及與其相對應的ECC(ECC0)的記憶體105上的領域進行計算。
若參照第2圖,上述資料係跨越0000h住址與0004h住址來作配置,因此記憶體位址轉換部106係由0000h住址轉換成讀取8位元組的要求(S202)。
接著,記憶體位址轉換部106係對記憶體105指示以0000h住址的資料(D0~D3)、0004h住址的資料(ECC0~D6)的順序的讀出。
記憶體105係依序送回0000h住址的資料(D0~D3)與0004h住址的資料(ECC0~D6)。
前次值保持部104係接收0000h住址的資料(D0~D3),且保持所接收到的0000h住址的資料(D0~D3)(S203)。
資料整列部103亦接收0000h住址的資料(D0~D3),但是僅以0000h住址的資料並無法進行資料整列(S204中為NO),因此具有0004h住址的資料接收。
資料整列部103係當由記憶體105接收到0004h住址的資料(ECC0~D6)時,藉由前次值保持部104所保持的0000h住址的資料(D0~D3)、及由記憶體105所接收到的0004h住址的資料(ECC0~D6),來判斷為可進行資料 整列(S204中為YES)。
亦即,資料整列部103係由0000h住址的資料(D0~D3)、及0004h住址的資料(ECC0~D6),來判斷為可抽出處於對應關係的酬載資料(D0~D3)與ECC(ECC0)。
接著,資料整列部103係切出與酬載資料部分D0~D3相對應的ECC0,使資料作整列(S205)。
ECC訂正部102係接收已整列好酬載資料與ECC的資料(D0~D3與ECC0),在進行ECC訂正後,對請求要求來源101送回讀取資料(D0~D3)(S206)。
以上將以讀取請求所被要求的資料全部完成送回,因此處理結束(S207)。
在上述之例中,係提出由0000h住址讀取4位元組的情形,但是若為由0004h住址進行8位元組的讀取等使位址單調增加的讀取存取,記憶體控制裝置100係藉由第5圖所示動作,可適當送回ECC訂正後的讀取資料。
以上,在本實施形態中,係說明具備有以下手段的記憶體控制裝置。
(a)將來自請求要求來源的請求轉換成記憶體的請求,進行資料的架橋的手段
(b)進行資料的ECC錯誤訂正的手段
(c)將來自採用垂直ECC的記憶體的收訊資料,再配置成可進行ECC錯誤訂正的資料(分離成與資料相對應的ECC者)的手段
(d)將來自請求要求來源的位址與長度,對採用垂直 ECC的記憶體轉換成位址與長度的手段
(e)用以保持由記憶體所接收到的前次的資料的手段。
此外,在本實施形態中,係說明另外具備有將來自請求要求來源的請求,轉換成對後段的請求要求目的地的請求的手段的記憶體控制裝置。
實施形態2.
在本實施形態中,係說明在採用垂直ECC的記憶體進行包裝讀取時,避免讀取2次第1資料的構成。
更具體而言,本實施形態之記憶體控制裝置100係具備有保持第1資料的緩衝區,1次讀取第1資料即可。
藉由本實施形態之記憶體控制裝置100,可有效率地利用有限的記憶體頻寬,且可抑制記憶體存取中的電力消耗。
此外,本實施形態之記憶體控制裝置100係可有助於記憶體存取的高速化。
在此再次說明在採用垂直ECC的記憶體進行包裝讀取時,發生讀取2次第1資料的理由。
例如,由第1圖的0004h住址對16位元組進行包裝讀取時,記憶體控制裝置100係對請求要求來源101,以0004h→0008h→000Ch→0000h住址的順序送回合計16位元組的讀取資料。
若以附加有第2圖所示之垂直ECC的記憶體配置進行該讀取動作,以0004h→0008h→000Ch→0010h→0000h→ 0004h住址的順序,由記憶體讀取合計24位元組的讀取資料,對0004h住址發生2次讀取。
亦即,在第2圖的記憶體配置中,由於必須由0004h住址讀取0000h住址的酬載資料「D0~D3」的ECC亦即「ECC0」,因此必須再次讀出第1資料(0004h住址的資料)。
在第6圖中顯示解決以上包裝讀取中的課題的記憶體控制裝置100。
第6圖的記憶體控制裝置100係在第3圖所示構成中,追加包裝叢發讀取判定部108與第1資料保持部109。
包裝叢發讀取判定部108係由請求要求來源101接收讀取請求,並且判定所接收到的讀取請求是否為包裝叢發的讀取請求,且將該結果通知記憶體位址轉換部106。
包裝叢發讀取判定部108係相當於讀取請求輸入部與讀取請求判定部之例。
第1資料保持部109係藉由利用記憶體位址轉換部106所轉換的請求,來保持由記憶體105最初送回的讀取資料的暫存器。
亦即,第1資料保持部109係藉由包裝叢發讀取判定部108判定出讀取請求為包裝叢發的讀取請求時,由前頭的讀出順序亦即前頭位址(在上述之例中為0004h住址)被讀出資料時,輸入由前頭位址所被讀出的前頭資料且記憶前頭資料。
第1資料保持部109係相當於前頭資料記憶部之例。
此外,在本實施形態中,記憶體位址轉換部106係若藉由包裝叢發讀取判定部108判定出讀取請求為包裝叢發的讀取請求時,將包含儲存有以讀取請求所被要求的酬載資料的位址的5個位址作為包裝讀取的對象來進行抽出。
此外,記憶體位址轉換部106係根據所抽出的5個位址的順序來指定來自5個位址的資料的讀出順序,並且將來自各位址的資料的讀出次數限定為1次。
例如,假想發行將第1圖的0004h住址(D4~D7)設為前頭位址的包裝讀取的讀取請求的情形。
記憶體位址轉換部106係將在第2圖中包含酬載資料「D4~D7」的包含0004h住址與0008h住址的5個位址(0004h住址、0008h住址、000Ch住址、0000h住址)作為包裝讀取的對象來進行抽出。
接著,記憶體位址轉換部106係將資料讀出順序指定為0004h→0008h→000Ch→0000h。
如上所示,本實施形態之記憶體位址轉換部106係將來自各位址的資料的讀出次數限定為1次,因此不會有讀出2次第1資料亦即0004h住址的資料的情形。
其中,接收到一般的讀取請求時的記憶體位址轉換部106的動作係如實施形態1所示。
此外,第6圖所示之其他要素的動作係如實施形態1中之說明所示,因此省略說明。
接著,參照第7圖,說明本實施形態之記憶體控制裝置100之動作例。
在此,說明請求要求來源101要求將第1圖的0004h住址(D4~D7)設為前頭位址的包裝讀取的情形。
此外,第8圖係說明在記憶體控制裝置100的各部如何處理資料。
首先,包裝叢發讀取判定部108係接受來自請求要求來源101的讀取請求(S201)。
包裝叢發讀取判定部108係判定讀取請求是否為包裝叢發讀取的請求(S301)。
若為包裝叢發讀取的請求時(S301中為YES),包裝叢發讀取判定部108係將讀取請求輸出至記憶體位址轉換部106,記憶體位址轉換部106轉換成包裝叢發讀取的記憶體位址(S302)。
記憶體位址轉換部106係對包含16位元組的資料(D4~Df與D0~D3)及與其相對應的ECC(ECC1~ECC3與ECC0)的領域進行計算。
若參照第2圖,上述資料係被配置在0004h住址至0010h住址與0000h住址,因此轉換成由0004h住址讀取16位元組、由0000h住址讀取4位元組的請求(S302)。
接著,記憶體位址轉換部106係以0004h→0008h→000Ch→0000h的順序,對記憶體105指示讀出資料。
記憶體105係由0004h住址的資料(ECC0~D6)依序送回。
第1資料保持部109係接收作為前頭資料的0004h住址的資料(ECC0~D6)(第8圖的第1資料A),將所接 收到的0004h住址的資料保持為第1資料(第8圖的第1資料E)(S303)。
資料整列部103亦接收0004h住址的資料(ECC0~D6)(第8圖的第1資料A),但是僅以0004h住址的資料,並無法進行資料整列(S305中為NO),因此具有0008h住址的資料接收。
此外,此時,前次值保持部104亦接收00004h住址的資料(ECC0~D6)(第8圖的第1資料A),將所接收到的0004h住址的資料保持為前次值(第8圖的第1資料B)(S203)。
其中,至接收0000h住址的資料為止的動作係與實施形態1相同。
亦即,由記憶體105被讀出0008 h住址的資料(D7~D9)(第8圖的第2資料A)時,前次值保持部104保持0008h住址的資料作為前次值(第8圖的第2資料B)(S203),資料整列部103亦接收0008h住址的資料(D7~D9)(第8圖的第2資料A)。
資料整列部103係如第8圖所示,由所接收到的0008h住址的資料(第2資料A)與前次值(第1資料B)抽出「D4~D7」與「ECC1」,而生成第1資料C(S305、S205)。
接著,ECC訂正部102進行ECC訂正,將第1資料D傳送至請求要求來源101(S206)。
其中,在該時點,全部讀取資料未被送回,因此S207成為NO。
接著,由記憶體105被讀出000Ch住址的資料(Da~Dc)(第8圖的第3資料A)時,前次值保持部104保持000Ch住址的資料作為前次值(第8圖的第3資料B)(S203),資料整列部103亦接收000Ch住址的資料(Da~Dc)(第8圖的第3資料A)。
資料整列部103係如第8圖所示,由所接收到的000Ch住址的資料(第3資料A)與前次值(第2資料B)抽出「D8~Db」與「ECC2」,而生成第2資料C(S305、S205)。
接著,ECC訂正部102進行ECC訂正,將第2資料D傳送至請求要求來源101(S206)。
其中,在該時點,全部讀取資料未被送回,因此S207成為NO。
接著,由記憶體105被讀出0010h住址的資料(Dd~ECC3)(第8圖的第4資料A)時,前次值保持部104保持0010h住址的資料作為前次值(第8圖的第4資料B)(S203),資料整列部103亦接收0010h住址的資料(Dd~ECC3)(第8圖的第4資料A)。
資料整列部103係如第8圖所示,由所接收到的0010h住址的資料(第4資料A)與前次值(第3資料B),抽出「Dc~Df」與「ECC3」,而生成第3資料C(S305、S205)。
接著,ECC訂正部102進行ECC訂正,將第3資料D傳送至請求要求來源101(S206)。
其中,在該時點,由於全部讀取資料未被送回,因此S207成為NO。
接著,由記憶體105被讀出0000h住址的資料(D0~D3)(第8圖的第5資料A)時,前次值保持部104保持0000h住址的資料作為前次值(第8圖的第5資料B)(S203),資料整列部103亦接收0000h住址的資料(D0~D3)(第8圖的第5資料A)。
資料整列部103係接收0000h住址的資料(D0~D3)(第8圖的第5資料A),但是以0010h住址的資料(第4資料B)並無法進行資料整列(S305中為NO),因此具有0000h住址的資料(第5資料B)。
資料整列部103係如第8圖所示,由所接收到的0000h住址的資料(第5資料B)與第1資料保持部109內的第1資料(第1資料E),抽出「D0~D3」與「ECC0」而生成第4資料C(S305、S205)。
接著,ECC訂正部102進行ECC訂正,且將第4資料D傳送至請求要求來源101(S206)。
在該時點,由於全部讀取資料被送回,因此S207成為YES。
其中,在上述之例中,前次值保持部104係記憶第4資料B及第5資料B,但是該第4資料B及第5資料B係在資料整列部103中未被利用,因此前次值保持部104亦可未記憶第4資料B及第5資料B。
如上所示,藉由本實施形態,將來自各位址的資料的讀出次數限定為1次,並且記憶第1資料,對於最後尾的資料,利用所記憶的第1資料,因此避免讀出重複的資料, 有效率地利用有限的記憶體頻寬,而且可抑制記憶體存取中的電力消耗。
以上,在本實施形態中,除了實施形態1中所示構成以外,說明具備有以下手段的記憶體控制裝置。
(a)保持藉由來自請求要求來源的請求所得之最初的收訊資料的手段
(b)判定包裝讀取的手段。
實施形態3.
在實施形態1中,係接受1個來自請求要求來源101的讀取請求,至結束送回該讀取資料為止,無法接受接下來的讀取請求。
例如在DRAM中,係在發行讀取請求之後,至讀取資料返回為止的期間(讀取潛伏期,Read Latency)較長,但是在發行讀取請求後的讀取資料返回前,可連續發行接下來的讀取請求。
為使產出率提升,該管線處理乃不可或缺。
以實施形態1的構成為基礎,將進行管線處理的記憶體控制裝置100顯示於第9圖。
在第9圖所示之記憶體控制裝置100中,係在第3圖所示構成中追加FIFO(First-In First-Out)110。
FIFO110係在記憶體105記憶所發行的請求,由記憶體105,在讀取資料返回的時序對資料整列部103交付該資訊。
此外,第9圖所示之其他要素的動作係如實施形態1中說明所示,故省略說明。
接著,參照第10圖,說明本實施形態之記憶體控制裝置100之動作例。
記憶體位址轉換部106將以讀取請求所被要求的位址轉換成第2圖的記憶體位址的處理(S202)為止係與實施形態1相同。
接著,在FIFO110保持轉換成記憶體位址的指令資訊(S401)。
在已進行ECC訂正的讀取資料送回結束前,若由請求要求來源101接受新的讀取請求,則連續在FIFO110保持指令資訊。
在此,在FIFO110保持有指令資訊,由於非為空(S402中為YES),因此資料整列部103及前次值保持部104係接受來自記憶體105的讀取資料(S203)。
在已進行ECC訂正的讀取資料送回結束後,若在FIFO110存在指令資訊(S402中為YES),資料整列部103及前次倍保持部104係由記憶體105接受對接下來的請求的讀取資料(S203)。
若在F1FO110未存在指令資訊(S402中為NO),由於全部結束送回請求的資料,因此處理結束(S207)。
以上在本實施形態中,除了實施形態1所示構成以外,說明具備有蓄積來自請求要求來源之請求的手段的記憶體控制裝置。
實施形態4.
在實施形態2中所說明的構成中,與實施形態3同樣地可進行管線處理。
但是,僅在第6圖所示構成單純追加FIFO110,係會發生不良情形。
對於包裝讀取的接下來的讀取請求,藉由管線處理而連續進行記憶體讀取時,會有包裝讀取的最後尾的位址的資料由記憶體105被輸出至資料整列部103後,馬上對於接下來的讀取請求,使所被讀出的資料由記憶體105被輸出至資料整列部103的情形。
在包裝讀取中,係在最後尾的位址的資料由記憶體105被輸出至資料整列部103後,在資料整列部103進行使用來自第1資料保持部109的第1資料與被儲存在前次值保持部104的最後尾的位址的資料的資料整列。
該資料整列結束前,對於接下來的讀取請求,由記憶體105所被讀出的資料被輸入至資料整列部103時,在資料整列部103會發生資料衝突。
因此,在本實施形態中,係在第6圖所示構成中設置FIFO110、及控制資料衝突的手段,來實現管線處理。
以實施形態2的構成為基礎,將進行管線處理的記憶體控制裝置100顯示於第11圖。
在第9圖所示記憶體控制裝置100中,係在第6圖所示構成中追加FIFO110、及資料衝突控制部111。
資料衝突控制部111係在資料整列部103利用來自第1資料保持部109的第1資料的時序,對於後續的讀取請求,由記憶體105所被讀出資料不會被輸入至資料整列部103。
亦即,資料衝突控制部111係資料整列部103輸入來自第1資料保持部109的第1資料,由第1資料與最後尾的位址的資料,抽出處於對應關係的酬載資料與ECC後,對於後續的讀取請求,以由記憶體105所被讀出的資料被輸入至資料整列部103的方式,進行由記憶體105所被讀出的資料的時序控制。
例如,如第11圖所示,將資料衝突控制部111配置在記憶體105與資料整列部103之間,資料衝突控制部111對於後續的讀取請求,將由記憶體105所被讀出的資料進行緩衝來進行衝突控制。
此外,如第13圖所示,將資料衝突控制部111配置在記憶體105與記憶體位址轉換部106之間,資料衝突控制部111藉由空出在包裝讀取後續的讀取請求的對記憶體105的請求發行間隔來進行衝突控制。
接著,參照第12圖,說明本實施形態之記憶體控制裝置100的動作例。
其中,第12圖係顯示第11圖之構成中的動作例。
至在FIFO110保持指令資訊的處理(S401)為止,係與實施形態2及實施形態3相同。
被保持在FIFO110的前頭的指令資訊非為包裝讀取的 指令資訊時(S501中為NO)的處理係與實施形態3相同。
若被保持在FIFO110的前頭的指令資訊為包裝讀取的指令資訊(S501中為YES),至資料整列部103使用第1資料來進行資料整列的處理為止係與實施形態2相同。
接著,資料衝突控制部111至資料整列部103結束使用第1資料的資料整列為止,判斷由記憶體105所被讀出的資料是否已被接收(S502)。
至結束資料整列為止,有來自記憶體105的資料收訊時(S502中為YES),資料衝突控制部111係使資料整列部103接收來自記憶體105之讀取資料的時序延遲(S503)。
具體而言,資料衝突控制部111係將來自記憶體105的讀取資料進行緩衝。
之後的動作係與實施形態3同樣。
以上,在本實施形態中,除了實施形態2中所示構成以外,說明具備有以下手段的記憶體控制裝置。
(a)蓄積來自請求要求來源的請求的手段
(b)實現實施形態2所記載之最初的收訊資料、與來自記憶體的收訊資料的衝突控制的手段。
100‧‧‧記憶體控制裝置
101‧‧‧請求要求來源
102‧‧‧ECC訂正部
103‧‧‧資料整列部
104‧‧‧前次值保持部
105‧‧‧記憶體
106‧‧‧記憶體位址轉換部
108‧‧‧包裝叢發讀取判定部
109‧‧‧第1資料保持部
110‧‧‧FIFO
111‧‧‧資料衝突控制部
200‧‧‧請求要求目的地
第1圖係顯示實施形態1之未包含ECC的資料的配置例的圖。
第2圖係顯示實施形態1之附加有垂直ECC的資料的配置例的圖。
第3圖係顯示實施形態1之記憶體控制裝置與請求要求來源與記憶體的圖。
第4圖係顯示實施形態1之記憶體控制裝置與請求要求來源與請求要求目的地的圖。
第5圖係顯示實施形態1之記憶體控制裝置之動作例的流程圖。
第6圖係顯示實施形態2之記憶體控制裝置與請求要求來源與記憶體的圖。
第7圖係顯示實施形態2之記憶體控制裝置之動作例的流程圖。
第8圖係顯示實施形態2之記憶體控制裝置之動作例的圖。
第9圖係顯示實施形態3之記憶體控制裝置與請求要求來源與記憶體的圖。
第10圖係顯示實施形態3之記憶體控制裝置之動作例的流程圖。
第11圖係顯示實施形態4之記憶體控制裝置與請求要求來源與記憶體的圖。
第12圖係顯示實施形態4之記憶體控制裝置之動作例的流程圖。
第13圖係顯示實施形態4之記憶體控制裝置與請求要求來源與記憶體的圖。
100‧‧‧記憶體控制裝置
101‧‧‧請求要求來源
102‧‧‧ECC訂正部
103‧‧‧資料整列部
104‧‧‧前次值保持部
105‧‧‧記憶體
106‧‧‧記憶體位址轉換部
108‧‧‧包裝叢發讀取判定部
109‧‧‧第1資料保持部

Claims (13)

  1. 一種讀取請求處理裝置,具有在各個儲存有預定的資料寬幅份的資料的n個位址,前述n個位址按每個包裝讀取單位亦即m個位址作區分(m為2以上的整數、n為m的2以上的整數倍的整數),處於對應關係的酬載資料與錯誤訂正資料遍及鄰接的2個位址予以儲存,處理要求以位址單位進行資料讀出之來自記憶體的酬載資料的讀出的讀取請求,其特徵在於具有:讀取請求輸入部,其係輸入讀取請求;讀取請求判定部,其係判定藉由前述讀取請求輸入部所被輸入的讀取請求是否為包裝讀取的請求;位址抽出部,其係若藉由前述讀取請求判定部被判定出前述讀取請求為包裝讀取的請求時,由前述n個位址之中,將包含儲存有以前述讀取請求所被要求的酬載資料的位址的m個位址作為包裝讀取的對象來進行抽出,根據所抽出的m個位址的順序,指定來自m個位址的資料的讀出順序,並且將來自各位址的資料的讀出次數限定為1次;前頭資料記憶部,若藉由前述讀取請求判定部而被判定出前述讀取請求為包裝讀取的請求,在藉由前述位址抽出部所被抽出的m個位址之中由被指定出前頭的讀出順序的前頭位址被讀出資料時,輸入由前述前頭位址所被讀出的前頭資料,且記憶前述前頭資料;及資料抽出部,其係藉由前述讀取請求判定部而被判定 出前述讀取請求為包裝讀取的請求時,在藉由前述位址抽出部所抽出的m個位址之中由被指定出最後尾的讀出順序的最後尾位址被讀出資料時,輸入由前述最後尾位址所被讀出的最後尾資料,並且由前述前頭資料記憶部輸入前述前頭資料,由前述前頭資料與前述最後尾資料,抽出處於對應關係的酬載資料與錯誤訂正資料。
  2. 如申請專利範圍第1項之讀取請求處理裝置,其中,前述讀取請求處理裝置係另外具有過去資料記憶部,其係若藉由前述讀取請求判定部而被判定出前述讀取請求為包裝讀取的請求,在每次按照藉由前述位址抽出部所被指定的讀出順序而由前述m個位址的各位址被讀出資料時,即輸入所被讀出的資料,且將所輸入的資料記憶為過去資料,前述資料抽出部係若藉由前述讀取請求判定部而被判定出前述讀取請求為包裝讀取的請求,至由前述最後尾位址被讀出資料為止,係在每次按照藉由前述位址抽出部所被指定的讀出順序而由前述m個位址的各位址被讀出資料時,即輸入所被讀出的資料,並且由前述過去資料記憶部輸入在所輸入的輸入資料的前一個所被讀出的過去資料,由前述輸入資料與前述過去資料,抽出處於對應關係的酬載資料與錯誤訂正資料。
  3. 如申請專利範圍第1項之讀取請求處理裝置,其中,前述讀取請求處理裝置係另外具有錯誤訂正處理部,其使用藉由前述資料抽出部所被抽出的錯誤訂正資料,進 行處於對應關係的酬載資料的錯誤訂正處理,將錯誤訂正處理後的酬載資料輸出至前述讀取請求的輸出來源。
  4. 如申請專利範圍第1項之讀取請求處理裝置,其中,前述位址抽出部係若藉由前述讀取請求判定部而被判定出前述讀取請求為包裝讀取的請求時,對於儲存有以前述讀取請求所被要求的酬載資料的位址亦即要求目的地位址,指定前頭的讀出順序,對前述要求目的地位址的前一個的位址指定最後尾的讀出順序。
  5. 如申請專利範圍第1項之讀取請求處理裝置,其中,前述讀取請求判定部、前述位址抽出部、前述前頭資料記憶部及前述資料抽出部係將複數讀取請求進行管線處理。
  6. 如申請專利範圍第5項之讀取請求處理裝置,其中,前述讀取請求處理裝置係另外具有資料衝突控制部,其係前述資料抽出部由前述前頭資料記憶部輸入前述前頭資料,由前述前頭資料與前述最後尾資料,抽出處於對應關係的酬載資料與錯誤訂正資料後,以對於在包裝讀取的請求後續的讀取請求,由前述記憶體所被讀出的資料被輸入至前述資料抽出部的方式,進行由前述記憶體所被讀出的資料的時序控制。
  7. 一種讀取請求處理裝置,具有在各個儲存有預定的資料寬幅份的資料的n個位址(n為2以上的整數),處於對應關係的酬載資料與錯誤訂正資料遍及鄰接的2個位 址予以儲存,處理要求以位址單位進行資料讀出之來自記憶體的酬載資料的讀出的讀取請求,其特徵在於具有:讀取請求輸入部,其係輸入讀取請求;位址抽出部,其係由前述n個位址之中,將儲存有以藉由前述讀取請求輸入部所被輸入的讀取請求所被要求的酬載資料及與該酬載資料處於對應關係的錯誤訂正資料的p個(p為2以上、n以下的整數)位址作為讀出對象來進行抽出,根據所抽出的p個位址的順序,來指定來自p個位址的資料的讀出順序;過去資料記憶部,其係每次按照藉由前述位址抽出部所被指定的讀出順序,由前述p個位址的各位址被讀出資料時,即輸入所被讀出的資料,且將所輸入的資料記憶為過去資料;及資料抽出部,其係在每次按照藉由前述位址抽出部所被指定的讀出順序,由前述p個位址的各位址被讀出資料時,即輸入所被讀出的資料,並且由前述過去資料記憶部輸入在所輸入的輸入資料的前1個所被讀出的過去資料,由前述輸入資料與前述過去資料,抽出處於對應關係的酬載資料與錯誤訂正資料。
  8. 如申請專利範圍第7項之讀取請求處理裝置,其中,前述讀取請求處理裝置係處理要求前述n個位址按每個包裝讀取的單位亦即m個位址作區分(m為2以上的整數、n為m的2以上的整數倍的整數)之來自記憶體的酬 載資料的讀出的讀取請求,前述讀取請求處理裝置係另外具有:讀取請求判定部,其係判定藉由前述讀取請求輸入部所被輸入的讀取請求是否為包裝讀取的請求,前述位址抽出部係若藉由前述讀取請求判定部而被判定出前述讀取請求為包裝讀取的請求時,由前述n個位址之中將包含儲存有以前述讀取請求所被要求的酬載資料的位址的m個位址作為包裝讀取的對象來進行抽出,根據所抽出的m個位址的順序來指定來自m個位址的資料的讀出順序,並且將來自各位址的資料的讀出次數限定為1次,前述讀取請求處理裝置係另外具有前頭資料記憶部,其係若藉由前述讀取請求判定部而被判定出前述讀取請求為包裝讀取的請求時,藉由前述位址抽出部所被抽出的m個位址之中由被指定出前頭的讀出順序的前頭位址被讀出資料時,輸入由前述前頭位址所被讀出的前頭資料,且記憶前述前頭資料,前述資料抽出部係若藉由前述讀取請求判定部而被判定出前述讀取請求為包裝讀取的請求時,藉由前述位址抽出部所被抽出的m個位址之中由被指定出最後尾的讀出順序的最後尾位址被讀出資料時,輸入由前述最後尾位址所被讀出的最後尾資料,並且由前述前頭資料記憶部輸入前述前頭資料,由前述前頭資料與前述最後尾資料,抽出處於對應關係的酬載資料與錯誤訂正資料。
  9. 如申請專利範圍第8項之讀取請求處理裝置,其 中,前述過去資料記憶部係若藉由前述讀取請求判定部而被判定出前述讀取請求為包裝讀取的請求時,在每次按照藉由前述位址抽出部所被指定的讀出順序,由前述m個位址的各位址被讀出資料時,即輸入所被讀出的資料,且將所輸入的資料記憶為過去資料,前述資料抽出部係若藉由前述讀取請求判定部而被判定出前述讀取請求為包裝讀取的請求時,至由前述最後尾位址被讀出資料為止,每次按照藉由前述位址抽出部所被指定的讀出順序而由前述m個位址的各位址被讀出資料時,即輸入所被讀出的資料,並且由前述過去資料記憶部輸入在所輸入的輸入資料的前一個所被讀出的過去資料,由前述輸入資料與前述過去資料,抽出處於對應關係的酬載資料與錯誤訂正資料。
  10. 如申請專利範圍第7項之讀取請求處理裝置,其中,前述讀取請求處理裝置係另外具有錯誤訂正處理部,其係使用藉由前述資料抽出部所被抽出的錯誤訂正資料,進行處於對應關係的酬載資料的錯誤訂正處理,將錯誤訂正處理後的酬載資料輸出至前述讀取請求的輸出來源。
  11. 如申請專利範圍第7項之讀取請求處理裝置,其中,前述位址抽出部、前述過去資料記憶部及前述資料抽出部係對複數讀取請求進行管線處理。
  12. 如申請專利範圍第8項之讀取請求處理裝置,其中前述讀取請求判定部、前述位址抽出部、前述過去資料記憶部、前述前頭資料記憶部及前述資料抽出部係對複數讀 取請求進行管線處理。
  13. 如申請專利範圍第12項之讀取請求處理裝置,其中,前述讀取請求處理裝置係另外具有資料衝突控制部,其係前述資料抽出部由前述前頭資料記憶部輸入前述前頭資料,由前述前頭資料與前述最後尾資料,抽出處於對應關係的酬載資料與錯誤訂正資料之後,對於包裝讀取的請求後續的讀取請求,以由前述記憶體所被讀出的資料被輸入至前述資料抽出部的方式,進行由前述記憶體所被讀出的資料的時序控制。
TW101125663A 2012-06-28 2012-07-17 Read request processing device TWI492237B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2012/066494 WO2014002222A1 (ja) 2012-06-28 2012-06-28 リードリクエスト処理装置

Publications (2)

Publication Number Publication Date
TW201401289A true TW201401289A (zh) 2014-01-01
TWI492237B TWI492237B (zh) 2015-07-11

Family

ID=49782453

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101125663A TWI492237B (zh) 2012-06-28 2012-07-17 Read request processing device

Country Status (6)

Country Link
US (1) US9465691B2 (zh)
JP (1) JP5623677B2 (zh)
CN (1) CN104471549B (zh)
DE (1) DE112012006587T5 (zh)
TW (1) TWI492237B (zh)
WO (1) WO2014002222A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI655642B (zh) * 2014-02-24 2019-04-01 美商賽普拉斯半導體公司 具有繞回性至連續性讀取之記憶體子系統

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5797342B2 (ja) 2012-11-05 2015-10-21 三菱電機株式会社 メモリ制御装置
KR20210034726A (ko) * 2019-09-20 2021-03-31 삼성전자주식회사 메모리 모듈, 그것을 제어하는 메모리 제어기의 에러 정정 방법, 및 그것을포함하는 컴퓨팅 시스템

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6223264B1 (en) * 1991-10-24 2001-04-24 Texas Instruments Incorporated Synchronous dynamic random access memory and data processing system using an address select signal
US5265218A (en) * 1992-05-19 1993-11-23 Sun Microsystems, Inc. Bus architecture for integrated data and video memory
US5615358A (en) * 1992-05-28 1997-03-25 Texas Instruments Incorporated Time skewing arrangement for operating memory in synchronism with a data processor
JPH06119255A (ja) * 1992-10-02 1994-04-28 Oki Electric Ind Co Ltd データ記憶装置
JPH06282449A (ja) * 1993-03-29 1994-10-07 Nec Corp メモリコントローラ
US5574880A (en) * 1994-03-11 1996-11-12 Intel Corporation Mechanism for performing wrap-around reads during split-wordline reads
JP3643601B2 (ja) 1996-07-03 2005-04-27 株式会社日立製作所 情報処理装置
JPH1198462A (ja) 1997-09-19 1999-04-09 Hitachi Ltd データ再生装置
JP4234863B2 (ja) * 1998-12-11 2009-03-04 株式会社アドバンテスト フェイル情報取り込み装置、半導体メモリ試験装置及び半導体メモリ解析方法
JP2003050748A (ja) * 2001-08-03 2003-02-21 Nec Corp バッファメモリ回路
JP2004038705A (ja) 2002-07-05 2004-02-05 Toshiba Corp メモリ制御装置およびメモリアクセス方法
US7899957B1 (en) * 2003-12-30 2011-03-01 Altera Corporation Memory controller having a buffer for providing beginning and end data
ITMI20041910A1 (it) * 2004-10-08 2005-01-08 Atmel Corp Architettura di decodifica a colonne migliorata per memorie flash
ITMI20050063A1 (it) * 2005-01-20 2006-07-21 Atmel Corp Metodo e sistema per la gestione di una richiesta di sospensione in una memoria flash
US7307635B1 (en) * 2005-02-02 2007-12-11 Neomagic Corp. Display rotation using a small line buffer and optimized memory access
US7376762B2 (en) * 2005-10-31 2008-05-20 Sigmatel, Inc. Systems and methods for direct memory access
JP4912718B2 (ja) * 2006-03-30 2012-04-11 富士通セミコンダクター株式会社 ダイナミック型半導体メモリ
JP2008059565A (ja) 2006-08-01 2008-03-13 Nec Electronics Corp バーストメモリアクセスを制御するメモリインターフェース装置及びその制御方法
US20080034132A1 (en) 2006-08-01 2008-02-07 Nec Electronics Corporation Memory interface for controlling burst memory access, and method for controlling the same
CN102508635B (zh) * 2011-10-19 2014-10-08 中国科学院声学研究所 一种处理器装置及其循环处理方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI655642B (zh) * 2014-02-24 2019-04-01 美商賽普拉斯半導體公司 具有繞回性至連續性讀取之記憶體子系統
US10331359B2 (en) 2014-02-24 2019-06-25 Cypress Semiconductor Corporation Memory subsystem with wrapped-to-continuous read

Also Published As

Publication number Publication date
WO2014002222A1 (ja) 2014-01-03
CN104471549A (zh) 2015-03-25
US9465691B2 (en) 2016-10-11
TWI492237B (zh) 2015-07-11
CN104471549B (zh) 2017-06-16
US20150046773A1 (en) 2015-02-12
JP5623677B2 (ja) 2014-11-12
DE112012006587T5 (de) 2015-04-02
JPWO2014002222A1 (ja) 2016-05-26

Similar Documents

Publication Publication Date Title
US8656071B1 (en) System and method for routing a data message through a message network
JP4936506B2 (ja) メモリ制御回路及びメモリ制御方法
US10346090B2 (en) Memory controller, memory buffer chip and memory system
US20100005199A1 (en) Direct memory access (dma) data transfers with reduced overhead
US20150339062A1 (en) Arithmetic processing device, information processing device, and control method of arithmetic processing device
US10205673B2 (en) Data caching method and device, and storage medium
TWI528379B (zh) 固態硬碟的讀取方法
US9838500B1 (en) Network device and method for packet processing
TWI492237B (zh) Read request processing device
US9891986B2 (en) System and method for performing bus transactions
US9824058B2 (en) Bypass FIFO for multiple virtual channels
JP7155552B2 (ja) 情報処理装置、情報処理システム及び情報処理装置の制御方法
TWI475383B (zh) Memory control device
US20220182340A1 (en) Packet Processing Device and Packet Processing Method
US9804959B2 (en) In-flight packet processing
US9990307B1 (en) Split packet transmission DMA engine
US10853123B2 (en) Memory module
US7899957B1 (en) Memory controller having a buffer for providing beginning and end data
US7159084B1 (en) Memory controller
US20220171725A1 (en) Packet Processing Device and Packet Processing Method
JP5803000B2 (ja) Dma装置、情報処理装置、及びデータ転送方法
US11513852B2 (en) Data transferring apparatus and method for transferring data with overlap
US10437740B2 (en) High performance raid operations offload with minimized local buffering
US20090248919A1 (en) Method for external fifo acceleration
JP2012137944A (ja) メモリアクセス装置

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees