TWI438892B - 非揮發性記憶體 - Google Patents

Description

非揮發性記憶體

本發明是有關於一種半導體元件，且特別是有關於一種非揮發性記憶體。

非揮發性記憶體(non-volatile memory)由於具有可多次進行資料之存入、讀取、抹除等動作，且存入之資料在斷電後也不會消失之優點，因此，非揮發性記憶體被廣泛採用在個人電腦和電子設備等等。

習知提出一種利用N型井區作為控制閘極的非揮發性記憶體，由於此種非揮發性記憶體的控制閘極是位於基底中的N型井區而非堆疊於浮置閘極上，因此能夠減少一道導電膜的沈積與定義步驟，而只需形成單層多晶矽層作為浮置閘極。在此種單層多晶矽層之非揮發性記憶體中，晶胞的程式化及抹除操作是分別利用通道熱電子(channel hot electrons；CHEs)及通道熱電洞(channel hot holes；CHHs)注入的方式來進行的，但是，以上述方式進行的程式化及抹除操作較耗電且操作裕度(window)狹窄。

再者，由於需要在基底中形成用以作為控制閘極的N型井區，因而使得此種單層多晶矽層之非揮發性記憶體的設計規則(design rule)也與一般雙層多晶矽層之非揮發性記憶體不同，舉例來說，為了在基底中形成可用來作為控制閘極的N型井區，因此需要將N型井區的製作整合在邏 輯電路製程中，例如是將此種非揮發性記憶體的製程與CMOS電晶體的製程進行整合，然而，這將使得此種非揮發性記憶體的周邊電路的設計複雜化，其應用性也嚴重受限。

有鑑於此，本發明提供一種非揮發性記憶體，可以解決上述的問題，提升元件操作的彈性及應用性。

本發明提出一種非揮發性記憶體，包括基底、二個控制閘極、浮置閘極、第一介電層、第二介電層及二個濃摻雜區。基底中具有至少二隔離結構以及這些隔離結構之間的主動區。二個控制閘極分別配置於這些隔離結構上，並且是位於每一個單一的記憶體單元中。浮置閘極配置於基底上並對應二個控制閘極，且浮置閘極包括三個部分，三個部分中的一部分覆蓋部分的主動區，另兩部分分別部份的覆蓋位於單一的記憶體單元中的二個控制閘極，各控制閘極與浮置閘極的整個重疊部分是完全位於對應的各隔離結構上。第一介電層配置於各控制閘極與浮置閘極之間。第二介電層配置於主動區上的浮置閘極與基底之間。二個濃摻雜區分別配置於主動區上的浮置閘極之兩側的基底中。

在本發明之一實施例中，上述之各控制閘極的材料包括多晶矽、摻雜多晶矽、功函數金屬或其任意組合。

在本發明之一實施例中，上述之浮置閘極的材料包括 多晶矽、摻雜多晶矽、功函數金屬或其任意組合。

在本發明之一實施例中，上述之第一介電層包括氧化物、氮化物、碳化物、高介電常數之金屬氧化物或其任意組合。

在本發明之一實施例中，上述之第二介電層的材料包括氧化物、氮化物、金屬氧化物或其任意組合。

在本發明之一實施例中，上述之非揮發性記憶體更包括井區，配置於基底中。

在本發明之一實施例中，上述之非揮發性記憶體更包括二個淡摻雜區，分別配置於主動區上的浮置閘極與各濃摻雜區之間的基底中。

在本發明之一實施例中，上述之非揮發性記憶體更包括間隙壁，配置於主動區上的浮置閘極之側壁上。

在本發明之一實施例中，上述之各控制閘極與浮置閘極之重疊部分的面積相同。

在本發明之一實施例中，上述之第一介電層為閘間介電層，以及第二介電層為穿隧介電層。

本發明的非揮發性記憶體由於具有兩個控制閘極，因此其供電電壓(即V_CC )可以降低，元件操作的彈性也會提升。另外，本發明的非揮發性記憶體的設計規則能夠整合於一般的電晶體製程中，並且不需要複雜的周邊電路設計，因此能夠大幅提升其應用性。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。

圖1為依照本發明的一實施例所繪示的非揮發性記憶體之上視示意圖。圖2為沿圖1中的I-I’線所繪示的非揮發性記憶體之剖面示意圖。

請參照圖1和圖2，非揮發性記憶體100包括基底102、第一導體層104a和104b、第二導體層106、第一介電層108a和108b、第二介電層110及濃摻雜區112a和112b。

基底102例如是半導體基底如矽基底。基底102具有至少二隔離結構101a和101b及主動區103。隔離結構101a和101b例如為淺溝渠隔離結構(STI)，分別配置在基底102中。主動區103配置在隔離結構101a和101b之間。

第一導體層104a和104b分別配置於隔離結構101a和101b上。第一導體層104a和104b的材料包括多晶矽、摻雜多晶矽、功函數金屬或其任意組合。

第二導體層106配置於基底102上。在一實施例中，第二導體層106的形狀例如為ㄇ字型，如圖1所示，可以依位置的不同分為第二導體層106a、106b和106c。第二導體層106c覆蓋部分的主動區103。第二導體層106a和106b分別覆蓋部份的第一導體層104a和104b。第二導體層106的材料包括多晶矽、摻雜多晶矽、功函數金屬或其任意組合。

第一介電層108a配置於第一導體層104a與第二導體 層106a之間。第一介電層108b配置於第一導體層104b與第二導體層106b之間。第一介電層108a和108b的材料可以是任何介電材料如氧化物、氮化物、碳化物、高介電常數之金屬氧化物或其任意組合，例如是包括氧化矽及氮化矽的複合材料。在一實施例中，第一介電層108a和108b例如是由氧化矽-氮化矽-氧化矽所組成的ONO複合層。

第二介電層110配置於主動區103上的第二導體層106c與基底102之間。第二介電層110的材料包括氧化物、氮化物、或金屬氧化物或其任意組合。

濃摻雜區112a和112b分別配置於主動區103上的第二導體層106c之兩側的基底102中。在一實施例中，濃摻雜區112a和112b例如是N型濃摻雜區，其摻質包括砷或磷等N型雜質。在另一實施例中，濃摻雜區112a和112b例如是P型濃摻雜區，其摻質包括硼等P型雜質。

另外，本發明之非揮發性記憶體100還包括井區105、淡摻雜區114a和114b、及間隙壁116。井區105配置於基底102中。在一實施例中，井區105例如是P型井區，其摻質包括硼等P型雜質。在另一實施例中，井區105例如是N型井區，其摻質包括砷或磷等N型雜質。

淡摻雜區114a配置於主動區103上的第二導體層106c與濃摻雜區112a之間的基底102中。淡摻雜區114b配置於主動區103上的第二導體層106c與濃摻雜區112b之間的基底102中。在一實施例中，當井區105例如是P型井區時，淡摻雜區114a和114b例如是N型淡摻雜區， 其摻質包括砷或磷等N型雜質。在另一實施例中，當井區105例如是N型井區時，淡摻雜區114a和114b例如是P型淡摻雜區，其摻質包括硼等P型雜質。

間隙壁116配置於主動區103上的第二導體層106c之側壁上。間隙壁116的材料包括氧化物、氮化物、氮氧化物或其任意組合。

在本發明的非揮發性記憶體100中，第一導體層104a和104b為控制閘極，第二導體層106(包括106a、106b及106c)為浮置閘極，第一介電層108a和108b為閘間介電層，以及第二介電層110為穿隧介電層。

在一實施例中，第一導體層104a和104b分別與第二導體層106的耦合面積相同，如圖1所示。詳而言之，第一導體層104a與第二導體層106a之重疊部分的面積為A1，第一導體層104b與第二導體層106b之重疊部分的面積為A2，且A1與A2相同。在另一實施例中(未繪示)，第一導體層104a和104b分別與第二導體層106的耦合面積可以依設計需求而不同。當然，熟知本技藝者應瞭解，第一導體層104a和104b以及第二導體層106的形狀並不以圖1為限，可以依設計需求而加以調整。

另外，在圖1與圖2中，均以單一個記憶體單元為例來說明之，但不用以限定本發明。熟知本技藝者應瞭解，本發明的非揮發性記憶體可以重複排列以形成非揮發性記憶體陣列。

以下，將以圖2的非揮發性記憶體來說明本發明之非 揮發性記憶體的程式化(program)操作、抹除(erase)操作與讀取(read)操作。圖3為本發明之非揮發性記憶體的程式化、抹除與讀取之操作示意圖。

請參照圖3，進行程式化操作時，可於第一導體層104a上施加電壓V_CG1 ，第一導體層104b上施加電壓V_CG2 ，而於井區105上施加電壓V_WELL 。電壓V_CG1 與V_CG1 例如是足以進行程式化操作的正電壓，而電壓V_WELL 例如為0伏特。由於第二導體層106(包括106a、106b及106c)在佈局上為彼此相連，如圖1所示，因此這些第二導體層106a、106b及106c為等電位(equal potential)。當施加控制閘極電壓至第一導體層104a及104b時，這些第二導體層106a、106b及106c的電壓是相同的，因此電子會以FN穿隧(Fowler-Nordheim tunneling)的方式由基底102進入第二導體層106c中而進行程式化。

進行抹除操作時，可於第一導體層104a上施加電壓V_CG1 ，第一導體層104b上施加電壓V_CG2 ，而於井區105上施加電壓V_WELL 。電壓V_CG1 與V_CG1 例如為0伏特，而電壓V_WELL 例如是足以進行抹除操作的正電壓，因此電子以FN穿隧的方式由第二導體層106c中進入基底102而進行抹除。

進行讀取操作時，可於第一導體層104a上施加電壓V_CG1 ，濃摻雜區112a上施加電壓V_S ，濃摻雜區112b上施加電壓V_D ，且井區105上施加電壓V_WELL 。電壓V_CG1 與V_D 例如是足以進行讀取操作的正電壓的正電壓，而電壓V_WELL 與V_S 例如為0伏特，以進行讀取。

特別要說明的是，由於本發明的浮置閘極電壓V_FG 是耦合 至兩個控制閘極電壓V_CG1 與V_CG2 ，因此V_CG1 與V_CG2 的電壓可以降低。換句話說，本發明的非揮發性記憶體因為具有兩個控制閘極，與習知的單一控制閘極之非揮發性記憶體比較，可以大幅降低供電電壓(即V_CC ；charge connection voltage)來達到相同的耦合電壓，因此較不耗電。

接下來，將說明本發明之揮發性記憶體的製造方法。圖4A至4D為依照本發明的一實施例所繪示的非揮發性記憶體之製造方法之上視示意圖。圖5A至5D為沿圖4A至4D中的I-I’線所繪示的非揮發性記憶體之製造方法之剖面示意圖。

首先，請參照4A及5A，於基底102中形成隔離結構101a及101b，以定義主動區103。基底102例如是半導體基底如矽基底。隔離結構101a和101b例如為局部氧化隔離結構(LOCOS)或淺溝渠隔離結構(STI)，且其形成方法包括進行微影、蝕刻、選擇性的熱氧化、選擇性的化學氣相沈積、選擇性的化學機械研磨製程。然後，於基底102上依序形成全面性的第一導體層104及圖案化光阻層118。全面形成(blanketly formed)第一導體層104的材料例如是多晶矽、摻雜多晶矽、功函數金屬層或其任意組合。形成第一導體層104的方法包括進行化學氣相沉積製程。

接著，請參照4B及5B，以圖案化光阻層118為罩幕，移除部份的第一導體層104，以於隔離結構101a及101b上分別形成第一導體層104a及104b。之後，移除圖案化光阻層118。繼之，於基底102上依序形成全面性的第一 介電層108及圖案化光阻層120。第一介電層108的材料包括氧化物、氮化物、碳化物、高介電常數之金屬氧化物或其任意組合。形成第一介電層108的方法包括進行熱氧化法或化學氣相沉積製程。在一實施例中，第一介電層108例如是由化學氣相沉積製程形成的氧化矽-氮化矽-氧化矽之ONO複合層。

然後，請參照4C及5C，以圖案化光阻層120為罩幕，移除部份的第一介電層108，以於第一導體層104a及104b上分別形成第一介電層108a及108b。接著，移除圖案化光阻層120。之後，於基底102中形成井區105。形成井區105的方法包括進行微影製程遮蔽不欲植入之區域及對欲植入之區域進行離子植入製程。繼之，於主動區103的基底102上形成第二介電層110。第二介電層110的材料例如是氧化物、氮化物、金屬氧化物或其任意組合。形成第二介電層110的方法包括進行熱氧化法或化學氣相沉積製程。在一實施例中，第二介電層110例如是由熱氧化法形成的氧化矽層。然後，於基底102上依序形成全面性的第二導體層106及圖案化光阻層122。第二導體層106的材料包括多晶矽、摻雜多晶矽、功函數金屬層或其任意組合。形成第二導體層106的方法包括進行化學氣相沉積製程。

接著，請參照4D及5D，以圖案化光阻層122為罩幕，移除部份的第二導體層106，以形成第二導體層106a、106b、106c。詳而言之，第二導體層106a及106b分別形成於第一導體層104a及104b上，且第二導體層106c形成 於主動區103的部份基底102上。在形成第二導體層106a、106b、106c步驟中，部份的第一介電層108a與108b以及部份的第二介電層110也會同時被移除。繼之，移除圖案化光阻層122。然後，以第二導體層106c為罩幕，進行離子植入製程，以於第二導體層106c兩側的基底102中形成淡摻雜區114a及114b。接著，於第二導體層106c的側壁上形成間隙壁116。間隙壁116的材料包括氧化物、氮化物、氮氧化物或其任意組合。形成間隙壁116的方法包括先於基底102上順應性地形成間隙壁材料層(未繪示)，再以非等向性蝕刻製程移除部份的間隙壁材料層以形成之。之後，以間隙壁116為罩幕，進行離子植入製程，以於間隙壁116兩側的基底102中形成濃摻雜區112a及112b。至此，完成本發明之非揮發性記憶體的製造。

綜上所述，本發明的非揮發性記憶體由於具有兩個控制閘極，因此其供電電壓(即V_CC )可以降低，也可以視設計需求將此兩個控制閘極的電壓調整為彼此相同或不同，增加元件操作的彈性(flexibility)。

另外，本發明的非揮發性記憶體因為額外形成在隔離結構上的第一導體層、第一介電層，所以可以和一般的電晶體製程整合，並且與習知的單層多晶矽層之揮發性記憶體相較之下可簡化周邊電路設計，因此不會增加設計上的困難度且能夠大幅提升其應用性。

再者，本發明的非揮發性記憶體在程式化及抹除的操作中，是以FN穿隧的方式來進行，較習知之通道熱電子 (CHEs)及通道熱電洞(CHHs)的方式省電。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧非揮發性記憶體

101a、101b‧‧‧隔離結構

102‧‧‧基底

103‧‧‧主動區

104、104a、104b‧‧‧第一導體層

105‧‧‧井區

106、106a、106b、106c‧‧‧第二導體層

108、108a、108b‧‧‧第一介電層

110‧‧‧第二介電層

112a、112b‧‧‧濃摻雜區

114a、114b‧‧‧淡摻雜區

116‧‧‧間隙壁

118、120、122‧‧‧圖案化光阻層

圖1為依照本發明的一實施例所繪示的非揮發性記憶體之上視示意圖。

圖2為沿圖1中的I-I’線所繪示的非揮發性記憶體之剖面示意圖。

圖3為本發明之非揮發性記憶體的程式化、抹除與讀取之操作示意圖。

圖4A至4D為依照本發明的一實施例所繪示的非揮發性記憶體之製造方法之上視示意圖。

圖5A至5D為沿圖4A至4D中的I-I’線所繪示的非揮發性記憶體之製造方法之剖面示意圖。

100‧‧‧非揮發性記憶體

101a、101b‧‧‧隔離結構

102‧‧‧基底

103‧‧‧主動區

104a、104b‧‧‧第一導體層

106、106a、106b、106c‧‧‧第二導體層

108a、108b‧‧‧第一介電層

110‧‧‧第二介電層

112a、112b‧‧‧濃摻雜區

116‧‧‧間隙壁

Claims (10)

1. 一種非揮發性記憶體，包括：一基底，該基底中具有至少二隔離結構以及該些隔離結構之間的一主動區；二控制閘極，分別配置於該些隔離結構上，該二控制閘極位於每一個單一的記憶體單元中；一浮置閘極，配置於該基底上並對應該二控制閘極，且該浮置閘極包括三個部分，該三個部分中的一部分覆蓋部分的主動區，另兩部分分別部份的覆蓋位於該單一的記憶體單元中的該二個控制閘極，各該控制閘極與該浮置閘極的整個重疊部分是完全位於對應的各該隔離結構上；一第一介電層，配置於各該控制閘極與該浮置閘極之間；一第二介電層，配置於該主動區上的該浮置閘極與該基底之間；以及二濃摻雜區，分別配置於該主動區上的該浮置閘極之兩側的該基底中。
2. 如申請專利範圍第1項所述之非揮發性記憶體，其中各該控制閘極的材料包括多晶矽、摻雜多晶矽、功函數金屬或其任意組合。
3. 如申請專利範圍第1項所述之非揮發性記憶體，其中該浮置閘極的材料包括多晶矽、摻雜多晶矽、功函數金屬或其任意組合。
4. 如申請專利範圍第1項所述之非揮發性記憶體，其 中該第一介電層包括氧化物、氮化物、碳化物、高介電常數之金屬氧化物或其任意組合。
5. 如申請專利範圍第1項所述之非揮發性記憶體，其中該第二介電層的材料包括氧化物、氮化物、金屬氧化物或其任意組合。
6. 如申請專利範圍第1項所述之非揮發性記憶體，更包括一井區，配置於該基底中。
7. 如申請專利範圍第1項所述之非揮發性記憶體，更包括二淡摻雜區，分別配置於該主動區上的該浮置閘極與各該濃摻雜區之間的該基底中。
8. 如申請專利範圍第1項所述之非揮發性記憶體，更包括一間隙壁，配置於該主動區上的該浮置閘極之側壁上。
9. 如申請專利範圍第1項所述之非揮發性記憶體，其中各該控制閘極與該浮置閘極之重疊部分的面積相同。
10. 如申請專利範圍第1項所述之非揮發性記憶體，其中該第一介電層為一閘間介電層，以及該第二介電層為一穿隧介電層。