TW201826505A - 非揮發性記憶體 - Google Patents

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Abstract

本發明為一種非揮發性記憶體，具有一第一記憶胞，包括多個電晶體與一電容器。第一電晶體，具有一第一閘極、一第一端與一第二端。第二電晶體，具有一第二閘極、一第三端與一第四端。第三電晶體，具有一第三閘極、一第五端與一第六端。第四電晶體，具有一第四閘極、一第七端與一第八端。第五電晶體，具有一第五閘極、一第九端與一第十端。電容器，連接於該第三閘極與一控制線之間。該第三閘極為一浮動閘極。該第二端連接至該第三端，該第四端連接至該第五端，該第六端連接至該第七端，該第八端連接至該第九端。

Description

非揮發性記憶體
本發明是有關於一種非揮發性記憶體，且特別是有關於一種可編程的非揮發性記憶。
請參照第1A圖與第1B圖，其所繪示為習知非揮發性記憶體的記憶胞(memory cell)及其等效電路。習知非揮發性記憶體中的每一個記憶胞包括三個串接的n型電晶體製作於P型井區PW中，並利用淺溝渠隔離結構(Shallow Trench Isolation，簡稱STI結構)102、104與其他記憶胞隔離。
在P型井區PW中包括四個n型摻雜區域112、114、116、118，在四個n型摻雜區域112、114、116、118之間的表面上方包括三個閘極122、124、126。
第一n型電晶體M1為選擇電晶體(select transistor)，其閘極122可作為第一字元線WL1。另外，n型摻雜區域112連接至位元線BL。再者，n型摻雜區域114可視為第一n型電晶體M1的n型摻雜區域與第二n型電晶體M2的n型摻雜區域相互連接。
第二n型電晶體M2為浮動閘電晶體(floating gate transistor)，其閘極124為浮動閘極(floating gate)。另外，控制線(control line)CL與浮動閘極之間連接一電容器C。再者，n型摻雜區域116可視為第二n型電晶體M2的n型摻雜區域與第三n型電晶體M3的n型摻雜區域相互連接。
第三n型電晶體M3為選擇電晶體，其閘極126作為第二字元線WL2，n型摻雜區域118連接至源極線SL。
請參照第2圖，其所繪示為習知非揮發性記憶體於編程動作(program)時的偏壓示意圖。
首先，於記憶胞進行編程動作之前，提供的第一字元線電壓Vw1、第二字元線電壓Vw2與控制線電壓Vc為3.3V，位元線電壓Vb與源極線電壓Vs為0V，且 P型井區PW接收接地電壓(0V)。因此，第一n型電晶體M1與第三n型電晶體M3皆開啟(turn on)，使得n型摻雜區域112、114、116、118皆為0V。
如第2圖所示，當記憶胞開始進行編程動作時，僅有控制線電壓Vc提高到10V，而其他端點的偏壓維持不變。此時，控制線電壓Vc與二個n型摻雜區域114、116的電壓差為10V。因此，第二n型電晶體M2(亦即，浮動閘電晶體)的閘極氧化層(gate oxide)產生FN穿隧效應(Fowler-Nordheim tunneling)，載子(carrier)由通道區域穿隧至閘極124，並完成編程動作。亦即，於完成編程動作後，載子會儲存於浮動閘電晶體的浮動閘內，且載子為電子。
請參照第3A圖與第3B圖，其所繪示為習知非揮發性記憶體於編程抑制動作(program inhibition)時的偏壓示意圖以及n型參雜區的電壓變化示意圖。
首先，於記憶胞進行編程抑制動作之前，提供的第一字元線電壓Vw1、第二字元線電壓Vw2、控制線電壓Vc、位元線電壓Vb與源極線電壓Vs皆為3.3V，且P型井區PW接收接地電壓(0V)。因此，第一n型電晶體M1與第三n型電晶體M3皆關閉(turn off)，使得n型摻雜區域112、118為3.3V，且n型摻雜區域114、116為浮接狀態(floating state)並具有(3.3V-Vth)的電壓。其中，Vth為第一n型電晶體M1與第三n型電晶體M3的臨限電壓(threshold voltage)。
如第3A圖所示，當記憶胞開始進行編程抑制動作時，僅有控制線電壓Vc提高到10V，而其他端點的偏壓維持不變。由於n型摻雜區域114、116為浮接狀態，所以二個n型摻雜區域114、116的電壓會由(3.3V-Vth)被推升(boost)至略低於Vc之電位，約為8.5V。此時，控制線電壓Vc與二個n型摻雜區域114、116的電壓差為1.5V，第二n型電晶體M2(亦即，浮動閘電晶體)的閘極氧化層(gate oxide)不會產生FN穿隧效應，將不會有電子穿隧注入於浮動閘極。
再者，由於n型摻雜區域112、114、116、118具有正電壓，且P型井區PW的電壓為0V。因此，n型摻雜區域112、114、116、118與P型井區PW之間產生一空乏區(depletion region)132。另外，在第一n型電晶體M1中，閘極122與n型摻雜區114之間的汲閘電壓(drain-gate voltage) Vdg(8.5V-3.3V)會產生由閘感應出的汲極漏電流(gate induced drain leakage current，簡稱GIDL漏電流)i1。同理，在第三n型電晶體M3中，閘極126與n型摻雜區116之間的汲閘電壓Vdg會也產生GIDL漏電流i2。而GIDL漏電流i1、i2會造成n型摻雜區域114、116的升壓電壓(boost voltage)下降。
如第3B圖所示，於時間點ta控制線電壓Vc提高到10V，使得n型摻雜區域114、116的電壓提高至8.5V。接著，由於GIDL漏電流i1、i2的影響，n型摻雜區域114、116的電壓由8.5V開始下降，使得控制線電壓Vc與n型摻雜區域114、116之間電壓差ΔV開始增加。當電壓差ΔV過大時，第二n型電晶體M2(亦即，浮動閘電晶體)可能會發生FN穿隧效應，導致記憶胞被誤編程的情況發生。
由以上的說明可知，習知非揮發性記憶胞於進行編程抑制動作時，由於GIDL漏電流i1、i2的影響，可能造成記憶胞被誤編程的情況。
本發明的目的在於提出一種非揮發性記憶體，於進行編程抑制動作時，可以有效地降低GIDL漏電流，以防止記憶胞被誤編程的情況發生。
本發明係為一種非揮發性記憶體，具有一第一記憶胞，包括多個電晶體與一電容器。第一電晶體，具有一第一閘極、一第一端與一第二端。第二電晶體，具有一第二閘極、一第三端與一第四端。第三電晶體，具有一第三閘極、一第五端與一第六端。第四電晶體，具有一第四閘極、一第七端與一第八端。第五電晶體，具有一第五閘極、一第九端與一第十端。電容器，連接於該第三閘極與一控制線之間。該第三閘極為一浮動閘極。該第二端連接至該第三端，該第四端連接至該第五端，該第六端連接至該第七端，該第八端連接至該第九端。
本發明係為一種非揮發性記憶體，包括：一第一字元線；一第二字元線；一第一輔助線；一第二輔助線；一第一控制線；一第一抹除線；一第一位元線；一第一源極線；以及一第一記憶胞，包括：一第一電晶體，具有一第一閘極、一第一端與一第二端；一第二電晶體，具有一第二閘極、一第三端與一第四端；一第三電晶體，具有一第三閘極、一第五端與一第六端；一第四電晶體，具有一第四閘極、一第七端與一第八端；一第五電晶體，具有一第五閘極、一第九端與一第十端；一第一電容器，連接於該第三閘極與該第一控制線之間；一第二電容器，連接於該第三閘極與該第一抹除線之間；其中，該第三閘極為一浮動閘極，該第二端連接至該第三端，該第四端連接至該第五端，該第六端連接至該第七端，該第八端連接至該第九端，該第一端連接至該第一位元線，該第十端連接至該第一源極線，該第一閘極連接至該第一字元線，該第二閘極連接至該第一輔助線，該第四閘極連接至該第二輔助線，該第五閘極連接至該第二字元線。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：。
基本上，電晶體中的GIDL漏電流大小相關於電晶體汲閘電壓Vdg的大小。因此，本發明提出一種非揮發性記憶體，於進行偏程抑制動作時，可有效地降低GIDL漏電流，並防止非揮發性記憶體被誤編程的情形發生。
請參照第4A圖與第4B圖，其所繪示為本發明第一實施例非揮發性記憶體的記憶胞及其等效電路。非揮發性記憶體中的每一個記憶胞包括五個串接的n型電晶體製作於P型井區中，並利用STI結構202、204與其他記憶胞隔離。
在P型井區PW中包括六個n型摻雜區域212、213、214、215、216、217，在六個n型摻雜區域212、213、214、215、216、217之間的表面上方包括五個閘極221、223、225、227、229。
第一n型電晶體M1為選擇電晶體，其閘極221可作為第一字元線WL1。另外，n型摻雜區域212連接至位元線BL。再者，n型摻雜區域213可視為第一n型電晶體M1的n型摻雜區域與第二n型電晶體M2的n型摻雜區域相互連接。
第二n型電晶體M2為輔助電晶體(auxiliary transistor)，其閘極223可作為第一輔助線(auxiliary line)AG1。再者，n型摻雜區域214可視為第二n型電晶體M2的n型摻雜區域與第三n型電晶體M3的n型摻雜區域相互連接。
第三n型電晶體M3為浮動閘電晶體(floating gate transistor)，其閘極225為浮動閘極(floating gate)。另外，控制線(control line)CL與閘極225之間連接一電容器C。再者，n型摻雜區域215可視為第三n型電晶體M3的n型摻雜區域與第四n型電晶體M4的n型摻雜區域相互連接。
第四n型電晶體為輔助電晶體，其閘極227可作為第二輔助線AG2。再者，n型摻雜區域216可視為第四n型電晶體M4的n型摻雜區域與第五n型電晶體M5的n型摻雜區域相互連接。
第五n型電晶體M5為選擇電晶體，其閘極229作為第二字元線WL2，n型摻雜區域217連接至源極線SL。
如第4B圖所示之等效電路。第一n型電晶體M1具有第一閘極、第一端與第二端；第二n型電晶體M2具有第二閘極、第三端與第四端；第三n型電晶體M3具有第三閘極、第五端與第六端；第四n型電晶體M4具有第四閘極、第七端與第八端；第五n型電晶體M5具有第五閘極、第九端與第十端。
再者，由於五個n型電晶體M1~M5串接，所以第二端連接至第三端，第四端連接至第五端，第六端連接至第七端，第八端連接至第九端。另外，電容器C則連接於第三閘極與控制線CL之間。
再者，第一閘極連接至第一字元線WL1，第二閘極連接至第一輔助線AG1，第三閘極為浮動閘極，第四閘極連接至第二輔助線AG2，第五閘極連接至第二字元線WL2。
請參照第5圖，其所繪示為本發明非揮發性記憶體於編程動作(program)時的偏壓示意圖。
首先，於記憶胞進行編程動作之前，提供的第一輔助線電壓Vag1與第二輔助線電壓Vag2為5V；第一字元線電壓Vw1、第二字元線電壓Vw2與控制線電壓Vc為3.3V；位元線電壓Vb與源極線電壓Vs為0V；且 P型井區PW接收接地電壓(0V)。因此，第一n型電晶體M1、第二n型電晶體M2、第四n型電晶體M4與第五n型電晶體M5皆開啟(turn on)，使得n型摻雜區域212、213、214、215、216、217皆為0V。
如第5圖所示，當記憶胞開始進行編程動作時，僅有控制線電壓Vc提高到10V，而其他端點的偏壓維持不變。此時，控制線電壓Vc與二個n型摻雜區域214、215的電壓差很大，約為10V。因此，第三電晶體M3(亦即，浮動閘電晶體)的閘極氧化層(gate oxide)產生FN穿隧效應(Fowler-Nordheim tunneling)，載子(carrier)由通道區域穿隧至閘極225，並完成編程動作。亦即，於完成編程動作後，載子會儲存於浮動閘電晶體的浮動閘內，且載子為電子。
請參照第6A圖與第6B圖，其所繪示為本發明非揮發性記憶體於編程抑制動作(program inhibition)時的偏壓示意圖以及n型參雜區的電壓變化示意圖。
首先，於記憶胞進行編程抑制動作之前，提供的第一輔助線電壓Vag1與第二輔助線電壓Vag2為5V；第一字元線電壓Vw1、第二字元線電壓Vw2、控制線電壓Vc為3.3V；位元線電壓Vb與源極線電壓Vs為3.3V；且 P型井區PW接收接地電壓(0V)。因此，第一n型電晶體M1與第五n型電晶體M5皆關閉(turn off)，使得n型摻雜區域212、217為3.3V，且n型摻雜區域213、214、215、216為浮接狀態(floating state)。
如第6A圖所示，當記憶胞開始進行編程抑制動作時，僅有控制線電壓Vc提高到10V，而其他端點的偏壓維持不變。由於n型摻雜區域213、214、215、216為浮接狀態，所以n型摻雜區域214、215的電壓會被推升(boost)至約8.5V，n型摻雜區域213、216的電壓會被推升(boost)至約4.3V。此時，控制線電壓Vc與二個n型摻雜區域214、215的電壓差大約為1.5V，第三n型電晶體M3(亦即，浮動閘電晶體)的閘極氧化層(gate oxide)不會產生FN穿隧效應，將不會有電子穿隧注入於浮動閘極。
再者，由於n型摻雜區域212、213、214、215、216、217具有正電壓，且P型井區PW的電壓為0V。因此，n型摻雜區域212、213、214、215、216、217與P型井區PW之間產生一空乏區(depletion region)232。
另外，在第二n型電晶體M2中，閘極223與n型摻雜區214之間的汲閘電壓Vdg(8.5V-5V)會產生GIDL漏電流ia。在第四n型電晶體M4中，閘極227與n型摻雜區215之間的汲閘電壓Vdg(8.5V-5V)會產生GIDL漏電流ib。
相較於習知第2圖中電晶體的汲閘電壓Vdg，本發明記憶胞於進行記憶胞進行編程抑制動作時，電晶體的汲閘電壓Vdg較小，所以會產生較小的GIDL漏電流ia、ib。
如第6B圖所示，於時間點tb控制線電壓Vc提高到10V，使得n型摻雜區域214、215的電壓提高至8.5V。由於GIDL漏電流ia、ib很小，所以n型摻雜區域214、215的電壓下降的幅度很小。因此，控制線電壓Vc與n型摻雜區域214、215之間電壓差ΔV很小，不會發生FN穿隧效應。亦即，記憶胞不會被被誤編程。
由以上的說明可知，本發明非揮發性的記憶胞於進行編程抑制動作時，確實可以有效地降低GIDL漏電流，以防止記憶胞被誤編程的情況發生。再者，於第一實施例中所提供的偏壓電壓僅是用來說明非揮發性記憶體的運作原理，並非用來限定本發明。在此領域的技術人員適度的修改偏壓電壓，也可以達成本發明所欲達成的目的。
請參照第7A圖至第7B圖，其所繪示為本發明第二實施例非揮發性記憶體的記憶胞之上視圖以及等效電路。本發明第二實施例的非揮發性記憶體除了可進行編程動作與抑制編程動作之外，也可進行抹除動作。以下舉例說明之。
半導體基板(substrate)中包括P型井區PW、第一N型井區NW1與第二N型井區NW2。再者，閘極721、723、727、729覆蓋於P型井區PW上。另外，閘極725覆蓋於P型井區PW、第一N型井區NW1與第二N型井區NW2。
接著，以閘極725為遮罩(mask)進行p型離子佈植後，於第一N型井區NW1中形成p型摻雜區732、734，且於第二N型井區NW2中形成p型摻雜區752、754。另外，以閘極721、723、725、727、729為遮罩進行n型離子佈植後，於P型井區PW中形成n型摻雜區712、713、714、715、716、717。
再者，導線762連接至n型參雜區域712；導線764連接至n型參雜區域717；導線736連接至p型參雜區域732、734；導線756連接至p型參雜區域752、754。
根據本發明的第二實施例，P型井區PW區域的結構類似於第4A圖之非揮發性記憶體，具有五個串接的電晶體M1~M5。其中，導線762作為位元線BL，閘極721作為第一字元線WL1，閘極723作為第一輔助線AG1、閘極725作為浮動閘極，閘極727作為第二輔助線AG2，閘極729作為第二字元線WL2，導線764作為源極線SL。
再者，閘極725(浮動閘極)延伸至第一N型井區NW1，且閘極725與p型參雜區732、734形成p型電晶體。再者，導線736連接於此型電晶體的汲極與源極，並形成一電容器Cc。亦即，電容器Cc的一端連接至閘極725(浮動閘極)，電容器Cc的另一端連接至導線736，且導線736作為控制線 CL。
另外，閘極725(浮動閘極)延伸至第二N型井區NW2，且閘極725與p型參雜區752、754形成p型電晶體。再者，導線756連接於此p型電晶體的汲極與源極，並形成一電容器Ce。其中，電容器Ce的一端連接至閘極725(浮動閘極)，電容器Ce的另一端連接至導線756，且導線756作為抹除線EL(erase line)。
請參照第7C圖，其所繪示為本發明第二實施例非發性記憶體的記憶胞之偏壓表。基本上，第二實施例的編程動作與抑制編程動作之原理相同於第一實施例，此處不再贅述。
於編程動作(PGM)時，提供Vpp至控制線CL、抹除線EL、第一N型井區NW1與第二N型井區NW2；提供Vp1至第二字元線WL2；提供Vp2至第二輔助線AG2；提供Vp3至第一字元線WL1；提供Vp4至第一輔助線AG1；以及提供0V至位元線BL、源極線SL與P型井區PW。於編程動作時，Vpp為編程電壓(program voltage)具有最高電壓值，Vp2等於Vp4，Vp1等於Vp3，Vp2大於等於Vp1，且Vp1大於0V。
於抑制編程動作(PGM inhibit)時，提供Vpp至控制線CL、抹除線EL、第一N型井區NW1與第二N型井區NW2；提供Vi1至第二字元線WL2；提供Vi2至第二輔助線AG2；提供Vi3至第一字元線WL1；提供Vi4至第一輔助線AG1；提供Vi5至位元線BL；提供Vi6至源極線SL；以及提供0V至P型井區PW。於抑制編程動作時，Vpp為最高電壓，Vi2等於Vi4，Vi1等於Vi3，Vi5等於Vi6，Vi2大於等於Vi1，Vi1大於等於Vi5且Vi5大於0V。
於抹除動作(ERS)時，提供Vee至抹除線EL與第二N型井區NW2；提供Ve1至第二字元線WL2；提供Ve2至第二輔助線AG2；提供Ve3至第一字元線WL1；提供Ve4至第一輔助線AG1；以及提供0V至控制線CL、第一N型井區NW1、位元線BL、源極線SL與P型井區PW。於抹除動作時，Vee為抹除電壓具有最高電壓值，Ve2等於Ve4，Ve1等於Ve3，Ve2大於等於Ve1，且Ve1大於0V。
舉例來說，Vee為10V，Ve1為3.3V，Ve2為5V。因此，於抹除動作時，電晶體M1、M2、M4與M5開啟，且儲存於閘極725(浮動閘極)內的載子穿透電容器Ce並由抹除線EL離開非揮發性記憶體。
於讀取動作(READ)時，提供Vr1至第二字元線WL2；提供Vr2至第二輔助線AG2；提供Vr3至第一字元線WL1；提供Vr4至第一輔助線AG1；提供Vr5至控制線CL與第一N型井區NW1；提供Vr6至抹除線EL與第二N型井區NW2；提供Vrr至位元線BL以及提供0V至源極線SL與P型井區PW。於讀取動作時，Vrr為讀取電壓，Vr2等於Vr4，Vr1等於Vr3，Vr5等於Vr6，Vr2大於等於Vr1，Vr5大於等於0V，且Vrr大於0V。
舉例來說，Vrr為1V，Vr1為1.8V，Vr2為3.3V，Vr5為0V。因此，於讀取動作時，電晶體M1、M2、M4與M5開啟，並根據電晶體 M3的開啟於否，產生大小不同的讀取電流(read current)，由位元線BL流向源極線SL。而根據讀取電流的大小即可判斷非揮發性記憶體的儲存狀態。
請參照第8A圖至第8B圖，其所繪示為本發明第三實施例非揮發性記憶體的記憶胞之上視圖以及等效電路。以下舉例說明之。
深N型井區(deep N well，DNW)中包括N型井區NW、第一P型井區PW1與第二P型井區PW2。再者，閘極821、823、827、829覆蓋於第一P型井區PW1上。另外，閘極825覆蓋於第一P型井區PW1、N型井區NW與第二P型井區PW2。
接著，以閘極825為遮罩(mask)進行p型離子佈植後，於N型井區NW中形成p型摻雜區852、854。另外，以閘極821、823、825、827、829為遮罩進行n型離子佈植後，於第一P型井區PW1中形成n型摻雜區812、813、814、815、816、817，並且於第二P型井區PW2中形成n型摻雜區832、834。
再者，導線862連接至n型參雜區域812；導線864連接至n型參雜區域817；導線836連接至n型參雜區域832、834；導線856連接至p型參雜區域852、854。
根據本發明的第三實施例，第一P型井區PW1區域的結構類似於第4A圖之非揮發性記憶體，具有五個串接的電晶體M1~M5。其中，導線862作為位元線BL，閘極821作為第一字元線WL1，閘極823作為第一輔助線AG1、閘極825作為浮動閘極，閘極827作為第二輔助線AG2，閘極829作為第二字元線WL2，導線864作為源極線SL。
再者，閘極825(浮動閘極)延伸至第二P型井區PW2，且閘極825與n型參雜區832、834形成一n型電晶體。再者，導線836連接於n型電晶體的汲極與源極，並形成一電容器Cc。亦即，電容器Cc的一端連接至閘極825(浮動閘極)，電容器Cc的另一端連接至導線836，且導線836作為控制線 CL。
另外，閘極825(浮動閘極)延伸至N型井區NW，且閘極825與p型參雜區852、854形成p型電晶體。再者，導線856連接於此p型電晶體的汲極與源極，並形成一電容器Ce。其中，電容器Ce的一端連接至閘極825(浮動閘極)，電容器Ce的另一端連接至導線856，且導線856作為抹除線EL。
請參照第8C圖，其所繪示為本發明第三實施例非發性記憶體的記憶胞之偏壓表。相較於第7C圖，第三實施例在進行各種動作時，提供相同的電壓至N型井區NW以及深N型井區DNW，而其餘的偏壓類似於第7C圖，此處不再贅述。
請參照第9A圖至第9D圖，其所繪示為本發明非揮發性記憶體以及各種動作的偏壓表。其中，非揮發性記憶體中包括一n×m記憶胞陣列C11~Cnm，每一記憶胞的結構相同於第二實施例或者第三實施例之記憶胞，其詳細結構不再贅述。
每一列(row)皆有m個記憶胞，且受控於一組水平方向信號線。以第一列為例，其包括記憶胞C11~C1m，第一組水平方向信號線包括字元線WL1＜1＞、字元線WL2＜1＞、輔助線AG1＜1＞、輔助線AG2＜1＞、控制線CL＜1＞、抹除線EL＜1＞。在有些實施例中，考慮到線路上的簡化，在同一列中的字元線WL1與字元線WL2係為相連接，且同一列中的輔助線AG1與輔助線AG2係為相連接。
同理，第n列包括記憶胞Cn1~Cnm，受控於第n組水平方向信號線包括字元線WL1＜n＞、字元線WL2＜n＞、輔助線AG1＜n＞、輔助線AG2＜n＞、控制線CL＜n＞、抹除線EL＜n＞。
再者，每一行(column)皆有n個記憶胞，且受控於一組垂直方向信號線。以第一行為例，其包括記憶胞C11~Cn1，第一組垂直方向信號線包括位元線BL＜1＞、源極線SL＜1＞。
同理，第m行包括記憶胞C1m~Cnm，第m組垂直方向信號線包括位元線BL＜m＞、源極線SL＜m＞。
舉例來說，當記憶胞陣列的第一列為選定列(selected row)時，其他列為非選定列(unselected row)。此時，第一列中的任一個記憶胞皆可進行編程動作或者編程抑制動作。
如第9B圖所示，假設針對記憶胞C11進行編程動作時，記憶胞C11的偏壓即為情況I；針對記憶胞C12進行編程抑制動作時，記憶胞C12的偏壓即為狀況II；並依此類推。
再者，由於記憶胞C11係進行編程動作，因此第一行中的其他記憶胞C21~Cn1的偏壓即為情況III。另外，由於記憶胞C12係進行編程抑制動作，因此第二行中的其他記憶胞C22~Cn2的偏壓即為情況IV。同理，其他行的偏壓情況也可以依此類推。
如第9C圖所示，假設欲針對記憶胞陣列的第二列進行抹除動作時，第二列即為選定列，其他列即為非選定列。此時，第二列的所有記憶胞C21~C2m的偏壓即為情況V，且所有記憶胞C21~C2m皆進行抹除動作；而其他列的所有記憶胞的偏壓即為情況VI，不會進行抹除動作。
另外，當記憶胞陣列的第一列為選定列時，其他列為非選定列。此時，根據選定列中的記憶胞C11~C1m可根據對應的位元線是否被選定而產生讀取電流。當位元線接收Vrr時，位元線被選定；當位元線接收0V或者浮接(floating)時，位元線未被選定。
如第9D圖所示，假設記憶胞C11的位元線被選定，記憶胞C11的偏壓即為情況VII，並產生讀取電流；假設記憶胞C12的位元線未被選定，記憶胞C12的偏壓即為情況VIII，並且無法產生讀取電流。並依此類推。
再者，由於記憶胞C11的位元線被選定，因此第一行中的其他記憶胞C21~Cn1的偏壓即為情況IX，並且無法產生讀取電流。另外，由於記憶胞C12的位元線未被選定，因此第二行中的其他記憶胞C22~Cn2的偏壓即為情況X，並且無法產生讀取電流。同理，其他行的偏壓情況也可以依此類推。
由以上的說明可知，本發明提出一種非揮發性記憶體，其記憶胞於進行編程抑制動作時，可以有效地降低GIDL漏電流，以防止記憶胞被誤編程的情況發生。
再者，本發明的三個實施例中，串接的五個電晶體M1~M5皆以n型電晶體來說明。當然，在此領域的技術人員，也可以根據本發明所述之結構來進行修改，並以串接的五個p型電晶體來實現。同理，電容器Cc與Ce也可以利用n型電晶體或者p型電晶體來實現。
另外，為了讓本發明的記憶胞運作更有效率，在串接的五個電晶體M1~M5中，第一n型電晶體M1與與第五n型電晶體M5的閘極氧化層之厚度較薄，第二n型電晶體M2、第三n型電晶體M3與第四n型電晶體M4的閘極氧化層較厚。舉例來說，第二n型電晶體M2、第三n型電晶體M3與第四n型電晶體M4的閘極氧化層皆具有一第一厚度d1，第一n型電晶體M1與與第五n型電晶體M5的閘極氧化層皆具有一第二厚度d2，且第一厚度d1大於第二厚度d2。當然，電容器Cc與Ce也是由電晶體(第六電晶體及第七電晶體)所組成，二個電容器的閘極氧化層也可以為第一厚度d1，亦即與第三n型電晶體M3的閘極氧化層皆具有同樣的第一厚度d1。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
102、104‧‧‧淺溝渠隔離結構
112、114、116、118‧‧‧n型摻雜區
122、124、126‧‧‧閘極
132‧‧‧空乏區
202、204‧‧‧淺溝渠隔離結構
212、213、214、215、216、217‧‧‧n型摻雜區
221、223、225、227、229‧‧‧閘極
232‧‧‧空乏區
712、713、714、715、716、717‧‧‧n型摻雜區
721、723、725、727、729‧‧‧閘極
732、734、752、754‧‧‧p型摻雜區
736、756、762、764‧‧‧導線
812、813、814、815、816、817、832、834‧‧‧n型摻雜區
821、823、825、827、829‧‧‧閘極
852、854‧‧‧p型摻雜區
836、856、862、864‧‧‧導線
第1A圖與第1B圖為習知非揮發性記憶體的記憶胞及其等效電路。 第2圖為習知非揮發性記憶體於編程動作(program)時的偏壓示意圖。 第3A圖與第3B圖為習知非揮發性記憶體於編程抑制動作時的偏壓示意圖以及n型參雜區的電壓變化示意圖。 第4A圖與第4B圖為本發明第一實施例非揮發性記憶體的記憶胞及其等效電路。 第5圖為本發明非揮發性記憶體於編程動作時的偏壓示意圖。 第6A圖與第6B圖為本發明非揮發性記憶體於編程抑制動作時的偏壓示意圖以及n型參雜區的電壓變化示意圖。 第7A圖至第7C圖為本發明第二實施例非揮發性記憶體的記憶胞之上視圖、等效電路以及記憶胞之偏壓表。 第8A圖至第8C圖為本發明第三實施例非揮發性記憶體的記憶胞之上視圖、等效電路以及記憶胞之偏壓表。 第9A圖至第9D圖為本發明非揮發性記憶體以及各種動作的偏壓表。

Claims (16)

  1. 一種非揮發性記憶體，具有一第一記憶胞，該第一記憶胞包括： 一第一電晶體，具有一第一閘極、一第一端與一第二端； 一第二電晶體，具有一第二閘極、一第三端與一第四端； 一第三電晶體，具有一第三閘極、一第五端與一第六端； 一第四電晶體，具有一第四閘極、一第七端與一第八端； 一第五電晶體，具有一第五閘極、一第九端與一第十端；以及 一第一電容器，連接於該第三閘極與一控制線之間； 其中，該第三閘極為一浮動閘極，該第二端連接至該第三端，該第四端連接至該第五端，該第六端連接至該第七端，該第八端連接至該第九端。
  2. 如申請專利範圍第1項所述之非揮發性記憶體，其中，該第一電晶體、該第二電晶體、該第三電晶體、該第四電晶體與該第五電晶體皆為n型電晶體。
  3. 如申請專利範圍第1項所述之非揮發性記憶體，其中，該第一端連接至一位元線，該第十端連接至一第一源極線，該第一閘極連接至一第一字元線，該第二閘極連接至一第一輔助線，該第四閘極連接至一第二輔助線以及該第五閘極連接至一第二字元線。
  4. 如申請專利範圍第3項所述之非揮發性記憶體，其中，該第一記憶胞更包括一第二電容器，連接於該第三閘極與一抹除線之間。
  5. 如申請專利範圍第4項所述之非揮發性記憶體，其中，該第一電容器由一第六型電晶體所組成，該第二電容器由一第七電晶體所組成，該第六電晶體具有一第六閘極、一第十一端與一第十二端，該第七電晶體具有一第七閘極、一第十三端與一第十四端，該第六閘極與該第七閘極皆連接至該第三閘極，該第十一端與該十二端皆連接至該控制線，該第十三端與該十四端皆連接至該抹除線。
  6. 如申請專利範圍第5項所述之非揮發性記憶體，其中，該第三電晶體、第六電晶體與該第七電晶體的閘極氧化層皆為一第一厚度。
  7. 如申請專利範圍第6項所述之非揮發性記憶體，其中，該第一電晶體與該第五電晶體的閘極氧化層皆為一第二厚度，該第二電晶體與該第四電晶體的閘極氧化層皆為該第一厚度，且該第一厚度大於該第二厚度。
  8. 如申請專利範圍第4項所述之非揮發性記憶體，其中，於一編程動作時，提供一編程電壓至該控制線與該抹除線，提供一第一電壓至該第二字元線，提供一第二電壓至該第二輔助線，提供一第三電壓至該第一字元線，提供一第四電壓至該第一輔助線，提供一接地電壓至該位元線與該源極線，該編程電壓大於該第二電壓，該第二電壓等於該第四電壓，該第一電壓等於該第三電壓，該第二電壓大於等於該第一電壓，且該第一電壓大於該接地電壓。
  9. 如申請專利範圍第4項所述之非揮發性記憶體，其中，於一編程抑制動作時，提供一編程電壓至該控制線與該抹除線，提供一第一電壓至該第二字元線，提供一第二電壓至該第二輔助線，提供一第三電壓至該第一字元線，提供一第四電壓至該第一輔助線，提供一第五電壓至該位元線，提供一第六電壓至該源極線，該編程電壓大於該第二電壓，該第二電壓等於該第四電壓，該第一電壓等於該第三電壓，該第五電壓等於該第六電壓，該第二電壓大於等於該第一電壓，該第一電壓大於等於該第五電壓。
  10. 如申請專利範圍第4項所述之非揮發性記憶體，其中，於一抹除動作時，提供一抹除電壓至該抹除線，提供一第一電壓至該第二字元線，提供一第二電壓至該第二輔助線，提供一第三電壓至該第一字元線，提供一第四電壓至該第一輔助線，提供一接地電壓至該控制線、該位元線與該源極線，該抹除電壓大於該第二電壓，該第二電壓等於該第四電壓，該第一電壓等於該第三電壓，該第二電壓大於等於該第一電壓，且該第一電壓大於該接地電壓。
  11. 如申請專利範圍第4項所述之非揮發性記憶體，其中，於一讀取動作時，提供一讀取電壓至該位元線，提供一第一電壓至該第二字元線，提供一第二電壓至該第二輔助線，提供一第三電壓至該第一字元線，提供一第四電壓至該第一輔助線，提供一第五電壓至該控制線，提供一第六電壓至該抹除線，提供一接地電壓至該源極線，該第二電壓等於該第四電壓，該第一電壓等於該第三電壓，該第五電壓等於該第六電壓，該第二電壓大於等於該第一電壓，該第五電壓大於等於該接地電壓且該讀取電壓大於該接地電壓。
  12. 一種非揮發性記憶體，包括： 一第一字元線； 一第二字元線； 一第一輔助線； 一第二輔助線； 一第一控制線； 一第一抹除線； 一第一位元線； 一第一源極線；以及 一第一記憶胞，包括：一第一電晶體，具有一第一閘極、一第一端與一第二端；一第二電晶體，具有一第二閘極、一第三端與一第四端；一第三電晶體，具有一第三閘極、一第五端與一第六端；一第四電晶體，具有一第四閘極、一第七端與一第八端；一第五電晶體，具有一第五閘極、一第九端與一第十端；一第一電容器，連接於該第三閘極與該第一控制線之間；一第二電容器，連接於該第三閘極與該第一抹除線之間；其中，該第三閘極為一浮動閘極，該第二端連接至該第三端，該第四端連接至該第五端，該第六端連接至該第七端，該第八端連接至該第九端，該第一端連接至該第一位元線，該第十端連接至該第一源極線，該第一閘極連接至該第一字元線，該第二閘極連接至該第一輔助線，該第四閘極連接至該第二輔助線，該第五閘極連接至該第二字元線。
  13. 如申請專利範圍第12項所述之非揮發性記憶體，更包括一第二位元線，一第二源極線以及一第二記憶胞，其中該第二記憶胞包括：包括：一第六電晶體，具有一第六閘極、一第十一端與一第十二端；一第七電晶體，具有一第七閘極、一第十三端與一第十四端；一第八電晶體，具有一第八閘極、一第十五端與一第十六端；一第九電晶體，具有一第九閘極、一第十七端與一第十八端；一第十電晶體，具有一第十閘極、一第十九端與一第二十端；一第三電容器，連接於該第八閘極與該第一控制線之間；一第四電容器，連接於該第八閘極與該第一抹除線之間；其中，該第八閘極為該浮動閘極，該第十二端連接至該第十三端，該第十四端連接至該第十五端，該第十六端連接至該第十七端，該第十八端連接至該第十九端，該第十一端連接至該第二位元線，該第二十端連接至該第二源極線，該第六閘極連接至該第一字元線，該第七閘極連接至該第一輔助線，該第九閘極連接至該第二輔助線，該第十閘極連接至該第二字元線。
  14. 如申請專利範圍第13項所述之非揮發性記憶體，其中該第一字元線及該第二字元線係為相連接，且該第一輔助線及該第二輔助線係為相連接。
  15. 如申請專利範圍第13項所述之非揮發性記憶體，更包括一第三字元線；一第四字元線；一第三輔助線；一第四輔助線；一第二控制線；一第二抹除線；以及一第三記憶胞，包括：一第十一電晶體，具有一第十一閘極、一第二十一端與一第二十二端；一第十二電晶體，具有一第十二閘極、一第二十三端與一第二十四端；一第十三電晶體，具有一第十三閘極、一第二十五端與一第二十六端；一第十四電晶體，具有一第十四閘極、一第二十七端與一第二十八端；一第十五電晶體，具有一第十五閘極、一第二十九端與一第三十端；一第五電容器，連接於該第十三閘極與該第二控制線之間；一第六電容器，連接於該第十三閘極與該第二抹除線之間；其中，該第十三閘極為該浮動閘極，該第二十二端連接至該第二十三端，該第二十四端連接至該第二十五端，該第二十六端連接至該第二十七端，該第二十八端連接至該第二十九端，該第二十一端連接至該第一位元線，該第三十端連接至該第一源極線，該第十一閘極連接至該第三字元線，該第十二閘極連接至該第三輔助線，該第十四閘極連接至該第四輔助線，該第十五閘極連接至該第四字元線。
  16. 如申請專利範圍第13項所述之非揮發性記憶體，其中該第三字元線及該第四字元線係為相連接，且該第三輔助線及該第四輔助線係為相連接。
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