TWI637489B - 半導體製程方法 - Google Patents

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Abstract

一種用以形成一半導體結構及一記憶體單元的半導體製程方法，包含於一基底佈植一第一深井區及一第二深井區；於該第一深井區設置一組第一隔離區、一組第一井區及一組第三井區，以形成一組第一通道區及一組第四通道區，及於該第二深井區設置一組第二隔離區及一第二井區，以形成一第二通道區及一第三通道區；使用一第一光罩以使光阻遮蓋該組第一通道區及該第二通道區，露出該組第四通道區之至少一第四通道區及該第三通道區；及執行屬於一第一型半導體之摻雜以同步提升露出的該至少一第四通道區及該第三通道區的摻雜濃度。

Description

半導體製程方法
本發明係關於一種半導體製程方法，尤指一種可避免使用雙井區以縮減記憶體單元之面積的半導體製程方法。
當前的非揮發性記憶體（non-volatile memory），例如電子抹除式可複寫唯讀記憶體（electrically erasable programmable read-only memory；又稱EEPROM），其製程實不易與一般的互補式金屬氧化物半導體（complementary metal-oxide-semiconductor；CMOS）之製程整合。於非揮發性記憶體的製程中，雙井區係常用結構。舉例而言，浮動閘極可位於一井區（例如為n型半導體），且控制閘極可位於另一井區（例如為p型半導體），兩井區之間可以隔離區（isolation）區隔。此結構中，兩井區之間的距離須滿足設計規則檢查（design rule checking; DRC）的包圍規則（enclosure rule）。舉例而言，兩井區之間須預留符合製程規則之間距，因此，記憶體的面積難以縮減。若不採用雙井區結構，則可能造成兩閘極的控制電壓無法區隔，導致記憶體之功能無法順利執行。因此，本領域實須一解決方案，用以縮減記憶體單元的面積，且可維持記憶體單元之正常操作。
本發明一實施例提供一種半導體製程方法，用以形成一半導體結構及一記憶體單元，該製程方法包含於一基底上佈植一第一深井區及一第二深井區，其中該第一深井區屬於該半導體結構，且該第二深井區屬於該記憶體單元；於該第一深井區設置一第一組隔離區，及於該第二深井區設置一第二組隔離區；同步於該第一深井區對應於該第一組隔離區形成的一第一組間隙，佈植一組第一井區，從而形成一組第一通道區，及於該第二深井區對應於該第二組隔離區形成的一第二組間隙佈植一第二井區，從而形成一第二通道區及一第三通道區；於該第一深井區對應於該第一組隔離區形成的一第二組間隙，佈植一組第三井區，從而形成一組第四通道區；使用一第一光罩以使光阻遮蓋該組第一通道區、及該第二通道區，露出該組第四通道區之至少一第四通道區及該第三通道區；及執行屬於一第一型半導體之摻雜以同步提升露出的該至少一第四通道區及該第三通道區的摻雜濃度；其中該基底及該組第三井區屬於該第一型半導體，該第一深井區、該第二深井區、該組第一井區及該第二井區屬於一第二型半導體。
本發明另一實施例提供一種半導體製程方法，用以形成一半導體結構及一記憶體單元，該製程方法包含於一基底上設置複數個隔離區，從而形成複數個間隙；於該複數個間隙之一組第一間隙，佈植一組第一井區，從而形成一組第一通道區；於該複數個間隙之一第二間隙佈植一第二井區，及於該複數個間隙之一組第三間隙佈植一第三井區，從而於第二井區形成一第二通道區，及於該第三井區形成一第三通道區及一第四通道區；對應於該複數個間隙之一組第四間隙，佈植一組第四井區，從而形成一組第五通道區；使用一第一光罩以使光阻遮蓋該組第一通道區、該第二通道區及該第四通道區，露出該組第五通道區之至少一第五通道區及該第三通道區；及執行屬於一第一型半導體的摻雜以同步提升露出的該至少一第五通道區及該第三通道區的摻雜濃度；其中該基底及該組第四井區屬於該第一型半導體，該組第一井區、該第二井區及該第三井區屬於一第二型半導體，該組第一井區、該組第四井區及該第二井區屬於該半導體結構，該第三井區屬於該記憶體單元。
本發明另一實施例提供一種半導體製程方法，用以形成一半導體結構及一記憶體單元，該製程方法包含於一基底上佈植一第一深井區，其中該第一深井區屬於該半導體結構；於該第一深井區設置一第一組隔離區，及於該第一深井區之外設置一第二組隔離區；於該第一深井區對應於該第一組隔離區形成的一第一組間隙，佈植一組第一井區，從而形成一組第一通道區，及對應於該第二組隔離區形成的一第二組間隙形成一第二通道區及一第三通道區，其中該第二通道區及該第三通道區屬於該記憶體單元；於該第一深井區對應於該第一組隔離區形成的一第二組間隙，佈植一組第三井區，從而形成一組第四通道區；使用一第一光罩以使光阻遮蓋該組第一通道區、該第二通道區，露出該組第四通道區之至少一第四通道區及該第三通道區；執行對應於一第一型半導體之摻雜以同步調整露出的該至少一第四通道區及該第三通道區的摻雜濃度；及於該第三通道區之兩邊界區執行屬於該第一型半導體之摻雜以形成兩電極區；其中該基底及該組第三井區屬於該第一型半導體，該第一深井區及該組第一井區屬於一第二型半導體。
本發明另一實施例提供一種半導體製程方法，用以形成一半導體結構及一記憶體單元，該製程方法包含於一基底上設置複數個隔離區，從而形成複數個間隙；於該複數個間隙之一組第一間隙，佈植一組第一井區，從而形成一組第一通道區；於該複數個間隙之一第二間隙，佈植一第二井區，從而於第二井區形成一第二通道區；對應於該複數個間隙之一組第三間隙形成一第三通道區及一第四通道區，其中該第三通道區及該第四通道區屬於該記憶體單元；對應於該複數個間隙之一組第四間隙，佈植一組第四井區，從而形成一組第五通道區，其中該組第一通道區、該組第五通道區及該第二通道區屬於該半導體結構；使用一第一光罩以使光阻遮蓋該組第一通道區、該第二通道區及該第四通道區，露出該組第五通道區之至少一第五通道區及該第三通道區；執行屬於一第一型半導體的摻雜以同步提昇露出的該至少一第五通道區及該第三通道區的摻雜濃度；及於該第三通道區之兩邊界區執行對應於該第一型半導體之摻雜以形成兩電極區；其中該基底及該組第四井區屬於該第一型半導體，該組第一井區及該第二井區屬於一第二型半導體。
第1圖係本發明實施例之半導體製程方法100的流程圖。第2圖至第4圖可為半導體製程方法100之步驟對應之製程構造示意圖。步驟110、120可對照於第2圖，步驟130、140可對照於第3圖，步驟150、160可對照於第4圖。半導體製程方法100係包含製作半導體結構及記憶體單元的步驟。所述的半導體結構可包含記憶體單元以外的元件結構，如核心元件(core device)及輸入輸出元件(I/O device等)之結構。半導體製程方法100可包含：步驟110：於基底210上佈植第一深井區220a及第二深井區220b，其中第一深井區220a屬於半導體結構，且第二深井區220b可屬於記憶體單元288；步驟120：於第一深井區220a設置第一組隔離區230，及於第二深井區220設置第二組隔離區240，第一深井區220a及第二深井區220b可設置隔離區250予以分隔；步驟130：同步於第一深井區220a對應於第一組隔離區230形成的第一組間隙，佈植一組第一井區310a、310b、330c及310d，從而形成一組第一通道區ch11、ch12、ch13及ch14，及於第二深井區220b對應於第二組隔離區240形成的第二組間隙佈植第二井區320，從而形成第二通道區chFG及第三通道區chCG；步驟140：於第一深井區220a對應於第一組隔離區230形成的第二組間隙，佈植一組第三井區330a、330b、330c及330d，從而形成一組第四通道區ch21、ch22、ch23及ch24；步驟150：使用第一光罩以使光阻410可遮蓋第一通道區ch11至ch14、及第二通道區chFG，露出第四通道區ch21至ch24之至少一第四通道區(例如露出第四通道區ch22及ch23)及第三通道區chCG；及 步驟160：執行屬於第一型半導體(例如p型半導體)之摻雜，以同步提升露出的第四通道區(例如第4圖所示的第四通道區ch22及ch23)及該第三通道區chCG的摻雜濃度。
其中，基底210及第三井區330a至330d可屬於第一型半導體(例如p型半導體)，而第一深井區220a、第二深井區220b、第一井區310a至310d及第二井區320可屬於第二型半導體(例如n型半導體)。根據本發明實施例，步驟120所述的隔離區230、240或250可例如為淺溝槽隔離區(shallow trench isolation；STI)。通道摻雜p1至p3可屬於第一型半導體之摻雜，通道摻雜n1至n3可屬於第二型半導體之摻雜。
本文可以第一型半導體係p型半導體，且第二型半導體係n型半導體為例，以便說明本發明實施例的原理，但此非用以限制本發明之範圍。使用者可視需要，改變半導體類型。步驟130中，更可包含執行通道摻雜，以調整通道區的摻雜濃度。舉例而言，參酌第3圖，當第一井區310a至310d係n型半導體井區，則第一通道區ch11至ch14可為p型金氧半導體(P-type Metal-Oxide-Semiconductor；PMOS)之通道，故可於第一通道區ch11至ch14執行n型半導體之摻雜n1。此外，因第二井區320的半導體類型係相同於第一井區310a至310d，故第二通道區chFG及第三通道區chCG可如第3圖所示，執行n型半導體之摻雜n1。上述的第一通道區ch11至ch14、第二通道區chFG及第三通道區chCG的通道摻雜n1，可同步執行。同理，第四通道區ch21至ch22可執行p型半導體的通道摻雜p1。於本發明實施例中，摻雜n1、及摻雜p2可分作兩階段執行，而非同步執行。第一通道區ch11至ch14的每一通道的兩端可執行p型半導體的摻雜以形成金氧半導體的源極區及汲極區，且第二通道區ch21至ch24的每一通道的兩端可執行n型半導體的摻雜以形成金氧半導體的源極區及汲極區。於 第2至4、6至8及12至20圖中，並未將該些源極區及汲極區繪出，以簡化圖示，然本領域工程人員應可知悉其原理，於第9、20至23圖，則可見摻雜形成的電極區。
第4圖及步驟160中，光阻410遮蓋第四通道區ch21及ch24，露出第四通道區ch22及ch23，係為執行通道摻雜p2於第四通道區ch22及ch23。在第1至4圖的示例中，第四通道區ch21、ch22、ch23及ch24可分別為低門檻電壓(low threshold voltage；low Vt)之核心元件(core device)Cnl、中門檻電壓(regular Vt)之核心元件Cnr、高門檻電壓(high Vt)之核心元件Cnh、及輸入輸出元件(IO device)IOn的通道區。第四通道區ch11、ch12、ch13及ch14可分別為低門檻電壓之核心元件Cpl、中門檻電壓之核心元件Cpr、高門檻電壓之核心元件Cph、及輸入輸出元件IOp的通道區。相較於核心元件，輸入輸出元件可具有較厚的閘氧化層(gate oxide)。由於第四通道區ch22、ch23對應的元件的門檻電壓較高，故第四通道區ch22、ch23須比第四通道區ch21具有更高濃度的通道摻雜，故可如第4圖，用光阻410遮蓋第四通道區ch21，對於第四通道區ch22、ch23執行通道摻雜p2。於第4圖及步驟160中，可見光阻410可遮蓋第二通道區chFG，露出第三通道區chCG。因此，當對於第四通道區ch22、ch23執行通道摻雜p2時，可使第三通道區chCG亦被執行通道摻雜p2。
於本例中，第二通道區chFG可位於記憶體單元288的浮動閘極之下方，第三通道區chCG可位於記憶體單元288的電容耦合閘極(或可稱為控制閘極)之下方。當記憶體單元288以福勒-諾德漢穿隧(Fowler-Nordheim tunneling)效應執行抹除(erase)操作時，須將熱電子由浮動閘極拉出，拉至記憶體單元288的下方之井區(如第二井區320)。於抹除操作時，第二井區320可被施加一 較高電壓，且浮動閘極預期須接收一較低電壓，方可驅使熱電子從浮動閘極被拉至井區，以達成抹除操作。由於浮動閘極的操作電壓係藉由耦合效應而隨著電容耦合閘極的操作電壓改變，故先前技術中，係將浮動閘極及電容耦合閘極形成於兩相異的井區，以便施加相異電壓，但此兩井區造成元件面積無法縮減。根據本發明實施例，浮動閘極及電容耦合閘極可形成於共同之井區(例如本例的第二井區320)，然而，須於電容耦合閘極對應的第三通道區chCG，執行額外的通道摻雜，方可達成區隔功效，使執行抹除操作時，當第二井區320被施加較高電壓，電容耦合閘極仍可保持較低電壓，從而將浮動閘極耦合至較低電壓，以順利完成熱電子移除及抹除操作。若要執行上述的第三通道區chCG的額外之通道摻雜(如第4圖的通道摻雜p2)，一般而言，須使用額外的光罩。但如步驟150、160及第4圖所示，第三通道區chCG的通道摻雜p2可隨同第四通道區ch22、ch23的通道摻雜p2一併執行。故根據本發明實施例，可省略使用額外之光罩，使記憶體單元288可形成於單一井區，且確保抹除操作可順利執行。第4圖中，以第四通道區ch22為例，通道摻雜p1及p2繪成兩層僅為示意，用以表示執行兩次通道摻雜，以提高通道之摻雜濃度，而非表示存在兩個邊界分明之層狀結構，於此敘明。
第5圖係本發明實施例之半導體製程方法100可另包含之步驟的流程圖。第6、7、8圖係本發明實施例中，對應於第5圖的製程構造示意圖。第6圖可對應於步驟510、520，第7圖可對應於步驟530、540，且第8圖可對應於步驟550、560。根據本發明實施例，半導體製程方法100可另包含：
步驟510：使用第二光罩以使光阻610遮蓋第二通道區chFG、第三通道區chCG及第四通道區ch21至ch24，露出第一通道區ch11至ch14的至少一第一通道區(例如ch12及ch13)；
步驟520：執行屬於第二型半導體(例如n型半導體)之摻雜以調整露出的第一通道區(如ch12及ch13)的摻雜濃度。
步驟530：使用第三光罩以使光阻710遮蓋第一通道區ch11至ch14、及第二通道區chFG，露出第四通道區ch21至ch24之至少一第四通道區(如ch23)及該第三通道區chCG；
步驟540，執行屬於第一型(如p型)半導體之摻雜以同步提升露出的第四通道區(如ch23)及第三通道區chCG的摻雜濃度。
步驟550：使用第四光罩以使光阻810遮蓋第二通道區chFG、第三通道區chCG及第四通道區ch21至ch24，露出第一通道區ch11至ch14的至少一第一通道區(例如ch13)；
步驟560：執行屬於第二型半導體(例如n型半導體)之摻雜以調整露出的第一通道區(如ch13)的摻雜濃度。
步驟510至560可(但不限於)接續步驟160執行。由第6圖可見，第一通道區ch12及ch13係露出，以執行通道摻雜n2。於第1至4、6圖的示例中，因對應於第四通道區ch11、ch12、ch13之元件的門檻電壓分別為低門檻電壓、中門檻電壓、高門檻電壓，故第四通道區ch12、ch13相較於第四通道區ch11須更高濃度的通道摻雜，故步驟510、520可遮蔽第四通道區ch11，而對第四通道區ch12、ch13執行通道摻雜。由於第三通道區chCG係須第一型半導體(本例中可為p型)之通道摻雜，與第四通道區ch12、ch13所須的通道摻雜之類型相異，故步驟510可遮蓋第三通道區chCG。由第7圖可見，當執行第四通道區ch23的通道摻雜p3時，因第三通道區chCG亦須第一型半導體的通道摻雜，故可同步執行通道摻雜。經步驟530、540後，可見第四通道區ch21的摻雜濃度小於第四通道區ch22，且第四通道區ch22的摻雜濃度小於第四通道區ch23，故第四通道區ch21、ch22、ch23可對應於低門檻電壓核心元件、中門檻電壓核心元件及高門 檻電壓核心元件。第8圖中，由於第一通道區ch13對應於高門檻電壓元件，故須再次執行通道摻雜n3，但其他通道區可不須摻雜，故可使用光阻810遮蓋其他通道區，僅對於第一通道區ch13執行通道摻雜n3。執行步驟540後可見，第二通道區chFG僅有通道摻雜n1，但第三通道區chCG具有通道摻雜n1、p2、p3，故可有效區隔第三通道區chCG下方的第二井區320及第三通道區chCG上方的電容耦合閘極，從而達到可正常執行記體體抹除操作的功效。
第9圖係本發明實施例之記憶體單元288的佈局(layout)示意圖。第10圖係第9圖之記憶體單元288的示意圖。第2至4、6至8圖中，為同時呈現核心元件、輸出輸入元件及記憶體單元之結構，故省略細節，然而第9圖及第10圖可繪出較多記憶體單元288之結構。記憶體單元288可包含電容耦合閘極CG、浮動閘極FG、控制線CL、位元線BL、共電極CE、字元線WL及源極線SL。記憶體單元288的佈局方式以俯瞰方向觀之，可如(但不限於)第9圖所示。上述的記憶體單元288之各部分可根據佈局最佳化及設計規則檢查(DRC)予以設計。於第9圖所示的佈局方式中，可由端點A至端點A’沿一剖面線，途經位於井區320的隔離區250、源極線SL、字元線WL、共電極CE、浮動閘極FG、位元線BL、位於井區320的隔離區240、電容耦合閘極CG、控制線CL及位於井區320的隔離區240，以對應於第10圖的記憶體單元288之剖面圖。第9圖中，源極線SL、共電極CE、位元線BL及控制線CL可例如為半導體之摻雜區，字元線WL、共電極CE、浮動閘極FG及電容耦合閘極CG可例如為多晶矽層(polysilicon layer)，但本發明實施例不限於此。
第11圖係半導體製程方法100可另包含之步驟的流程圖。搭配第10 圖，半導體製程方法100可另包含：步驟1010：於第二通道區chFG形成浮動閘極FG及字元線WL，及於第三通道區chCG形成該電容耦合閘極CG；及步驟1020：於第二井區320執行屬於第一型(例如p型)半導體之摻雜以於電容耦合閘極CG之一側形成控制線CL，於浮動閘極FG之第一側形成位元線BL，於浮動閘極FG之第二側及字元線WL之第一側形成共電極CE，及於字元線WL之第二側形成源極線SL。
如上述，浮動閘極FG的操作電壓可藉由耦合效應，隨電容耦合閘極CG的操作電壓改變，第10圖的虛線可示意浮動閘極FG及電容耦合閘極CG之間的電性耦合。現以第一型半導體係p型、第二型半導體係n型為例，第10圖中，對應於第二井區320、位元線BL、源極線SL的電壓V1可為高電壓(例如約11伏特)，對應於控制線CL、電容耦合閘極CG、浮動閘極FG的電壓V2可為低電壓(例如約0伏特)，且對應於字元線WL的電壓V3可為中電壓(例如約6伏特)。此係對應於抹除操作時的電壓分佈。如第10圖所示，控制線CL的低電壓可使電容耦合閘極CG的操作電壓係低電壓，進而耦合浮動閘極FG，使之操作於低電壓。此時位於浮動閘極FG的熱電子910可因穿隧效應被拉向第二井區320，從而執行記憶體單元288抹除操作。表格1可為本發明實施例中，第10圖之記憶體單元288執行寫入操作、抹除操作及讀取操作的操作電壓示意表。表格1中所示的電壓值僅為舉例，作為電壓高低調配的參考，並非用以限制本發明的範圍：
表格1所示之字元線WL的操作電壓係對應於被選擇(selected)的記憶體單元，若是未被選擇(unselected)的記憶體單元，其字元線WL於寫入操作時可具有操作電壓6伏特，於讀取操作時可具有操作電壓2伏特。如表格1所示，本發明實施例的記憶體單元288可正常執行記憶體之各種操作。
第12圖係本發明實施例的半導體製程方法1100的流程圖。第13至20圖對應於半導體製程方法1100的結構示意圖。第13圖可對應於步驟1105至1115，第14圖可對應於步驟1120至1125，第15圖可對應於步驟1130至1135，第16圖可對應於步驟1140至1145，第17至20圖可分別對應於步驟1150、1155、1160及1165。半導體製程方法1100可包含：步驟1105：於基底210上設置複數個隔離區1210，從而形成複數個間隙；步驟1110：於該複數個間隙的一組間隙，佈植一組井區1220a至1220c，從而形成一組通道區ch31、ch32及ch33；步驟1115：使用第一光罩以使光阻1291遮蓋通道區ch31至ch33以外的間隙，露出通道區ch31至ch33，以對於通道區ch31至ch33執行通道摻雜n11；步驟1120：對應於另一組間隙，佈植一組井區1230a、1230b、1230c，從而形成一組通道區ch41、ch42及ch43；步驟1125：使用第二光罩以使光阻1292遮蓋通道區ch41、ch42及ch43以外的間隙，露出通道區ch41、ch42及ch43，且對於通道區ch41至ch43 執行通道摻雜p11；步驟1130：於另一間隙佈植井區1240，及另一組間隙佈植井區1250，從而於井區1240形成通道區ch51，及於井區1250形成通道區chCG及通道區chFG；步驟1135：使用第三光罩以使光阻1293遮蓋通道區ch51、chFG及chCG以外的通道區，露出通道區ch51、chFG及chCG，且對於通道區ch51、chFG及chCG執行通道摻雜n21；步驟1140：於另一間隙，佈植井區1260，從而形成通道區ch61；步驟1145：使用第四光罩以使光阻1294遮蓋通道區ch61以外的通道區，露出通道區ch61，且對於通道區ch61執行通道摻雜p21；步驟1150：使用第五光罩以使光阻1295遮蓋通道區ch42、ch43及chCG以外的通道區，露出通道區ch42、ch43及chCG，且對於通道區ch42、ch43及chCG執行通道摻雜p12；步驟1155：使用第六光罩以使光阻1296遮蓋通道區ch32及ch33以外的通道區，露出通道區ch32及ch33，且對於通道區ch32及ch43執行通道摻雜n12；步驟1160：使用第七光罩以使光阻1297遮蓋通道區ch43及chCG以外的通道區，露出通道區ch43及chCG，且對於通道區ch43及chCG執行通道摻雜p13；及步驟1165：使用第八光罩以使光阻1298遮蓋通道區ch33以外的通道區，露出通道區ch33，且對於通道區ch33執行通道摻雜n13。
上述步驟及第13至20圖中，基底210、井區1230a至1230c及1260可屬於第一型(例如p型)半導體，井區1220a至1220c、1240及1250屬於第二型(例如n型)半導體。井區1220a至1220c、1230a至1230c、1240及1260可 屬於半導體結構。井區1250可屬於記憶體單元388。因此，通道區ch31、ch32、ch33可例如為第一型金氧半導體(例如PMOS)的通道，且通道區ch41、ch42、ch43可例如為第二型金氧半導體(例如NMOS)的通道。其中，通道區ch31、ch32、ch33可分別對應於低門檻電壓、中門檻電壓、高門檻電壓的核心元件Cpl、Cpr、Cph。通道區ch41、ch42、ch43可分別對應於低門檻電壓、中門檻電壓、高門檻電壓的核心元件Cnl、Cnr、Cnh。通道區ch51、ch61可分別為輸入輸出元件IOp、IOn的通道區，其中輸入輸出元件IOp可為第一型金氧半導體，IOn可為第二型金氧半導體。通道區chFG及chCG可對應於記憶體單元388。通道摻雜p11至p13可為第一型半導體的通道摻雜，且通道摻雜n11至n13可為第二型半導體的通道摻雜。根據本發明實施例，通道區chCG之通道摻雜n21可為不具功效之通道摻雜，但由於步驟1130至1135中，井區1240、1250係同步佈植，且井區1240、1250係同步執行通道摻雜，故通道區chCG亦執行通道摻雜n21。相較於第1至8圖之示例，第12至第20圖所示的製程中，可不具有第2至8圖所示的深井區220a、220b。記憶體單元388中，對應於浮動閘極的通道區chFG及對應於電容耦合閘極的通道區chCG仍可形成於同一井區1250，故可有效縮減面積。相似於半導體製程方法100的原理，在半導體製程方法1100中，通道區chCG可於核心元件Cnr及Cnh的通道區ch42及cn43執行第一型半導體(例如p型)通道摻雜時，藉由使用同一套光罩、光阻同步執行通道摻雜，可達到阻隔井區1250及電容耦合閘極之功效，且可避免使用額外的光罩。關於記憶體單元388的細節架構，同前理，可如第10圖所示，形成電容耦合閘極CG、浮動閘極FG、字元線WL、位元線BL、源極線SL及控制線CL等，以利操作。因原理相似於記憶體單元288，故細節不另重述，唯記憶體單元388中，其包含的各電極及線路係形成於第15至20圖的井區1250。
記憶體單元的電容耦合閘極之通道，如上述的通道chCG，其兩側的邊界崩潰值(junction breakdown)可影響記憶體之操作。若邊界崩潰值過低，例如低於操作電壓，可能造成記憶體單元操作失敗。因此，本發明實施例可提供避免此缺失之半導體結構。第21圖係本發明一實施例的記憶體單元之剖面示意圖。第21圖的記憶體單元，可為(但不限於)前述的記憶體單元288或388。根據本發明實施例，可於電容耦合閘極CG的通道區chCG之兩側，執行屬於第一型(如p型)半導體的低濃度摻雜以形成摻雜區2020a、2020b，以形成兩電極區，例如汲極及源極，從而提高電容耦合閘極CG的邊界崩潰值(junction breakdown)。第21圖之通道摻雜2030可對應於第8圖的通道區chCG的通道摻雜n1、p2及p3，或第20圖的通道區chCG的通道摻雜n21、p12及p13。井區2065可屬於第二型(如n型)半導體。井區2065可為通道區chCG所在的井區，例如可對應於第8圖的井區320、或第20圖的井區1250。第21圖所示的介電層2010可為層間介電質(interlayer dielectric；ILD)，用以降低多層導線之間的電容效應。停止層2040可為接觸蝕刻停止層(Contact Etch Stop Layer；CESL)，用以提供局部的應力以提昇載子的移動率。阻隔層2050可為自對準多晶矽化物阻隔(self-aligned silicide block；SAB)層，用以調整阻值。本發明實施例中，可使用第21圖之架構，以避免低濃度摻雜區2020a或2020b與井區2065之間的邊界崩潰值低於操作電壓，導致記憶體單元操作失敗。
第22圖係本發明另一實施例的記憶體單元之剖面示意圖。根據第22圖的實施例，可於通道區chCG之兩側的執行屬於第一型(例如p型)半導體的低濃度摻雜以形成摻雜區2105a及2105b，於通道區cnCG之兩側的第一深度執行屬於第一型半導體的高濃度摻雜以形成兩電極區2110a及2110b，且於通道區chCG之兩側之第二深度執行屬於第一型半導體的低濃度摻雜以形成摻雜區 2120a及2120b，以調整兩電極區2110a、2110b的摻雜濃度的梯度，從而提高電容耦合閘極CG對應的邊界崩潰值，其中第二深度可深於第一深度。當使用第22圖所示的結構，亦可避免邊界崩潰值低於操作電壓，導致記憶體單元操作失敗。
第23圖本發明另一實施例的記憶體單元之剖面示意圖。如第23圖的實施例，可於電容耦合閘極CG的通道區2030的兩端執行第一型半導體的低濃度摻雜以形成兩摻雜區2205a及2205b，且於通道區2030的兩端，接近兩摻雜區2205a及2205b的外側，執行第一型半導體的高濃度摻雜，以形成兩電極區2210a及2210b。第23圖的實施例與第21圖、第22圖的實施例的相異處在於，通道區2030、電極區2210a及2210b係直接形成於基底2295，而非形成於井區。此處的基底2295可對應於第2圖或第13圖的基底210。換言之，上述的第1圖的流程步驟中，可選擇性的省略佈植第二深井區220b及第二井區320，此外，上述的第12圖的流程步驟中，可選擇性地省略佈植井區1250，從而可根據第23圖的結構製作記憶體單元。由於第23圖的結構亦可避免浮動閘極與電容耦合閘極形成於相異井區，故亦具有縮小記憶體單元面積的功效。此外，亦可避免邊界崩潰值過低而造成記憶體單元操作失敗的缺失。
綜上可知，使用本發明實施例提供的半導體製程方法，所製作的記憶體單元的浮動閘極與電容耦合閘極可不須形成於相異井區，故可節省記憶體面積。此外，本發明實施例中，可搭配使用製作非記憶體單元之元件所用之光罩，於電容耦合閘極執行通道摻雜，以使記憶體單元可正常操作，而不須使用多餘的光罩，故可有效簡化流程及光罩成本。此外，亦可藉由適宜的摻雜方式，改善邊界崩潰值過低的問題。因此，本發明對於本領域，實有助益。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100、1100‧‧‧半導體製程方法
110至160、510至560、1010 至1020、1105至1165‧‧‧步驟
288‧‧‧記憶體單元
230、240、250、1210‧‧‧隔離區
210、2295‧‧‧基底
220a、220b‧‧‧深井區
310a至310d、320、330a至 330d、1220a至1220c、1230a 至1230c、1240、1250、2065‧‧‧井區
ch11至ch14、ch21至ch24、 chFG、chCG、ch31至ch33、 ch41至ch43、ch51、ch61‧‧‧通道區
Cpl、Cpr、Cph、Cnl、Cnr、 Cnh‧‧‧核心元件
IOp、IOn‧‧‧輸入輸出元件
410、610、710、810、1291 至1298‧‧‧光阻
p1、p2、p3、n1、n2、n3、p11、p12、p13、n11、n12、n13、2030‧‧‧通道摻雜
V1、V2、V3‧‧‧電壓
CG‧‧‧電容耦合閘極
FG‧‧‧浮動閘極
BL‧‧‧位元線
WL‧‧‧字元線
CL‧‧‧控制線
SL‧‧‧源極線
910‧‧‧熱電子
CE‧‧‧共電極
2010‧‧‧介電層
2040‧‧‧停止層
2050‧‧‧阻隔層
2020a、2020b、2105a、 2105b、2120a、2120b‧‧‧摻雜區
2110a、2110b‧‧‧電極區
A、A’‧‧‧端點
第1圖係本發明一實施例之半導體製程方法的流程圖。 第2圖至第4圖係對應於第1圖之步驟的製程構造示意圖。 第5圖係第1圖之半導體製程方法可另包含之步驟的流程圖。 第6至8圖係對應於第5圖之步驟的製程構造示意圖。 第9圖係本發明一實施例之記憶體單元的佈局示意圖。 第10圖係第9圖之記憶體單元的剖面示意圖。 第11圖係第1圖之半導體製程方法可另包含之步驟的流程圖。 第12圖係本發明一實施例之半導體製程方法的流程圖。 第13至20圖係係對應於第12圖之步驟的製程構造示意圖。 第21圖係本發明一實施例的記憶體單元之剖面示意圖。 第22圖係本發明一實施例的記憶體單元之剖面示意圖。 第23圖係本發明一實施例的記憶體單元之剖面示意圖。

Claims (13)

  1. 一種半導體製程方法，用以形成一半導體結構及一記憶體單元，該製程方法包含： 於一基底上佈植一第一深井區及一第二深井區，其中該第一深井區屬於該半導體結構，且該第二深井區屬於該記憶體單元； 於該第一深井區設置一第一組隔離區，及於該第二深井區設置一第二組隔離區； 同步於該第一深井區對應於該第一組隔離區形成的一第一組間隙，佈植一組第一井區，從而形成一組第一通道區，及於該第二深井區對應於該第二組隔離區形成的一第二組間隙佈植一第二井區，從而形成一第二通道區及一第三通道區； 於該第一深井區對應於該第一組隔離區形成的一第二組間隙，佈植一組第三井區，從而形成一組第四通道區； 使用一第一光罩以使光阻遮蓋該組第一通道區、及該第二通道區，露出該組第四通道區之至少一第四通道區及該第三通道區；及 執行屬於一第一型半導體之摻雜以同步提升露出的該至少一第四通道區及該第三通道區的摻雜濃度； 其中該基底及該組第三井區屬於該第一型半導體，該第一深井區、該第二深井區、該組第一井區及該第二井區屬於一第二型半導體。
  2. 如請求項1所述的半導體製程方法，其中該記憶體單元包含一電容耦合閘極、一浮動閘極、一控制線、一位元線、一共電極、一字元線及一源極線，該半導體製程方法另包含： 於該第二通道區形成該浮動閘極及該字元線，及於該第三通道區形成該電容耦合閘極；及 於該第二井區執行屬於該第一型半導體之摻雜以於該電容耦合閘極之一側形成該控制線，於該浮動閘極之一第一側形成該位元線，於該浮動閘極之一第二側及該字元線之一第一側形成該共電極，及於該字元線之一第二側形成該源極線。
  3. 如請求項1所述的半導體製程方法，另包含： 使用一第二光罩以使光阻遮蓋該第二通道區、該第三通道區及該組第四通道區，露出該組第一通道區的至少一第一通道區；及 執行屬於該第二型半導體之摻雜以調整露出的該至少一第一通道區的摻雜濃度。
  4. 一種半導體製程方法，用以形成一半導體結構及一記憶體單元，該製程方法包含： 於一基底上設置複數個隔離區，從而形成複數個間隙； 於該複數個間隙之一組第一間隙，佈植一組第一井區，從而形成一組第一通道區； 於該複數個間隙之一第二間隙佈植一第二井區，及於該複數個間隙之一組第三間隙佈植一第三井區，從而於第二井區形成一第二通道區，及於該第三井區形成一第三通道區及一第四通道區； 對應於該複數個間隙之一組第四間隙，佈植一組第四井區，從而形成一組第五通道區； 使用一第一光罩以使光阻遮蓋該組第一通道區、該第二通道區及該第四通道區，露出該組第五通道區之至少一第五通道區及該第三通道區；及 執行屬於一第一型半導體的摻雜以同步提升 露出的該至少一第五通道區及該第三通道區的摻雜濃度； 其中該基底及該組第四井區屬於該第一型半導體，該組第一井區、該第二井區及該第三井區屬於一第二型半導體，該組第一井區、該組第四井區及該第二井區屬於該半導體結構，該第三井區屬於該記憶體單元。
  5. 如請求項4所述的半導體製程方法，其中該記憶體單元包含一電容耦合閘極、一浮動閘極、一控制線、一位元線、一共電極、一字元線及一源極線，該半導體製程方法另包含： 於該第四通道區形成該浮動閘極及該字元線，及於該第三通道區形成該電容耦合閘極；及 於該第三井區執行屬於該第一型半導體之摻雜以於該電容耦合閘極之一側形成該控制線，於該浮動閘極之一第一側形成該位元線，於該浮動閘極之一第二側及該字元線之一第一側形成該共電極，及於該字元線之一第二側形成該源極線。
  6. 如請求項4所述的半導體製程方法，另包含： 於該複數個間隙之一第五間隙，佈植一第五井區，從而形成一第六通道區，其中該第五井區屬於該第一型半導體及該半導體結構。
  7. 如請求項4所述的半導體製程方法，另包含： 使用一第二光罩以使光阻遮蓋該組第五通道區、該第三通道區及該第四通道區，露出該組第一通道區的至少一第一通道區；及 執行摻雜以調整露出的該至少一第一通道區的摻雜濃度。
  8. 如請求項1或4所述的半導體製程方法，另包含： 於該第三通道區 之兩側執行屬於該第一型半導體的低濃度摻雜以形成兩電極區，從而提高該電容耦合閘極的邊界崩潰值。
  9. 如請求項1或4所述的半導體製程方法，另包含： 於該第三通道區 之兩側之一第一深度執行屬於該第一型半導體的高濃度摻雜以形成兩電極區，且於該兩側之一第二深度執行屬於該第一型半導體的低濃度摻雜以調整該兩電極區的摻雜濃度梯度，從而提高該電容耦合閘極的邊界崩潰值，其中該第二深度深於該第一深度。
  10. 一種半導體製程方法，用以形成一半導體結構及一記憶體單元，該製程方法包含： 於一基底上佈植一第一深井區，其中該第一深井區屬於該半導體結構； 於該第一深井區設置一第一組隔離區，及於該第一深井區之外設置一第二組隔離區； 於該第一深井區對應於該第一組隔離區形成的一第一組間隙，佈植一組第一井區，從而形成一組第一通道區，及對應於該第二組隔離區形成的一第二組間隙形成一第二通道區及一第三通道區，其中該第二通道區及該第三通道區屬於該記憶體單元； 於該第一深井區對應於該第一組隔離區形成的一第二組間隙，佈植一組第三井區，從而形成一組第四通道區； 使用一第一光罩以使光阻遮蓋該組第一通道區、該第二通道區，露出該組第四通道區之至少一第四通道區及該第三通道區； 執行對應於一第一型半導體 之摻雜以同步調整 露出的該至少一第四通道區及該第三通道區的摻雜濃度；及 於該第三通道區之兩邊界區執行屬於該第一型半導體之摻雜以形成兩電極區； 其中該基底及該組第三井區屬於該第一型半導體，該第一深井區及該組第一井區 屬於一第二型半導體。
  11. 一種半導體製程方法，用以形成一半導體結構及一記憶體單元，該製程方法包含： 於一基底上設置複數個隔離區，從而形成複數個間隙； 於該複數個間隙之一組第一間隙，佈植一組第一井區，從而形成一組第一通道區； 於該複數個間隙之一第二間隙，佈植一第二井區，從而於第二井區形成一第二通道區； 對應於該複數個間隙之一組第三間隙形成一第三通道區及一第四通道區，其中該第三通道區及該第四通道區屬於該記憶體單元； 對應於該複數個間隙之一組第四間隙，佈植一組第四井區，從而形成一組第五通道區，其中該組第一通道區、該組第五通道區及該第二通道區屬於該半導體結構； 使用一第一光罩以使光阻遮蓋該組第一通道區、該第二通道區及該第四通道區，露出該組第五通道區之至少一第五通道區及該第三通道區； 執行屬於一第一型半導體的摻雜以同步提昇 露出的該至少一第五通道區及該第三通道區的摻雜濃度；及 於該第三通道區之兩邊界區執行對應於該第一型半導體之摻雜以形成兩電極區； 其中該基底及該組第四井區屬於該第一型半導體，該組第一井區及該第二井區屬於一第二型半導體。
  12. 如請求項1、4、10或11所述的半導體製程方法，其中該半導體結構包含至少一核心元件結構及至少一輸出輸入元件結構。
  13. 如請求項1、4、10或11所述的半導體製程方法，其中該第一型半導體係一p型半導體，且該該第二型半導體係一n型半導體。
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