CN107623438A - 电荷帮浦装置 - Google Patents

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Abstract

电荷帮浦装置。依据环形振荡电路中延迟电路间的耦接节点的延迟信号产生驱动二相电荷帮浦电路的二相时钟信号以及驱动四相电荷帮浦电路的四相时钟信号。

Description

电荷帮浦装置
技术领域
本发明涉及一种电荷帮浦装置，且特别涉及一种包括二相电荷帮浦电路与四相电荷帮浦电路的电荷帮浦装置。
背景技术
近来的半导体存储器装置倾向于降低操作电压，以减少电能的消耗。但是，半导体存储器的某些电路部分，例如，字元线驱动器或输出驱动器，仍需要以较高的电压操作。因此，电荷帮浦电路在半导体存储器装置中扮演着不可或缺的角色。
一般来说，电荷帮浦电路包括二相(two-phase)电荷帮浦电路与四相(four-phase)电荷帮浦电路等种类，其中二相电荷帮浦电路具有较高的效率、较小的面积以及较低的功耗，然其电路若未具有N型深井(deep Nwell)将会有基体效应的问题。另外四相电荷帮浦电路虽无基体效应的问题，然其效率较低，且需额外设置延迟电路来产生驱动四相电荷帮浦电路的4个时钟信号，而大幅地增加电路布局的面积。
发明内容
本发明提供一种电荷帮浦装置，具有高效率、小面积以及低功耗的特性，且无基体效应的问题，而可准确地产生所需的电压。
本发明的电荷帮浦装置包括第一二相电荷帮浦电路、第一四相电荷帮浦电路以及驱动电路。第一四相电荷帮浦电路耦接第一二相电荷帮浦电路的输出端，而与第一二相电荷帮浦电路串接。驱动电路耦接第一二相电荷帮浦电路与第一四相电荷帮浦电路。驱动电路包括环形振荡电路以及逻辑电路。环形振荡电路包括多个延迟电路，其串接成延迟电路链，延迟电路的链输出端耦接延迟电路链的输入端，延迟电路链的输入端接收输入时钟信号。逻辑电路耦接环形振荡电路、第一二相电荷帮浦电路与第一四相电荷帮浦电路，依据延迟电路间的耦接节点的延迟信号产生驱动第一二相电荷帮浦电路的第一二相时钟信号以及驱动第一四相电荷帮浦电路的第一四相时钟信号。
在本发明的一实施例中，上述的延迟电路链包括串接的第一延迟电路、第二延迟电路以及第三延迟电路，第一延迟电路延迟输入时钟信号，第二延迟电路延迟第一延迟电路的输出信号，第三延迟电路延迟第二延迟电路的输出信号，逻辑电路依据第一延迟电路的输出信号产生第一二相时钟信号，其中第一二相时钟信号包括互为反相的第一时钟信号与第二时钟信号。
在本发明的一实施例中，上述的逻辑电路还依据第二延迟电路以及第三延迟电路的输出信号产生第一四相时钟信号，第一四相时钟信号包括第三时钟信号、第四时钟信号、第五时钟信号以及第六时钟信号。
在本发明的一实施例中，上述的逻辑电路包括第一非门、第二非门、第三非门、第四非门、第五非门、第一或门以及第一与非门。第一非门的输入端耦接第一延迟电路的输出端，输出第一时钟信号。第二非门的输入端耦接第一非门的输出端，输出第二时钟信号。第三非门的输入端耦接第二延迟电路的输出端，输出第三时钟信号。第四非门的输入端耦接第三非门的输出端，输出第四时钟信号。第五非门的输入端耦接第三延迟电路的输出端。第一或门的两输入端分别耦接第五非门的输出端以及第二延迟电路的输出端，输出第三时钟信号。第一与非门的两输入端分别耦接第五非门的输出端以及第二延迟电路的输出端，输出第四时钟信号。
在本发明的一实施例中，上述的电荷帮浦装置还包括第二四相电荷帮浦电路，其耦接第一四相电荷帮浦电路的输出端，而与第一二相电荷帮浦电路以及第一四相电荷帮浦电路串接，逻辑电路还依据延迟电路间的耦接节点的延迟信号产生驱动第二四相电荷帮浦电路的第二四相时钟信号。
在本发明的一实施例中，上述的延迟电路链还包括与第三延迟电路串接的第四延迟电路以及第五延迟电路，第四延迟电路延迟第三延迟电路的输出信号，第五延迟电路延迟第四延迟电路的输出信号，逻辑电路还依据第四延迟电路以及第五延迟电路的输出信号产生第二四相时钟信号，其中第二四相时钟信号包括第七时钟信号、第八时钟信号、第九时钟信号以及第十时钟信号。
在本发明的一实施例中，上述的逻辑电路还包括第六非门、第七非门、第八非门、第二或门以及第二与非门。第六非门的输入端耦接第四延迟电路的输出端，输出第七时钟信号。第七非门的输入端耦接第六非门的输出端，输出第八时钟信号。第八非门的输入端耦接第五延迟电路的输出端。第二或门的两输入端分别耦接第八非门的输出端以及第五延迟电路的输出端，输出第九时钟信号。第二与非门的两输入端分别耦接第八非门的输出端以及第五延迟电路的输出端，输出第十时钟信号。
在本发明的一实施例中，上述的电荷帮浦装置还包括第二二相电荷帮浦电路，其耦接于第一二相电荷帮浦电路的输出端以及第一四相电荷帮浦电路之间，逻辑电路还依据延迟电路间的耦接节点的延迟信号产生驱动第二二相电荷帮浦电路的第二二相时钟信号。
在本发明的一实施例中，上述的逻辑电路还依据第二延迟电路的输出信号产生第二二相时钟信号，第二二相时钟信号包括互为反相的第三时钟信号与第四时钟信号。
在本发明的一实施例中，上述的延迟电路链还包括与第三延迟电路串接的第四延迟电路以及第五延迟电路，第四延迟电路延迟第三延迟电路的输出信号，第五延迟电路延迟第四延迟电路的输出信号，逻辑电路还依据第四延迟电路以及第五延迟电路的输出信号产生第一四相时钟信号，其中第一四相时钟信号包括第五时钟信号、第六时钟信号、第七时钟信号以及第八时钟信号。
在本发明的一实施例中，上述的逻辑电路包括第一非门、第二非门、第三非门、第四非门、第五非门、第六非门、第七非门、或门以及与非门。第一非门的输入端耦接第一延迟电路的输出端，输出第一时钟信号。第二非门的输入端耦接第一非门的输出端，输出第二时钟信号。第三非门的输入端耦接第二延迟电路的输出端，输出第三时钟信号。第四非门的输入端耦接第三非门的输出端，输出第四时钟信号。第五非门的输入端耦接第四延迟电路的输出端，输出第五时钟信号。第六非门的输入端耦接第五非门的输出端，输出第六时钟信号。第七非门的输入端耦接第五延迟电路的输出端。或门的两输入端分别耦接第七非门的输出端以及第四延迟电路的输出端，输出第七时钟信号。与非门的两输入端分别耦接第七非门的输出端以及第四延迟电路的输出端，输出第八时钟信号。
在本发明的一实施例中，上述的环形振荡电路还包括与非门，与非门的一输入端接收输入时钟信号，另一输入端耦接延迟电路链的输出端，与非门的输出端耦接延迟电路链的输入端。
在本发明的一实施例中，上述的环形振荡电路还包括锁存电路，其耦接于延迟电路链的输出端与与非门的另一输入端之间，依据一控制信号而决定是否将延迟电路链的输出端信号输出至与非门。
本发明还提出一种电荷帮浦装置，包括二相电荷帮浦电路、多个四相电荷帮浦电路以及驱动电路。多个四相电荷帮浦电路耦接二相电荷帮浦电路的输出端，而与二相电荷帮浦电路串接。驱动电路耦接二相电荷帮浦电路与上述多个四相电荷帮浦电路，驱动电路包括环形振荡电路以及逻辑电路。环形振荡电路包括多个延迟电路，其串接成延迟电路链，延迟电路链的输出端耦接延迟电路链的输入端，延迟电路链的输入端接收输入时钟信号。逻辑电路耦接环形振荡电路、二相电荷帮浦电路与上述多个四相电荷帮浦电路，依据延迟电路间的耦接节点的延迟信号产生驱动二相电荷帮浦电路的二相时钟信号以及驱动四相电荷帮浦电路的多个第一四相时钟信号与多个第二四相时钟信号，其中第一四相时钟信号用以驱动对应的第奇数个四相电荷帮浦电路，第二四相时钟信号用以驱动对应的第偶数个四相电荷帮浦电路。
在本发明的一实施例中，上述的延迟电路链包括串接的第一延迟电路、第二延迟电路、第三延迟电路以及第四延迟电路，第一延迟电路延迟输入时钟信号，第二延迟电路延迟第一延迟电路的输出信号，第三延迟电路延迟第二延迟电路的输出信号，第四延迟电路延迟第三延迟电路的输出信号，驱动电路还依据第一延迟电路的输出信号产生二相时钟信号、依据第二延迟电路以及第三延迟电路的输出信号产生第一四相时钟信号，并依据第三延迟电路以及第四延迟电路的输出信号产生第二四相时钟信号。
在本发明的一实施例中，上述的二相时钟信号包括互为反相的第一时钟信号与第二时钟信号，第一四相时钟信号包括第一时钟信号、第二时钟信号、第三时钟信号以及第四时钟信号，第二四相时钟信号包括第五时钟信号、第六时钟信号、第七时钟信号以及第八时钟信号，其中第五时钟信号与第六时钟信号互为反相信号。
在本发明的一实施例中，上述的驱动电路包括第一非门、第二非门、第三非门、第四非门、第五非门、第六非门、第一或门、第二或门、第一与非门以及第二与非门。第一非门的输入端耦接第一延迟电路的输出端，输出第一时钟信号。第二非门耦接第一非门的输出端，输出第二时钟信号。第三非门的输入端耦接第二延迟电路的输出端。第一或门的两输入端分别耦接第三非门的输出端以及第一延迟电路的输出端，输出第三时钟信号。第一与非门的两输入端分别耦接第三非门的输出端以及第一延迟电路的输出端，输出第四时钟信号。第四非门的输入端耦接第三延迟电路的输出端，输出第五时钟信号。第五非门的输入端耦接第四非门的输出端，输出第六时钟信号。第六非门的输入端耦接第四延迟电路的输出端。第二或门的两输入端分别耦接第六非门的输出端以及第四延迟电路的输出端，输出第七时钟信号。第二与非门的两输入端分别耦接第六非门的输出端以及第四延迟电路的输出端，输出第八时钟信号。
在本发明的一实施例中，上述的环形振荡电路还包括与非门，与非门的输入端接收输入时钟信号，另一输入端耦接延迟电路链的输出端，与非门的输出端耦接延迟电路链的输入端。
在本发明的一实施例中，上述的环形振荡电路还包括锁存电路，其耦接于延迟电路链的输出端与与非门的另一输入端之间，依据控制信号而决定是否将延迟电路链的输出端信号输出至与非门。
基于上述，本发明实施例的电荷帮浦装置依据环形振荡电路中延迟电路间的耦接节点的延迟信号产生驱动二相电荷帮浦电路的二相时钟信号以及驱动四相电荷帮浦电路的四相时钟信号，如此可避免额外设置延迟电路来产生驱动四相电荷帮浦电路的时钟信号，且可结合二相电荷帮浦电路与四相电荷帮浦电路的优点，使电荷帮浦装置具有高效率、小面积以及低功耗的特性，且无基体效应的问题，而可准确地产生所需的电压。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是依照本发明的实施例的一种电荷帮浦装置的示意图。
图2是依照本发明的实施例的一种二相电荷帮浦电路与四相电荷帮浦电路的示意图。
图3是依照图1实施例的一种逻辑电路的示意图。
图4是依照图3实施例的一种时钟信号的波形示意图。
图5是依照本发明另一实施例的一种电荷帮浦装置的示意图。
图6是依照图5实施例的一种逻辑电路的示意图。
图7是依照图6实施例的一种时钟信号的波形示意图。
图8是依照本发明另一实施例的一种电荷帮浦装置的示意图。
图9是依照本发明另一实施例的一种电荷帮浦装置的示意图。
图10是依照图9实施例的一种逻辑电路的示意图。
【符号说明】
102、502、802、902：驱动电路
104：环形振荡电路
106、506、806、906：逻辑电路
108、110、112、508、510：延迟电路
114：与非门
116：锁存电路
108O～112O、508O～510O：输出端
PA、PA2：二相电荷帮浦电路
PB、PB2：四相电荷帮浦电路
VDD：输入电压
CLK、CLKB、P11～P44、P11D～P44D：时钟信号
Vout：输出电压
ENOSC：时钟致能信号
Q：锁存电路的输出端
D：锁存电路的输入端
ZEN：锁存电路的控制端
SC1：控制信号
D1～D6：反相器
M1、M2：N型晶体管
Q1～Q16：P型晶体管
C1～C6：电容
N1、N2、N3、N4：节点
VSS：接地电压
O1、O3：输出端
INV1～INV8：非门
OR1、OR2：或门
NAND1、NAND2：与非门
T1～T5：时间
具体实施方式
本说明书(包括权利要求书)中所使用的术语“耦接”可指任何直接或间接连接方式。举例来说，“第一装置耦接到第二装置”可解释为“第一装置直接连接到第二装置”或“第一装置通过其它装置或连接方式间接连接到第二装置”。此外，在附图和实施例中任何适当的地方，具有相同参考标号的元件/装置/步骤表示相同或相似的部分。不同实施例中的具有相同参考标号或名称的元件/装置/步骤可交互参考。
下文提供多个实施例以详细描述本公开，但本公开不限于所提供的实施例，并且所提供的实施例可适当的结合。在以下的实施例中，相同或相似的元件符号代表相同或相似的构件或信号。
图1是依照本发明实施例的一种电荷帮浦装置的示意图，请参照图1。电荷帮浦装置包括二相电荷帮浦电路PA、四相电荷帮浦电路PB以及驱动电路102，其中二相电荷帮浦电路PA耦接输入电压VDD以及四相电荷帮浦电路PB，驱动电路102耦接二相电荷帮浦电路PA与四相电荷帮浦电路PB。二相电荷帮浦电路PA接收来自驱动电路102的时钟信号CLK以及时钟信号CLKB而被驱动，以对输入电压VDD进行升压。四相电荷帮浦电路PB则接收来自驱动电路102的时钟信号P11、P22、P33、以及P44而被驱动，以对二相电荷帮浦电路PA的输出电压进行升压，进而产生输出电压Vout。
进一步来说，二相电荷帮浦电路PA与四相电荷帮浦电路PB的实施方式可如图2所示，请参照图2。二相电荷帮浦电路PA可包括N型晶体管M1、M2、P型晶体管Q1～Q4以及电容C1、C2，其中N型晶体管M1耦接于输入电压VDD与电容C1的第一端(节点N1)之间，N型晶体管M1的栅极耦接电容C2的第一端(节点N2)，N型晶体管M2耦接于输入电压VDD与电容C2的第一端之间，N型晶体管M2的栅极耦接电容C1的第一端，电容C1与电容C2的第二端则分别接收时钟信号CLK以及时钟信号CLKB。此外，N型晶体管M1与M2的基体耦接接地电压VSS。值得注意的是，在部分实施例中也可将N型晶体管M1与M2的基体耦接至二相电荷帮浦电路PA的输入端，以改善基体效应的问题。另外，P型晶体管Q1的漏极与栅极分别耦接节点N1与N2，P型晶体管Q1的源极耦接P型晶体管Q4的漏极，P型晶体管Q1的基体与漏极相耦接且连接至P型晶体管Q2的基体。P型晶体管Q2耦接于节点N1与二相电荷帮浦电路PA的输出端O1之间，P型晶体管Q2的栅极耦接节点N2。P型晶体管Q3耦接于节点N2与二相电荷帮浦电路PA的输出端O1之间，P型晶体管Q2的栅极耦接节点N1，P型晶体管Q3的基体耦接P型晶体管Q4的漏极。P型晶体管Q4的基体与漏极相耦接，P型晶体管Q4的源极与栅极分别耦接节点N2与N1。
另外，四相电荷帮浦电路PB可包括P型晶体管Q5～Q16以及电容C3～C6，其中P型晶体管Q6耦接于二相电荷帮浦电路PA的输出端O1与电容C5的第一端(节点N3)，P型晶体管Q6的栅极耦接电容C3的一端，电容C3的另一端则接收时钟信号P22，电容C5的第二端接收时钟信号P33。P型晶体管Q5耦接于P型晶体管Q6的栅极与节点N3之间，P型晶体管Q5的栅极耦接前一级的二相电荷帮浦电路PA中的节点N1。P型晶体管Q7耦接于二相电荷帮浦电路PA的输出端O1与P型晶体管Q8的源极之间，P型晶体管Q7的栅极耦接节点N3，P型晶体管Q7的基体与漏极相耦接且耦接P型晶体管Q6的基体，P型晶体管Q8的漏极耦接节点N3，P型晶体管Q8的基体与源极相耦接且耦接P型晶体管Q6的基体，P型晶体管Q8的栅极则耦接节点N4。P型晶体管Q13耦接于节点N3与P型晶体管Q14的基体之间，P型晶体管Q13的栅极耦接节点N4，P型晶体管Q13的基体与漏极相耦接。P型晶体管Q14耦接于节点N3与四相电荷帮浦电路PB的输出端O3之间，P型晶体管Q14的栅极耦接节点N4。
P型晶体管Q11耦接于二相电荷帮浦电路PA的输出端O1与电容C6的第一端(节点N4)，P型晶体管Q11的栅极耦接电容C4的一端，电容C4的另一端则接收时钟信号P44，电容C6的第二端接收时钟信号P11。P型晶体管Q12耦接于P型晶体管Q11的栅极与节点N4之间，P型晶体管Q12的栅极耦接前一级的二相电荷帮浦电路PA中的节点N2。P型晶体管Q9耦接于二相电荷帮浦电路PA的输出端O1与P型晶体管Q10的源极之间，P型晶体管Q9的栅极耦接节点N4，P型晶体管Q9的基体与漏极相耦接且耦接P型晶体管Q11的基体，P型晶体管Q10的漏极耦接节点N4，P型晶体管Q10的基体与源极相耦接且耦接P型晶体管Q11的基体，P型晶体管Q10的栅极则耦接节点N3。P型晶体管Q16耦接于节点N4与P型晶体管Q15的基体之间，P型晶体管Q16的栅极耦接节点N3，P型晶体管Q16的基体与漏极相耦接。P型晶体管Q15耦接于节点N4与四相电荷帮浦电路PB的输出端O3之间，P型晶体管Q15的栅极耦接节点N3。
另外，驱动电路102可例如包括环形振荡电路104以及逻辑电路106，环形振荡电路104耦接逻辑电路106，其中环形振荡电路104包括延迟电路108、延迟电路110、延迟电路112、与非门114以及锁存电路116。延迟电路108、110以及112串接成延迟电路链，延迟电路链的输出端耦接延迟电路链的输入端，与非门114的输入端接收时钟致能信号ENOSC并耦接锁存电路116的输出端Q，与非门114的输出端耦接延迟电路链的输入端。此外，锁存电路116的输入端D耦接延迟电路链的输出端，锁存电路116的控制端ZEN接收控制信号SC1。延迟电路108、110以及112可例如以反相器来实施，如在本实施例中，延迟电路108可包括串接的反相器D1、D2，延迟电路110与112则可分别以反相器D3与D4来实施，然不以此为限，各个延迟电路可依设计需求包括不同个数的反相器，且各个反相器可具有不同的延迟时间。
当时钟致能信号ENOSC被输入至与非门114时，环形振荡电路104被致能而开始产生时钟信号，锁存电路116则可依据控制端ZEN所接收的控制信号SC1决定是否将延迟电路链的输出端信号输出至与非门114，亦即锁存电路116可依据控制信号SC1立即地使环形振荡电路104开始或停止输出时钟信号，而更精准地控制二相电荷帮浦电路PA与四相电荷帮浦电路PB的运作。值得注意的是，在部分实施例中，环形振荡电路104也可不包括锁存电路116，亦即延迟电路链的输出端可直接地连接至与非门114的输入端。
逻辑电路106依据延迟电路108、110以及112间的耦接节点的延迟信号产生驱动二相电荷帮浦电路PA的二相时钟信号以及驱动四相电荷帮浦电路PB的四相时钟信号(如图2中的时钟信号P11、P22、P33、P44)。举例来说，逻辑电路106可依据延迟电路108的输出信号产生时钟信号CLK与CLKB，其中时钟信号CLK与CLKB互为反相，以及依据延迟电路110、112的输出信号产生时钟信号P11、P22、P33、P44。进一步来说，逻辑电路106可例如以图3实施例逻辑门来实施，而图3逻辑电路106所产生的时钟信号波形则可如图4所示。逻辑电路106包括非门INV1～INV5、或门OR1以及与非门NAND1。非门INV1的输入端耦接延迟电路108的输出端108O，非门INV2的输入端耦接非门INV1的输出端，其中非门INV1与INV2的输出端分别用以输出时钟信号CLKB与CLK。非门INV3的输入端耦接延迟电路110的输出端110O，非门INV4的输入端耦接非门INV3的输出端，其中非门INV3与INV4的输出端分别用以输出时钟信号P11与P33。非门INV5的输入端耦接延迟电路112的输出端112O，或门OR1的输入端耦接非门INV5的输出端与延迟电路110的输出端110O，与非门NAND1的输入端耦接非门INV5的输出端与延迟电路110的输出端110O，其中或门OR1用以输出时钟信号P22，而与非门NAND1用以输出时钟信号P44。
如图4所示，时钟信号P11与P33反相，且时钟信号P11、P33以及P44相位落后时钟信号CLK与CLKB一段时间T1(亦即反相器D3所延迟的时间)，另外时钟信号P22落后时钟信号CLK与CLKB的时间为T1加上T2(亦即反相器D3与D4所延迟的时间)，此外，T3为反相器D1与D2所延迟的时间。
如此利用一般电荷帮浦装置中即存在的环形振荡器中的延迟电路来产生驱动二相电荷帮浦电路PA与四相电荷帮浦电路PB的时钟信号，可不需另外设置延迟电路来产生驱动二相电荷帮浦电路PA与四相电荷帮浦电路PB的时钟信号。此外，本实施例的电荷帮浦装置藉由串接二相电荷帮浦电路PA与四相电荷帮浦电路PB，可达到结合二相电荷帮浦电路PA与四相电荷帮浦电路PB的优点的效果，使电荷帮浦装置具有高效率、小面积以及低功耗的特性，且无基体效应的问题，而可准确地产生所需的电压。
图5是依照本发明另一实施例的一种电荷帮浦装置的示意图，请参照图5。相较于图1实施例的电荷帮浦装置，本实施例的电荷帮浦装置还包括四相电荷帮浦电路PB2，其耦接四相电荷帮浦电路PB的输出端，并接收来自驱动电路502的时钟信号P11D、P22D、P33D以及P44D而被驱动。四相电荷帮浦电路PB2的实施方式可例如与图2实施例中四相电荷帮浦电路PB的实施方式相同，因此在此不再赘述。值得注意的是，在四相电荷帮浦电路PB中，P型晶体管Q5以及Q12的栅极为分别耦接至前级二相电荷帮浦电路PA的节点N1与N2(亦即耦接至接收时钟信号CLK与CLKB的电容C1与C2的第一端)。类似地，在实施方式与四相电荷帮浦电路PB相同的四相电荷帮浦电路PB2中，对应P型晶体管Q5以及Q12的P型晶体管的栅极亦分别耦接至四相电荷帮浦电路PB(亦即前一级的四相电荷帮浦电路)的节点N3与N4，亦即耦接至接收时钟信号P33与P11的电容C5与C6的第一端。
此外，在本实施例中，环形振荡电路504相较于图1的环形振荡电路104还包括延迟电路508以及510，亦即在本实施例中，延迟电路链为由串接的延迟电路108、110、112、508以及510构成。在本实施例中，延迟电路508以及510分别以反相器D5与D6来实施，然不以此为限。另外，本实施例的逻辑电路506亦依据延迟电路108、110、112、508以及510间的耦接节点的延迟信号产生驱动二相电荷帮浦电路PA的二相时钟信号、驱动四相电荷帮浦电路PB的四相时钟信号(亦即时钟信号P11、P22、P33、P44)以及驱动四相电荷帮浦电路PB2的四相时钟信号(亦即时钟信号P11D、P22D、P33D、P44D)。
进一步来说，逻辑电路506可例如以图6实施例逻辑门来实施，而图6逻辑电路506所产生的时钟信号波形则可如图7所示。相较于图3的逻辑电路106，本实施例的逻辑电路506还包括用以产生时钟信号P11D～P44D的非门INV6～INV8、或门OR2以及与非门NAND2。非门INV6的输入端耦接延迟电路508的输出端508O，非门INV7的输入端耦接非门INV6的输出端，其中非门INV6与INV7的输出端分别用以输出时钟信号P11D与P33D。非门INV8的输入端耦接延迟电路510的输出端510O，或门OR2的输入端耦接非门INV8的输出端与延迟电路508的输出端508O，与非门NAND2的输入端耦接非门INV8的输出端与延迟电路508的输出端508O，其中或门OR2用以输出时钟信号P22D，而与非门NAND2用以输出时钟信号P44D。
类似地，如图7所示，时钟信号P11D与P33D反相，且时钟信号P11D、P33D以及P44D相位落后时钟信号CLK与CLKB的时间为T1、T2以及T4的总合(亦即反相器D3、D4以及D5所延迟的时间)，另外时钟信号P22D落后时钟信号CLK与CLKB的时间为T1、T2、T4以及T5(亦即反相器D3、D4、D5以及D6所延迟的时间)。此外，时钟信号P11～P44与时钟信号CLK、CLKB间的关系与图4实施例相同，因此不再赘述。
值得注意的是，由上述实施例可推知，二相电荷帮浦电路PA后所串接的四相电荷帮浦电路并不以一个或两个为限，在其它实施例中，二相电荷帮浦电路PA可串接更多个四相电荷帮浦电路，各个串接的四相电荷帮浦电路的实施方式可如图2所示，串接的前、后级四相电荷帮浦电路间的耦接关系可由图5的实施例类推得知，因此不再赘述。此外，驱动各级电荷帮浦电路的时钟信号的产生方式也可由图5～图7的实施例得知，因此亦不在此赘述。
此外，在部分实施例中，也可改以图6实施例的时钟信号P11、P33来驱动二相电荷帮浦电路PA，以图6实施例的时钟信号P11D～P44D来驱动串接的多个四相电荷帮浦电路中的第奇数个四相电荷帮浦电路，并以图6实施例的时钟信号P11～P44来驱动串接的多个四相电荷帮浦电路中的第偶数个四相电荷帮浦电路。举例来说，图8是依照本发明另一实施例的一种电荷帮浦装置的示意图，请参照图8。相较于图5实施例的电荷帮浦装置，本实施例的二相电荷帮浦电路PA为以时钟信号P11、P33驱动，四相电荷帮浦电路PB为以时钟信号P11D～P44D来驱动，而四相电荷帮浦电路PB2为以时钟信号P11～P44来驱动。此外，本实施例中驱动电路802的逻辑电路806的实施方式可例如以图5实施例的逻辑电路506的(如图6所示)，然由于图8实施例的电荷帮浦装置不需要时钟信号CLK以及CLKB来驱动二相电荷帮浦电路PA，因此在部分实施例中，逻辑电路806可不需包括非门INV1与INV2，而延迟电路108以及110在本实施例中可整合为一个延迟电路，此延迟电路中所包括的反相器个数可依实际情形调整，不以图8实施例为限。此外，驱动电路802中的其它电路与图5实施例类似，因此在此不再赘述。
图9是依照本发明另一实施例的一种电荷帮浦装置的示意图，请参照图9。相较于图5实施例的电荷帮浦装置，本实施例将图5实施例的四相电荷帮浦电路PB置换为二相电荷帮浦电路PA2，亦即本实施例的电荷帮浦装置包括二相电荷帮浦电路PA、PA2以及四相电荷帮浦电路PB2，二相电荷帮浦电路PA2的输入端耦接于二相电荷帮浦电路PA的输出端，而二相电荷帮浦电路PA2的输出端则耦接四相电荷帮浦电路PB2的输入端。其中二相电荷帮浦电路PA2的实施方式可例如与图2实施例中二相电荷帮浦电路PA的实施方式相同，因此在此不再赘述。另外，二相电荷帮浦电路PA2与四相电荷帮浦电路PB2间的耦接关系亦类似图2二相电荷帮浦电路PA与四相电荷帮浦电路PB间的耦接关系，在此亦不再赘述。
在图9实施例中，二相电荷帮浦电路PA以及四相电荷帮浦电路PB2可以图7实施例中的时钟信号CLK、CLKB以及P11D～P44D来驱动，而二相电荷帮浦电路PA2则以时钟信号P11以及P33来驱动。本实施例中驱动电路902的逻辑电路906的实施方式可例如以图6实施例的逻辑电路来实施，然由于本实施例可不需时钟信号P22以及P44来进行电荷帮浦电路的驱动，因此在部分实施例中，逻辑电路906可不包括图6实施例中的非门INV5、或门OR1以及与非门NAND1，其余的逻辑门电路以及输出的信号与图6实施例相同(如图10实施例所示)。此外，驱动电路902中的其它电路与图5实施例类似，因此在此不再赘述。
综上所述，本发明的实施例利用一般电荷帮浦装置中已存在的环形振荡器中的延迟电路来产生驱动二相电荷帮浦电路与四相电荷帮浦电路的时钟信号，如此可不需另外设置延迟电路来产生驱动二相电荷帮浦电路与四相电荷帮浦电路的时钟信号，而大幅地降低电路布局的面积。此外，藉由串接二相电荷帮浦电路与四相电荷帮浦电路，可达到结合二相电荷帮浦电路与四相电荷帮浦电路的优点的效果，使电荷帮浦装置具有高效率、小面积以及低功耗的特性，且无基体效应的问题，而可准确地产生所需的电压。

Claims (19)

1.一种电荷帮浦装置，其特征在于，包括：
第一二相电荷帮浦电路；
第一四相电荷帮浦电路，耦接所述第一二相电荷帮浦电路的输出端，而与所述第一二相电荷帮浦电路串接；以及
驱动电路，耦接所述第一二相电荷帮浦电路与所述第一四相电荷帮浦电路，所述驱动电路包括：
环形振荡电路，包括：
多个延迟电路，串接成延迟电路链，所述延迟电路链的输出端耦接所述延迟电路链的输入端，所述延迟电路链的输入端接收输入时钟信号；以及
逻辑电路，耦接所述环形振荡电路、所述第一二相电荷帮浦电路与所述第一四相电荷帮浦电路，依据这些延迟电路间的耦接节点的延迟信号产生驱动所述第一二相电荷帮浦电路的第一二相时钟信号以及驱动所述第一四相电荷帮浦电路的第一四相时钟信号。
2.如权利要求1所述的电荷帮浦装置，其特征在于，其中所述延迟电路链包括串接的第一延迟电路、第二延迟电路以及第三延迟电路，所述第一延迟电路延迟所述输入时钟信号，所述第二延迟电路延迟所述第一延迟电路的输出信号，所述第三延迟电路延迟所述第二延迟电路的输出信号，所述逻辑电路依据所述第一延迟电路的输出信号产生所述第一二相时钟信号，其中所述第一二相时钟信号包括互为反相的第一时钟信号与第二时钟信号。
3.如权利要求2所述的电荷帮浦装置，其特征在于，其中所述逻辑电路还依据所述第二延迟电路以及所述第三延迟电路的输出信号产生所述第一四相时钟信号，所述第一四相时钟信号包括第三时钟信号、第四时钟信号、第五时钟信号以及第六时钟信号。
4.如权利要求3所述的电荷帮浦装置，其特征在于，其中所述逻辑电路包括：
第一非门，其输入端耦接所述第一延迟电路的输出端，输出所述第一时钟信号；
第二非门，其输入端耦接所述第一非门的输出端，输出所述第二时钟信号；
第三非门，其输入端耦接所述第二延迟电路的输出端，输出所述第三时钟信号；
第四非门，其输入端耦接所述第三非门的输出端，输出所述第四时钟信号；
第五非门，其输入端耦接所述第三延迟电路的输出端；
第一或门，其两输入端分别耦接所述第五非门的输出端以及所述第二延迟电路的输出端，输出所述第三时钟信号；以及
第一与非门，其两输入端分别耦接所述第五非门的输出端以及所述第二延迟电路的输出端，输出所述第四时钟信号。
5.如权利要求3所述的电荷帮浦装置，其特征在于，还包括：
第二四相电荷帮浦电路，耦接所述第一四相电荷帮浦电路的输出端，而与所述第一二相电荷帮浦电路以及所述第一四相电荷帮浦电路串接，所述逻辑电路还依据这些延迟电路间的耦接节点的延迟信号产生驱动所述第二四相电荷帮浦电路的第二四相时钟信号。
6.如权利要求5所述的电荷帮浦装置，其特征在于，其中所述延迟电路链，还包括与所述第三延迟电路串接的第四延迟电路以及第五延迟电路，所述第四延迟电路延迟所述第三延迟电路的输出信号，所述第五延迟电路延迟所述第四延迟电路的输出信号，所述逻辑电路还依据所述第四延迟电路以及所述第五延迟电路的输出信号产生所述第二四相时钟信号，其中所述第二四相时钟信号包括第七时钟信号、第八时钟信号、第九时钟信号以及第十时钟信号。
7.如权利要求6所述的电荷帮浦装置，其特征在于，其中所述逻辑电路还包括：
第六非门，其输入端耦接所述第四延迟电路的输出端，输出所述第七时钟信号；
第七非门，其输入端耦接所述第六非门的输出端，输出所述第八时钟信号；
第八非门，其输入端耦接所述第五延迟电路的输出端；
第二或门，其两输入端分别耦接所述第八非门的输出端以及所述第四延迟电路的输出端，输出所述第九时钟信号；以及
第二与非门，其两输入端分别耦接所述第八非门的输出端以及所述第五延迟电路的输出端，输出所述第十时钟信号。
8.如权利要求2所述的电荷帮浦装置，其特征在于，还包括：
第二二相电荷帮浦电路，耦接于所述第一二相电荷帮浦电路的输出端以及所述第一四相电荷帮浦电路之间，所述逻辑电路还依据这些延迟电路间的耦接节点的延迟信号产生驱动所述第二二相电荷帮浦电路的第二二相时钟信号。
9.如权利要求8所述的电荷帮浦装置，其特征在于，其中所述逻辑电路还依据所述第二延迟电路的输出信号产生所述第二二相时钟信号，所述第二二相时钟信号包括互为反相的第三时钟信号与第四时钟信号。
10.如权利要求9所述的电荷帮浦装置，其特征在于，其中所述延迟电路链，还包括与所述第三延迟电路串接的第四延迟电路以及第五延迟电路，所述第四延迟电路延迟所述第三延迟电路的输出信号，所述第五延迟电路延迟所述第四延迟电路的输出信号，所述逻辑电路还依据所述第四延迟电路以及所述第五延迟电路的输出信号产生所述第一四相时钟信号，其中所述第一四相时钟信号包括第五时钟信号、第六时钟信号、第七时钟信号以及第八时钟信号。
11.如权利要求10所述的电荷帮浦装置，其特征在于，其中所述逻辑电路包括：
第一非门，其输入端耦接所述第一延迟电路的输出端，输出所述第一时钟信号；
第二非门，其输入端耦接所述第一非门的输出端，输出所述第二时钟信号；
第三非门，其输入端耦接所述第二延迟电路的输出端，输出所述第三时钟信号；
第四非门，其输入端耦接所述第三非门的输出端，输出所述第四时钟信号；
第五非门，其输入端耦接所述第四延迟电路的输出端，输出所述第五时钟信号；
第六非门，其输入端耦接所述第五非门的输出端，输出所述第六时钟信号；
第七非门，其输入端耦接所述第五延迟电路的输出端；
一或门，其两输入端分别耦接所述第七非门的输出端以及所述第四延迟电路的输出端，输出所述第七时钟信号；以及
与非门，其两输入端分别耦接所述第七非门的输出端以及所述第四延迟电路的输出端，输出所述第八时钟信号。
12.如权利要求1所述的电荷帮浦装置，其特征在于，其中所述环形振荡电路还包括：
与非门，其一输入端接收所述输入时钟信号，另一输入端耦接所述延迟电路链的输出端，所述与非门的输出端耦接所述延迟电路链的输入端。
13.如权利要求12所述的电荷帮浦装置，其特征在于，其中所述环形振荡电路还包括：
锁存电路，耦接于所述延迟电路链的输出端与所述与非门的所述另一输入端之间，依据控制信号而决定是否将所述延迟电路链的输出端信号输出至所述与非门。
14.一种电荷帮浦装置，其特征在于，包括：
二相电荷帮浦电路；
多个四相电荷帮浦电路，耦接所述二相电荷帮浦电路的输出端，而与所述二相电荷帮浦电路串接；以及
驱动电路，耦接所述二相电荷帮浦电路与这些四相电荷帮浦电路，所述驱动电路包括：
环形振荡电路，包括：
多个延迟电路，串接成延迟电路链，所述延迟电路链的输出端耦接所述延迟电路链的输入端，所述延迟电路链的输入端接收输入时钟信号；以及
逻辑电路，耦接所述环形振荡电路、所述二相电荷帮浦电路与这些四相电荷帮浦电路，依据这些延迟电路间的耦接节点的延迟信号产生驱动所述二相电荷帮浦电路的二相时钟信号以及驱动这些四相电荷帮浦电路的多个第一四相时钟信号与多个第二四相时钟信号，其中这些第一四相时钟信号用以驱动对应的第奇数个四相电荷帮浦电路，这些第二四相时钟信号用以驱动对应的第偶数个四相电荷帮浦电路。
15.如权利要求14所述的电荷帮浦装置，其特征在于，其中所述延迟电路链包括串接的第一延迟电路、第二延迟电路、第三延迟电路以及第四延迟电路，所述第一延迟电路延迟所述输入时钟信号，所述第二延迟电路延迟所述第一延迟电路的输出信号，所述第三延迟电路延迟所述第二延迟电路的输出信号，所述第四延迟电路延迟所述第三延迟电路的输出信号，所述驱动电路还依据所述第一延迟电路的输出信号产生所述二相时钟信号、依据所述第二延迟电路以及所述第一延迟电路的输出信号产生所述第一四相时钟信号，并依据所述第三延迟电路以及所述第四延迟电路的输出信号产生所述第二四相时钟信号。
16.如权利要求15所述的电荷帮浦装置，其特征在于，其中所述二相时钟信号包括互为反相的第一时钟信号与第二时钟信号，所述第一四相时钟信号包括所述第一时钟信号、所述第二时钟信号、第三时钟信号以及第四时钟信号，所述第二四相时钟信号包括第五时钟信号、第六时钟信号、第七时钟信号以及第八时钟信号，其中所述第五时钟信号与所述第六时钟信号互为反相信号。
17.如权利要求16所述的电荷帮浦装置，其特征在于，其中所述驱动电路包括：
第一非门，其输入端耦接所述第一延迟电路的输出端，输出所述第一时钟信号；
第二非门，耦接所述第一非门的输出端，输出所述第二时钟信号；
第三非门，其输入端耦接所述第二延迟电路的输出端；
第一或门，其两输入端分别耦接所述第三非门的输出端以及所述第一延迟电路的输出端，输出所述第三时钟信号；
第一与非门，其两输入端分别耦接所述第三非门的输出端以及所述第一延迟电路的输出端，输出所述第四时钟信号；
第四非门，其输入端耦接所述第三延迟电路的输出端，输出所述第五时钟信号；
第五非门，其输入端耦接所述第四非门的输出端，输出所述第六时钟信号；
第六非门，其输入端耦接所述第四延迟电路的输出端；
第二或门，其两输入端分别耦接所述第六非门的输出端以及所述第三延迟电路的输出端，输出所述第七时钟信号；以及
第二与非门，其两输入端分别耦接所述第六非门的输出端以及所述第三延迟电路的输出端，输出所述第八时钟信号。
18.如权利要求14所述的电荷帮浦装置，其特征在于，其中所述环形振荡电路还包括：
与非门，其一输入端接收时钟致能信号，另一输入端耦接所述延迟电路链的输出端，所述与非门输出所述输入时钟信号。
19.如权利要求18所述的电荷帮浦装置，其特征在于，其中所述环形振荡电路还包括：
锁存电路，耦接于所述延迟电路链的输出端与所述与非门的另一输入端之间，依据控制信号而决定是否将所述延迟电路链的输出端信号输出至所述与非门。
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