CN107634059B - 半导体制程方法 - Google Patents

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Abstract

本发明公开了一种用以形成半导体结构及存储器单元的半导体制程方法，包括于基底布植第一深井区及第二深井区；于该第一深井区设置一组第一隔离区、一组第一井区及一组第三井区，以形成一组第一通道区及一组第四通道区，及于该第二深井区设置一组第二隔离区及第二井区，以形成第二通道区及第三通道区；使用第一光罩以使光阻遮盖该组第一通道区及该第二通道区，露出该组第四通道区的至少一第四通道区及该第三通道区；及执行屬於第一型半导体的掺杂以同步提升露出的该至少一第四通道区及该第三通道区的掺杂浓度。

Description

半导体制程方法
技术领域
本发明提供一种半导体制程方法，尤其涉及一种可避免使用双井区以缩减存储器单元的面积的半导体制程方法。
背景技术
当前的非易失性存储器(non-volatile memory)，例如电可擦可编程只读存储器(electrically erasable programmable read-only memory；EEPROM)，其制程实不易与一般的互补金属氧化物半导体(complementary metal-oxide-semiconductor；CMOS)的制程整合。于非易失性存储器的制程中，双井区是常用结构。举例而言，浮动闸极可位于一井区(例如为n型半导体)，且控制闸极可位于另一井区(例如为p型半导体)，两井区之间可以隔离区(isolation)区隔。此结构中，两井区之间的距离须满足设计规则检查(design rulechecking；DRC)的包围规则(enclosure rule)。举例而言，两井区之间须预留符合制程规则的间距，因此，存储器的面积难以缩减。若不采用双井区结构，则可能造成两闸极的控制电压无法区隔，导致存储器的功能无法顺利执行。因此，本领域实须一解决方案，用以缩减存储器单元的面积，且可维持存储器单元的正常操作。
发明内容
本发明一实施例提供一种半导体制程方法，所述半导体制程方法用以形成半导体结构及存储器单元，所述半导体制程方法包括于基底上布植第一深井区及第二深井区，其中所述第一深井区属于所述半导体结构，且所述第二深井区属于所述存储器单元；于所述第一深井区设置第一组隔离区，及于所述第二深井区设置第二组隔离区；同步于所述第一深井区对应于所述第一组隔离区形成的第一组间隙，布植一组第一井区，从而形成一组第一通道区，及于所述第二深井区对应于所述第二组隔离区形成的第二组间隙布植第二井区，从而形成第二通道区及第三通道区；于所述第一深井区对应于所述第一组隔离区形成的第二组间隙，布植一组第三井区，从而形成一组第四通道区；使用第一光罩以使光阻遮盖所述组第一通道区、及所述第二通道区，露出所述组第四通道区的至少一第四通道区及所述第三通道区；及执行属于第一型半导体的掺杂以同步提升露出的所述至少一第四通道区及所述第三通道区的掺杂浓度；其中所述基底及所述组第三井区属于所述第一型半导体，所述第一深井区、所述第二深井区、所述组第一井区及所述第二井区属于第二型半导体。
本发明另一实施例提供一种半导体制程方法，所述半导体制程方法用以形成半导体结构及存储器单元，所述半导体制程方法包括于基底上设置多个隔离区，从而形成多个间隙；于所述多个间隙的一组第一间隙，布植一组第一井区，从而形成一组第一通道区；于所述多个间隙的第二间隙布植第二井区，及于所述多个间隙的一组第三间隙布植第三井区，从而于第二井区形成第二通道区，及于所述第三井区形成第三通道区及第四通道区；对应于所述多个间隙的一组第四间隙，布植一组第四井区，从而形成一组第五通道区；使用第一光罩以使光阻遮盖所述组第一通道区、所述第二通道区及所述第四通道区，露出所述组第五通道区的至少一第五通道区及所述第三通道区；及执行属于第一型半导体的掺杂以同步提升露出的所述至少一第五通道区及所述第三通道区的掺杂浓度；其中所述基底及所述组第四井区属于所述第一型半导体，所述组第一井区、所述第二井区及所述第三井区属于第二型半导体，所述组第一井区、所述组第四井区及所述第二井区属于所述半导体结构，所述第三井区属于所述存储器单元。
本发明另一实施例提供一种半导体制程方法，所述半导体制程方法用以形成半导体结构及存储器单元，所述半导体制程方法包括于基底上布植第一深井区，其中所述第一深井区属于所述半导体结构；于所述第一深井区设置第一组隔离区，及于所述第一深井区的外设置第二组隔离区；于所述第一深井区对应于所述第一组隔离区形成的第一组间隙，布植一组第一井区，从而形成一组第一通道区，及对应于所述第二组隔离区形成的第二组间隙形成第二通道区及第三通道区，其中所述第二通道区及所述第三通道区属于所述存储器单元；于所述第一深井区对应于所述第一组隔离区形成的第二组间隙，布植一组第三井区，从而形成一组第四通道区；使用第一光罩以使光阻遮盖所述组第一通道区、所述第二通道区，露出所述组第四通道区的至少一第四通道区及所述第三通道区；执行对应于第一型半导体的掺杂以同步调整露出的所述至少一第四通道区及所述第三通道区的掺杂浓度；及于所述第三通道区的两边界区执行属于所述第一型半导体的掺杂以形成两电极区；其中所述基底及所述组第三井区属于所述第一型半导体，所述第一深井区及所述组第一井区属于第二型半导体。
本发明另一实施例提供一种半导体制程方法，所述半导体制程方法用以形成半导体结构及存储器单元，所述制程方法包括于基底上设置多个隔离区，从而形成多个间隙；于所述多个间隙的一组第一间隙，布植一组第一井区，从而形成一组第一通道区；于所述多个间隙的第二间隙，布植第二井区，从而于第二井区形成第二通道区；对应于所述多个间隙的一组第三间隙形成第三通道区及第四通道区，其中所述第三通道区及所述第四通道区属于所述存储器单元；对应于所述多个间隙的一组第四间隙，布植一组第四井区，从而形成一组第五通道区，其中所述组第一通道区、所述组第五通道区及所述第二通道区属于所述半导体结构；使用第一光罩以使光阻遮盖所述组第一通道区、所述第二通道区及所述第四通道区，露出所述组第五通道区的至少一第五通道区及所述第三通道区；执行属于第一型半导体的掺杂以同步提升露出的所述至少一第五通道区及所述第三通道区的掺杂浓度；及于所述第三通道区的两边界区执行对应于所述第一型半导体的掺杂以形成两电极区；其中所述基底及所述组第四井区属于所述第一型半导体，所述组第一井区及所述第二井区属于第二型半导体。
附图说明
图1是本发明一实施例的半导体制程方法的流程图。
图2至图4是对应于图1的步骤的制程构造示意图。
图5是图1的半导体制程方法可另包括的步骤的流程图。
图6至图8是对应于图5的步骤的制程构造示意图。
图9是本发明一实施例的存储器单元的布局示意图。
图10是图9的存储器单元的剖面示意图。
图11是图1的半导体制程方法可另包括的步骤的流程图。
图12是本发明一实施例的半导体制程方法的流程图。
第13至20图是对应于图12的步骤的制程构造示意图。
图21是本发明一实施例的存储器单元的剖面示意图。
图22是本发明一实施例的存储器单元的剖面示意图。
图23是本发明一实施例的存储器单元的剖面示意图。
其中，附图标记说明如下：
100、1100 半导体制程方法
110至160、510至560、1010至 步骤
1020、1105至1165
288 存储器单元
230、240、250、1210 隔离区
210、2295 基底
220a、220b 深井区
310a至310d、320、330a至330d、 井区
1220a至1220c、1230a至1230c、
1240、1250、2065
ch11至ch14、ch21至ch24、 通道区
chFG、chCG、ch31至ch33、ch41
至ch43、ch51、ch61
Cpl、Cpr、Cph、Cnl、Cnr、Cnh 核心元件
IOp、IOn 输入输出元件
410、610、710、810、1291至 光阻
1298
p1、p2、p3、n1、n2、n3、p11、 通道掺杂
p12、p13、n11、n12、n13、2030
V1、V2、V3 电压
CG 电容耦合闸极
FG 浮动闸极
BL 位元线
WL 字元线
CL 控制线
SL 源极线
910 热电子
CE 共电极
2010 介电层
2040 停止层
2050 阻隔层
2020a、2020b、2105a、2105b、 掺杂区
2120a、2120b
2110a、2110b 电极区
A、A’ 端点
具体实施方式
图1是本发明实施例的半导体制程方法100的流程图。图2至图4可为半导体制程方法100的步骤对应的制程构造示意图。步骤110、120可对照于图2，步骤130、140可对照于图3，步骤150、160可对照于图4。半导体制程方法100是包括制作半导体结构及存储器单元的步骤。所述的半导体结构可包括存储器单元以外的元件结构，如核心元件(core device)及输入输出元件(I/O device等)的结构。半导体制程方法100可包括：
步骤110：于基底210上布植第一深井区220a及第二深井区220b，其中第一深井区220a属于半导体结构，且第二深井区220b可属于存储器单元288；
步骤120：于第一深井区220a设置第一组隔离区230，及于第二深井区220b设置第二组隔离区240，第一深井区220a及第二深井区220b可设置隔离区250予以分隔；
步骤130：同步于第一深井区220a对应于第一组隔离区230形成的第一组间隙，布植一组第一井区310a、310b、310c及310d，从而形成一组第一通道区ch11、ch12、ch13及ch14，及于第二深井区220b对应于第二组隔离区240形成的第二组间隙布植第二井区320，从而形成第二通道区chFG及第三通道区chCG；
步骤140：于第一深井区220a对应于第一组隔离区230形成的第二组间隙，布植一组第三井区330a、330b、330c及330d，从而形成一组第四通道区ch21、ch22、ch23及ch24；
步骤150：使用第一光罩以使光阻410可遮盖第一通道区ch11至ch14、及第二通道区chFG，露出第四通道区ch21至ch24的至少一第四通道区(例如露出第四通道区ch22及ch23)及第三通道区chCG；及
步骤160：执行属于第一型半导体(例如p型半导体)的掺杂，以同步提升露出的第四通道区(例如图4所示的第四通道区ch22及ch23)及该第三通道区chCG的掺杂浓度。
其中，基底210及第三井区330a至330d可属于第一型半导体(例如p型半导体)，而第一深井区220a、第二深井区220b、第一井区310a至310d及第二井区320可属于第二型半导体(例如n型半导体)。根据本发明实施例，步骤120所述的隔离区230、240或250可例如为浅沟槽隔离区(shallow trench isolation；STI)。通道掺杂p1至p3可属于第一型半导体的掺杂，通道掺杂n1至n3可属于第二型半导体的掺杂。
本文可以第一型半导体是p型半导体，且第二型半导体是n型半导体为例，以便说明本发明实施例的原理，但此非用以限制本发明的范围。使用者可视需要，改变半导体类型。步骤130中，更可包括执行通道掺杂，以调整通道区的掺杂浓度。举例而言，参酌图3，当第一井区310a至310d是n型半导体井区，则第一通道区ch11至ch14可为p型金氧半导体(P-type Metal-Oxide-Semiconductor；PMOS)的通道，故可于第一通道区ch11至ch14执行n型半导体的掺杂n1。此外，因第二井区320的半导体类型是相同于第一井区310a至310d，故第二通道区chFG及第三通道区chCG可如图3所示，执行n型半导体的掺杂n1。上述的第一通道区ch11至ch14、第二通道区chFG及第三通道区chCG的通道掺杂n1，可同步执行。同理，第四通道区ch21至ch22可执行p型半导体的通道掺杂p1。于本发明实施例中，掺杂n1、及掺杂p2可分作两阶段执行，而非同步执行。第一通道区ch11至ch14的每一通道的两端可执行p型半导体的掺杂以形成金氧半导体的源极区及漏极区，且第二通道区ch21至ch24的每一通道的两端可执行n型半导体的掺杂以形成金氧半导体的源极区及漏极区。于图2至4、6至8及12至20中，并未将该些源极区及漏极区绘出，以简化图示，然本领域工程人员应可知悉其原理，于图9、20至23，则可见掺杂形成的电极区。
图4及步骤160中，光阻410遮盖第四通道区ch21及ch24，露出第四通道区ch22及ch23，是为执行通道掺杂p2于第四通道区ch22及ch23。在图1至4的示例中，第四通道区ch21、ch22、ch23及ch24可分别为低门槛电压(low threshold voltage；low Vt)的核心元件(core device)Cnl、中门槛电压(regular Vt)的核心元件Cnr、高门槛电压(high Vt)的核心元件Cnh、及输入输出元件(IO device)IOn的通道区。第四通道区ch11、ch12、ch13及ch14可分别为低门槛电压的核心元件Cpl、中门槛电压的核心元件Cpr、高门槛电压的核心元件Cph、及输入输出元件IOp的通道区。相较于核心元件，输入输出元件可具有较厚的闸氧化层(gate oxide)。由于第四通道区ch22、ch23对应的元件的门槛电压较高，故第四通道区ch22、ch23须比第四通道区ch21具有更高浓度的通道掺杂，故可如图4，用光阻410遮盖第四通道区ch21，对于第四通道区ch22、ch23执行通道掺杂p2。于图4及步骤160中，可见光阻410可遮盖第二通道区chFG，露出第三通道区chCG。因此，当对于第四通道区ch22、ch23执行通道掺杂p2时，可使第三通道区chCG也被执行通道掺杂p2。
于本例中，第二通道区chFG可位于存储器单元288的浮动闸极的下方，第三通道区chCG可位于存储器单元288的电容耦合闸极(或可称为控制闸极)的下方。当存储器单元288以福勒-诺德汉穿隧(Fowler-Nordheim tunneling)效应执行抹除(erase)操作时，须将热电子由浮动闸极拉出，拉至存储器单元288的下方的井区(如第二井区320)。于抹除操作时，第二井区320可被施加一较高电压，且浮动闸极预期须接收一较低电压，方可驱使热电子从浮动闸极被拉至井区，以达成抹除操作。由于浮动闸极的操作电压是利用耦合效应而随着电容耦合闸极的操作电压改变，故先前技术中，是将浮动闸极及电容耦合闸极形成于两相异的井区，以便施加相异电压，但此两井区造成元件面积无法缩减。根据本发明实施例，浮动闸极及电容耦合闸极可形成于共同的井区(例如本例的第二井区320)，然而，须于电容耦合闸极对应的第三通道区chCG，执行额外的通道掺杂，方可达成区隔功效，使执行抹除操作时，当第二井区320被施加较高电压，电容耦合闸极仍可保持较低电压，从而将浮动闸极耦合至较低电压，以顺利完成热电子移除及抹除操作。若要执行上述的第三通道区chCG的额外的通道掺杂(如图4的通道掺杂p2)，一般而言，须使用额外的光罩。但如步骤150、160及图4所示，第三通道区chCG的通道掺杂p2可随同第四通道区ch22、ch23的通道掺杂p2一并执行。故根据本发明实施例，可省略使用额外的光罩，使存储器单元288可形成于单一井区，且确保抹除操作可顺利执行。图4中，以第四通道区ch22为例，通道掺杂p1及p2绘成两层仅为示意，用以表示执行两次通道掺杂，以提高通道的掺杂浓度，而非表示存在两个边界分明的层状结构，于此叙明。
图5是本发明实施例的半导体制程方法100可另包括的步骤的流程图。图6、7、8是本发明实施例中，对应于图5的制程构造示意图。图6可对应于步骤510、520，图7可对应于步骤530、540，且图8可对应于步骤550、560。根据本发明实施例，半导体制程方法100可另包括：
步骤510：使用第二光罩以使光阻610遮盖第二通道区chFG、第三通道区chCG及第四通道区ch21至ch24，露出第一通道区ch11至ch14的至少一第一通道区(例如ch12及ch13)；
步骤520：执行属于第二型半导体(例如n型半导体)的掺杂以调整露出的第一通道区(如ch12及ch13)的掺杂浓度。
步骤530：使用第三光罩以使光阻710遮盖第一通道区ch11至ch14、及第二通道区chFG，露出第四通道区ch21至ch24的至少一第四通道区(如ch23)及该第三通道区chCG；
步骤540：执行属于第一型(如p型)半导体的掺杂以同步提升露出的第四通道区(如ch23)及第三通道区chCG的掺杂浓度。
步骤550：使用第四光罩以使光阻810遮盖第二通道区chFG、第三通道区chCG及第四通道区ch21至ch24，露出第一通道区ch11至ch14的至少一第一通道区(例如ch13)；
步骤560：执行属于第二型半导体(例如n型半导体)的掺杂以调整露出的第一通道区(如ch13)的掺杂浓度。
步骤510至560可(但不限于)接续步骤160执行。由图6可见，第一通道区ch12及ch13是露出，以执行通道掺杂n2。于图1至4、6的示例中，因对应于第四通道区ch11、ch12、ch13的元件的门槛电压分别为低门槛电压、中门槛电压、高门槛电压，故第四通道区ch12、ch13相较于第四通道区ch11须更高浓度的通道掺杂，故步骤510、520可遮蔽第四通道区ch11，而对第四通道区ch12、ch13执行通道掺杂。由于第三通道区chCG须是第一型半导体(本例中可为p型)的通道掺杂，与第四通道区ch12、ch13所须的通道掺杂的类型相异，故步骤510可遮盖第三通道区chCG。由图7可见，当执行第四通道区ch23的通道掺杂p3时，因第三通道区chCG也须第一型半导体的通道掺杂，故可同步执行通道掺杂。经步骤530、540后，可见第四通道区ch21的掺杂浓度小于第四通道区ch22，且第四通道区ch22的掺杂浓度小于第四通道区ch23，故第四通道区ch21、ch22、ch23可对应于低门槛电压核心元件、中门槛电压核心元件及高门槛电压核心元件。图8中，由于第一通道区ch13对应于高门槛电压元件，故须再次执行通道掺杂n3，但其他通道区可不须掺杂，故可使用光阻810遮盖其他通道区，仅对于第一通道区ch13执行通道掺杂n3。执行步骤540后可见，第二通道区chFG仅有通道掺杂n1，但第三通道区chCG具有通道掺杂n1、p2、p3，故可有效区隔第三通道区chCG下方的第二井区320及第三通道区chCG上方的电容耦合闸极，从而达到可正常执行记体体抹除操作的功效。
图9是本发明实施例的存储器单元288的布局(layout)示意图。图10是图9的存储器单元288的示意图。第2至4、6至8图中，为同时呈现核心元件、输出输入元件及存储器单元的结构，故省略细节，然而图9及图10可绘出较多存储器单元288的结构。存储器单元288可包括电容耦合闸极CG、浮动闸极FG、控制线CL、位元线BL、共电极CE、字元线WL及源极线SL。存储器单元288的布局方式以俯瞰方向观看时，可如(但不限于)图9所示。上述的存储器单元288的各部分可根据布局最佳化及设计规则检查(DRC)予以设计。于图9所示的布局方式中，可由端点A至端点A’沿一剖面线，途经位于井区320的隔离区250、源极线SL、字元线WL、共电极CE、浮动闸极FG、位元线BL、位于井区320的隔离区240、电容耦合闸极CG、控制线CL及位于井区320的隔离区240，以对应于图10的存储器单元288的剖面图。图9中，源极线SL、共电极CE、位元线BL及控制线CL可例如为半导体的掺杂区，字元线WL、共电极CE、浮动闸极FG及电容耦合闸极CG可例如为多晶硅层(polysilicon layer)，但本发明实施例不限于此。
图11是半导体制程方法100可另包括的步骤的流程图。搭配图10，半导体制程方法100可另包括：
步骤1010：于第二通道区chFG形成浮动闸极FG及字元线WL，及于第三通道区chCG形成该电容耦合闸极CG；及
步骤1020：于第二井区320执行属于第一型(例如p型)半导体的掺杂以于电容耦合闸极CG的一侧形成控制线CL，于浮动闸极FG的第一侧形成位元线BL，于浮动闸极FG的第二侧及字元线WL的第一侧形成共电极CE，及于字元线WL的第二侧形成源极线SL。
如上述，浮动闸极FG的操作电压可透过耦合效应，随电容耦合闸极CG的操作电压改变，图10的虚线可示意浮动闸极FG及电容耦合闸极CG之间的电性耦合。现以第一型半导体是p型、第二型半导体是n型为例，图10中，对应于第二井区320、位元线BL、源极线SL的电压V1可为高电压(例如约11伏特)，对应于控制线CL、电容耦合闸极CG、浮动闸极FG的电压V2可为低电压(例如约0伏特)，且对应于字元线WL的电压V3可为中电压(例如约6伏特)。此是对应于抹除操作时的电压分布。如图10所示，控制线CL的低电压可使电容耦合闸极CG的操作电压是低电压，进而耦合浮动闸极FG，使其操作于低电压。此时位于浮动闸极FG的热电子910可因穿隧效应被拉向第二井区320，从而执行存储器单元288抹除操作。表格1可为本发明实施例中，图10的存储器单元288执行写入操作、抹除操作及读取操作的操作电压示意表。表格1中所示的电压值仅为举例，作为电压高低调配的参考，并非用以限制本发明的范围：
(表格1)
表格1所示的字元线WL的操作电压是对应于被选择(selected)的存储器单元，若是未被选择(unselected)的存储器单元，其字元线WL于写入操作时可具有操作电压6伏特，于读取操作时可具有操作电压2伏特。如表格1所示，本发明实施例的存储器单元288可正常执行存储器的各种操作。
图12是本发明实施例的半导体制程方法1100的流程图。图13至20对应于半导体制程方法1100的结构示意图。图13可对应于步骤1105至1115，图14可对应于步骤1120至1125，图15可对应于步骤1130至1135，图16可对应于步骤1140至1145，图17至20可分别对应于步骤1150、1155、1160及1165。半导体制程方法1100可包括：
步骤1105：于基底210上设置多个隔离区1210，从而形成多个间隙；
步骤1110：于该多个间隙的一组间隙，布植一组井区1220a至1220c，从而形成一组通道区ch31、ch32及ch33；
步骤1115：使用第一光罩以使光阻1291遮盖通道区ch31至ch33以外的间隙，露出通道区ch31至ch33，以对于通道区ch31至ch33执行通道掺杂n11；
步骤1120：对应于另一组间隙，布植一组井区1230a、1230b、1230c，从而形成一组通道区ch41、ch42及ch43；
步骤1125：使用第二光罩以使光阻1292遮盖通道区ch41、ch42及ch43以外的间隙，露出通道区ch41、ch42及ch43，且对于通道区ch41至ch43执行通道掺杂p11；
步骤1130：于另一间隙布植井区1240，及另一组间隙布植井区1250，从而于井区1240形成通道区ch51，及于井区1250形成通道区chCG及通道区chFG；
步骤1135：使用第三光罩以使光阻1293遮盖通道区ch51、chFG及chCG以外的通道区，露出通道区ch51、chFG及chCG，且对于通道区ch51、chFG及chCG执行通道掺杂n21；
步骤1140：于另一间隙，布植井区1260，从而形成通道区ch61；
步骤1145：使用第四光罩以使光阻1294遮盖通道区ch61以外的通道区，露出通道区ch61，且对于通道区ch61执行通道掺杂p21；
步骤1150：使用第五光罩以使光阻1295遮盖通道区ch42、ch43及chCG以外的通道区，露出通道区ch42、ch43及chCG，且对于通道区ch42、ch43及chCG执行通道掺杂p12；
步骤1155：使用第六光罩以使光阻1296遮盖通道区ch32及ch33以外的通道区，露出通道区ch32及ch33，且对于通道区ch32及ch43执行通道掺杂n12；
步骤1160：使用第七光罩以使光阻1297遮盖通道区ch43及chCG以外的通道区，露出通道区ch43及chCG，且对于通道区ch43及chCG执行通道掺杂p13；及
步骤1165：使用第八光罩以使光阻1298遮盖通道区ch33以外的通道区，露出通道区ch33，且对于通道区ch33执行通道掺杂n13。
上述步骤及图13至20中，基底210、井区1230a至1230c及1260可属于第一型(例如p型)半导体，井区1220a至1220c、1240及1250属于第二型(例如n型)半导体。井区1220a至1220c、1230a至1230c、1240及1260可属于半导体结构。井区1250可属于存储器单元388。因此，通道区ch31、ch32、ch33可例如为第一型金氧半导体(例如PMOS)的通道，且通道区ch41、ch42、ch43可例如为第二型金氧半导体(例如NMOS)的通道。其中，通道区ch31、ch32、ch33可分别对应于低门槛电压、中门槛电压、高门槛电压的核心元件Cpl、Cpr、Cph。通道区ch41、ch42、ch43可分别对应于低门槛电压、中门槛电压、高门槛电压的核心元件Cnl、Cnr、Cnh。通道区ch51、ch61可分别为输入输出元件IOp、IOn的通道区，其中输入输出元件IOp可为第一型金氧半导体，IOn可为第二型金氧半导体。通道区chFG及chCG可对应于存储器单元388。通道掺杂p11至p13可为第一型半导体的通道掺杂，且通道掺杂n11至n13可为第二型半导体的通道掺杂。根据本发明实施例，通道区chCG的通道掺杂n21可为不具功效的通道掺杂，但由于步骤1130至1135中，井区1240、1250是同步布植，且井区1240、1250是同步执行通道掺杂，故通道区chCG也执行通道掺杂n21。相较于图1至8的示例，图12至图20所示的制程中，可不具有图2至图8所示的深井区220a、220b。存储器单元388中，对应于浮动闸极的通道区chFG及对应于电容耦合闸极的通道区chCG仍可形成于同一井区1250，故可有效缩减面积。相似于半导体制程方法100的原理，在半导体制程方法1100中，通道区chCG可于核心元件Cnr及Cnh的通道区ch42及ch43执行第一型半导体(例如p型)通道掺杂时，使用同一套光罩、光阻同步执行通道掺杂，可达到阻隔井区1250及电容耦合闸极的功效，且可避免使用额外的光罩。关于存储器单元388的细节架构，同前理，可如图10所示，形成电容耦合闸极CG、浮动闸极FG、字元线WL、位元线BL、源极线SL及控制线CL等，以利操作。因原理相似于存储器单元288，故细节不另重述，但存储器单元388中，其包括的各电极及线路是形成于图15至图20的井区1250。
存储器单元的电容耦合闸极的通道，如上述的通道chCG，其两侧的边界崩溃值(junction breakdown)可影响存储器的操作。若边界崩溃值过低，例如低于操作电压，可能造成存储器单元操作失败。因此，本发明实施例可提供避免此缺失的半导体结构。图21是本发明一实施例的存储器单元的剖面示意图。图21的存储器单元，可为(但不限于)前述的存储器单元288或388。根据本发明实施例，可于电容耦合闸极CG的通道区chCG的两侧，执行属于第一型(如p型)半导体的低浓度掺杂以形成掺杂区2020a、2020b，以形成两电极区，例如漏极及源极，从而提高电容耦合闸极CG的边界崩溃值(junction breakdown)。图21的通道掺杂2030可对应于图8的通道区chCG的通道掺杂n1、p2及p3，或图20的通道区chCG的通道掺杂n21、p12及p13。井区2065可属于第二型(如n型)半导体。井区2065可为通道区chCG所在的井区，例如可对应于图8的井区320、或图20的井区1250。图21所示的介电层2010可为层间介电质(interlayer dielectric；ILD)，用以降低多层导线之间的电容效应。停止层2040可为接触蚀刻停止层(Contact Etch Stop Layer；CESL)，用以提供局部的应力以提升载子的移动率。阻隔层2050可为自对准多晶硅化物阻隔(self-aligned silicide block；SAB)层，用以调整阻值。本发明实施例中，可使用图21的架构，以避免低浓度掺杂区2020a或2020b与井区2065之间的边界崩溃值低于操作电压，导致存储器单元操作失败。
图22是本发明另一实施例的存储器单元的剖面示意图。根据图22的实施例，可于通道区chCG的两侧的执行属于第一型(例如p型)半导体的低浓度掺杂以形成掺杂区2105a及2105b，于通道区chCG的两侧的第一深度执行属于第一型半导体的高浓度掺杂以形成两电极区2110a及2110b，且于通道区chCG的两侧的第二深度执行属于第一型半导体的低浓度掺杂以形成掺杂区2120a及2120b，以调整两电极区2110a、2110b的掺杂浓度的梯度，从而提高电容耦合闸极CG对应的边界崩溃值，其中第二深度可深于第一深度。当使用图22所示的结构，也可避免边界崩溃值低于操作电压，导致存储器单元操作失败。
图23本发明另一实施例的存储器单元的剖面示意图。如图23的实施例，可于电容耦合闸极CG的通道区2030的两端执行第一型半导体的低浓度掺杂以形成两掺杂区2205a及2205b，且于通道区2030的两端，接近两掺杂区2205a及2205b的外侧，执行第一型半导体的高浓度掺杂，以形成两电极区2210a及2210b。图23的实施例与图21、图22的实施例的相异处在于，通道区2030、电极区2210a及2210b是直接形成于基底2295，而非形成于井区。此处的基底2295可对应于图2或图13的基底210。换句话说，上述的图1的流程步骤中，可选择性的省略布植第二深井区220b及第二井区320，此外，上述的图12的流程步骤中，可选择性地省略布植井区1250，从而可根据图23的结构制作存储器单元。由于图23的结构也可避免浮动闸极与电容耦合闸极形成于相异井区，故也具有缩小存储器单元面积的功效。此外，也可避免边界崩溃值过低而造成存储器单元操作失败的缺失。
综上可知，使用本发明实施例提供的半导体制程方法，所制作的存储器单元的浮动闸极与电容耦合闸极可不须形成于相异井区，故可节省存储器面积。此外，本发明实施例中，可搭配使用制作非存储器单元的元件所用的光罩，于电容耦合闸极执行通道掺杂，以使存储器单元可正常操作，而不须使用多余的光罩，故可有效简化流程及光罩成本。此外，也可使用适宜的掺杂方式，改善边界崩溃值过低的问题。因此，本发明对于本领域，实有助益。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (13)

1.一种半导体制程方法，其特征在于，所述半导体制程方法用以形成半导体结构及存储器单元，所述半导体制程方法包括：
在基底上布植第一深井区及第二深井区，其中所述第一深井区属于所述半导体结构，且所述第二深井区属于所述存储器单元；
在所述第一深井区设置第一组隔离区，及在所述第二深井区设置第二组隔离区；
同步在所述第一深井区对应于所述第一组隔离区形成的第一组间隙，布植一组第一井区，从而形成一组第一通道区，及在所述第二深井区对应于所述第二组隔离区形成的第二组间隙布植第二井区，从而形成第二通道区及第三通道区；
在所述第一深井区对应于所述第一组隔离区形成的第二组间隙，布植一组第三井区，从而形成一组第四通道区；
使用第一光罩以使光阻遮盖所述组第一通道区、及所述第二通道区，露出所述组第四通道区的至少一第四通道区及所述第三通道区；及
执行属于第一型半导体的掺杂以同步提升露出的所述至少一第四通道区及所述第三通道区的掺杂浓度；
其中所述基底及所述组第三井区属于所述第一型半导体，所述第一深井区、所述第二深井区、所述组第一井区及所述第二井区属于第二型半导体。
2.如权利要求1所述的半导体制程方法，其特征在于，其中所述存储器单元包括电容耦合闸极、浮动闸极、控制线、位元线、共电极、字元线及源极线，所述半导体制程方法另包括：
在所述第二通道区形成所述浮动闸极及所述字元线，及在所述第三通道区形成所述电容耦合闸极；及
在所述第二井区执行属于所述第一型半导体的掺杂以在所述电容耦合闸极的一侧形成所述控制线，在所述浮动闸极的第一侧形成所述位元线，在所述浮动闸极的第二侧及所述字元线的第一侧形成所述共电极，及在所述字元线的第二侧形成所述源极线。
3.如权利要求1所述的半导体制程方法，其特征在于，所述半导体制程方法另包括：
使用第二光罩以使光阻遮盖所述第二通道区、所述第三通道区及所述组第四通道区，露出所述组第一通道区的至少一第一通道区；及
执行属于所述第二型半导体的掺杂以调整露出的所述至少一第一通道区的掺杂浓度。
4.一种半导体制程方法，其特征在于，所述半导体制程方法用以形成半导体结构及存储器单元，所述半导体制程方法包括：
在基底上设置多个隔离区，从而形成多个间隙；
在所述多个间隙的一组第一间隙，布植一组第一井区，从而形成一组第一通道区；
在所述多个间隙的第二间隙布植第二井区，及在所述多个间隙的一组第三间隙布植第三井区，从而在第二井区形成第二通道区，及在所述第三井区形成第三通道区及第四通道区；
对应于所述多个间隙的一组第四间隙，布植一组第四井区，从而形成一组第五通道区；
使用第一光罩以使光阻遮盖所述组第一通道区、所述第二通道区及所述第四通道区，露出所述组第五通道区的至少一第五通道区及所述第三通道区；及
执行属于第一型半导体的掺杂以同步提升露出的所述至少一第五通道区及所述第三通道区的掺杂浓度；
其中所述基底及所述组第四井区属于所述第一型半导体，所述组第一井区、所述第二井区及所述第三井区属于第二型半导体，所述组第一井区、所述组第四井区及所述第二井区属于所述半导体结构，所述第三井区属于所述存储器单元。
5.如权利要求4所述的半导体制程方法，其特征在于，其中所述存储器单元包括电容耦合闸极、浮动闸极、控制线、位元线、共电极、字元线及源极线，所述半导体制程方法另包括：
在所述第四通道区形成所述浮动闸极及所述字元线，及在所述第三通道区形成所述电容耦合闸极；及
在所述第三井区执行属于所述第一型半导体的掺杂以在所述电容耦合闸极的一侧形成所述控制线，在所述浮动闸极的第一侧形成所述位元线，在所述浮动闸极的第二侧及所述字元线的第一侧形成所述共电极，及在所述字元线的第二侧形成所述源极线。
6.如权利要求4所述的半导体制程方法，其特征在于，所述半导体制程方法另包括：
在所述多个间隙的第五间隙，布植第五井区，从而形成第六通道区，其中所述第五井区属于所述第一型半导体及所述半导体结构。
7.如权利要求4所述的半导体制程方法，其特征在于，所述半导体制程方法另包括：
使用第二光罩以使光阻遮盖所述组第五通道区、所述第三通道区及所述第四通道区，露出所述组第一通道区的至少一第一通道区；及
执行掺杂以调整露出的所述至少一第一通道区的掺杂浓度。
8.如权利要求1或4所述的半导体制程方法，其特征在于，所述半导体制程方法另包括：
在所述第三通道区的两侧执行属于所述第一型半导体的低浓度掺杂以形成两电极区，从而提高所述存储器单元的电容耦合闸极的边界崩溃值。
9.如权利要求1或4所述的半导体制程方法，其特征在于，所述半导体制程方法另包括：
在所述第三通道区的两侧的第一深度执行属于所述第一型半导体的高浓度掺杂以形成两电极区，且在所述两侧的第二深度执行属于所述第一型半导体的低浓度掺杂以调整所述两电极区的掺杂浓度梯度，从而提高所述存储器单元的电容耦合闸极的边界崩溃值，其中所述第二深度深于所述第一深度。
10.一种半导体制程方法，其特征在于，所述半导体制程方法用以形成半导体结构及存储器单元，所述半导体制程方法包括：
在基底上布植第一深井区，其中所述第一深井区属于所述半导体结构；
在所述第一深井区设置第一组隔离区，及在所述第一深井区的外设置第二组隔离区；
在所述第一深井区对应于所述第一组隔离区形成的第一组间隙，布植一组第一井区，从而形成一组第一通道区，及对应于所述第二组隔离区形成的第二组间隙形成第二通道区及第三通道区，其中所述第二通道区及所述第三通道区属于所述存储器单元；
在所述第一深井区对应于所述第一组隔离区形成的第二组间隙，布植一组第三井区，从而形成一组第四通道区；
使用第一光罩以使光阻遮盖所述组第一通道区、所述第二通道区，露出所述组第四通道区的至少一第四通道区及所述第三通道区；
执行对应于第一型半导体的掺杂以同步调整露出的所述至少一第四通道区及所述第三通道区的掺杂浓度；及
在所述第三通道区的两边界区执行属于所述第一型半导体的掺杂以形成两电极区；
其中所述基底及所述组第三井区属于所述第一型半导体，所述第一深井区及所述组第一井区属于第二型半导体。
11.一种半导体制程方法，其特征在于，所述半导体制程方法用以形成半导体结构及存储器单元，所述制程方法包括：
在基底上设置多个隔离区，从而形成多个间隙；
在所述多个间隙的一组第一间隙，布植一组第一井区，从而形成一组第一通道区；
在所述多个间隙的第二间隙，布植第二井区，从而在第二井区形成第二通道区；
对应于所述多个间隙的一组第三间隙形成第三通道区及第四通道区，其中所述第三通道区及所述第四通道区属于所述存储器单元；
对应于所述多个间隙的一组第四间隙，布植一组第四井区，从而形成一组第五通道区，其中所述组第一通道区、所述组第五通道区及所述第二通道区属于所述半导体结构；
使用第一光罩以使光阻遮盖所述组第一通道区、所述第二通道区及所述第四通道区，露出所述组第五通道区的至少一第五通道区及所述第三通道区；
执行属于第一型半导体的掺杂以同步提升露出的所述至少一第五通道区及所述第三通道区的掺杂浓度；及
在所述第三通道区的两边界区执行对应于所述第一型半导体的掺杂以形成两电极区；
其中所述基底及所述组第四井区属于所述第一型半导体，所述组第一井区及所述第二井区属于第二型半导体。
12.如权利要求1、4、10或11所述的半导体制程方法，其特征在于，其中所述半导体结构包括至少一核心元件结构及至少一输出输入元件结构。
13.如权利要求1、4、10或11所述的半导体制程方法，其特征在于，其中所述第一型半导体是p型半导体，且所述第二型半导体是n型半导体。
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