CN1581467A - 具牺牲层的嵌入式非挥发性存储器的制造方法 - Google Patents

Abstract

本发明公开了一种使用一保护牺牲层以制造如掩模只读存储器(mask ROM)或SONOS存储器(SONOS memory)等高密度非挥发性存储器的制造方法。这些高密度非挥发性存储器与高级外围逻辑组件(advanced peripheral logic)统合形成于单一芯片上。该制造方法包括：以一氮化硅牺牲层覆盖栅极介电层；在注入位线步骤中使用掩模定义该氮化硅牺牲层上的线结构图案；沉积一介电材料以填充该线结构间的间隙；平整化；除去所述氮化硅牺牲层并覆盖一多晶硅层；于所述数组区域中定义出字符线以及在所述非数组区域中定义出晶体管栅极构造；以及使用低掺杂漏极(LDD)、硅化物(silicide)与其它逻辑电路的过程。

Description

具牺牲层的嵌入式非挥发性存储器的制造方法

技术领域

本发明涉及一种具有小关键尺寸的非挥发性存储器的制造方法，尤其涉及一种适合复杂集成电路上的嵌入式存储器的制造方法。

背景技术

随着集成电路制造技术的发展，位于集成电路上的组件尺寸逐渐缩减，单一芯片上功能块的整合程度也逐渐提高。因此，设计出许多含有逻辑功能组件的嵌入式非挥发性存储器芯片，例如存储器控制器(memory controllers)、通用处理器(general-purpose processors)、输入/输出接口逻辑(input/outputinterface logic)、专用逻辑(dedicated logic)、数字信号处理器(digital signalprocessors)以及各种具有其它功能单位的芯片。

目前小尺寸的复杂集成电路在设计及制造上仍然有一些问题有待解决。例如，当扩散导体的宽度越小时，该导体的电阻越大，因此，为了解决此问题，通常使用现有的自对准硅化金属(salicide)技术，亦即在该扩散导体的表面上形成一高导电层以降低该扩散导体的电阻值。例如，利用硅化物(silicide)如硅化钛(titanium silicide)等在自对准硅化金属技术的自对准沉积步骤中在该扩散导体的表面形成一薄膜。然而，应用自对准硅化金属技术时与某些形成高密度存储单元的工艺并不兼容。例如，在自对准硅化金属技术的形成间隙壁步骤中，该间隙壁用来作为掩模使用，此形成间隙壁的过程包括蚀刻步骤，通常采用等离子体来进行薄膜腐蚀的干蚀刻方式。然而，此回蚀步骤可能破坏所述硅质基板的表面，造成该基板表面损害导致漏电发生。此漏电现象会造成存储器的软电崩溃现象，尤其对于高密度的存储器数组影响特别严重。

另外，组件越小，信道的长度将随之缩短，因此晶体管的操作速度将加快，而各种因通道长度变小所衍生的问题便会发生，称之为短通道效应(shortchannel effect)。但是，现今氧化作用及高温热流法注入掺杂剂(dopants)造成扩散时并不能有效地缩短晶体管的通道，此现象称为热增强扩散现象(thermally enhanced diffusion)及氧化增强现象(oxidation enhanced diffusion)。

发明内容

鉴于此，本发明要解决的技术问题是提供一种能够适合制造高密度非挥发性存储器与高级外围逻辑电路的制造方法，利用此制造方法可以减少或避免因制造小关键尺寸组件所衍生的诸多问题，如短通道效应、因氧化作用破坏造成的软性电崩溃效应以及窄扩散导体的高电阻等问题。

根据本发明，解决所述技术问题的措施是使用一保护牺牲层以制造如掩模只读存储器(mask ROM)或SONOS存储器(SONOS memory)等高密度非挥发性存储器的制造方法。这些高密度非挥发性存储器与高级外围逻辑组件(advanced peripheral logic)统合形成于单一芯片上。本发明中的实施方式提供了一种在一基板上制造一集成电路的方法，该集成电路包括位于基板上的一数组区域中的非挥发性存储器以及一位于该基板上一非数组区域的其它电路，此制造集成电路组件的方法包括：

在所述基板的数组区域及非数组区域上形成一栅极介电层；

在所述基板的数组区域及非数组区域上，以一具保护性的牺牲层覆盖所述栅极介电层，而该牺牲层的材料如包括一氮化硅(silicon nitride，Si₃N₄)；

在所述数组区域上依一位线方向形成(patterning)至少一线图案并蚀刻所述保护层以形成至少一线结构；

于所述线结构之间穿透所述栅极介电层将一掺杂剂(dopants)注入所述基板中；

于所述线结构之间沉积一介电材料以填充所述线结构间的至少一间隙；

对所述数组区域及非数组区域进行平整处理至一特定高度，该特定高度暴露出所述线结构以及填充在该线结构的所述间隙中的介电材料；

除去位于所述非数组区域及数组区域上的线结构上的保护层，留下所述栅极介电层以及填充于所述线结构间的间隙中的介电材料余留部分；

在所述部分栅极介电层上以及填充于该线结构间的间隙中的介电材料上覆盖一多晶硅层；

在所述数组区域中形成至少一字符线图案，并根据该图案蚀刻所述多晶硅层，使在所述数组区域中定义出至少一字符线而在非数组区域中定义出至少一晶体管栅极结构；

在所述非数组区域中注入一掺杂剂，以形成至少一漏极和源极区域；

在所述非数组区域的漏极和源极区域中形成一自对准硅化物；

在所述数组区域及非数组区域上覆盖一介电材料层；以及

在所述介电材料层上形成并定义出金属层。

其中，一般而言，在各种实施方式中，一包含氮化硅的保护层(牺牲层)的厚度约为300埃(angstroms，)左右，或其厚度范围约在100埃至1000埃之间。而沉积的该多晶硅(polysilicon)层的厚度约为1500埃，或其厚度范围介于1300埃至1600埃之间。

本发明包括应用现有的低掺杂漏极(lightly doped drain，LDD)技术以改善晶体管效能，特别是针对外围电路而言。在应用低掺杂漏极技术中，在非数组区域注入一掺杂剂以形成至少一漏极和源极区域的方法包括：对准该晶体管栅极结构，注入一第一掺杂剂、在该晶体管栅极结构上形成至少一间隙壁以及对准该间隙壁注入一第二掺杂剂等步骤。以氮化硅形成的间隙壁目的是为了要增进回蚀的选择性。当然，亦可采用其它具有能增进蚀刻选择性的物质来形成间隙壁以用来在自对准硅化金属技术(self aligned silicide，salicide)步骤中作为掩模使用，从而可减少因硅质基板表面被破坏而导致的漏电现象的发生。

本发明中，沉积一介电材料于栅极介电层上以填充所述线结构间的间隙后再进行平整(planarization)处理包括使用化学气相沉积法(chemical vapordeposition，CVD)、等离子增强化学气相沉积法(plasma enhanced CVD)或其它任何低温的化学气相沉积法来进行沉积，而反应器器壁的温度以低于650℃较佳。

在进行平整处理过程中，使用低温的化学机械研磨(chemical mechanicalpolishing，CMP)可进一步减少在制造过程中因高温所引发的问题。

所述的方法除了可应用在制造掩模只读存储器上，亦可应用于一包含可擦和可编程存储单元如SONOS的嵌入式非挥发性存储器数组上。该SONOS存储器包含一复合式栅极介电层，其为一ONO层状结构。该复合层包括一位于底层的二氧化硅介电层、一位于中间层的具有俘获电子作用的氮化硅介电层以及一位于上层的二氧化硅介电层。

在形成栅极介电层、注入掺杂剂以分隔位线与字符线等步骤后，再利用电子注入方式形成源极与漏极的埋置扩散层(buried diffusion layers)，此方式可减少热增强扩散现象(thermally enhanced diffusion)及氧化增强扩散现象(oxidation enhanced diffusion)。此二现象可能造成短通道效应。在字符线之间自一厚介电层进行低温沉积及化学机械研磨能够避免在埋置扩散层以及字符线之间发生软电崩溃现象。多晶硅层是用来为外围电路形成多个晶体管栅极结构。形成氮化硅间隙壁目的是为了要增进蚀刻的选择性，作为掩模使用，防止栅极介电层被破坏并减少由于埋置扩散区域介电材料被破坏而导致的漏电现象等问题。

附图说明

为让本发明的所述目的、特征、和优点能更明显易懂，下文特举一优选实施方式并结合附图作详细说明。附图中：

图1A～图1B为依照本发明实施方式所绘出的制造方法流程图；

图2～图10为依照图1A～图1B相关步骤所绘出的一具有嵌入式掩模存储器的复杂集成电路结构图；

图11为应用图2～图10的制造技术所绘示的一具有SONOS存储单元的嵌入式非挥发性存储器结构图。

附图标号说明

10、11、12、13、14、15、16、17、18、19、20、21、22、23：步骤方块

100              基板

110              数组区域

111              非数组区域

112、113         介电区

114、117         P型并

115              N型井

116              深N型井

118、119         栅极介电层

125              保护层(牺牲层)

126、127         线结构

128、129         埋置扩散位线

130               多晶硅层

131               间隙

132               间隙区域

134               字符线

140、141          晶体管栅极结构

145、146、147、148扩散区域

149               硅化金属层

150、151、170     间隙壁

160               介电层

161               接触孔

162               已构图的金属层

170、171          间隙壁

180、182          介电层

181               俘获电子层

具体实施方式

本发明所披露的详细制造方法及实际应用将分别结合附图说明如下。图1A～图1B为依照本发明实施方式绘出的制造方法流程图。图2～图10的结构图图示说明图1A～图1B的相关步骤。而图11是应用本发明所绘出的一具有SONOS存储单元的嵌入式非挥发性存储器结构的剖面图。

请参照图1A～图1B，各步骤将以步骤方块10至步骤方块23依数字大小顺序排列说明本发明的制造方法。首先，如步骤方块10所述，在基板100上以一介电区112分隔基板100定义出一数组区域110及一非数组区域111。如第2图所示，介电区112是采用局部硅氧化法(local oxidation of silicon，LOCOS)或其它现有技术在一沟渠内填充一氧化物或其它介电质而形成在基板100上的。而在非数组区域111中采用现有的应用于逻辑电路上的互补式金氧半导体(complementary metal-oxide semiconductor，CMOS)技术以一介电区113分隔该非数组区域111以定义出一N信道组件的N信道区域及一P信道组件的P信道区域，其中，P型井114形成于N信道区域而N型井115形成于P信道区域。在本实施方式中，数组区域110包括一深N型井116，且一P型井117形成于该深N型井116上。于是，在P型井117中形成一N信道存储器组件。在某些实施方式中，可在数组区域110中使用所述多井结构组合以达到绝缘目的。例如，退化井(retrograde well)的形成过程可以应用在产生一深井结构使得起始电压(Vt)能够被注入于存储单元区域中。该产生深井构造的过程包括形成两退化井的过程。一般而言，退化井形成的过程包括：注入一井→反穿通(anti-punch through)注入→使用相同的掩模注入起始电压。

另外，依所述形成退化井过程的方式，在形成N型井116及P型井117时使用两掩模层。对于制造N型半导体(NMOS)组件，其典型注入方法如下：在注入井时使用约15万～25万KeV的电压，浓度约1013dose/cm²的硼(B)；在反穿通注入时，使用约5万～8万KeV的电压，浓度约1012dose/cm²的硼(B)；在注入起始电压时，使用约5万～8万KeV的电压，浓度约1012dose/cm²的二氟化硼(BF₂)。而对于制造P型半导体(PMOS)组件而言，其典型注入方法如下：在注入井时使用约55万～60万KeV的电压，浓度约1013dose/cm²的磷(P)；在反穿通注入时，使用约25万～30万KeV的电压，浓度约2×1012dose/cm²的磷(P)；在注入起始电压时，使用约10万～12万KeV的电压，浓度约2×1012dose/cm²的磷(P)。在某些实施方式中，所述数组区域110中多井结构的组合作为隔离与绝缘之用。

在步骤方块11的叙述中，在所述数组区域110及非数组区域111上分别形成栅极介电层118及119，如图2所示。栅极介电层118及119可以由相同的步骤形成或为了区别在不同区域上的栅极介电层而使用不同的形成步骤。例如，在一具有SONOS存储器的实施方式中，所述栅极介电层118为一复合式多层构造，而栅极介电层119仍为单层二氧化硅(silicon dioxide)层结构，如图11所示。

在形成栅极介电层118及119后，依步骤方块12中所述，沉积一具有保护性的氮化硅(silicon nitride，Si3N4)层覆盖于栅极介电层118及119之上，称为牺牲层125，如图3所示。在本实施方式中，牺牲层125厚度约在100埃(angstroms，))至1000埃之间，一般而言，氮化硅保护层125的厚度约为300埃左右，或其厚度范围为200埃至450埃。

在步骤方块13中，在数组区域110上依一位线方向形成至少一线图案并蚀刻保护层125至数组区域110暴露出栅极介电层118为止，以形成线结构126及127。在此，保护层125依照下述步骤进行蚀刻：形成第一光阻图案，留下包含残留保护层的线结构。下一步，请参照图4，该图为依照平行位线排列方向示出的数组区域110的剖面图。如步骤方块14所述，利用线结构126及127作为注入时的掩模，在线结构126及127之外，穿透所暴露栅极介电层118的区域分别置入掺杂剂作为埋置扩散(buried diffusion，BD)位线128及129于数组区域110。在此，该掺杂剂包括一含有一先注入N型BD及一后注入P型BD的封包。其中，该N型BD是以3万～6万KeV的电压，注入浓度约2×1015～3.5×1015dose/cm²的砷(arsenic，As)，而该P型BD是以1万5000～4万KeV的电压，注入浓度约3×1013～5×1013dose/cm²的硼(B)。在这些注入过程中，所使用的电压及材料浓度皆可依据欲生产的特定芯片或特殊构件的结构或工序来进行调整及改变。

由于埋置扩散位线128及129形成在具有保护性的线结构126及127形成之后，故形成栅极介电层118的过程不会产生氧化增强扩散效应。

请参照图5，该图为依照平行位线排列方向所示出的数组区域110的剖面图。如步骤方块15所述，于该线结构126与127之间，先沉积一介电材料于栅极介电层118上以填充线结构126与127间的间隙131后再进行平整处理(planarization)。在一实施方式中此沉积方法包括使用化学气相沉积法(chemical vapor deposition，CVD)或等离子增强化学气相沉积法(plasmaenhanced CVD)沉积一含二氧化硅(silicon dioxide)的介电材料，且在沉积过程中，反应器的器壁需尽可能地维持在较低温的状况，例如，反应器器壁的温度维持在低于650℃，而介电材料包括二氧化硅。又例如，所述介电材料包括四乙基正硅酸盐(tetraethylorthosilicate，TEOS)与氧(O₂)的混合物且该反应器器壁的温度维持在低于630℃。在本发明实施方式中所提及的其它沉积过程亦可采取此方式控制反应器器壁温度，使其低于650℃。在平整化步骤中，使用低温的化学机械研磨(chemical mechanical polishing，CMP)比涉及一回流装置的高温热流法好。沉积一介电材料于间隙131内后，应用逆向存储单元栅极步骤(reverse cell gate process)以增进化学机械研磨的均匀性。此逆向存储单元栅极步骤包括形成光阻图案、回蚀、去除光阻图案等步骤以便在进行研磨之前先降低图案密度对介电材料的影响。如图5所示，氧化物线170与171填充于间隙131内并位于氮化硅线结构126与127之间，使基板100具有一平整上表面。

如步骤方块16所述，平整处理步骤后，除去位于非数组区域111上的保护层125及位于数组区域110中作为线结构的保护层126及127，留下该栅极介电层118以及填充于线结构126及127间的间隙131的余留部分。请参照图6，如步骤方块17所述，沉积一多晶硅(polysilicon)层130于数组区域110及非数组区域111的栅极介电层118上以及填充间隙131的余留部分上。此外，多晶硅层130的厚度约为1500埃，或其厚度范围介于1300埃至1600埃之间。

如步骤方块18所述，在沉积多晶硅层130之后，于数组区域110中形成字符线图案并根据该图案蚀刻多晶硅层130使在数组区域110中定义出字符线134；而在非数组区域111中定义出晶体管栅极结构140及141。

请参照图8，该图为图7中自基板110上表面俯视的示意图。位于下层的埋置扩散位线128及129依B-B′方向排列，并与依A-A′方向位于上层的字符线134成垂直交叉排列。位线128及129与字符线134之间两两间隙当中形成供介电物质注入的间隙区域132。

在低掺杂漏极(lightly doped drain，LDD)步骤前先二度氧化非数组区域111中的氧化层。请参照图9，该图为平行字符线134亦即沿图8中A-A′的方向所示的剖面图，如步骤方块19所述，在非数组区域111中对准晶体管栅极结构140，注入一第一掺杂剂以形成漏极和源极区域，如对晶体管栅极结构140而言，形成扩散区域145及146。之后，如步骤方块20所述，沉积一氮化硅层并加以各向异性(anisotropical)的蚀刻后形成二氮化硅间隙壁，如对晶体管栅极结构140而言，形成间隙壁150及151。沉积该氮化硅层的实际实施方法例如：当反应器器壁温度为730℃，使用N²/NH₃/SiH₂Cl₂的混合以化学气相沉积法来实施。而蚀刻该氮化硅层的实际实施方法例如一干式蚀刻法，气压在75milli-torr(mt)，用1600瓦(Watts，W)的能量，以及C₄F₈/Ar/CH₃F的混合来决定停止蚀刻的终点。下一步如步骤方块21所述，对准该间隙壁150及151注入一第二掺杂剂，在图9中，在扩散区域145及146两侧分别产生二扩散区域147及148。在本实施方式中，用氮化硅形成的间隙壁150及151的目的是为了要增进回蚀基板110表面的选择性。当然，亦可采用其它具有能增进蚀刻选择性的物质来形成间隙壁。

下一步，形成一自对准硅化物(self aligned silicide，salicide)。如步骤方块22所述，于非数组区域111的扩散区域147及148和晶体管栅极结构140及141上以及于数组区域110中字符线134上，对准间隙壁150与151，形成一具导电性的硅化金属层149。而在数组区域110中的埋置扩散位线128及129由于化学气相沉积法中介电材料的沉积与间隙壁150与151的保护避免了自对准硅化金属的作用。

最后，在硅化金属层149上形成一介电层160、多个接触孔161以及一位于最上层的已构图的金属层162，便完成了此一集成电路组件的制造方法。对于制造掩模只读存储器而言，需在前述实施的流程中，例如介于步骤方块16中所述的步骤-除去位于非数组区域111上的保护层125及步骤方块17中所述的步骤-覆盖一多晶硅层130的二步骤之间另加入一步骤-在数组区域110中注入ROM码。

另外，请参照图10，该图为平行扩散位线128亦即沿图8中B-B′的方向所示出的剖面图。在数组区域110中，栅极介电层118位于扩散位线128之上，且以氮化硅填充于字符线134间的间隙中形成一间隙壁170构造。

此制造方法亦可用于包含一或多个可擦和可编程存储单元的嵌入式非挥发性存储器数组中，例如就一具有SONOS存储单元的嵌入式非挥发性存储器而言，只要将本实施方式中位于区域数组110中的栅极介电层118置换为一其中包括一具有俘获电子作用的介电层的复合式介电层即可。请参照图11，该SONOS存储器的复合式栅极介电层为一ONO层状结构。位于底层的介电层180及位于上层的介电层182的材料包括二氧化硅，而位于介电层180及182中间的是可俘获电子层181，具有电子俘获作用。该SONOS存储器的制造方法与图1A～1B中自步骤方块12起至步骤方块23所述的步骤相同，在此不再赘述。

综上所述，虽然本发明已以一优选实施方式披露如上，然而其并非限定本发明，所属领域的任何普通技术人员，在不脱离本发明的构思和范围的前提下，可作出各种改型与润饰，因此本发明的保护范围应以后附的权利要求书所限定的保护范围为准。

Claims (33)

1.一种在一基板上制造一集成电路的方法，该集成电路包括一位于该基板上一数组区域的非挥发性存储器以及一位于该基板上一非数组区域的其它电路，所述制造方法包括：

在该基板的所述数组区域及非数组区域上形成一栅极介电层；在该基板的所述数组区域及非数组区域上，以一保护层覆盖该栅极介电层；

在所述数组区域上依一位线方向形成至少一线图案并蚀刻所述保护层以形成至少一线结构；

于该线结构之间，穿透所述栅极介电层注入一掺杂剂于所述基板中；

于该线结构之间，沉积一介电材料以填充该线结构间的至少一间隙；

对所述数组区域及非数组区域进行平整处理至一特定高度，该特定高度暴露出所述线结构以及填充于所述线结构的间隙中的介电材料；

除去位于所述非数组区域及数组区域上的线结构上的保护层，留下所述栅极介电层以及填充于线结构间的间隙中的介电材料的余留部分；

在部分所述栅极介电层上以及填充于所述线结构间的间隙中的介电材料上覆盖一多晶硅层；

于所述数组区域中形成至少一字符线图案，并根据该图案蚀刻所述多晶硅层，使在该数组区域中定义出至少一字符线，而在所述非数组区域中定义出至少一晶体管栅极结构；

于所述非数组区域中注入一掺杂剂，以形成至少一漏极和源极区域；

在所述非数组区域的漏极和源极区域中形成一自对准硅化物；

在所述数组区域及非数组区域上覆盖一介电材料层；以及

在所述介电材料层上形成并定义出金属层。

2.如权利要求1所述的制造方法，还包括：在所述非数组区域中注入所述掺杂剂以便在形成所述漏极和源极区域之前，先二度氧化该非数组区域中的所述氧化层。

3.如权利要求1所述的制造方法，其中在所述非数组区域中注入掺杂剂以形成漏极和源极区域的过程包括：

对准所述晶体管栅极结构注入一第一掺杂剂；

在该晶体管栅极结构上形成至少一间隙壁；以及

对准该间隙壁注入一第二掺杂剂。

4.如权利要求1所述的制造方法，其中在所述非数组区域中注入掺杂剂以形成漏极和源极区域的过程包括：

对准所述晶体管栅极结构注入一第一掺杂剂；

在所述晶体管栅极结构上形成至少一间隙壁，并在所述数组区域的字符线间以形成所述间隙壁相同的材料填充该字符线间的间隙；以及

对准所述间隙壁注入一第二掺杂剂。

5.如权利要求1所述的制造方法，其中在非数组区域中注入掺杂剂以形成漏极和源极区域的过程包括：

对准所述晶体管栅极结构注入一第一掺杂剂；

在所述晶体管栅极结构上使用不同的介电材料形成至少一间隙壁；以及

对准该间隙壁注入一第二掺杂剂。

6.如权利要求1所述的制造方法，其中在非数组区域中注入掺杂剂以形成漏极和源极区域的过程包括：

对准所述晶体管栅极结构注入一第一掺杂剂；

在所述晶体管栅极结构上使用氮化硅形成至少一间隙壁；以及

对准该间隙壁注入一第二掺杂剂。

7.如权利要求1所述的制造方法，其中位于所述数组区域中的栅极介电层包括ONO三明治层状构造。

8.如权利要求1所述的制造方法，其中沉积一介电材料的过程包括利用化学气相沉积法(chemical vapor deposition，CVD)进行沉积，而该介电材料包括二氧化硅。

9.如权利要求1所述的制造方法，其中沉积一介电材料的过程包括利用等离子增强化学气相沉积法(Plasma enhanced CVD)进行沉积，而该介电材料包括二氧化硅。

10.如权利要求1所述的制造方法，其中沉积所述介电材料的步骤包括：一温度均低于500℃的沉积步骤。

11.如权利要求1所述的制造方法，其中平整处理过程包括：使用化学机械研磨法(chemical mechanical polishing，CMP)。

12.如权利要求1所述的制造方法，包括在形成自对准硅化物之后，在所述数组区域中注入至少一ROM码(ROM codes)。

13.如权利要求1所述的制造方法，其中所述保护层包括一厚度约为300埃(Angstroms，))的氮化硅层。

14.如权利要求1所述的制造方法，其中所述多晶硅层的厚度约为1500埃。

15.如权利要求1所述的制造方法，其中所述保护层包括一氮化硅层，该氮化硅层的厚度范围介于100埃至1000埃左右。

16.如权利要求1所述的制造方法，其中所述多晶硅层的厚度范围介于1300埃至1600埃左右。

17.一种在一基板上制造一集成电路的方法，该集成电路包括一位于该基板上一数组区域的掩模只读存储器以及一位于该基板上一非数组区域的其它电路，所述制造方法包括：

在该基板的所述数组区域及非数组区域上形成一栅极介电层；

在该基板的所述数组区域及非数组区域上，以一氮化硅(silicon nitride，Si₃N₄)层覆盖所述栅极介电层；

在所述数组区域上依一位线方向形成至少一线图案并蚀刻所述氮化硅层以形成至少一线结构；

于该线结构之间，穿透所述栅极介电层注入一掺杂剂于所述基板中；

使用化学气相沉积法(chemical vapor deposition，CVD)且温度低于650℃时，在所述栅极电极结构间沉积一介电材料，以填充栅极电极结构间的至少一间隙；

对所述数组区域及非数组区域进行平整处理至一特定高度，该特定高度暴露出所述线结构以及填充于所述线结构的间隙中的介电材料；

除去位于所述非数组区域及数组区域上的线结构上的氮化硅层，留下所述栅极介电层以及填充于线结构间的间隙中的介电材料的余留部分；

在部分所述栅极介电层上以及填充于所述线结构间的间隙中的介电材料上覆盖一多晶硅层；

于所述数组区域中形成至少一字符线图案，在所述非数组区域中形成至少一晶体管栅极结构图案，并根据所述图案蚀刻所述多晶硅层，使在所述数组区域中定义出至少一字符线，而在非数组区域中定义出至少一晶体管栅极结构；

在所述非数组区域中注入一掺杂剂以形成至少一漏极和源极区域；

在所述非数组区域的漏极和源极区域中形成一自对准硅化物；

在所述数组区域及非数组区域上覆盖一介电材料层；

在所述介电材料层上形成并定义出金属层；以及

在所述数组区域中注入至少一ROM码。

18.如权利要求17所述的制造方法，其中在所述非数组区域中注入掺杂剂以形成漏极和源极区域的过程包括：

对准所述晶体管栅极结构注入一第一掺杂剂；

在所述晶体管栅极结构上以氮化硅形成至少一间隙壁；以及

对准该间隙壁注入一第二掺杂剂。

19.如权利要求17所述的制造方法，其中所述进行平整处理过程包括：使用化学机械研磨法(chemical mechanical polishing，CMP)。

20.如权利要求17所述的制造方法，其中沉积一介电材料的过程包括利用等离子增强化学气相沉积法(plasma enhanced CVD)进行沉积，而该介电材料包括二氧化硅。

21.如权利要求17所述的制造方法，其中所述氮化硅层的厚度约为300埃(Angstroms，))。

22.如权利要求17所述的制造方法，其中所述多晶硅层的厚度约为1500埃。

23.如权利要求17所述的制造方法，其中所述氮化硅层的厚度范围介于100埃至1000埃左右。

24.如权利要求17所述的制造方法，其中所述多晶硅层的厚度范围介于1300埃至1600埃左右。

25.一种在一基板上制造一集成电路的方法，该集成电路包括一位于该基板上一数组区域的非挥发性存储器以及一位于该基板上一非数组区域的其它电路，所述制造方法包括：

在该基板的所述数组区域上形成一复合层及在所述非数组区域上形成一栅极介电层，其中，所述复合层包括：一位于底层的介电层、一位于中间层的具有俘获电子作用的介电层以及一位于上层的介电层；

在该基板的所述数组区域及非数组区域上，以一氮化硅(silicon nitride，Si₃N₄)层覆盖所述栅极介电层；

在所述数组区域上依一位线方向形成至少一线图案并蚀刻所述氮化硅层以形成至少一线结构；

于该线结构之间，穿透所述栅极介电层注入一掺杂剂于所述基板中；

使用化学气相沉积法(chemical vapor deposition，CVD)且温度低于650℃时，于所述栅极电极结构间沉积一介电材料以填充所述栅极电极结构间的至少一间隙；

对所述数组区域及非数组区域进行平整处理至一特定高度，该特定高度暴露出所述线结构以及填充于该线结构的间隙中的介电材料；

除去位于所述非数组区域上的氮化硅层及位于所述数组区域上的线结构上的氮化硅层，留下所述栅极介电层以及填充于线结构间的间隙中的介电材料的余留部分；

在部分所述栅极介电层上以及填充于所述线结构间的间隙中的介电材料上覆盖一多晶硅层；

于所述数组区域中形成至少一字符线图案以及在所述非数组区域中形成至少一晶体管栅极结构图案，并根据所述图案蚀刻多晶硅层，使在所述数组区域中定义出至少一字符线，而在非数组区域中定义出至少一晶体管栅极结构；

于所述非数组区域中注入一掺杂剂以形成至少一漏极和源极区域；

在所述非数组区域的漏极和源极区域中形成一自对准硅化物；

在所述数组区域及非数组区域上覆盖一介电材料层；以及

在所述介电材料层上上形成并定义出金属层。

26.如权利要求25所述的制造方法，其中在所述非数组区域中注入掺杂剂以形成漏极和源极区域的过程包括：

对准所述晶体管栅极结构注入一第一掺杂剂；

在所述晶体管栅极结构上以氮化硅形成至少一间隙壁；以及

对准该间隙壁注入一第二掺杂剂。

27.如权利要求25所述的制造方法，其中平整处理过程包括：使用化学机械研磨法(chemical mechanical polishing，CMP)。

28.如权利要求25所述的制造方法，其中沉积一介电材料的过程包括利用等离子增强化学气相沉积法(Plasma enhanced CVD)进行沉积，而该介电材料包括二氧化硅。

29.如权利要求25所述的制造方法，其中所述具有俘获电子作用的介电层包括氮化硅。

30.如权利要求25所述的制造方法，其中所述氮化硅层的厚度约为300埃。

31.如权利要求25所述的制造方法，其中所述多晶硅层的厚度约为1500埃。

32.如权利要求25所述的制造方法，其中所述氮化硅层的厚度范围介于100埃至1000埃左右。

33.如权利要求25所述的制造方法，其中所述多晶硅层的厚度范围介于1300埃至1600埃左右。

Images