TWI593221B - 電荷幫浦裝置 - Google Patents

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TWI593221B
TWI593221B TW105142017A TW105142017A TWI593221B TW I593221 B TWI593221 B TW I593221B TW 105142017 A TW105142017 A TW 105142017A TW 105142017 A TW105142017 A TW 105142017A TW I593221 B TWI593221 B TW I593221B
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邵啟意
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力旺電子股份有限公司
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Description

電荷幫浦裝置
本發明是有關於一種電荷幫浦裝置，且特別是有關於一種包括二相電荷幫浦電路與四相電荷幫浦電路的電荷幫浦裝置。
近來的半導體記憶體裝置傾向於降低操作電壓，以減少電能的消耗。但是，半導體記憶體的某些電路部分，例如，字元線驅動器或輸出驅動器，仍需要以較高的電壓操作。因此，電荷幫浦電路在半導體記憶體裝置中扮演著不可或缺的角色。
一般來說，電荷幫浦電路包括二相(two-phase)電荷幫浦電路與四相(four-phase)電荷幫浦電路等種類，其中二相電荷幫浦電路具有較高的效率、較小的面積以及較低的功耗，然其電路若未具有N型深井(deep Nwell)將會有基體效應的問題。另外四相電荷幫浦電路雖無基體效應的問題，然其效率較低，且需額外設置延遲電路來產生驅動四相電荷幫浦電路的4個時脈信號，而大幅地增加電路佈局的面積。
本發明提供一種電荷幫浦裝置，具有高效率、小面積以及低功耗的特性，且無基體效應的問題，而可準確地產生所需的電壓。
本發明的電荷幫浦裝置包括第一二相電荷幫浦電路、第一四相電荷幫浦電路以及驅動電路。第一四相電荷幫浦電路耦接第一二相電荷幫浦電路的輸出端，而與第一二相電荷幫浦電路串接。驅動電路耦接第一二相電荷幫浦電路與第一四相電荷幫浦電路。驅動電路包括環形振盪電路以及邏輯電路。環形振盪電路包括多個延遲電路，其串接成延遲電路鏈，延遲電路的鏈輸出端耦接延遲電路鏈的輸入端，延遲電路鏈的輸入端接收輸入時脈信號。邏輯電路耦接環形振盪電路、第一二相電荷幫浦電路與第一四相電荷幫浦電路，依據延遲電路間的耦接節點的延遲信號產生驅動第一二相電荷幫浦電路的第一二相時脈信號以及驅動第一四相電荷幫浦電路的第一四相時脈信號。
在本發明的一實施例中，上述的延遲電路鏈包括串接的第一延遲電路、第二延遲電路以及第三延遲電路，第一延遲電路延遲輸入時脈信號，第二延遲電路延遲第一延遲電路的輸出信號，第三延遲電路延遲第二延遲電路的輸出信號，邏輯電路依據第一延遲電路的輸出信號產生第一二相時脈信號，其中第一二相時脈信號包括互為反相的第一時脈信號與第二時脈信號。
在本發明的一實施例中，上述的邏輯電路還依據第二延遲電路以及第三延遲電路的輸出信號產生第一四相時脈信號，第一四相時脈信號包括第三時脈信號、第四時脈信號、第五時脈信號以及第六時脈信號。
在本發明的一實施例中，上述的邏輯電路包括第一反相閘、第二反相閘、第三反相閘、第四反相閘、第五反相閘、第一或閘以及第一反及閘。第一反相閘的輸入端耦接第一延遲電路的輸出端，輸出第一時脈信號。第二反相閘的輸入端耦接第一反相閘的輸出端，輸出第二時脈信號。第三反相閘的輸入端耦接第二延遲電路的輸出端，輸出第三時脈信號。第四反相閘的輸入端耦接第三反相閘的輸出端，輸出第四時脈信號。第五反相閘的輸入端耦接第三延遲電路的輸出端。第一或閘的兩輸入端分別耦接第五反相閘的輸出端以及第二延遲電路的輸出端，輸出第三時脈信號。第一反及閘的兩輸入端分別耦接第五反相閘的輸出端以及第二延遲電路的輸出端，輸出第四時脈信號。
在本發明的一實施例中，上述的電荷幫浦裝置還包括第二四相電荷幫浦電路，其耦接第一四相電荷幫浦電路的輸出端，而與第一二相電荷幫浦電路以及第一四相電荷幫浦電路串接，邏輯電路還依據延遲電路間的耦接節點的延遲信號產生驅動第二四相電荷幫浦電路的第二四相時脈信號。
在本發明的一實施例中，上述的延遲電路鏈還包括與第三延遲電路串接的第四延遲電路以及第五延遲電路，第四延遲電路延遲第三延遲電路的輸出信號，第五延遲電路延遲第四延遲電路的輸出信號，邏輯電路還依據第四延遲電路以及第五延遲電路的輸出信號產生第二四相時脈信號，其中第二四相時脈信號包括第七時脈信號、第八時脈信號、第九時脈信號以及第十時脈信號。
在本發明的一實施例中，上述的邏輯電路還包括第六反相閘、第七反相閘、第八反相閘、第二或閘以及第二反及閘。第六反相閘的輸入端耦接第四延遲電路的輸出端，輸出第七時脈信號。第七反相閘的輸入端耦接第六反相閘的輸出端，輸出第八時脈信號。第八反相閘的輸入端耦接第五延遲電路的輸出端。第二或閘的兩輸入端分別耦接第八反相閘的輸出端以及第五延遲電路的輸出端，輸出第九時脈信號。第二反及閘的兩輸入端分別耦接第八反相閘的輸出端以及第五延遲電路的輸出端，輸出第十時脈信號。
在本發明的一實施例中，上述的電荷幫浦裝置還包括第二二相電荷幫浦電路，其耦接於第一二相電荷幫浦電路的輸出端以及第一四相電荷幫浦電路之間，邏輯電路還依據延遲電路間的耦接節點的延遲信號產生驅動第二二相電荷幫浦電路的第二二相時脈信號。
在本發明的一實施例中，上述的邏輯電路還依據第二延遲電路的輸出信號產生第二二相時脈信號，第二二相時脈信號包括互為反相的第三時脈信號與第四時脈信號。
在本發明的一實施例中，上述的延遲電路鏈還包括與第三延遲電路串接的第四延遲電路以及第五延遲電路，第四延遲電路延遲第三延遲電路的輸出信號，第五延遲電路延遲第四延遲電路的輸出信號，邏輯電路還依據第四延遲電路以及第五延遲電路的輸出信號產生第一四相時脈信號，其中第一四相時脈信號包括第五時脈信號、第六時脈信號、第七時脈信號以及第八時脈信號。
在本發明的一實施例中，上述的邏輯電路包括第一反相閘、第二反相閘、第三反相閘、第四反相閘、第五反相閘、第六反相閘、第七反相閘、或閘以及反及閘。第一反相閘的輸入端耦接第一延遲電路的輸出端，輸出第一時脈信號。第二反相閘的輸入端耦接第一反相閘的輸出端，輸出第二時脈信號。第三反相閘的輸入端耦接第二延遲電路的輸出端，輸出第三時脈信號。第四反相閘的輸入端耦接第三反相閘的輸出端，輸出第四時脈信號。第五反相閘的輸入端耦接第四延遲電路的輸出端，輸出第五時脈信號。第六反相閘的輸入端耦接第五反相閘的輸出端，輸出第六時脈信號。第七反相閘的輸入端耦接第五延遲電路的輸出端。或閘的兩輸入端分別耦接第七反相閘的輸出端以及第四延遲電路的輸出端，輸出第七時脈信號。反及閘的兩輸入端分別耦接第七反相閘的輸出端以及第四延遲電路的輸出端，輸出第八時脈信號。
在本發明的一實施例中，上述的環形振盪電路還包括反及閘，反及閘的一輸入端接收該輸入時脈信號，另一輸入端耦接延遲電路鏈的輸出端，反及閘的輸出端耦接延遲電路鏈的輸入端。
在本發明的一實施例中，上述的環形振盪電路還包括閂鎖電路，其耦接於延遲電路鏈的輸出端與反及閘的另一輸入端之間，依據一控制信號而決定是否將延遲電路鏈的輸出端信號輸出至反及閘。
本發明還提出一種電荷幫浦裝置，包括二相電荷幫浦電路、多個四相電荷幫浦電路以及驅動電路。多個四相電荷幫浦電路耦接二相電荷幫浦電路的輸出端，而與二相電荷幫浦電路串接。驅動電路耦接二相電荷幫浦電路與上述多個四相電荷幫浦電路，驅動電路包括環形振盪電路以及邏輯電路。環形振盪電路包括多個延遲電路，其串接成延遲電路鏈，延遲電路鏈的輸出端耦接延遲電路鏈的輸入端，延遲電路鏈的輸入端接收輸入時脈信號。邏輯電路耦接環形振盪電路、二相電荷幫浦電路與上述多個四相電荷幫浦電路，依據延遲電路間的耦接節點的延遲信號產生驅動二相電荷幫浦電路的二相時脈信號以及驅動四相電荷幫浦電路的多個第一四相時脈信號與多個第二四相時脈信號，其中第一四相時脈信號用以驅動對應的第奇數個四相電荷幫浦電路，第二四相時脈信號用以驅動對應的第偶數個四相電荷幫浦電路。
在本發明的一實施例中，上述的延遲電路鏈包括串接的第一延遲電路、第二延遲電路、第三延遲電路以及第四延遲電路，第一延遲電路延遲輸入時脈信號，第二延遲電路延遲第一延遲電路的輸出信號，第三延遲電路延遲第二延遲電路的輸出信號，第四延遲電路延遲第三延遲電路的輸出信號，驅動電路還依據第一延遲電路的輸出信號產生二相時脈信號、依據第二延遲電路以及第三延遲電路的輸出信號產生第一四相時脈信號，並依據第三延遲電路以及第四延遲電路的輸出信號產生第二四相時脈信號。
在本發明的一實施例中，上述的二相時脈信號包括互為反相的第一時脈信號與第二時脈信號，第一四相時脈信號包括第一時脈信號、第二時脈信號、第三時脈信號以及第四時脈信號，第二四相時脈信號包括第五時脈信號、第六時脈信號、第七時脈信號以及第八時脈信號，其中第五時脈信號與第六時脈信號互為反相信號。
在本發明的一實施例中，上述的驅動電路包括第一反相閘、第二反相閘、第三反相閘、第四反相閘、第五反相閘、第六反相閘、第一或閘、第二或閘、第一反及閘以及第二反及閘。第一反相閘的輸入端耦接第一延遲電路的輸出端，輸出第一時脈信號。第二反相閘耦接第一反相閘的輸出端，輸出第二時脈信號。第三反相閘的輸入端耦接第二延遲電路的輸出端。第一或閘的兩輸入端分別耦接第三反相閘的輸出端以及第一延遲電路的輸出端，輸出第三時脈信號。第一反及閘的兩輸入端分別耦接第三反相閘的輸出端以及第一延遲電路的輸出端，輸出第四時脈信號。第四反相閘的輸入端耦接第三延遲電路的輸出端，輸出第五時脈信號。第五反相閘的輸入端耦接第四反相閘的輸出端，輸出第六時脈信號。第六反相閘的輸入端耦接第四延遲電路的輸出端。第二或閘的兩輸入端分別耦接第六反相閘的輸出端以及第四延遲電路的輸出端，輸出第七時脈信號。第二反及閘的兩輸入端分別耦接第六反相閘的輸出端以及第四延遲電路的輸出端，輸出第八時脈信號。
在本發明的一實施例中，上述的環形振盪電路還包括反及閘，反及閘的輸入端接收輸入時脈信號，另一輸入端耦接延遲電路鏈的輸出端，反及閘的輸出端耦接延遲電路鏈的輸入端。
在本發明的一實施例中，上述的環形振盪電路還包括閂鎖電路，其耦接於延遲電路鏈的輸出端與反及閘的另一輸入端之間，依據控制信號而決定是否將延遲電路鏈的輸出端信號輸出至反及閘。
基於上述，本發明實施例的電荷幫浦裝置依據環形振盪電路中延遲電路間的耦接節點的延遲信號產生驅動二相電荷幫浦電路的二相時脈信號以及驅動四相電荷幫浦電路的四相時脈信號，如此可避免額外設置延遲電路來產生驅動四相電荷幫浦電路的時脈信號，且可結合二相電荷幫浦電路與四相電荷幫浦電路的優點，使電荷幫浦裝置具有高效率、小面積以及低功耗的特性，且無基體效應的問題，而可準確地產生所需的電壓。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
本說明書（包括申請專利範圍）中所使用的術語“耦接”可指任何直接或間接連接方式。舉例來說，“第一裝置耦接到第二裝置”可解釋為“第一裝置直接連接到第二裝置”或“第一裝置通過其它裝置或連接方式間接連接到第二裝置”。此外，在附圖和實施例中任何適當的地方，具有相同參考標號的元件/裝置/步驟表示相同或相似的部分。不同實施例中的具有相同參考標號或名稱的元件/裝置/步驟可交互參考。
下文提供多個實施例以詳細描述本揭露，但本揭露不限於所提供的實施例，並且所提供的實施例可適當的結合。在以下的實施例中，相同或相似的元件符號代表相同或相似的構件或信號。
圖1是依照本發明實施例的一種電荷幫浦裝置的示意圖，請參照圖1。電荷幫浦裝置包括二相電荷幫浦電路PA、四相電荷幫浦電路PB以及驅動電路102，其中二相電荷幫浦電路PA耦接輸入電壓VDD以及四相電荷幫浦電路PB，驅動電路102耦接二相電荷幫浦電路PA與四相電荷幫浦電路PB。二相電荷幫浦電路PA接收來自驅動電路102的時脈信號CLK以及時脈信號CLKB而被驅動，以對輸入電壓VDD進行升壓。四相電荷幫浦電路PB則接收來自驅動電路102的時脈信號P11、P22、P33、以及P44而被驅動，以對二相電荷幫浦電路PA的輸出電壓進行升壓，進而產生輸出電壓Vout。
進一步來說，二相電荷幫浦電路PA與四相電荷幫浦電路PB的實施方式可如圖2所示，請參照圖2。二相電荷幫浦電路PA可包括N型電晶體M1、M2、P型電晶體Q1~Q4以及電容C1、C2，其中N型電晶體M1耦接於輸入電壓VDD與電容C1的第一端(節點N1)之間，N型電晶體M1的閘極耦接電容C2的第一端(節點N2)，N型電晶體M2耦接於輸入電壓VDD與電容C2的第一端之間，N型電晶體M2的閘極耦接電容C1的第一端，電容C1與電容C2的第二端則分別接收時脈信號CLK以及時脈信號CLKB。此外，N型電晶體M1與M2的基體耦接接地電壓VSS。值得注意的是，在部分實施例中亦可將N型電晶體M1與M2的基體耦接至二相電荷幫浦電路PA的輸入端，以改善基體效應的問題。另外，P型電晶體Q1的汲極與閘極分別耦接節點N1與N2，P型電晶體Q1的源極耦接P型電晶體Q4的汲極，P型電晶體Q1的基體與汲極相耦接且連接至P型電晶體Q2的基體。P型電晶體Q2耦接於節點N1與二相電荷幫浦電路PA的輸出端O1之間，P型電晶體Q2的閘極耦接節點N2。P型電晶體Q3耦接於節點N2與二相電荷幫浦電路PA的輸出端O1之間，P型電晶體Q2的閘極耦接節點N1，P型電晶體Q3的基體耦接P型電晶體Q4的汲極。P型電晶體Q4的基體與汲極相耦接，P型電晶體Q4的源極與閘極分別耦接節點N2與N1。
另外，四相電荷幫浦電路PB可包括P型電晶體Q5~Q16以及電容C3~C6，其中P型電晶體Q6耦接於二相電荷幫浦電路PA的輸出端O1與電容C5的第一端(節點N3)，P型電晶體Q6的閘極耦接電容C3的一端，電容C3的另一端則接收時脈信號P22，電容C5的第二端接收時脈信號P33。P型電晶體Q5耦接於P型電晶體Q6的閘極與節點N3之間，P型電晶體Q5的閘極耦接前一級的二相電荷幫浦電路PA中的節點N1。P型電晶體Q7耦接於二相電荷幫浦電路PA的輸出端O1與P型電晶體Q8的源極之間，P型電晶體Q7的閘極耦接節點N3，P型電晶體Q7的基體與汲極相耦接且耦接P型電晶體Q6的基體，P型電晶體Q8的汲極耦接節點N3，P型電晶體Q8的基體與源極相耦接且耦接P型電晶體Q6的基體，P型電晶體Q8的閘極則耦接節點N4。P型電晶體Q13耦接於節點N3與P型電晶體Q14的基體之間，P型電晶體Q13的閘極耦接節點N4，P型電晶體Q13的基體與汲極相耦接。P型電晶體Q14耦接於節點N3與四相電荷幫浦電路PB的輸出端O3之間，P型電晶體Q14的閘極耦接節點N4。
P型電晶體Q11耦接於二相電荷幫浦電路PA的輸出端O1與電容C6的第一端(節點N4)，P型電晶體Q11的閘極耦接電容C4的一端，電容C4的另一端則接收時脈信號P44，電容C6的第二端接收時脈信號P11。P型電晶體Q12耦接於P型電晶體Q11的閘極與節點N4之間，P型電晶體Q12的閘極耦接前一級的二相電荷幫浦電路PA中的節點N2。P型電晶體Q9耦接於二相電荷幫浦電路PA的輸出端O1與P型電晶體Q10的源極之間，P型電晶體Q9的閘極耦接節點N4，P型電晶體Q9的基體與汲極相耦接且耦接P型電晶體Q11的基體，P型電晶體Q10的汲極耦接節點N4，P型電晶體Q10的基體與源極相耦接且耦接P型電晶體Q11的基體，P型電晶體Q10的閘極則耦接節點N3。P型電晶體Q16耦接於節點N4與P型電晶體Q15的基體之間，P型電晶體Q16的閘極耦接節點N3，P型電晶體Q16的基體與汲極相耦接。P型電晶體Q15耦接於節點N4與四相電荷幫浦電路PB的輸出端O3之間，P型電晶體Q15的閘極耦接節點N3。
另外，驅動電路102可例如包括環形振盪電路104以及邏輯電路106，環形振盪電路104耦接邏輯電路106，其中環形振盪電路104包括延遲電路108、延遲電路110、延遲電路112、反及閘114以及閂鎖電路116。延遲電路108、110以及112串接成延遲電路鏈，延遲電路鏈的輸出端耦接延遲電路鏈的輸入端，反及閘114的輸入端接收時脈致能信號ENOSC並耦接閂鎖電路116的輸出端Q，反及閘114的輸出端耦接延遲電路鏈的輸入端。此外，閂鎖電路116的輸入端D耦接延遲電路鏈的輸出端，閂鎖電路116的控制端ZEN接收控制信號SC1。延遲電路108、110以及112可例如以反向器來實施，如在本實施例中，延遲電路108可包括串接的反向器D1、D2，延遲電路110與112則可分別以反向器D3與D4來實施，然不以此為限，各個延遲電路可依設計需求包括不同個數的反向器，且各個反向器可具有不同的延遲時間。
當時脈致能信號ENOSC被輸入至反及閘114時，環形振盪電路104被致能而開始產生時脈信號，閂鎖電路116則可依據控制端ZEN所接收的控制信號SC1決定是否將延遲電路鏈的輸出端信號輸出至反及閘114，亦即閂鎖電路116可依據控制信號SC1立即地使環形振盪電路104開始或停止輸出時脈信號，而更精準地控制二相電荷幫浦電路PA與四相電荷幫浦電路PB的運作。值得注意的是，在部分實施例中，環形振盪電路104亦可不包括閂鎖電路116，亦即延遲電路鏈的輸出端可直接地連接至反及閘114的輸入端。
邏輯電路106依據延遲電路108、110以及112間的耦接節點的延遲信號產生驅動二相電荷幫浦電路PA的二相時脈信號以及驅動四相電荷幫浦電路PB的四相時脈信號(如圖2中的時脈信號P11、P22、P33、P44)。舉例來說，邏輯電路106可依據延遲電路108的輸出信號產生時脈信號CLK與CLKB，其中時脈信號CLK與CLKB互為反相，以及依據延遲電路110、112的輸出信號產生時脈信號P11、P22、P33、P44。進一步來說，邏輯電路106可例如以圖3實施例邏輯閘來實施，而圖3邏輯電路106所產生的時脈信號波形則可如圖4所示。邏輯電路106包括反相閘INV1~INV5、或閘OR1以及反及閘NAND1。反相閘INV1的輸入端耦接延遲電路108的輸出端108O，反相閘INV2的輸入端耦接反相閘INV1的輸出端，其中反相閘INV1與INV2的輸出端分別用以輸出時脈信號CLKB與CLK。反相閘INV3的輸入端耦接延遲電路110的輸出端110O，反相閘INV4的輸入端耦接反相閘INV3的輸出端，其中反相閘INV3與INV4的輸出端分別用以輸出時脈信號P11與P33。反相閘INV5的輸入端耦接延遲電路112的輸出端112O，或閘OR1的輸入端耦接反相閘INV5的輸出端與延遲電路110的輸出端110O，反及閘NAND1的輸入端耦接反相閘INV5的輸出端與延遲電路110的輸出端110O，其中或閘OR1用以輸出時脈信號P22，而反及閘NAND1用以輸出時脈信號P44。
如圖4所示，時脈信號P11與P33反相，且時脈信號P11、P33以及P44相位落後時脈信號CLK與CLKB一段時間T1(亦即反向器D3所延遲的時間)，另外時脈信號P22落後時脈信號CLK與CLKB的時間為T1加上T2(亦即反向器D3與D4所延遲的時間)，此外，T3為反向器D1與D2所延遲的時間。
如此利用一般電荷幫浦裝置中即存在的環形振盪器中的延遲電路來產生驅動二相電荷幫浦電路PA與四相電荷幫浦電路PB的時脈信號，可不需另外設置延遲電路來產生驅動二相電荷幫浦電路PA與四相電荷幫浦電路PB的時脈信號。此外，本實施例的電荷幫浦裝置藉由串接二相電荷幫浦電路PA與四相電荷幫浦電路PB，可達到結合二相電荷幫浦電路PA與四相電荷幫浦電路PB的優點的效果，使電荷幫浦裝置具有高效率、小面積以及低功耗的特性，且無基體效應的問題，而可準確地產生所需的電壓。
圖5是依照本發明另一實施例的一種電荷幫浦裝置的示意圖，請參照圖5。相較於圖1實施例的電荷幫浦裝置，本實施例的電荷幫浦裝置更包括四相電荷幫浦電路PB2，其耦接四相電荷幫浦電路PB的輸出端，並接收來自驅動電路502的時脈信號P11D、P22D、P33D以及P44D而被驅動。四相電荷幫浦電路PB2的實施方式可例如與圖2實施例中四相電荷幫浦電路PB的實施方式相同，因此在此不再贅述。值得注意的是，在四相電荷幫浦電路PB中，P型電晶體Q5以及Q12的閘極為分別耦接至前級二相電荷幫浦電路PA的節點N1與N2(亦即耦接至接收時脈信號CLK與CLKB的電容C1與C2的第一端)。類似地，在實施方式與四相電荷幫浦電路PB相同的四相電荷幫浦電路PB2中，對應P型電晶體Q5以及Q12的P型電晶體的閘極亦分別耦接至四相電荷幫浦電路PB(亦即前一級的四相電荷幫浦電路)的節點N3與N4，亦即耦接至接收時脈信號P33與P11的電容C5與C6的第一端。
此外，在本實施例中，環形振盪電路504相較於圖1的環形振盪電路104更包括延遲電路508以及510，亦即在本實施例中，延遲電路鏈為由串接的延遲電路108、110、112、508以及510構成。在本實施例中，延遲電路508以及510分別以反向器D5與D6來實施，然不以此為限。另外，本實施例的邏輯電路506亦依據延遲電路108、110、112、508以及510間的耦接節點的延遲信號產生驅動二相電荷幫浦電路PA的二相時脈信號、驅動四相電荷幫浦電路PB的四相時脈信號(亦即時脈信號P11、P22、P33、P44)以及驅動四相電荷幫浦電路PB2的四相時脈信號(亦即時脈信號P11D、P22D、P33D、P44D)。
進一步來說，邏輯電路506可例如以圖6實施例邏輯閘來實施，而圖6邏輯電路506所產生的時脈信號波形則可如圖7所示。相較於圖3的邏輯電路106，本實施例的邏輯電路506更包括用以產生時脈信號P11D~P44D的反相閘INV6~INV8、或閘OR2以及反及閘NAND2。反相閘INV6的輸入端耦接延遲電路508的輸出端508O，反相閘INV7的輸入端耦接反相閘INV6的輸出端，其中反相閘INV6與INV7的輸出端分別用以輸出時脈信號P11D與P33D。反相閘INV8的輸入端耦接延遲電路510的輸出端510O，或閘OR2的輸入端耦接反相閘INV8的輸出端與延遲電路508的輸出端508O，反及閘NAND2的輸入端耦接反相閘INV8的輸出端與延遲電路508的輸出端508O，其中或閘OR2用以輸出時脈信號P22D，而反及閘NAND2用以輸出時脈信號P44D。
類似地，如圖7所示，時脈信號P11D與P33D反向，且時脈信號P11D、P33D以及P44D相位落後時脈信號CLK與CLKB的時間為T1、T2以及T4的總合(亦即反向器D3、D4以及D5所延遲的時間)，另外時脈信號P22D落後時脈信號CLK與CLKB的時間為T1、T2、T4以及T5(亦即反向器D3、D4、D5以及D6所延遲的時間)。此外，時脈信號P11~P44與時脈信號CLK、CLKB間的關係與圖4實施例相同，因此不再贅述。
值得注意的是，由上述實施例可推知，二相電荷幫浦電路PA後所串接的四相電荷幫浦電路並不以一個或兩個為限，在其它實施例中，二相電荷幫浦電路PA可串接更多個四相電荷幫浦電路，各個串接的四相電荷幫浦電路的實施方式可如圖2所示，串接的前、後級四相電荷幫浦電路間的耦接關係可由圖5的實施例類推得知，因此不再贅述。此外，驅動各級電荷幫浦電路的時脈信號的產生方式亦可由圖5~圖7的實施例得知，因此亦不在此贅述。
此外，在部分實施例中，亦可改以圖6實施例的時脈信號P11、P33來驅動二相電荷幫浦電路PA，以圖6實施例的時脈信號P11D~P44D來驅動串接的多個四相電荷幫浦電路中的第奇數個四相電荷幫浦電路，並以圖6實施例的時脈信號P11~P44來驅動串接的多個四相電荷幫浦電路中的第偶數個四相電荷幫浦電路。舉例來說，圖8是依照本發明另一實施例的一種電荷幫浦裝置的示意圖，請參照圖8。相較於圖5實施例的電荷幫浦裝置，本實施例的二相電荷幫浦電路PA為以時脈信號P11、P33驅動，四相電荷幫浦電路PB為以時脈信號P11D~P44D來驅動，而四相電荷幫浦電路PB2為以時脈信號P11~P44來驅動。此外，本實施例中驅動電路802的邏輯電路806的實施方式可例如以圖5實施例的邏輯電路506的(如圖6所示)，然由於圖8實施例的電荷幫浦裝置不需要時脈信號CLK以及CLKB來驅動二相電荷幫浦電路PA，因此在部分實施例中，邏輯電路806可不需包括反相閘INV1與INV2，而延遲電路108以及110在本實施例中可整合為一個延遲電路，此延遲電路中所包括的反向器個數可依實際情形調整，不以圖8實施例為限。此外，驅動電路802中的其它電路與圖5實施例類似，因此在此不再贅述。
圖9是依照本發明另一實施例的一種電荷幫浦裝置的示意圖，請參照圖9。相較於圖5實施例的電荷幫浦裝置，本實施例將圖5實施例的四相電荷幫浦電路PB置換為二相電荷幫浦電路PA2，亦即本實施例的電荷幫浦裝置包括二相電荷幫浦電路PA、PA2以及四相電荷幫浦電路PB2，二相電荷幫浦電路PA2的輸入端耦接於二相電荷幫浦電路PA的輸出端，而二相電荷幫浦電路PA2的輸出端則耦接四相電荷幫浦電路PB2的輸入端。其中二相電荷幫浦電路PA2的實施方式可例如與圖2實施例中二相電荷幫浦電路PA的實施方式相同，因此在此不再贅述。另外，二相電荷幫浦電路PA2與四相電荷幫浦電路PB2間的耦接關係亦類似圖2二相電荷幫浦電路PA與四相電荷幫浦電路PB間的耦接關係，在此亦不再贅述。
在圖9實施例中，二相電荷幫浦電路PA以及四相電荷幫浦電路PB2可以圖7實施例中的時脈信號CLK、CLKB以及P11D~P44D來驅動，而二相電荷幫浦電路PA2則以時脈信號P11以及P33來驅動。本實施例中驅動電路902的邏輯電路906的實施方式可例如以圖6實施例的邏輯電路來實施，然由於本實施例可不需時脈信號P22以及P44來進行電荷幫浦電路的驅動，因此在部分實施例中，邏輯電路906可不包括圖6實施例中的反相閘INV5、或閘OR1以及反及閘NAND1，其餘的邏輯閘電路以及輸出的信號與圖6實施例相同(如圖10實施例所示)。此外，驅動電路902中的其它電路與圖5實施例類似，因此在此不再贅述。
綜上所述，本發明的實施例利用一般電荷幫浦裝置中已存在的環形振盪器中的延遲電路來產生驅動二相電荷幫浦電路與四相電荷幫浦電路的時脈信號，如此可不需另外設置延遲電路來產生驅動二相電荷幫浦電路與四相電荷幫浦電路的時脈信號，而大幅地降低電路佈局的面積。此外，藉由串接二相電荷幫浦電路與四相電荷幫浦電路，可達到結合二相電荷幫浦電路與四相電荷幫浦電路的優點的效果，使電荷幫浦裝置具有高效率、小面積以及低功耗的特性，且無基體效應的問題，而可準確地產生所需的電壓。
102、502、802、902‧‧‧驅動電路
104‧‧‧環形振盪電路
106、506、806、906‧‧‧邏輯電路
108、110、112、508、510‧‧‧延遲電路
114‧‧‧反及閘
116‧‧‧閂鎖電路
108O~112O、508O~510O‧‧‧輸出端
PA、PA2‧‧‧二相電荷幫浦電路
PB、PB2‧‧‧四相電荷幫浦電路
VDD‧‧‧輸入電壓
CLK、CLKB、P11~P44、P11D~P44D‧‧‧時脈信號
Vout‧‧‧輸出電壓
ENOSC‧‧‧時脈致能信號
Q‧‧‧閂鎖電路的輸出端
D‧‧‧閂鎖電路的輸入端
ZEN‧‧‧閂鎖電路的控制端
SC1‧‧‧控制信號
D1~D6‧‧‧反向器
M1、M2‧‧‧N型電晶體
Q1~Q16‧‧‧P型電晶體
C1~C6‧‧‧電容
N1、N2、N3、N4‧‧‧節點
VSS‧‧‧接地電壓
O1、O3‧‧‧輸出端
INV1~INV8‧‧‧反相閘
OR1、OR2‧‧‧或閘
NAND1、NAND2‧‧‧反及閘
T1~T5‧‧‧時間
圖1是依照本發明的實施例的一種電荷幫浦裝置的示意圖。 圖2是依照本發明的實施例的一種二相電荷幫浦電路與四相電荷幫浦電路的示意圖。 圖3是依照圖1實施例的一種邏輯電路的示意圖。 圖4是依照圖3實施例的一種時脈信號的波形示意圖。 圖5是依照本發明另一實施例的一種電荷幫浦裝置的示意圖。 圖6是依照圖5實施例的一種邏輯電路的示意圖。 圖7是依照圖6實施例的一種時脈信號的波形示意圖。 圖8是依照本發明另一實施例的一種電荷幫浦裝置的示意圖。 圖9是依照本發明另一實施例的一種電荷幫浦裝置的示意圖。 圖10是依照圖9實施例的一種邏輯電路的示意圖。
102‧‧‧驅動電路
104‧‧‧環形振盪電路
106‧‧‧邏輯電路
108、110、112‧‧‧延遲電路
114‧‧‧反及閘
116‧‧‧閂鎖電路
108O~112O‧‧‧輸出端
PA‧‧‧二相電荷幫浦電路
PB‧‧‧四相電荷幫浦電路
VDD‧‧‧輸入電壓
CLK、CLKB、P11~P44‧‧‧時脈信號
Vout‧‧‧輸出電壓
ENOSC‧‧‧時脈致能信號
Q‧‧‧閂鎖電路的輸出端
D‧‧‧閂鎖電路的輸入端
ZEN‧‧‧閂鎖電路的控制端
SC1‧‧‧控制信號
D1~D4‧‧‧反向器

Claims (19)

  1. 一種電荷幫浦裝置，包括： 一第一二相電荷幫浦電路； 一第一四相電荷幫浦電路，耦接該第一二相電荷幫浦電路的輸出端，而與該第一二相電荷幫浦電路串接；以及 一驅動電路，耦接該第一二相電荷幫浦電路與該第一四相電荷幫浦電路，該驅動電路包括： 一環形振盪電路，包括： 多個延遲電路，串接成一延遲電路鏈，該延遲電路鏈的輸出端耦接該延遲電路鏈的輸入端，該延遲電路鏈的輸入端接收一輸入時脈信號；以及 一邏輯電路，耦接該環形振盪電路、該第一二相電荷幫浦電路與該第一四相電荷幫浦電路，依據該些延遲電路間的耦接節點的延遲信號產生驅動該第一二相電荷幫浦電路的第一二相時脈信號以及驅動該第一四相電荷幫浦電路的第一四相時脈信號。
  2. 如申請專利範圍第1項所述的電荷幫浦裝置，其中該延遲電路鏈包括串接的一第一延遲電路、一第二延遲電路以及一第三延遲電路，該第一延遲電路延遲該輸入時脈信號，該第二延遲電路延遲該第一延遲電路的輸出信號，該第三延遲電路延遲該第二延遲電路的輸出信號，該邏輯電路依據該第一延遲電路的輸出信號產生該第一二相時脈信號，其中該第一二相時脈信號包括互為反相的一第一時脈信號與一第二時脈信號。
  3. 如申請專利範圍第2項所述的電荷幫浦裝置，其中該邏輯電路還依據該第二延遲電路以及該第三延遲電路的輸出信號產生該第一四相時脈信號，該第一四相時脈信號包括一第三時脈信號、一第四時脈信號、一第五時脈信號以及一第六時脈信號。
  4. 如申請專利範圍第3項所述的電荷幫浦裝置，其中該邏輯電路包括： 一第一反相閘，其輸入端耦接該第一延遲電路的輸出端，輸出該第一時脈信號； 一第二反相閘，其輸入端耦接該第一反相閘的輸出端，輸出該第二時脈信號； 一第三反相閘，其輸入端耦接該第二延遲電路的輸出端，輸出該第三時脈信號； 一第四反相閘，其輸入端耦接該第三反相閘的輸出端，輸出該第四時脈信號； 一第五反相閘，其輸入端耦接該第三延遲電路的輸出端； 一第一或閘，其兩輸入端分別耦接該第五反相閘的輸出端以及該第二延遲電路的輸出端，輸出該第三時脈信號；以及 一第一反及閘，其兩輸入端分別耦接該第五反相閘的輸出端以及該第二延遲電路的輸出端，輸出該第四時脈信號。
  5. 如申請專利範圍第3項所述的電荷幫浦裝置，還包括： 一第二四相電荷幫浦電路，耦接該第一四相電荷幫浦電路的輸出端，而與該第一二相電荷幫浦電路以及該第一四相電荷幫浦電路串接，該邏輯電路還依據該些延遲電路間的耦接節點的延遲信號產生驅動該第二四相電荷幫浦電路的第二四相時脈信號。
  6. 如申請專利範圍第5項所述的電荷幫浦裝置，其中該延遲電路鏈，還包括與該第三延遲電路串接的一第四延遲電路以及一第五延遲電路，該第四延遲電路延遲該第三延遲電路的輸出信號，該第五延遲電路延遲該第四延遲電路的輸出信號，該邏輯電路還依據該第四延遲電路以及該第五延遲電路的輸出信號產生該第二四相時脈信號，其中該第二四相時脈信號包括一第七時脈信號、一第八時脈信號、一第九時脈信號以及一第十時脈信號。
  7. 如申請專利範圍第6項所述的電荷幫浦裝置，其中該邏輯電路還包括： 一第六反相閘，其輸入端耦接該第四延遲電路的輸出端，輸出該第七時脈信號； 一第七反相閘，其輸入端耦接該第六反相閘的輸出端，輸出該第八時脈信號； 一第八反相閘，其輸入端耦接該第五延遲電路的輸出端； 一第二或閘，其兩輸入端分別耦接該第八反相閘的輸出端以及該第四延遲電路的輸出端，輸出該第九時脈信號；以及 一第二反及閘，其兩輸入端分別耦接該第八反相閘的輸出端以及該第五延遲電路的輸出端，輸出該第十時脈信號。
  8. 如申請專利範圍第2項所述的電荷幫浦裝置，還包括： 一第二二相電荷幫浦電路，耦接於該第一二相電荷幫浦電路的輸出端以及該第一四相電荷幫浦電路之間，該邏輯電路還依據該些延遲電路間的耦接節點的延遲信號產生驅動該第二二相電荷幫浦電路的第二二相時脈信號。
  9. 如申請專利範圍第8項所述的電荷幫浦裝置，其中該邏輯電路還依據該第二延遲電路的輸出信號產生該第二二相時脈信號，該第二二相時脈信號包括互為反相的一第三時脈信號與一第四時脈信號。
  10. 如申請專利範圍第9項所述的電荷幫浦裝置，其中該延遲電路鏈，還包括與該第三延遲電路串接的一第四延遲電路以及一第五延遲電路，該第四延遲電路延遲該第三延遲電路的輸出信號，該第五延遲電路延遲該第四延遲電路的輸出信號，該邏輯電路還依據該第四延遲電路以及該第五延遲電路的輸出信號產生該第一四相時脈信號，其中該第一四相時脈信號包括一第五時脈信號、一第六時脈信號、一第七時脈信號以及一第八時脈信號。
  11. 如申請專利範圍第10項所述的電荷幫浦裝置，其中該邏輯電路包括： 一第一反相閘，其輸入端耦接該第一延遲電路的輸出端，輸出該第一時脈信號； 一第二反相閘，其輸入端耦接該第一反相閘的輸出端，輸出該第二時脈信號； 一第三反相閘，其輸入端耦接該第二延遲電路的輸出端，輸出該第三時脈信號； 一第四反相閘，其輸入端耦接該第三反相閘的輸出端，輸出該第四時脈信號； 一第五反相閘，其輸入端耦接該第四延遲電路的輸出端，輸出該第五時脈信號； 一第六反相閘，其輸入端耦接該第五反相閘的輸出端，輸出該第六時脈信號； 一第七反相閘，其輸入端耦接該第五延遲電路的輸出端； 一或閘，其兩輸入端分別耦接該第七反相閘的輸出端以及該第四延遲電路的輸出端，輸出該第七時脈信號；以及 一反及閘，其兩輸入端分別耦接該第七反相閘的輸出端以及該第四延遲電路的輸出端，輸出該第八時脈信號。
  12. 如申請專利範圍第1項所述的電荷幫浦裝置，其中該環形振盪電路還包括： 一反及閘，其一輸入端接收該輸入時脈信號，另一輸入端耦接該延遲電路鏈的輸出端，該反及閘的輸出端耦接該延遲電路鏈的輸入端。
  13. 如申請專利範圍第12項所述的電荷幫浦裝置，其中該環形振盪電路還包括： 一閂鎖電路，耦接於該延遲電路鏈的輸出端與該反及閘的該另一輸入端之間，依據一控制信號而決定是否將該延遲電路鏈的輸出端信號輸出至該反及閘。
  14. 一種電荷幫浦裝置，包括： 一二相電荷幫浦電路； 多個四相電荷幫浦電路，耦接該二相電荷幫浦電路的輸出端，而與該二相電荷幫浦電路串接；以及 一驅動電路，耦接該二相電荷幫浦電路與該些四相電荷幫浦電路，該驅動電路包括： 一環形振盪電路，包括： 多個延遲電路，串接成一延遲電路鏈，該延遲電路鏈的輸出端耦接該延遲電路鏈的輸入端，該延遲電路鏈的輸入端接收一輸入時脈信號；以及 一邏輯電路，耦接該環形振盪電路、該二相電荷幫浦電路與該些四相電荷幫浦電路，依據該些延遲電路間的耦接節點的延遲信號產生驅動該二相電荷幫浦電路的二相時脈信號以及驅動該些四相電荷幫浦電路的多個第一四相時脈信號與多個第二四相時脈信號，其中該些第一四相時脈信號用以驅動對應的第奇數個四相電荷幫浦電路，該些第二四相時脈信號用以驅動對應的第偶數個四相電荷幫浦電路。
  15. 如申請專利範圍第14項所述的電荷幫浦裝置，其中該延遲電路鏈包括串接的一第一延遲電路、一第二延遲電路、一第三延遲電路以及一第四延遲電路，該第一延遲電路延遲該輸入時脈信號，該第二延遲電路延遲該第一延遲電路的輸出信號，該第三延遲電路延遲該第二延遲電路的輸出信號，該第四延遲電路延遲該第三延遲電路的輸出信號，該驅動電路還依據該第一延遲電路的輸出信號產生該二相時脈信號、依據該第二延遲電路以及該第一延遲電路的輸出信號產生該第一四相時脈信號，並依據該第三延遲電路以及該第四延遲電路的輸出信號產生該第二四相時脈信號。
  16. 如申請專利範圍第15項所述的電荷幫浦裝置，其中該二相時脈信號包括互為反相的一第一時脈信號與一第二時脈信號，該第一四相時脈信號包括該第一時脈信號、該第二時脈信號、一第三時脈信號以及一第四時脈信號，該第二四相時脈信號包括一第五時脈信號、一第六時脈信號、一第七時脈信號以及一第八時脈信號，其中該第五時脈信號與該第六時脈信號互為反相信號。
  17. 如申請專利範圍第16項所述的電荷幫浦裝置，其中該驅動電路包括： 一第一反相閘，其輸入端耦接該第一延遲電路的輸出端，輸出該第一時脈信號； 一第二反相閘，耦接該第一反相閘的輸出端，輸出該第二時脈信號； 一第三反相閘，其輸入端耦接該第二延遲電路的輸出端； 一第一或閘，其兩輸入端分別耦接該第三反相閘的輸出端以及該第一延遲電路的輸出端，輸出該第三時脈信號； 一第一反及閘，其兩輸入端分別耦接該第三反相閘的輸出端以及該第一延遲電路的輸出端，輸出該第四時脈信號； 一第四反相閘，其輸入端耦接該第三延遲電路的輸出端，輸出該第五時脈信號； 一第五反相閘，其輸入端耦接該第四反相閘的輸出端，輸出該第六時脈信號； 一第六反相閘，其輸入端耦接該第四延遲電路的輸出端； 一第二或閘，其兩輸入端分別耦接該第六反相閘的輸出端以及該第三延遲電路的輸出端，輸出該第七時脈信號；以及 一第二反及閘，其兩輸入端分別耦接該第六反相閘的輸出端以及該第三延遲電路的輸出端，輸出該第八時脈信號。
  18. 如申請專利範圍第14項所述的電荷幫浦裝置，其中該環形振盪電路還包括： 一反及閘，其一輸入端接收一時脈致能信號，另一輸入端耦接該延遲電路鏈的輸出端，該反及閘輸出該輸入時脈信號。
  19. 如申請專利範圍第18項所述的電荷幫浦裝置，其中該環形振盪電路還包括： 一閂鎖電路，耦接於該延遲電路鏈的輸出端與該反及閘的另一輸入端之間，依據一控制信號而決定是否將該延遲電路鏈的輸出端信號輸出至該反及閘。
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