CN102983139B - 半导体存储器 - Google Patents
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Abstract
本发明提供一种半导体存储器，本发明所述半导体存储器未设置控制栅，并通过将第一擦除栅和第二擦除栅分别设置于所述第一浮栅和第二浮栅上，则在擦除阶段中，所述半导体存储器可以直接通过第一擦除栅和第二擦除栅进行擦除操作，则不需要在第一位线和第二位线上施加较高的擦除电压，因此可以降低字线与半导体衬底之间的字线氧化介质层的厚度，降低字线氧化介质层的厚度不仅提高开启电流，同时能够减小漏电流，保持较小的关闭电流，同时在读取的时候，降低字线的读取电压，进而节省半导体存储器的功耗。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体存储器。
背景技术
闪存以其便捷，存储密度高，可靠性好等优点成为非挥发性存储器中研究的热点。从二十世纪八十年代第一个闪存产品问世以来，随着技术的发展和各类电子产品对存储的需求，闪存被广泛用于手机，笔记本，掌上电脑和U盘等移动和通讯设备中，闪存为一种非易变性存储器，其运作原理是通过改变晶体管或存储单元的临界电压来控制门极通道的开关以达到存储数据的目的，使存储在存储器中的数据不会因电源中断而消失，而闪存为电可擦除且可编程的只读存储器的一种特殊结构。如今闪存已经占据了非挥发性半导体存储器的大部分市场份额，成为发展最快的非挥发性半导体存储器。
然而现有的闪存在迈向更高存储密度的时候，由于受到编程电压的限制，通过缩小器件尺寸来提高存储密度将会面临很大的挑战，因而研制高存储密度的闪存是闪存技术发展的重要推动力。传统的闪存在迈向更高存储密度的时候，由于受到结构的限制，实现器件的编程电压进一步减小将会面临着很大的挑战。一般而言，闪存为分栅结构或堆叠栅结构或两种结构的组合。分栅式闪存由于其特殊的结构，相比堆叠栅闪存在编程和擦除的时候都体现出其独特的性能优势，因此分栅式结构由于具有高的编程效率，字线的结构可以避免“过擦除”等优点，应用尤为广泛。但是由于分栅式闪存相对于堆叠栅闪存多了一个字线从而使得芯片的面积也会增加，为了把较高组装密度的存储器单元引进半导体存储器件，存储器件电路的设计布局也必须随之而采用越来越小的尺寸。为了解决由存储器单元的高密度组装所引起的各种问题，必须改进半导体存储器件的结构，以实现更加小型化且更为耐用的半导体存储器件。
发明内容
本发明的目的是提供一种更加小型化且更为耐用的半导体存储器件。
为解决上述问题，本发明提供一种半导体存储器，包括：
衬底和形成于所述衬底中的第一漏极区、源极区和第二漏极区，所述源极区位于所述第一漏极区和第二漏极区之间；
第一字线，位于所述第一漏极区和源极区之间的衬底上；
第二字线，位于所述第二漏极区和源极区之间的衬底上；
源极线，位于所述源极区上；
第一浮栅，位于所述第一字线和源极线之间的衬底上，所述第一浮栅部分位于所述源极区上；
第一擦除栅，位于所述第一浮栅上；
第二浮栅，位于所述第二字线和源极线之间的衬底上，所述第二浮栅部分位于所述源极区上；
第二擦除栅，位于所述第二浮栅上；以及
介质层，所述介质层形成于衬底、第一字线、第二字线、源极线、第一浮栅、第一擦除栅、第二浮栅及第二擦除栅中相邻的两两结构之间。
进一步的，所述半导体存储器还包括：
第一位线，形成于所述第一漏极区上；
第一隔离层，形成于所述第一字线和所述第一位线之间；
第二位线，形成于所述第二漏极区上；
第二隔离层，形成于所述第二字线和所述第二位线之间；
所述介质层包括字线氧化介质层，所述字线氧化介质层形成于所述第一字线与所述衬底之间以及所述第二字线与所述衬底之间，所述字线氧化介质层的厚度为
在擦除、编程或读取阶段时，对擦除栅、位线、源极线、字线分别施加不同的电压值，以完成对所述半导体存储器的擦除、编程或读取操作。
进一步的，所述第一隔离层和所述第二隔离层的材质为氮化硅或氮氧化硅。
进一步的，所述介质层的材质为氧化层。
进一步的，所述字线氧化介质层的厚度为
进一步的，所述介质层还包括隧穿氧化层，所述隧穿氧化层形成于所述第一浮栅和第一擦除栅之间以及第二浮栅和第二擦除栅之间。
进一步的，所述隧穿氧化层的厚度为
进一步的，所述半导体存储器为分栅式闪存单元。
进一步的，所述半导体存储器在擦除阶段时，所述擦除栅的电压为8V～15V，所述位线的电压为0V，所述源极线的电压为0V，所述字线的电压为0V。
进一步的，所述半导体存储器在擦除阶段时，所述擦除栅的电压为12V。
进一步的，所述半导体存储器在读取阶段时，所述擦除栅的电压为0V，所述源极线的电压为0V，所述字线的电压为0.8V～1.5V，所述位线的电压为0.5V～1.2V。
进一步的，所述半导体存储器在读取阶段时，所述字线的电压为1.2V，所述位线的电压为0.8V。
进一步的，所述半导体存储器在编程阶段时，所述擦除栅的电压为0V，所述源极线的电压为5V～12V，所述字线的电压为1.0V～1.8V，所述位线的电压为编程电压。
进一步的，所述半导体存储器在编程阶段时，所述源极线的电压为8V，所述字线的电压为1.4V。
进一步的，所述编程电压为0.3V～0.5V。
进一步的，所述编程电压为0.4V。
综上所述，相比于传统的半导体存储器结构，本发明所述半导体存储器通过没有设置控制栅，并将第一擦除栅和第二擦除栅分别设置于所述第一浮栅和第二浮栅上，则在擦除阶段中，所述半导体存储器可以直接通过第一擦除栅和第二擦除栅进行擦除操作，则不需要在第一位线和第二位线上施加较高的擦除电压，因此可以降低字线与半导体衬底之间的字线氧化介质层的厚度，降低字线氧化介质层的厚度不仅提高开启电流，同时能够减小漏电流，保持较小的关闭电流，同时在读取的时候，降低字线的读取电压，进而节省半导体存储器的功耗。
附图说明
图1为本发明一实施例中所述半导体存储器的结构示意图。
图2为本发明一实施例中以所述半导体存储器为单元组成的存储装置的电路示意图。
图3为本发明一实施例中以所述半导体存储器为单元组成的存储装置在擦除阶段的电路示意图。
图4为本发明一实施例中以所述半导体存储器为单元组成的存储装置在读取阶段的电路示意图。
图5为本发明一实施例中以所述半导体存储器为单元组成的存储装置在编程阶段的电路示意图。
具体实施方式
为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。
其次，本发明利用示意图进行了详细的表述，在详述本发明实例时，为了便于说明，示意图不依照一般比例局部放大，不应以此作为对本发明的限定。
图1为本发明所述半导体存储器的结构示意图。如图1所示，本发明提供一种半导体存储器，包括若干阵列排列的存储器单元，每一存储器单元包括：
衬底100和形成于所述衬底100中的第一漏极区101、源极区103和第二漏极区102，所述源极区103位于所述第一漏极区101和第二漏极区102之间；
第一字线104，位于所述第一漏极区101和源极区103之间的衬底100上；
第二字线105，位于所述第二漏极区102和源极区103之间的衬底100上；
源极线106，位于所述源极区103上；
第一浮栅107，位于所述第一字线104和源极线103之间的衬底100上，所述第一浮栅107部分位于所述源极区103上；
第一擦除栅108，位于所述第一浮栅107上；
第二浮栅109，位于所述第二字线105和源极线106之间的衬底100上，所述第二浮栅109部分位于所述源极区103上；
第二擦除栅110，位于所述第二浮栅109上；以及
介质层111，所述介质层111形成于衬底100、第一字线104、第二字线105、源极线106、第一浮栅107、第一擦除栅108、第二浮栅109及第二擦除栅110中相邻的两两结构之间。
进一步的，所述半导体存储器还包括：
第一位线112，形成于所述第一漏极区101上；
第一隔离层113，形成于所述第一字线104和所述第一位线112之间；
第二位线114，形成于所述第二漏极区102上；
第二隔离层115，形成于所述第二字线105和所述第二位线114之间。
在较佳的实施例中，所述第一隔离层113和所述第二隔离层115的材质为氮化硅或氮氧化硅，采用氮化硅或氮氧化硅能够具有更好的隔离效果。
此外，本发明所述介质层111的材质较佳的为氧化层。
进一步的，所述介质层111包括字线氧化介质层111a，所述字线氧化介质层111a形成于所述第一字线104与所述衬底100之间以及所述第二字线105与所述衬底100之间。在本实施例中，所述字线氧化介质层111a的厚度可以为本发明所述字线氧化介质层111a小于传统的字线氧化介质层的厚度，降低字线氧化介质层的厚度不仅提高开启电流，同时能够减小漏电流，保持较小的关闭电流，同时在读取的时候，降低字线的读取电压，进而节省半导体存储器的功耗。在较佳的实施例中，所述字线氧化介质层的厚度为
所述介质层111还包括隧穿氧化层111b，所述隧穿氧化层111b形成于所述第一浮栅107和第一擦除栅108之间以及第二浮栅109和第二擦除栅110之间。在较佳的实施例中，所述隧穿氧化层111b的厚度为
在本实施例中，所述半导体存储器为分栅式闪存单元。此外，所述半导体存储器还可以应用于其他结构中，例如堆叠栅式闪存单元等。
以下以所述半导体存储器为分栅式闪存单元为例，说明所述半导体存储器的工作过程及示例电压。
图2为本发明一实施例中以所述半导体存储器为单元组成的存储装置的电路示意图。如图2所示，以本发明所述半导体存储器一存储单元，例如为分栅式闪存单元时，若干阵列排列的半导体存储器10组成的存储装置，例如分栅式闪存装置，每一列的分栅式闪存装置10均与一条总位线(BL、BL+1……BL+N，N为自然数)连接，每一行的分栅式闪存装置分别与一总字线(WL-1T、WLT、WL+1T……)、总擦除线(EG-1、EG、EG+1)以及总源极线(SL-1、SL、SL+1)连接。
在擦除阶段时，所述擦除栅的电压为8V～15V，所述位线的电压为0V，所述源极线的电压为0V，所述字线的电压为0V。所述半导体存储器在读取阶段时，所述擦除栅的电压为0V，所述源极线的电压为0V，所述字线的电压为0.8V～1.5V，所述位线的电压为0.5V～1.2V。所述半导体存储器在编程阶段时，所述擦除栅的电压为0V，所述源极线的电压为5V～12V，所述字线的电压为1.0V～1.8V，所述位线的电压为编程电压。本发明所述半导体存储器在擦除阶段中，所述半导体存储器可以直接通过第一擦除栅和第二擦除栅进行擦除操作，则不需要在第一位线和第二位线上施加较高的擦除电压，因此可以降低字线与半导体衬底之间的字线氧化介质层的厚度。
图3为本发明一实施例中以所述半导体存储器为单元组成的存储装置在擦除阶段的电路示意图。图4为本发明一实施例中以所述半导体存储器为单元组成的存储装置在读取阶段的电路示意图。图5为本发明一实施例中以所述半导体存储器为单元组成的存储装置在编程阶段的电路示意图。
在较佳的实施例中，被选中的所述半导体存储器在擦除、读取及编程阶段的示例电压如表1所示。结合图3～图5。如图3所示，在擦除阶段时，所述位线的电压为0V，所述源极线的电压为0V，所述字线的电压为0V，所述擦除栅的电压为12V，则被选中的半导体存储器10a进入擦除过程，其他未被选中的半导体存储器的擦除栅维持低电压，例如0V，位线电压为0V；如图4所示，在读取阶段时，所述擦除栅的电压为0V，所述源极线的电压为0V，所述字线的电压为1.2V，所述位线的电压为0.8V，则被选中的半导体存储器10b进入读取阶段，其他未被选中的半导体存储器的擦除栅维持低电压，例如0V，位线电压为0V，位线电压为2V～3V，以保持关闭状态；如图5所示，在编程阶段时，所述擦除栅的电压为0V，所述源极线的电压为8V，所述字线的电压为1.4V，所述位线的电压为编程电压(Vdp)，则被选中的半导体存储器10c进入编程过程，其他未被选中的半导体存储器的擦除栅维持低电压，例如0V，位线电压为0V。其中，所述编程电压为0.3V～0.5V。例如，所述编程电压为0.4V。
表1
相比于传统的半导体存储器结构，本发明所述半导体存储器通过未设置控制栅，并通过将第一擦除栅和第二擦除栅分别设置于所述第一浮栅和第二浮栅上，则在擦除阶段中，所述半导体存储器可以直接通过第一擦除栅和第二擦除栅进行擦除操作，则不需要在第一位线和第二位线上施加较高的擦除电压，因此可以降低字线与半导体衬底之间的字线氧化介质层的厚度，降低字线氧化介质层的厚度不仅提高开启电流，同时能够减小漏电流，保持较小的关闭电流，同时在读取的时候，降低字线的读取电压，进而节省半导体存储器的功耗。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求书所界定者为准。
Claims (16)
1.一种半导体存储器，包括：
衬底和形成于所述衬底中的第一漏极区、源极区和第二漏极区，所述源极区位于所述第一漏极区和第二漏极区之间；
第一字线，位于所述第一漏极区和源极区之间的衬底上；
第二字线，位于所述第二漏极区和源极区之间的衬底上；
源极线，位于所述源极区上；
第一浮栅，位于所述第一字线和源极线之间的衬底上，所述第一浮栅部分位于所述源极区上；
第一擦除栅，位于所述第一浮栅上；
第二浮栅，位于所述第二字线和源极线之间的衬底上，所述第二浮栅部分位于所述源极区上；
第二擦除栅，位于所述第二浮栅上；以及
介质层，所述介质层形成于衬底、第一字线、第二字线、源极线、第一浮栅、第一擦除栅、第二浮栅及第二擦除栅中相邻的两两结构之间；
所述介质层包括字线氧化介质层，所述字线氧化介质层形成于所述第一字线与所述衬底之间以及所述第二字线与所述衬底之间，所述字线氧化介质层的厚度为
在擦除、编程或读取阶段时，对擦除栅、位线、源极线、字线分别施加不同的电压值，以完成对所述半导体存储器的擦除、编程或读取操作。
2.如权利要求1所述的半导体存储器，其特征在于，所述半导体存储器还包括，
第一位线，形成于所述第一漏极区上；
第一隔离层，形成于所述第一字线和所述第一位线之间；
第二位线，形成于所述第二漏极区上；
第二隔离层，形成于所述第二字线和所述第二位线之间。
3.如权利要求2所述的半导体存储器，其特征在于，所述第一隔离层和所述第二隔离层的材质为氮化硅或氮氧化硅。
4.如权利要求1至3中任意一项所述的半导体存储器，其特征在于，所述介质层的材质为氧化层。
5.如权利要求4所述的半导体存储器，其特征在于，所述字线氧化介质层的厚度为
6.如权利要求4所述的半导体存储器，其特征在于，所述介质层还包括隧穿氧化层，所述隧穿氧化层形成于所述第一浮栅和第一擦除栅之间以及第二浮栅和第二擦除栅之间。
7.如权利要求6所述的半导体存储器，其特征在于，所述隧穿氧化层的厚度为
8.如权利要求1或2所述的半导体存储器，其特征在于，所述半导体存储器为一分栅式闪存单元。
9.如权利要求8所述的半导体存储器，其特征在于，所述半导体存储器在擦除阶段时，所述擦除栅的电压为8V～15V，所述位线的电压为0V，所述源极线的电压为0V，所述字线的电压为0V。
10.如权利要求9所述的半导体存储器，其特征在于，所述半导体存储器在擦除阶段时，所述擦除栅的电压为12V。
11.如权利要求8所述的半导体存储器，其特征在于，所述半导体存储器在读取阶段时，所述擦除栅的电压为0V，所述源极线的电压为0V，所述字线的电压为0.8V～1.5V，所述位线的电压为0.5V～1.2V。
12.如权利要求11所述的半导体存储器，其特征在于，所述半导体存储器在读取阶段时，所述字线的电压为1.2V，所述位线的电压为0.8V。
13.如权利要求8所述的半导体存储器，其特征在于，所述半导体存储器在编程阶段时，所述擦除栅的电压为0V，所述源极线的电压为5V～12V，所述字线的电压为1.0V～1.8V，所述位线的电压为编程电压。
14.如权利要求13所述的半导体存储器，其特征在于，所述半导体存储器在编程阶段时，所述源极线的电压为8V，所述字线的电压为1.4V。
15.如权利要求13所述的半导体存储器，其特征在于，所述编程电压为0.3V～0.5V。
16.如权利要求15所述的半导体存储器，其特征在于，所述编程电压为0.4V。
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| GR01 | Patent grant | ||
| GR01 | Patent grant |