KR940022554A - 반도체 불휘발성 기억 장치 및 디코더 회로 - Google Patents

반도체 불휘발성 기억 장치 및 디코더 회로 Download PDF

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KR940022554A
KR940022554A KR1019940006488A KR19940006488A KR940022554A KR 940022554 A KR940022554 A KR 940022554A KR 1019940006488 A KR1019940006488 A KR 1019940006488A KR 19940006488 A KR19940006488 A KR 19940006488A KR 940022554 A KR940022554 A KR 940022554A
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히데끼 아라까와
아끼라 다나까
겐시로 아라세
마사루 미야시따
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오오가 노리오
소니 가부시끼가이샤
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Abstract

본 발명은 저전압화를 도모하는 것을 물론 엑세스 시간의 향상, 제조 공정의 간단화를 도모하고, 또 셀사이즈의 증대없이 고속의 기입/소거 동작을 실현할 수 있는 반도체 불휘발성 기억 장치를 실현하는 것을 목적으로 한다.
본 발명의 반도체 불휘발성 기억 장치는 하나의 주 비트선(MIL)에 대해서 각각 i개의 메모리 트랜지스터(MT1~MT4, MT11~MT14)가 각각 접속된 2개의 부 비트선(SBL1,SBL2)를 병렬로 접속하고, 또 주 비트선(MIL)과 각각의 부 비트선(SBL1,SBL2)사이에 배치되는 선택 게이트(SGT1,SGT2)를 , 2개의 선택 트랜지스터(ST1과 ST2및 ST11과 ST12)를 각각 직렬로 접속하고, 선택 게이트(SGT1)의 선택 트랜지스터(ST2) 및 선택 게이트(SGT2)의 선택 트랜지스터(ST11)을 디플리션형의 트랜지스터에 의해 구성한다.

Description

반도체 불휘발성 기억 장치 및 디코더 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1도는 본 발명에 관한 NOR형 플래시 메모리 셀의 제1실시예를 도시한 배열 구성도,
제 2도는 제1도의 플래시 메모리 셀의 실제 구조예를 도시한 도면.

Claims (16)

  1. 하나의 주 비트선과, 메모리 트랜지스터가 접속되고, 상기 주 비트선에 대해서 병렬로 배치된 복수의 부 비트선과, 상기 주 비트선과 각각의 부 비트선 사이에 설치되고, 각각의 부 비트선을 선택적으로 접속하는 각각의 2단으로 종속 접속된 선택 게이트를 갖고 있는 것을 특징으로 하는 반도체 불휘발성 기억 장치.
  2. 제1항에 있어서, 비선택측의 부 비트선을 기준 전위로 유지하는 수단을 갖고 있는 것을 특징으로 하는 반도체 불휘발성 기억 장치.
  3. 제1항 또는 제2항에 있어서, 상기 2단의 선택 게이트 중 어느 한쪽이 디플리션형 트랜지스터로 이루어지는 것을 특징으로 하는 반도체 불휘발성 기억 장치.
  4. 제1항 또는 제2항에 있어서, 기입시에 각각의 비트선으로의 기입 펄스가 각각 소정 간격을 두고 순차 인가되는 것을 특징으로 하는 반도체 불휘발성 기억 장치.
  5. 제4항에 있어서, 비트선이 복수의 비트선군으로 분할되어 있는 것을 특징으로 하는 반도체 불휘발성 기억 장치.
  6. 제3항에 있어서, 기입시에 각각의 비트선으로의 기입 펄스가 각각 소정 간격을 두고 순차 인가되는 것을 특징으로 하는 반도체 불휘발성 기억 장치.
  7. 제6항에 있어서, 비트선이 복수의 비트선군으로 분할되어 있는 것을 특징으로 하는 반도체 불휘발성 기억 장치.
  8. 하나의 주 비트선과, 메모리 트랜지스터가 접속되고, 상기 주 비트선에 대해서 병렬로 배치된 복수의 부 비트선과, 상기 주 비트선과 각각의 부 비트선 사이에 설치되고, 각각의 부 비트선을 선택적으로 접속하는 선택 게이트를 갖고 있고, 하나의 부 비트선용 선택 게이트와 다른 부 비트선용 선택 게이트가 메모리 셀을 사이에 두고 서로 반대측에 배치되어 있는 것을 특징으로 하는 반도체 불휘발성 기억 장치.
  9. 제8항에 있어서, 기입시에 각각의 비트선으로의 기입 펄스가 각각 소정 간격을 두고 순차 인가되는 것을 특징으로 하는 반도체 불휘발성 기억 장치.
  10. 제8항에 있어서, 상기 선택 게이트는 사이드 윌에 의해 구성되는 것을 특징으로 하는 반도체 불휘발성 기억 장치.
  11. 제10항에 있어서, 기입시에 각각의 비트선으로의 기입 펄스가 각각 소정 간격을 두고 순차 인가되는 것을 특징으로 하는 반도체 불휘발성 기억 장치.
  12. 제9항 또는 제11항에 있어서, 비트선이 복수의 비트선군으로 분할되어 있는 것을 특징으로 하는 반도체 불휘발성 기억 장치.
  13. 비트선에 드레인이 접속되고, 공통 소스선에 소스가 접속되며, 워드선에 컨트롤 게이트가 접속된 복수의 메모리 트랜지스터를 갖고 있는 반도체 불휘발성 기억 장치에 있어서, 각 메모리 트랜지스터의 소스측에 선택 게이트를 설치하고, 기입시, 비선택 메모리 트랜지스터에서의 컨트롤 게이트에 소정 전압을 인가하고, 또 선택 게이트를 소정 전위로 유지하므로써 채널의 전류 패스를 차단하도록 한 것을 특징으로 하는 반도체 불휘발성 기억 장치.
  14. 제13항에 있어서, 기입시에 각각의 비트선으로의 기입 펄스가 각각 소정 간격을 두고 순차 인가되는 것을 특징으로 하는 반도체 불휘발성 기억 장치.
  15. 제14항에 있어서, 비트선이 복수의 비트선군으로 분할되어 있는 것을 특징으로 하는 반도체 불휘발성 기억 장치.
  16. 워드선에 의해 선택되는 메모리 셀로부터의 데이터를 독출하고, 메모리 셀로의 데이터의 기입 및 데이터의 소거를 행하는 디코더 회로에 있어서, 상기 워드선을 복수로 분기시켜 각각의 블록마다 독출용의 서브 디코더를 설치하고, 상기 블록에 대해서 공통으로 기입 및 소거 전용의 서브 디코더를 설치한 것을 특징으로 하는 디코더의 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940006488A 1993-03-31 1994-03-30 반도체 불휘발성 기억 장치 및 디코더 회로 KR940022554A (ko)

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