KR900011009A - 낸드쎌들을 가지는 전기적으로 소거 및 프로그램 가능한 반도체 메모리장치 - Google Patents

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Abstract

내용 없음

Description

낸드쎌들을 가지는 전기적으로 소거 및 프로그램 가능한 반도체 메모리장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 EEPROM 장치의 메모리셀 어레이의 회로도, 제3도는 제2도의 메모리쎌 어레이의 레이아웃 배치도, 제4도는 본 발명에 사용된 메모리쎌의 단면도.

Claims (15)

  1. 전기적으로 소거 및 프로그램 가능한 반도체 메모리 어레이에 있어서, 다수의 열라인들을 가지며, 상기 열라인들과 수직한 다수의 기준전원선들을 가지며, 상기 각 열라인의 양측에서 각각 일열로 배열되고 서로 인접한 상기 기준전원선들 사이에서 한쌍의 상,하의 행으로 배열된 다수의 메모리 스트링들을 가지며, 상기 각 열라인의 일측에 있는 상기 메모리 스트링들의 각각은 드레인과 소오스와 게이트를 가지는 제 1 트랜지스터와 드레인과 소오스와 플로팅 게이트와 제어 게이트를 가지는 다수의 플로팅 게이트 트랜지스터들을 가지며, 상기 제 1 트랜지스터와 상기 플로팅 게이트 트랜지스터의 드레인-소오스 통로들은 직렬로 접속되어 있으며, 상기 각 열라인의 반대측에 있는 상,하 메모리 스트링들의 각각은 드레인과소오스와 게이트를 가지는 제 2 트랜지스터와 다수의 플로팅 게이트 트랜지스터들을 가지며, 상기 제 2 트랜지스터와 상기 플로팅 게이트 트랜지스터들의 드레인-소오스 통로들은 직렬로 접속되어 있으며, 상기 제 1 및 제 2 트랜지스터들과상기 플로팅게이트 트랜지스터들은 행과 열의 하나의 어레이로 배열되고, 상기 상부메모리 스트링에 있는 제 1 및 제 2트랜지스터들과 플로팅 게이트 트랜지스터들의 게이트들과 상기 하부메모리 스트링에 있는 제 1 및 제 2 트랜지스터들과플로팅게이트 트랜지스터들의 게이트들은 제 1 및 제 2 선택라인들, 각각의 다른 상부 워드라인들, 제 3 및 제 4 선택라인들 그리고 각각의 다른 하부 워드라인들에 각각 접속되어 있으며, 상기 제 1 및 제 2 트랜지스터들의 드레인들을 하나의 접촉개구를 통해 상기 열라인에 연결하는 수단을 가지며, 상기 상부메모리 스트링들의 상기 각 직렬 접속의 타단을 상기 상부 메모리 스트링들에 인접한 기준전원선에 접속하는 수단을 가지며, 그리고 상기 하부메모리 스트링들의 상기 각직렬 접속의 타단을 상기 하부메모리 스트링들에 인접한 기준전원선에 접속하는 수단을 가짐을 특징으로 하는 어레이.
  2. 제 1 항에 있어서, 상기 각각의 플로팅 게이트 트랜지스터들은 디플리신 모오드의 N-채널 플로팅 게이트 모스 트랜지스터임을 특징으로 하는 어레이.
  3. 제 2 항에 있어서, 상기 각각의 제 1 및 제 2 트랜지스터들은 인핸스먼트 모오드의 N-채널 모스 트랜지스터임을 특징으로하는 어레이.
  4. 제 3 항에 있어서, 상기 드레인 연결수단은 접촉개구를 통하여 상기 열라인과 접촉하도록 된 P형 기판상의 N+확산영역들의 일부분임을 특징으로 하는 어레이.
  5. 제 4 항에 있어서, 상기 기준전원선들은 N+확산영역들의 일부분임을 특징으로 하는 어레이.
  6. 제 2 항에 있어서, 상기 N-채널 플로팅 게이트 모스 트랜지스터는 -2볼트 내지 -5볼트의 초기 드레쉬홀드 전압을 가짐을특징으로 하는 어레이.
  7. 행과 열로 배열된 다수의 메모리 스트링을 가지며, 상기 각 메모리 스트링은 제 1 모스트랜지스터와 다수의 플로팅게이트모스 트랜지스터들을 가지며, 상기 플로팅 게이트 모오스 트랜지스터의 드레인-소스통로는 상기 제 1 트랜지스터의 소스와 소정의 기준 전원선 사이에 직렬로 접속되고, 상기 제 1 트랜지스터의 드레인은 그에 상당하는 열라인에 접속되며 각각의 동일행에 있는 메모리 스트링에서의 상기 제 1 트랜지스터의 게이트는 제 1 라인에 접속되고, 상기 메모리 스트링의각 행에서의 상기 플로팅 게이트 트랜지스터의 제어 게이트들은 워드라인에 접속되도록 된 메모리 어레이에서 있어서 소정의 선택된 워드라인에 있는 모든 플로팅 게이트 모스 트랜지스터들을 소거시키는 방법에 있어서, 모든 열라인들을 그라운딩하며, 상기 선택이된 워드라인을 보유하는 선택된 메모리 스트링들에서의 선택되지 않은 워드라인들과 상기 제 1 라인에 전원전압을 인가하며, 상기 선택된 워드라인에 소거전압을 인가하며, 상기 선택된 메모리 스트링들에 있는 소정의 선택된기준전원선을 플로팅함으로써 이루어짐을 특징으로 하는 방법.
  8. 제 7 항에 있어서, 상기 각 플로팅 게이트 모스 트랜지스터들은 디플리션모드의 N-채널 플로팅 게이트 모스 트랜지스터임을 특징으로 하는 방법.
  9. 제 8 항에 있어서, 상기 제 1 트랜지스터는 인핸스먼트 모오드의 N-채널 모스 트랜지스터임을 특징으로 하는 방법.
  10. 제 9 항에 있어서, 상기 전원전압은 통상 5볼트임을 특징으로 하는 방법.
  11. 행과 열로 배열된 다수의 메모리 스트링들을 가지며, 상기 각 메모리스트링은 제 1 모스트랜지스터와 다수의 플로팅 게이트 모스 트랜지스터들을 가지며, 상기 플로팅 게이트 모스 트랜지스터의 드레인-소스 통로는 상기 제 1 트랜지스터의소스와 기준전원선 사이에 직렬로 접속되고, 상기 제 1 트랜지스터의 드레인은 그에 상당하는 열라인에 접속되고, 각각의동일행에 있는 메모리 스트링에서의 상기 제 1 트랜지스터의 게이트들은 제 1 라인에 접속되고, 상기 메모리 스트링들의각 행에서의 상기 플로팅 게이트 트랜지스터들의 제어게이트들은 워드라인에 접속되게 구성된 메모리 어레이에서 소정의선택된 플로팅 게이트 모스 트랜지스터들을 프로그램하는 방법에 있어서, 소정의 선택된 열라인으로 프로그램 전압을 인가하며, 상기 선택된 플로팅 게이트 트랜지스터를 보유하는 메모리 스트링들에 있는 소정의 선택된 제 1 라인에 패스전압을 인가하고, 상기 선택된 플로팅 게이트 트랜지스터에 접속된 소정의 선택된 워드라인에 소정의 기준전원전압을 인가하며, 상기 패스전압이 상기 선택된 열라인과 선택되지 않는 워드라인(들)에 접속된 상기의 제 1 트랜지스터와 플로팅게이트 트랜지스터(들)로 하여금 도통되게 하는 한편, 상기 패스전압은 상기 프로그램 전압보다 낮게되어 있는, 상기 선택된제 1 라인과 선택된 워드라인 사이의 선택되지 않은 워드라인(들)에 상기 패스전압을 인가함을 특징으로 하는 방법
  12. 제 11 항에 있어서, 상기 플로팅 게이트 트랜지스터들의 각각은 디플리션 모드의 N-채널 플로팅 게이트 모스 트랜지스터이며, 상기 제 1 트랜지스터는 인핸스먼트모드의 N-채널 모스 트랜지스터임을 특징으로 하는 방법.
  13. 제 12 항에 있어서, 소정의 소거 인히비트(erase inhibit) 전압이 상기 전원전압보다 낮은 상기 제 1 트랜지스터의 소정의 드레쉬홀드 전압으로 되어있는, 상기 소거인히비트 전압을 선택되지 않은 비트라인들에 인가하는 단계를 더 구비함을특징으로 하는 방법.
  14. 제 13 항에 있어서, 상기 선택된 워드라인과 기준 전원선 사이의 비선택된 워드라인들에 상기 전원전압을 인가함과 동시에 상기 기준전원선을 플로팅하는 단계를 더 구비함을 특징으로 하는 방법.
  15. 제 14 항에 있어서, 상기 전원전압은 5볼트이고, 상기 기준전원 전압은 접지상태임을 특징으로 하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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