KR970029871A - 비휘발성 메모리 소자 및 그 구동방법 - Google Patents

비휘발성 메모리 소자 및 그 구동방법 Download PDF

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Abstract

본 발명은 비휘발성 메모리 소자 및 그 구동방법에 관한 것이다. 본 발명은 종래 기술의 비휘발성 메모리 소자가 모든 스트링이 하나의 소오스라인을 공통으로 사용하는데 비해 본 발명은 각각의 홀수칼럼 스트링 및 짝수칼럼 스트링으로 구분하여 소오스라인이 연결됨으로서 소오스라인의 노이즈를 감소시켜 동작의 정확성을 향상시킬 수 있으며, 2개의 스트링 마다 하나의 비트라인을 구성하기 때문에 공정마진이 크게 되고, 비트라인의 부하용량이 줄어 고집적화를 구현할 수 있다.

Description

비휘발성 메모리 소자 및 그 구동방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 의해 NAND형 비휘발성 메모리 소자의 일부를 나타낸는 등가회로도이다.

Claims (19)

  1. 하나의 비트라인(bit line)에 연결된 2개의 스트링이 서로 반대방향으로 나란히 위치하여 구성되는 스트링 블록이 하나의 바디(BODY)에 2차원적으로 배열된 비휘발성 메모리 소자에 있어서; 상기 각각의 스트링블록은 제1 선택트랜지스터, 다수의 셀트랜지스터, 제2 선택트랜지스터, 제3 선택트랜지스터, 비트라인이 순차로 직렬연결된 제1 스트링과; 상기 제1 스트링의 비트라인을 공유하여 제4 선택트랜지스터, 다수의 셀트랜지스터, 제5 선택트랜지스터, 제6 선택트랜지스터가 순차로 직렬연결된 제2 스트링과: 상기 제1 선택트랜지스터 및 제4 선택트랜지스터의 게이트를 연결하는 제1 스트링선택라인과: 상기 제2 선택트랜지스터 및 제5 선택트랜지스터의 게이트를 연결하는 제2 스트링선택라인과; 상기 제3 선택트랜지스터 및 제6 선택트랜지스터의 게이트를 연결하는 제3 스트링선택라인과; 상기 제1 스트링 및 제2 스트링의 각 셀트랜지스터의 콘트롤 게이트를 수평단위로 연결하는 다수의 워드라인을 포함하여 구성되고, 각 스트링블록의 제1 스트링의 일단을 공통으로 접속하는 제1 공통소오스라인과, 각 스트링블록의 제2 스트링의 일단을 공통으로 접속하는 제2 공통소오스라인이 구비된 것을 특징으로 하는 비휘발성 메모리 소자.
  2. 제1 항에 있어서, 상기 제1 스트링의 선택트랜지스터와 제2 스트링의 제4 선택트랜지스터는 채널증가형(enhancement mode) NMOS로 구성된 것을 특징으로 하는 비휘발성 메모리 소자.
  3. 제1항에 있어서, 상기 제1 스트링의 제3 선택트랜지스터는 채널증가형(enhancement mode) NMOS, 제2 선택트랜지스터는 채널공핍형(depletion mode) NMOS로 구성되고, 그와 동시에 상기 제2 스트링의 제5 선택트랜지스터는 채널증가형(enhancement mode) NMOS, 제6 선택트랜지스터는 채널공핍형(depletion mode) NMOS로 구성된 것을 특징으로 하는 비휘발성 메모리 소자.
  4. 제1항에 있어서, 상기 제1 스트링의 제2 선택트랜지스터는 채널증가형(enhancement mode) NMOS, 제3 선택트랜지스터는 채널공핍형(depletion mode) NMOS로 구성되고, 그와 동시에 상기 제2 스트링의 제6 선택트랜지스터는 채널증가형1(enhancement mode) NMOS, 제5 선택트랜지스터는 채널공핍형(depletion mode) NMOS로 구성된 것을 특징으로 하는 비휘발성 메모리 소자.
  5. 제1항에 있어서, 상기 제1 공통소오스라인 및 제2 공통소오스라인은 N형이고, 상기 바디는 P형인 것을 특징으로 하는 비휘발성 메모리 소자.
  6. 제1항에 있어서, 상기 비트라인 및 제1, 2 공통소오스라인은 금속(metal)으로 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
  7. 제6항에 있어서, 상기 비트라인은 폴리사이드(polycide) 등의 내열성 금속(refractory metal)으로 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
  8. 제6항에 있어서, 상기 제1,2 공통소오스라인은 알루미늄(aluminum)으로 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
  9. 제1항에 있어서, 상기 셀트랜지스터들은 플로팅 게이트와 콘트롤 게이트를 갖는 플래시 메모리 셀트랜지스터를 사용하는 것을 특징으로 하는 비휘발성 메모리 소자.
  10. 제1항에 있어서, 상기 셀트랜지스터들은 마스크 롬(MASK ROM) 셀트랜지스터를 사용하는 것을 특징으로 하는 비휘발성 메모리 소자.
  11. 제1 선택트랜지스터, 다수의 셀트랜지스터, 제2 선택트랜지스터, 제3 선택트랜지스터, 비트라인(bit line)이 순차적으로 직렬 연결되는 제1 스트링과; 상기 제1 스트링과 공유되는 비트라인, 제4 선택트랜지스터, 다수의 셀트랜지스터 및 제5 선택트랜지스터, 제6 선택트랜지스터가 순차적으로 직렬 연결되는 제2 스트링과: 상기 제1 선택트랜지스터 및 제4 선택트랜지스터의 게이트를 연결하는 제1 스트링선택라인과: 상기 제2 선택트랜지스터 및 제5 선택트랜지스터의 게이트를 연결하는 제2 스트링선택라인과: 상기 제3 선택트랜지스터 및 제6 선택트랜지스터의 게이트를 연결하는 제3 스트링선택라인과; 상기 제1 스트링 및 제2 스트링의 각 셀트랜지스터의 콘트롤 게이트를 수평단위로 연결하는 다수의 워드라인으로 구성되는 스트링블록이 2차원적으로 배열되고, 각 스트링블록의 제1 스트링의 일단을 연결하는 제1 공통소오스라인과 각 스트링블록의 제2 스트링의 일단을 연결하는 제2 공통소오스라인을 포함하여 이루어지는 비휘발성 메모리 소자의 구동방법에있어서: 선택된 스트링블록의 비트라인에 0V를 인가하는 동시에 비선택된 스트링블록의 비트라인에는 프로그램 방지전압을 인가한 후 제1 스트링 또는 제2 스트링을 선택하고, 바디(BODY)에는 0V를 인가하는 동시에 선택된 셀트랜지스터에 연결된 워드라인에는 셀트랜지스터의 채널에서 플로팅 게이트로 터널링이 발생하도록 프로그램 전압을 인가한고, 비선택된 워드라인에는 패스전압이 인가됨으로서 프로그램 동작을 수행하는 것을 특징으로 하는 비휘발성 메모리 소자의 구동방법.
  12. 제11항에 있어서, 제1 스트링을 선택하는 경우는 상기 제1 스트링선택라인 및 제2 스트링선택라인에는 0[V]를 인가하는 동시에 상기 제3 스트링선택라인에는 Vcc를 인가하고, 상기 제1 공통소오스라인과 제2 공통소오스라인에는 0[V]를 인가하거나 플로팅시키는 것을 특징으로 하는 비휘발성 메모리 소자의 구동방법.
  13. 제11항에 있어서, 제2 스트링을 선택하는 경우는 상기 제1 스트링선택라인에는 Vcc를 인가하는 동시에 상기 제2 스트링선택라인 및 제3 스트링선택라인에는 0[V]를 인가하고, 상기 제1 공통소오스라인과 제2 공통소오스라인에는 0[V]를 인가하거나 플로팅시키는 것을 특징으로 하는 비휘발성 메모리 소자의 구동방법.
  14. 제11항에 있어서, 상기 프로그램 방지전압으로 Vcc를 사용하는 것을 특징으로 하는 비휘발성 메모리 소자의 구동방법.
  15. 제11항에 있어서, 상기 패스전압으로 0[V]를 사용하는 것을 특징으로 하는 비휘발성 메모리 소자의 구동방법.
  16. 제1 선택트랜지스터, 다수의 셀트랜지스터, 제2 선택트랜지스터, 제3 선택트랜지스터, 비트라인(bit line)이 순차적으로 직렬 연결되는 제1 스트링과; 상기 제1 스트링과 공유되는 비트라인, 제4 선택트랜지스터, 다수의 셀트랜지스터 및 제5 선택트랜지스터, 제6 선택트랜지스터가 순차적으로 직렬 연결되는 제2 스트링과: 상기 제1 선택트랜지스터 및 제4 선택트랜지스터의 게이트를 연결하는 제1 스트링선택라인과: 상기 제2 선택트랜지스터 및 제5 선택트랜지스터의 게이트를 연결하는 제2 스트링선택라인과; 상기 제3 선택트랜지스터 및 제6 선택트랜지스터의 게이트를 연결하는 제3 스트링선택라인과: 상기 제1 스트링 및 제2 스트링의 각 셀트랜지스터의 콘트롤 게이트를 수평단위로 연결하는 다수의 워드라인으로 구성되는 스트링블록이 2차원적으로 배열되고, 각 스트링블록의 제1 스트링의 일단을 연결하는 제1 공통소오스라인과 각 스트링블록의 제2 스트링의 일단을 연결하는 제2 공통소오스라인을 포함하여 이루어지는 비휘발성 메모리 소자의 구동방법에 있어서: 선택된 스트링블록내의 워드라인에는 0V를 인가하는 동시에 바디(BODY)에는 셀트랜지스터의 플로팅 게이트를 채널영역으로 터널링이 발생하도록 소거전압을 인가하고, 그 외의 제어라인은 플로팅시킴으로서 소거동작을 수행하는 것을 특징으로 하는 비휘발성 메모리 소자의 구동방법.
  17. 제1 선택트랜지스터, 다수의 셀트랜지스터, 제2 선택트랜지스터, 제3 선택트랜지스터, 비트라인(bit line)이 순차적으로 직렬 연결되는 제1 스트링과; 상기 제1 스트링과 공유되는 비트라인, 제4 선택트랜지스터, 다수의 셀트랜지스터 및 제5 선택트랜지스터, 제6 선택트랜지스터가 순차적으로 직렬 연결되는 제2 스트링과; 상기 제1 선택트랜지스터 및 제4 선택트랜지스터의 게이트를 연결하는 제1 스트링선택라인과; 상기 제2 선택트랜지스터 및 제5 선택트랜지스터의 게이트를 연결하는 제2 스트링선택라인과; 상기 제3 선택트랜지스터 및 제6 선택트랜지스터의 게이트를 연결하는 제3 스트링선택라인과; 상기 제1 스트링 및 제2 스트링의 각 셀트랜지스터의 콘트롤 게이트를 수평단위로 연결하는 다수의 워드라인으로 구성되는 스트링블록이 2차원적으로 배열되고, 각 스트링블록의 제1 스트링의 일단을 연결하는 제1 공통소오스라인과 각 스트링블록의 제2 스트링의 일단을 연결하는 제2 공통소오스라인을 포함하여 이루어지는 비휘발성 메모리 소자의 구동방법에 있어서; 선택된 스트링블록의 비트라인에 Vcc를 인가하는 동시에 비선택된 스트링블록의 비트라인은 플로팅시킨후 제1 스트링 또는 제2 스트링을 선택하고, 바디(BODY)및 선택된 워드라인에는 0[V]를 인가하고, 비선택된 워드라인에는 소정의 읽기전압을 인가하고, 상기 제1 공통소오스라인 및 제2 공통소오스라인에는 0[V]를 인가시킴으로서 읽기 동작을 수행하는 것을 특징으로 하는 비휘발성 메모리 소자의 구동방법.
  18. 제17항에 있어서, 제1 스트링을 선택하는 경우는 상기 제1 스트링선택라인 및 제3 스트링선택라인에는 읽기전압(Vread)을 인가하는 동시에 상기 제2 스트링선택라인에는 0[V]를 인가하는 것을 특징으로 하는 비휘발성 메모리 소자의 구동방법.
  19. 제17항에 있어서, 제2 스트링을 선택하는 경우는 상기 제1 스트링선택라인 및 제2 스트링선택라인에는 읽기전압(Vread)을 인가하는 동시에 상기 제3 스트링선택라인에는 0[V]를 인가하는 것을 특징으로 하는 비휘발성 메모리 소자의 구동방법.
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