KR20050122106A - 누설전류 감소를 위한 메모리 장치 - Google Patents

누설전류 감소를 위한 메모리 장치 Download PDF

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Abstract

본 발명은 누설전류 감소를 위한 메모리 장치에 관한 것으로, 특히, 메모리 장치가 대기모드일 경우, 워드라인(word line)과 비트라인(bit line) 사이의 브리지(bridge)에 의해 발생하는 누설전류를 감소시키기 위한 메모리 장치에 관한 것이다.
본 발명에 따른 실시예인 누설전류 감소를 위한 메모리 장치는 복수개의 메모리 셀에 의해 형성된 N(N은 1, 2, 3, … 의 값을 갖는 자연수)개의 메모리 셀 블럭; 상기 N개의 메모리 셀 블럭에 각각 대응하는 N+1개의 센스 앰프 블럭; 상기 N개의 메모리 셀 블럭과 상기 N+1개의 센스 앰프 블럭을 각각 연결하는 2N개의 스위칭 블럭; 상기 2N개의 스위칭 블럭을 각각 제어하는 N개의 제어기를 구비하며, 메모리 장치가 대기모드일 경우, 상기 N개의 제어기는 상기 2N개의 스위칭 블럭을 턴오프시키고, 메모리 장치가 동작모드일 경우, 상기 N개의 제어기는 상기 2N개의 스위칭 블럭 중 선택적으로 스위칭 블럭을 턴온시킨다.

Description

누설전류 감소를 위한 메모리 장치{A memory device for reducing the leakage current}
본 발명은 누설전류 감소를 위한 메모리 장치에 관한 것으로, 특히, 메모리 장치가 대기모드일 경우, 워드라인(word line)과 비트라인(bit line) 사이의 브리지(bridge)에 의해 발생하는 누설전류를 감소시키기 위한 메모리 장치에 관한 것이다.
메모리 장치가 고집적화됨에 따라 메모리 셀의 면적이 감소하고, 그에 따라 패턴의 크기도 작아져 워드라인과 비트라인 사이에 브리지가 발생할 확률도 증가한다. 메모리 장치는 통상적으로 리던던트 셀(redundant cell)을 구비하여, 워드라인과 비트라인의 브리지 등에 의해 발생한 불량 메모리 셀은 리던던트 작업을 통해 리던던트 셀로 대체된다. 그러나, 워드라인과 비트라인의 브리지에 의한 불량 셀을 리던던트 셀로 대체 하더라도 메모리 장치의 대기모드에서 워드라인과 비트라인 사이의 브리지에 의해 누설전류가 흐르므로 전력이 소모되는 문제가 발생할 수 있다.
도 1 은 종래의 메모리 장치에서 워드라인과 비트라인 사이에 브리지가 발생한 경우의 일예를 도시한 것이다.
도시된 바와 같이, 메모리 장치는 메모리 셀 블럭(111, 112, 113, 114), 센스 앰프 블럭(121, 122, 123, 124, 125), 스위칭 블럭(141, 142, 143, 144, 145, 146, 147, 148), 제어기(171, 172, 173, 174)를 구비한다.
이하, 메모리 장치가 동작모드일 경우와 대기모드일 경우로 구분하여 설명하기로 한다.
우선, 메모리 장치가 동작모드일 경우, 매트릭스 형태의 메모리 셀(미도시)을 지정하기 위해 로우 어드레스(row address)와 칼럼 어드레스(columm address)가 워드라인(WL1, WL2, WL3, WL4)과 비트라인(BL1, /BL1, BL2, /BL2, BL3, /BL3, BL4, /BL4)을 통해 메모리 셀로 인가되고, 동시에 인에이블신호(ACT)가 제어기(171, 172, 173, 174)에 인가된다. 그러면, 제어기(171, 172, 173, 174)는 제어신호 (BIS1, BIS2, BIS3, BIS4)를 스위칭 블럭(141, 142, 143, 144, 145, 146, 147, 148)에 인가한다. 일예로 4개의 메모리 셀 블럭(111, 112, 113, 114) 중 하나의 메모리 셀 블럭(112)을 선택할 경우, 4개의 제어신호(BIS1, BIS2, BIS3, BIS4) 중 제어신호(BIS2)만 로우 레벨이 되어 8개의 스위칭 블럭(141, 142, 143, 144, 145, 146, 147, 148) 중 2개의 스위칭 블럭(142, 145)만 턴오프된다. 그 결과 센스 앰프 블럭(122, 123)은 선택하고자 하는 메모리 셀 블럭(112)과 연결된다. 연결된 센스 앰프 블럭(122, 123)의 센스 앰프(128, 129, 130, 131)는 메모리 셀 블럭(112) 내 메모리 셀의 데이터를 감지하게 된다.
반면, 메모리 장치가 대기모드일 경우, 워드라인(WL1, WL2, WL3, WL4)은 접지 레벨인 Vss 레벨을 유지하게 되고, 비트라인((BL1, /BL1, BL2, /BL2, BL3, /BL3, BL4, /BL4)은 Vcc/2 레벨을 유지한다. 그리고, 인에이블신호(ACT)에 의해 제어기 (171, 172, 173, 174)는 하이 레벨의 제어신호(BIS1, BIS2, BIS3, BIS4)를 스위칭 블럭(141, 142, 143, 144, 145, 146, 147, 148)에 인가하여 모든 스위칭 블럭 (141, 142, 143, 144, 145, 146, 147, 148)을 턴온시킨다. 즉, 메모리 셀 블럭 (111, 112, 113, 114)과 센스 앰프 블럭(121, 122, 123, 124, 125)은 연결된 상태가 된다. 여기서, 워드라인(WL2)과 비트라인(BL3) 사이에 브리지(181)가 발생하면 스위칭 블럭(144)이 턴온 상태이므로 워드라인과 비트라인의 전압 차에 의해 비트라인에서 워드라인으로 누설전류가 흐르게 된다.
이러한 전류는 메모리 장치가 대기모드에서 누설전류가 흐르게 되므로 전력을 소모하는 문제가 발생할 수 있다. 특히, 최근 저전력화를 추구하는 메모리 장치에서 이러한 전력소모는 더욱 문제가 될 수 있다.
본 발명은 전술한 문제점을 해결하기 위하여 제안된 것으로써, 본 발명은 스위칭 블럭과 제어기와의 연결관계를 개선시킴으로써 메모리 장치가 대기모드에서 누설전류를 차단함으로써 전력소모를 감소시킬 수 있는 메모리 장치를 제공하고자 한다.
본 발명에 따른 실시예인 누설전류 감소를 위한 메모리 장치는 복수개의 메모리 셀에 의해 형성된 N(N은 1, 2, 3, … 의 값을 갖는 자연수)개의 메모리 셀 블럭; 상기 N개의 메모리 셀 블럭에 각각 대응하는 N+1개의 센스 앰프 블럭; 상기 N개의 메모리 셀 블럭과 상기 N+1개의 센스 앰프 블럭을 각각 연결하는 2N개의 스위칭 블럭; 상기 2N개의 스위칭 블럭을 각각 제어하는 N개의 제어기를 구비하며, 메모리 장치가 대기모드일 경우, 상기 N개의 제어기는 상기 2N개의 스위칭 블럭을 턴오프시키고, 메모리 장치가 동작모드일 경우, 상기 N개의 제어기는 상기 2N개의 스위칭 블럭 중 선택적으로 스위칭 블럭을 턴온시킨다.
(실시예)
이하, 도면을 참조하여 본 발명의 실시예에 대하여 보다 구체적으로 설명하기로 한다.
도 2 는 본 발명의 누설전류 감소를 위한 메모리 장치를 도시한 것이다.
도시된 바와 같이, 메모리 장치는 메모리 셀 블럭(211, 212, 213, 214), 센스 앰프 블럭(221, 222, 223, 224, 225), 스위칭 블럭(241, 242, 243, 244, 245, 246, 247, 248), 제어기(271, 272, 273, 274)를 구비한다.
메모리 셀 블럭(211, 212, 213, 214) 내에는 복수개의 메모리 셀(미도시)을 포함하며, 메모리 셀은 각각 대응하는 워드라인(WL1, WL2, WL3, WL4)에 의해 연결된다.
센스 앰프 블럭(221, 222, 223, 224, 225)은 메모리 장치가 동작모드일 경우 센스 앰프 블럭(221, 222, 223, 224, 225) 내에 존재하는 센스 앰프(226, 227, 228, 229, 230. 231)를 통해 메모리 셀의 데이터를 감지한다.
스위칭 블럭(241, 242, 243, 244, 245, 246, 247, 248)은 메모리 셀 블럭(211, 212, 213, 214)과 센스 앰프 블럭(221, 222, 223, 224, 225)을 연결하며 제어기(271, 272, 273, 274)의 출력신호(BIS1, BIS2, BIS3, BIS4)에 의해 턴온/턴오프 된다. 또한, 메모리 셀(211, 212, 213, 214), 센스 앰프 블럭(221, 222, 223, 224, 225)과 스위칭 블럭(241, 242, 243, 244, 245, 246, 247, 248)은 비트라인(BL1, /BL1, BL2, /BL2, BL3, /BL3, BL4, /BL4)에 의해 연결된다.
제어기(271, 272, 273, 274)는 인에이블신호(ACT)를 수신하여 제어신호 (BIS1, BIS2, BIS3, BIS4)를 출력하고, 출력된 제어신호(BIS1, BIS2, BIS3, BIS4) 인버터(IN1, IN2, IN3, IN4)를 거쳐 반전되어 스위칭 블럭(241, 242, 243, 244, 245, 246, 247, 248)으로 전달된다.
이하, 메모리 장치가 동작모드일 경우와 대기모드일 경우로 구분하여 설명하기로 한다.
우선, 메모리 장치가 동작모드일 경우, 매트릭스 형태의 메모리 셀(미도시)을 지정하기 위해 로우 어드레스(row address)와 칼럼 어드레스(columm address)가 워드라인(WL1, WL2, WL3, WL4)과 비트라인(BL1, /BL1, BL2, /BL2, BL3, /BL3, BL4, /BL4)을 통해 메모리 셀로 인가되고, 동시에 인에이블신호(ACT)가 제어기(271, 272, 273, 274)에 인가된다. 그러면, 제어기(271, 272, 273, 274)는 제어신호 (BIS1, BIS2, BIS3, BIS4)를 스위칭 블럭(241, 242, 243, 244, 245, 246, 247, 248)에 인가한다. 일예로 4개의 메모리 셀 블럭(211, 212, 213, 214) 중 하나의 메모리 셀 블럭(212)을 선택할 경우, 4개의 제어신호(BIS1, BIS2, BIS3, BIS4) 중 제어신호(BIS2)만 로우 레벨이 되고, 제어신호(BIS2)는 인버터(IN2)에 의해 반전되어 스위칭 블럭(243, 244)에 인가된다. 그 결과 8개의 스위칭 블럭(241, 242, 243, 244, 245, 246, 247, 248) 중 2개의 스위칭 블럭(243, 244)만 턴온된다. 그러면, 센스 앰프 블럭(222, 223)은 선택하고자 하는 메모리 셀 블럭(212)과 연결된다. 연결된 센스 앰프 블럭(222, 223)의 센스 앰프(226, 227, 228, 229)는 메모리 셀 블럭(212) 내 메모리 셀의 데이터를 감지한다.
반면, 메모리 장치가 대기모드일 경우, 워드라인(WL1, WL2, WL3, WL4)은 접지 레벨인 Vss 레벨을 유지하게 되고, 비트라인((BL1, /BL1, BL2, /BL2, BL3, /BL3, BL4, /BL4)은 Vcc/2 레벨을 유지한다. 그리고, 인에이블신호(ACT)에 의해 제어기(271, 272, 273, 274)는 하이 레벨의 제어신호(BIS1, BIS2, BIS3, BIS4)를 출력한다. 제어신호(BIS1, BIS2, BIS3, BIS4)는 인버터(IN1, IN2, IN3, IN4)에 의해 반전되어 스위칭 블럭(241, 242, 243, 244, 245, 246, 247, 248)에 인가된다. 그 결과, 모든 스위칭 블럭(241, 242, 243, 244, 245, 246, 247, 248)은 턴오프된다. 즉, 메모리 셀 블럭(211, 212, 213, 214)과 센스 앰프 블럭(221, 222, 223, 224, 225)은 턴오프 상태가 된다. 그래서 워드라인(WL2)과 비트라인(BL3) 사이에 브리지(281)가 발생하여도 스위칭 블럭(244)이 턴오프 상태이므로 전류가 흐르지 않는다.
다음, 종래의 메모리 장치와 본 발명의 메모리 장치를 비교한 후 본 발명에 따른 메모리 장치의 우수성에 대해 설명하기로 한다.
전술한 바와 같이, 종래의 메모리 장치에서 메모리 장치가 대기모드일 경우 스위칭 블럭은 턴온된다. 그래서 워드라인과 비트라인 사이에 브리지가 발생하면 워드라인과 비트라인의 전압차에 의해 누설전류가 흘러 전력을 소모하게 된다.
그러나, 본 발명에 따른 메모리 장치에서 메모리 장치가 대기모드일 경우 스위칭 블럭은 턴오프된다. 그래서 워드라인과 비트라인 사이에 브리지가 발생하여도 턴오프된 스위칭 블럭에 의해 누설전류는 흐르지 않으므로 전력 소모는 발생하지 않는다.
이상에서 알 수 있는 바와 같이, 본 발명에 따른 메모리 장치를 사용할 경우, 워드라인과 비트라인 사이에 브리지가 발생하여도 메모리 장치가 대기모드에서도 누설전류 흐름이 발생하지 않으므로 전력 소모를 감소시킬 수 있다.
도 1 은 종래의 메모리 장치를 도시한 도면.
도 2 는 본 발명에 따른 메모리 장치를 도시한 도면.
- 도면의 주요부분에 대한 부호의 설명 -
111, 112, 113, 114, 211, 212, 213, 214 : 메모리 셀 블럭
121, 122, 123, 124, 125, 211, 212, 213, 214, 215 : 센스 앰프 블럭
141, 142, 143, 144, 145, 146, 147, 148, 241, 242, 243, 244, 245, 246, 247, 248 : 스위칭 블럭
171, 172, 173, 174, 271, 272, 273, 274 : 제어기
126, 127, 128, 129, 130, 131, 132, 133, 134, 135, 226, 227, 228, 229, 230, 231, 232, 233, 234, 235 : 센스 앰프
181, 281 : 브리지

Claims (4)

  1. 누설전류 감소를 위한 메모리 장치에 있어서,
    복수개의 메모리 셀에 의해 형성된 N(N은 1, 2, 3, … 의 값을 갖는 자연수)개의 메모리 셀 블럭;
    상기 N개의 메모리 셀 블럭에 각각 대응하는 N+1개의 센스 앰프 블럭;
    상기 N개의 메모리 셀 블럭과 상기 N+1개의 센스 앰프 블럭을 각각 연결하는 2N개의 스위칭 블럭;
    상기 2N개의 스위칭 블럭을 각각 제어하는 N개의 제어기를 구비하며,
    메모리 장치가 대기모드일 경우, 상기 N개의 제어기는 상기 2N개의 스위칭 블럭을 턴오프시키고,
    메모리 장치가 동작모드일 경우, 상기 N개의 제어기는 상기 2N개의 스위칭 블럭 중 선택적으로 스위칭 블럭을 턴온시키는 것을 특징으로 하는 누설 전류 감소를 위한 메모리 장치.
  2. 상기 1 항에 있어서,
    상기 N개의 메모리 셀 블럭과 일대일 대응하는 N개의 워드라인은 상기 복수개의 메모리 셀을 연결시키고,
    상기 복수개의 메모리 셀에 대응하는 복수개의 비트 라인은 상기 N개의 메모리 셀 블럭, 상기 2N개의 스위칭 블럭, 상기 N+1개의 센스 앰프 블럭을 연결시키고,
    상기 N개의 제어기 중 임의의 i번째(i는 1, 2, …, N의 값을 갖는 상수) 제어기는 상기 N개의 스위칭 블럭 중 2i-1번째 스위칭 블럭과 2i번째 스위칭 블럭과 연결되는 것을 특징으로 하는 누설전류 감소를 위한 메모리 장치.
  3. 상기 1 항에 있어서,
    메모리 장치가 상기 N개의 메모리 셀 블럭 중 k(k는 1, 2, …, N의 값을 갖는 상수)번째 메모리 셀 블럭을 선택하는 동작모드일 경우, 상기 N개의 제어기 중 k번째 제어기에 의해 상기 2N개의 스위칭 블럭 중 2k-1번째 스위칭 블럭과 2k번째 스위칭 블럭만 턴온되는 것을 특징으로 하는 누설전류 감소를 위한 메모리 장치.
  4. 누설전류 감소를 위한 메모리 장치에 있어서,
    제 1 비트라인은 메모리 셀과 스위칭 수단을 연결시키고,
    제 2 비트라인은 상기 스위칭 수단과 센스 앰프를 연결시키며,
    메모리 장치가 동작모드일 경우, 상기 스위칭 수단은 턴온되어 상기 제 1 비트라인과 상기 제 2 비트라인은 연결되고,
    메모리 장치가 대기모두일 경우, 상기 스위칭 수단은 턴오프되어 상기 제 1 비트라인과 상기 제 2 비트라인은 차단되는 것을 특징으로 하는 누설전류 감소를 위한 메모리 장치.
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