KR100214508B1

KR100214508B1 - 메인 셀과 리던던시 셀의 멀티 비트 테스트 가능한 반도체 메모리소자

Info

Publication number: KR100214508B1
Application number: KR1019960045223A
Authority: KR
Inventors: 김용수
Original assignee: 구본준; 엘지반도체주식회사
Priority date: 1996-10-11
Filing date: 1996-10-11
Publication date: 1999-08-02
Also published as: KR19980026691A

Abstract

본 발명의 메인 셀과 리던던시 셀의 멀티 비트 테스트 가능한 반도체 메모리소자는, 복수개의 메인 메모리 셀 어레이와 적어도 한 개 이상의 리던던시 셀을 구비하는 메모리부와, 로우 어드레스를 입력으로 하는 로우 어드레스 버퍼와, 칼럼 어드레스를 입력으로 하는 칼럼 어드레스 버퍼와, 인가된 로우 어드레스 디코딩 신호에 해당되는 신호를 인에이블 시키기 위한 메인 로우 디코더와, 칼럼 어드레스 디코딩 신호에 해당되는 신호를 인에이블 시키기 위한 메인 칼럼 디코더와, 메인 메모리 셀 어레이 내부적으로 멀티비트 테스트가 가능하도록 하는 신호와 리던던시 셀 테스트를 위한 신호를 발생시키는 모드 진입/퇴출 회로부와, 상기 모드 진입/퇴출회로부의 출력에 따라 메인 셀 또는 리던던시 셀 테스트를 선택하도록 하기 위한 교환 및 퓨즈 회로부와, 여러 셀에서 출력되는 데이터를 정해진 입출력장치에 맞도록 압축하기 위한 데이터 압축부를 포함하여 구성되며, 메인 메모리셀 뿐만 아니라 리던던시 셀도 테스트를 함으로써 메인 메모리셀 결함 발견시 결함이 없는 리던던시 셀로 복함으로써 100%에 가까운 복구 성공률을 보장할 수 있으며, 이에 따라 수율이 향상되고, 복구된 셀의 결함 유무를 테스트하지 않아도 되는 것과 아울러 메인 셀 테스트와 리던던시 셀 테스트 시 모두 멀티 비트 테스트가 가능하므로 셀 테스트에 걸리는 시간을 크게 감소시킬 수 있는 효과가 있다.

Description

메인 셀과 리던던시 셀의 멀티 비트 테스트 가능한 반도체 메모리소자

본 발명은 반도체 메모리소자에 관한 것으로, 특히 메인 셀(main cell)과 리던던시(redundancy cell)의 멀티 비트 테스트(multi bits test)를 수행하여 메인셀 뿐만 아니라 상기 리던던시 셀의 결함 유무를 검출함으로써 테스트 시간을 줄이고 결함 복구 성공률(defect repair success ratio) 및 수율(yield)을 향상시킬 수 있는 메인 셀과 리던던시 셀의 멀티 비트 테스트 가능한 반도체 메모리소자에 관한 것이다.

일반적으로 반도체 메모리소자는, 도시하지는 않았으나 하나의 워드라인과 센스 앰프에 연결된 비트라인에 의해 한 개의 트랜지스터와 캐패시터로 이루어진 단위셀이 모인 메인 메모리 셀 어레이와, 어드레스 신호를 입력받아 래치하기 위한 메인 로우 어드레스 버퍼 및 메인 칼럼 어드레스 버퍼와, 상기 메인 로우 어드레스 버퍼에 입력된 신호에 따라 워드라인을 선택, 구동하여 메인 메모리셀을 선택하기 위한 메인 로우 디코더 및 메인 칼럼 디코더와, 선택된 메인 메모리셀의 정보를 증폭하기 위한 센스 앰프와, 상기 메인 메모리셀의 결함 발생시 이를 대치하기 위한 로우 및 칼럼 리던던시 셀과, 상기 각 리던던시 셀을 선택하기 위한 리던던시 로우 및 칼럼 디코더와, 퓨즈를 터뜨리거나 그대로 두어 메인 메모리셀 또는 리던던시 셀을 선택하도록 하기 위한 교환 및 퓨즈 회로부를 포함하여 구성된다.

도 1은 이러한 반도체 메모리소자에 사용되는 일반적인 리던던시 셀을 구동하기 위한 교환 및 퓨즈 회로부의 구성도로서, 어드레스(address)(AX(b)0:M 또는 Y(b)0:N)를 비교하기 위한 n+1개의 비교부(10)와, 상기 비교부(10)의 비교결과에 따라 리던던시 신호 Hit0,…, Hitn을 입력으로 하여 리던던시 워드라인을 인에이블(enable) 시키기 위한 I+1개의 리던던시 워드라인 인에이블 회로부(20)와, 상기 리던던시 워드라인 인에이블 회로부(20)의 출력이 하나라도 인에이블되면 리던던시 인에이블 신호를 로우 상태에서 하이상태로 인에이블 시키는 리던던시 인에이블 회로부(30)와, 상기 비교부(10)의 비교결과 노르말 신호 Mis0, …, Misn을 입력으로 하여 정규 동작(normal opertation)임을 알리기 위한 노르말 인에이블 회로부(40)로 구성된다.

그리고 상기 비교부(10) 또한 통상적으로, 도 2에 도시한 바와 같이 한쌍의 어드레스 신호((AX0,),…,(AXM,))를 입력으로 하는 복수개의 퓨즈 회로부(10-a)와, 노르말 상태임에도 불구하고 상기 퓨즈회로부의 퓨즈 리던던시 신호가 인에이블되어 리던던시로 인식하는 것을 방지하기 위한 퓨즈 인에이블부(10-b)와, 상기 퓨즈 회로부(10-a) 및 퓨즈 인에이블부(10-b)의 출력에 따라 최종적으로 리던던시 또는 노르말 신호를 선택하여 인에이블 시키기 위한 리던던시/노르말 인에이블 선택 회로부(10-c)로 구성되며, 아울러 상기 리던던시 워드라인 인에이블 회로부(20)에 임의의 갯수의 비교부(10)의 출력이 입력되도록 하였다.

상기 리던던시 워드라인 인에이블 회로부(20)는, 종래의 기술에 의하면 도 3에 도시한 바와 같이 소스단자가 전압 VCC와 연결되고 게이트 단자에는 프리차지(precharge)를 위한 신호(PC)가 인가되며 드레인 단자는 엔모스 트랜지스터(MN0_-1,MN0-_X)의 드레인 단자와 공통으로 노드(N51)에 연결된 프리차지를 위한 피모스 트랜지스터(MP0)와, 상기 피모스 트랜지스터(MP0)와 접지전압 사이에 연결되어 상기 비교부로 부터 출력되는 임의의 갯수의 히트 출력 신호 중 하나라도 하이 액티브된 신호가 있으면 노드(N51)를 접지 경로(ground path)로 연결시키기 위한 엔모스 트랜지스터(MN0_-1,MN0-_X)와, 소스단자는 전압 VCC와 연결되고, 게이트 단자에는 인버터(INV1)의 출력이 인가되며 드레인 단자는 상기 노드(N51)이 연결된 래치용 피모스 트랜지스터(MP1)와, 입력단자는 상기 노드(N51)에 연결되고 출력단자는 최종출력(RWLENj)에 연결되어 상기 최종출력을 하이 액티브로 바꾸기 위한 인버터(INV1)로 구성하였다.

상기 리던던시 인에이블 회로부(30)는, 도 4에 도시한 바와 같이 소스단자가 전압 VCC와 연결되고 게이트 단자에는 프리차지를 위한 신호(PC)가 인가되며 드레인 단자는 엔모스 트랜지스터(MN2_-1, MN2_-X)의 드레인 단자와 공통으로 노드 (N61)에 연결된 프리차지를 위한 피모스 트랜지스터(MP2)와, 상기 피모스 트랜지스터(MP2)와 접지전압 사이에 연결되어 상기 리던던시 워드라인 인에이블 회로부(20)의 출력이 게이트에 인가되며 상기 리던던시 워드라인 인에이블 회로부(20)의 출력 중 하나라도 하이 액티브될 때 노드(N61)를 접지 경로(ground path)로 연결시키기 위한 엔모스 트랜지스터(MN2_-1, MN2_-X)와, 소스단자는 전압 VCC와 연결되고, 게이트 단자에는 인버터(INV2)의 출력이 인가되며 드레인 단자는 상기 노드(N61)이 연결된 래치용 피모스 트랜지스터(MP3)와, 입력단자는 상기 노드(N61)에 연결되고 출력단자는 최종출력인 리던던시 인에이블신호(REN)에 연결되어 상기 최종출력을 하이 액티브로 바꾸기 위한 인버터(INV2)로 구성하였다.

상기 노르말 인에이블 회로부는, 도 5에 도시한 바와 같이, 소스 단자가 전압 VCC와 연결되고 게이트 단자에는 프리차지를 위한 신호(PC)가 인가되며 드레인 단자는 엔모스 트랜지스터(MN4_-1)의 드레인 단자와 공통으로 노드(N71)에 연결된 프리차지를 위한 피모스 트랜지스터(MP4)와, 상기 엔모스 트랜지스터(MN4_-1)와 접지사이에 직렬연결됨과 아울러 상기 엔모스 트랜지스터(MN4_-1)와 함께 게이트에 미스(Mis0,…,Misn) 출력이 인가되는 엔모스 트랜지스터(MN4_-n)와, 소스단자는 전압 VCC와 연결되고, 게이트 단자에는 인버터(INV3)의 출력이 인가되며 드레인 단자는 상기 노드(N71)가 연결된 래치용 피모스 트랜지스터(MP5)와, 입력단자는 상기 노드(N51)에 연결되고 출력단자에서는 노르말 인에이블 신호(NEN)를 출력하는 인버터(INV3)로 구성하였다.

한편, 도 6과 도 7은 일반적인 메인 셀을 디코딩하기 위한 메인 로우 디코더와, 리던던시 셀을 디코딩하기 위한 리던던시 로우 디코더를 도시한 것으로, 상기 메인 로우 디코더는 어드레스 디코딩 신호(Address Decoding)와 노르말 인에이블 신호(NEN : Normal Enable)를 입력으로 하는 다수개의 앤드 게이트(AND1_-0,…,AND1_-m)로 구성하였고, 상기 리던던시 로우 디코더는 어드레스 디코딩신호(Address Decoding)와 리던던시 인에이블 신호(REN : Redundancy Enable) 및 리던던시 워드라인 인에이블 회로부(20)의 출력(RWLENO,…,RWLENi)을 입력으로 하는 다수개의 앤드 게이트(AND3_-0,…,AND3_-i)로 구성하였다.

상기와 같이 구성된 각 구성부의 동작을 개략적으로 설명하면 다음과 같다.

첫 번째로 도 2의 상기 비교부(10)는, 상기 퓨즈 회로부(10-a)에서 쌍으로 인가되는 AXi,의 상태에 따라 퓨즈를 제어하여 상기 퓨즈회로부로부터 출력되는 퓨즈 노르말 신호(FNENi) 또는 퓨즈 리던던시 신호(FRENi)가 로우 상태에서 하이상태로 인에이블 되도록 한다.

즉, 예를 들어 메인 셀을 테스트한 결과 어드레스가 하이상태일 때 결함에 발견되었다면, 이 셀을 복구하기 위한 동작은 먼저 결함이 발견된 셀의 어드레스에 해당하는 퓨즈 회로부(10-a)의 퓨즈를 터뜨리고(blown), 반면 상기 어드레스가 로우 상태일 때 결함에 발견되었다면 해당 퓨즈 회로부의 퓨즈를 그대로 둔다(intact).

상기 퓨즈 인에이블부(10-b)에서는 만약 모든 어드레스가 로우 상태로 있을 때, 상기 퓨즈 회로부에서 출력되는 모든 퓨즈 리던던시 신호(FRENi)가 인에이블이 되어 노르말인 경우임에도 불구하고 리던던시로 인식하게 되는 것을 방지하며, 또한 상기 리던던시/노르말 인에이블 선택 회로부(10-c)에서는 상기 퓨즈 회로부(10-a)에서 출력되는 퓨즈 리던던시 신호(FREN_X)와 퓨즈 노르말 신호(FNEN_X) 및 상기 퓨즈 인에이블부(10-b)에서 출력되는 퓨즈 인에이블신호(FREN,FNEN)를 모두 종합하여 노르말 신호(Misi) 또는 리던던시 신호(Hit)를 로우 상태에서 하이 상태로 인에이블시킨다.

참고로 상기 노르말 신호(Misi)와 리던던시 신호(Hit)는 프리차지 레벨은 같으나 인에이블시의 위상은 서로 반대이다.

두 번째로 도 3의 상기 리던던시 워드라인 인에이블 회로부(20)는, 상기 프리차지 신호에 의해 로우 어드레스 신호()가 디스에이블(disable) 상태로 있는동안 로우 상태로 있어 회로가 동작하지 않도록 하며, 반면 하이 상태로 천이하고 상기 복수의 비교부(10)의 출력중 하나라도 로우 상태에서 하이상태로 천이하면 상기 엔모스 트랜지스터(MN0_-1,…,MN0-_X)에 의해서 상기 노드(N51)가 로우 상태로 되어 인버터(INV1)의 출력신호(RWLENi)를 로우 상태에서 하이상태로 천이시킨다.

세 번째로 도 4의 리던던시 인에이블 회로부(30)는, 상기 리던던시 워드라인 인에이블 회로부(20)의 출력신호(RWLEN0,…,RWLENi)를 각각 입력으로 하는 엔모스 트랜지스터(MN2_-1,…,MN2_-i)가 노드(N61)에 평행하게 병렬연결 되어 있으므로 리던던시 워드라인 인에이블부(20)의 출력 중 하나라도 인에이블되면 출력신호(REN)가 로우 상태에서 하이 상태로 인에이블 된다.

네 번째로 상기 노르말 인에이블 회로부(40)는, 각 비교부(10)의 출력신호(Mis0,…,Misn)를 게이트 단자의 입력으로 하는 엔모스 트랜지스터(MN4_-1,…,MN4_-n)들이 직렬연결되어 있어 모든 비교부(10)의 출력신호가 로우 상태에서 하이상태로 천이하지 않으면 인버터(INV3)의 출력신호(NEN)이 로우 상태를 유지한다.

다섯 번째로 상기 메인 로우 디코더 및, 상기 리던던시 로우 디코더의 경우, 상기 노르말 워드라인이 인에이블 될 때는 상기 리던던시 워드라인이 디스에이블 되고, 역으로 리던던시 워드라인이 인에이블될 때는 노르말 워드라인이 디스에이블된다. 즉, 종래의 반도체 메모리소자의 경우, 먼저 상기 비교부에서 리던던시인지 노르말인지에 대한 정보가 생기고, 이를 리던던시 워드라인 인에이블회로부(20)와 리던던시 인에이블 회로부(30) 및 노르말 인에이블 회로부(40)에서 최종적으로 판단하여 노르말 워드라인을 인에이블 시키거나 리던던시 워드라인을 인에이블 시키는 것이다.

그러나 상기와 같은 종래의 반도체 메모리소자는, 리던던시에 대한 동작이 리던던시 셀의 결합상태에 대한 정보에 관계없이 메인 메모리셀의 정보만을 가지고 수행되므로 상기 메인 메모리셀에 결함이 발생하여 리던던시 셀로 복구하여도 100%의 복구 성공률을 보장할 수 없으므로 수율이 떨어지며, 만일 복구한 셀에 결함이 있었을 경우에는 다른 리던던시 셀로의 복구가 불가능하며, 혹시 복구가 가능하다고 하더라도 워드라인이 동시에 여러개 인에이블되기 때문에 오동작하게 되며, 또한 복구전에 메인 셀에 대한 결함 유무를 테스트하여 결함이 있는 셀을 복구한 후 다시 복구된 셀의 결함 유무를 테스트해야 하므로 테스트 시간이 길어지는 문제점이 있다.

따라서 본 발명의 목적은 테스트 시간을 줄이는 결함 복구 성공률 및 수율을 향상시킬 수 있는 메인 셀과 리던던시 셀의 멀티 비트 테스트 가능한 반도체 메모리소자를 제공하는 것이다.

제1도는 일반적인 반도체 메모리소자의 리던던시 셀을 구동하기 위한 교환 및 퓨즈 회로부의 구성도.

제2도는 제1도의 비교부의 상세 구성도.

제3도는 종래의 기술에 의한 제1도의 리던던시 워드라인 인에이블 회로부의 상세 구성도.

제4도는 종래의 기술에 의한 제1도의 리던던시 인에이블 회로부의 상세 구성도.

제5도는 종래의 기술에 의한 제1도의 노르말 인에이블 회로부의 상세 구성도.

제6도은 종래의 기술에 의한 반도체 메모리소자의 메인 로우 디코더의 구성도.

제7도은 종래의 기술에 의한 반도체 메모리소사의 리던던시 로우 디코더의 구성도.

제8도은 본 발명에 의한 메인 셀과 리던던시 셀의 멀티 비트 테스트 가능한 반도체 메모리소자의 구성도.

제9도는 제8도의 모드 진입/퇴출 회로부의 상세 구성도.

제10도은 본 발명의 제1도실시예에 의한 제1도의 리던던시 워드라인 인에이블 회로부의 상세구성도.

제11도은 본 발명의 제1도실시예에 의한 제1도의 노르말 인에이블 회로부의 상세 구성도.

제12도는 본 발명의 제2도실시예에 의한 제1도이 리던던시 워드라인 인에이블 회로부의 상세 구성도.

제13도은 본 발명의 제2도실시예에 의한 제1도의 노르말 인에이블 회로부의 상세 구성도.

제14도는 본 발명에 의한 제1도의 리던던시 인에이블 회로부의 상세 구성도.

제15도는 본 발명에 의한 메인 셀과 리던던시 셀의 멀티 비트 테스트 가능한 반도체 메모리 소자의 리던던시 테스트 모드에 대한 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

10 : 비교부 20 : 리던던시 워드라인 인에이블 회로부

30 : 리던던시 인에이블 회로부 40 : 노르말 인에이블 회로부

이하 첨부도면을 참조하여 본 발명을 좀 더 상세하게 설명하고자 한다.

도 8은 본 발명에 의한 메인 셀과 리던던시 셀의 멀티 비트 테스트 가능한 반도체 메모리소자의 메인 메모리 셀 어레이와 각 셀을 구동하기 위한 구동 회로를 도시한 것으로, 반도체 메모리 소자 내부적으로 멀티비트 테스트가 가능하도록 하는 신호와 리던던시 셀 테스트를 위한 신호를 발생시키는 모드 진입/퇴출 회로부(130)와, 로우 어드레스를 입력으로 하는 로우 어드레스 버퍼(117)와, 칼럼 어드레스(Column Address)를 입력으로 하는 칼럼 어드레스 버퍼(119)와, 교환 및 퓨즈 회로부(121)의 출력신호(NRDEN)와 모드 진입/퇴출 회로부(130)의 출력신호(TM)에 따라 인가된 로우 어드레스 디코딩 신호에 해당되는 신호를 인에이블 시키기 위한 메인 로우 디코더(107)와, 상기 메인 칼럼 디코더(111)의 출력을 선택적으로 증폭시키기 위한 메인 센스 앰프(115)와, 교환 및 퓨즈 회로부(121)의 출력신호(NCDEN)와 모드 진입/퇴출 회로부(130)의 출력신호(TM)에 따라 인가된 칼럼 어드레스 디코딩 신호에 해당되는 신호를 인에이블 시키기 위한 메인 칼럼 디코더(111)와, 상기 모드 진입/퇴출 회로부(130)의 출력에 따라 퓨즈를 터뜨리거나 그대로 두어 메인 셀 또는 리던던시 셀 테스트를 선택하도록 하기 위한 교환 및 퓨즈 회로부(121)와, 상기 교환 및 퓨즈 회로부(121)에서 출력되는 로우 리던던시 신호(RREN0,…,RRENi)를 입력으로 하는 리던던시 로우 디코더(RRD)(109)와, 상기 교환 및 퓨즈 회로부(121)에서 출력되는 칼럼 리던던시 신호(CREN0,…,CRENj)를 입력으로 하는 리던던시 칼럼 디코더(RCD)(113)와, 상기 리던던시 칼럼, 디코더(RCD)(113)의 출력을 선택적으로 증폭하기 위한 리던던시 센스 앰프(115')과, 여러셀에서 출력되는 데이터를 정해진 입출력장치에 맞도록 압축하기 위한 데이터 압축부(125)를 포함하여 구성된다. 그리고 각 구성부는 상세하게는 다음과 같이 구성된다.

상기 모드 진입/퇴출 회로부(130)는, 도 9에 도시한 바와 같이 로우 어드레스 선택신호(RASB)와 칼럼 어드레스 선택신호(CASB)와 라이트 인에이블 신호(WEB)를 입력으로 하는 내부 벤더 테스트 모드 인에이블부(131)와, 게이트는 접지되고 소스는 VCC와 연결되며 드레인은 엔모스 트랜지스터(MN5)의 드레인과 연결된 피모스 트랜지스터(MP6)와, 다른 엔모스 트랜지스터보다 문턱전압이 높으며 게이트는 상기 VCC를 인가할 패드(134)와 연결됨과 동시에 상기 피모스 트랜지스터와 접지 사이에 연결되어 상기 피모스 트랜지스터(MP6)와 함께 수퍼(super) VCC(=SVCC)를 검출하기 위한 전압 검출부(132)를 이루는 엔모스 트랜지스터(MN5)와, 상기 전압 검출부(132)의 출력을 반전시키기 위한 인버터(133)와, 내부 벤더 테스트 모드 인에이블부(131)의 출력(WCBR)과 전압 검출부(132)의 출력(SVOK)을 입력으로 하는 앤드게이트(AND5)와, 상기 앤드게이트(AND5)의 출력과 로우 어드레스 버퍼의 출력(ADBbi,ADBbj,ADBbk,ADBbl,ADBbm)를 입력으로 하여 모드 발생에 필요한 신호들(AXi,AXbi,AXj,AXbj,AXl,AXbl,AXm,AXbm)를 만들어 내는 입력수 만큼의 래치 회로부(136)와, 상기 래치 회로부(136)의 출력(AXi, AXj, AXk)을 입력으로 하여 반도체 메모리 소자 내부적으로 데이터 병렬 테스트가 가능하도록 TM 신호를 발생하는 3입력의 앤드 게이트(AND6_-1)와, 로우 리던던시 테스트와 칼럼 리던던시 테스트를 구분하기 위해 상기 래치 회로부(136)의 출력(AXl, AXm) 및 상기 TM 신호를 입력으로 하여 로우 리던던시 테스트 신호(XRT)를 출력하는 앤드 게이트(AND6_-0)와, 상기 앤드 게이트(AND6_-0)와 같은 방식으로 래치 회로부(136)의 출력(AXlb,AXm) 및 TM 신호를 입력으로 하여 칼럼 리던던시 테스트 신호(YRT)를 발생하여 상기 두 앤드 게이트(AND6_-0,AND6_-1)와 함께 모드 발생부(137)를 이루는 앤드 게이트(AND6_-n)로 구성된다.

상기 교환 및 퓨즈 회로부(121)는, 도 1과 같은 통상적인 회로를 사용하므로 도 1의 설명을 참조하고, 상기 도 1의 비교부 또한 도 2와 동일한 회로를 사용하므로 도 2의 설명을 참조하며, 상기 메인 로우 디코더는 도 6의 설명을, 상기 리던던시 로우 디코더는 도 7의 설명을 참조한다.

그리고 상기 교환 및 퓨즈 회로부(121)의 리던던시 워드라인 인에이블 회로부는, 본 발명에서는 종래와 달리 엔모스 트랜지스터(MN7)이 하나 더 있고, 상기 엔모스 트랜지스터(MN7)의 게이트 단자에 앤드 게이트(AND7)의 출력이 인가 되도록 하며, 상기 앤드 게이트(AND7)의 입력단자에 여러개의 리던던스 워드라인 또는 리던던시 Y선택라인 중에서 하나를 인에이블 시키기 위한 로우 어드레스 버퍼의 출력신호(AXi, AXj) 및 리던던시 테스트 신호(XRT 또는 YRT)를 입력으로 한 것으로, 제1도실시예는 도 10에 도시한 바와 같이 소스단자가 전압 VCC와 연결되고 게이트 단자에는 프리차지(precharge)를 위한 신호(PC)가 인가되며 드레인 단자는 엔모스 트랜지스터(MN6_-1, MN6_-i)의 드레인 단자와 공통으로 노드(N81)에 연결된 프리차지를 위한 피모스 트랜지스터(MP7)와, 상기 피모스 트랜지스터(MP7)와 접지전압 사이에 연결되어 상기 비교부로부터 출력되는 임의의 갯수의 히트 출력 신호 중 하나라도 하이액티브된 신호가 있으면 노드(N81)을 접지 경로(ground path)로 연결시키기 위한 엔모스 트랜지스터(MN6_-1, MN6_-i, MN7) 와, 소스 단자는 전압 VCC와 연결되고, 게이트 단자에는 인버터(INV4)의 출력이 인가되며 드레인 단자는 상기 노드(N81)이 연결된 래치용 피모스 트랜지스터(MP8)와, 입력단자는 상기 노드(N81)에 연결되고 출력단자는 최종출력(RWLENi)에 연결되어 상기 최종출력을 하이 액티브로 바꾸기 위한 인버터(INV4)와, 리던던시 워드라인 중 하나를 인에이블시키기 위한 어드레스(AXi,AXj)와 로우 리던던시 테스트 신호(XRT)를 입력으로 하여 출력이 상기 엔모스 트렌지스터(MN7)의 게이트에 입력되도록 연결된 앤드 게이트(AND7)으로 구성된다.

또한 제2도실시예는 도 12에 도시한 바와 같이 엔모스 트랜지스터(MN7) 대신 리던던시 셀 테스트 모드신호(XRT)를 입력으로 하는 노어 게이트(NOR2)가 연결되어 구성된다.

그리고 상기 교환 및 퓨즈 회로부(121)의 상기 노르말 인에이블 회로부는, 제1도 실시예는 도 11에 도시한 바와 같이, 소스단자가 전압 VCC와 연결되고 게이트 단자에는 프리차지를 위한 신호(PC)가 인가되며 드레인 단자는 엔모스 트랜지스터(MN9_-1)의 드레인 단자와 공통으로 노드(N91)에 연결된 프리차지를 위한 피모스 트랜지스터 (MP9)와, 상기 엔모스 트랜지스터(MN9_-1)과 접지사이에 직렬연결됨과 아울러 상기 엔모스 트랜지스터(MN9_-1)와 함께 게이트에 미스(Mis0,…,Misn) 출력이 인가되는 엔모스 트랜지스터(MN9_-n)과, 소스단자는 전압 VCC와 연결되고, 게이트 단자에는 노어게이트(NOR1)의 출력이 인가되며 드레인 단자는 상기 노드(N91)이 연결된 래치용 피모스 트랜지스터(M010)와, 입력단자에는 상기 노드(N91)과 로우 리턴턴시 테스트 신호(XRT) 또는 노드(N91)과 칼럼 리던던시 테스트 신호(YRT)가 연결되고, 출력단자에서는 노르말 인에이블 신호(NEN)를 출력하는 노어 게이트(NOR1)로 구성된다.

또한 제2실시예는, 제13도에 도시한 바와 같이 노어 게이트(NOR1)대신 직렬연결된 엔모스 트랜지스터에 게이트 단자가 인버터(INV7)를 통해 리던던시 셀 테스트 모드 신호의 반전신호와 연결된 또하나의 엔모스 트랜지스터(MN15)를 연결하여 구성된다.

그리고 상기 교환 및 퓨즈 회로부(121)의 상기 리던던시 인에이블 회로부는, 도 14에 도시한 바와 같이 도 4의 종래의 리던던시 인에이블 회로부의 마지막 인버터(INV8)의 입력단자에 엔모스 트랜지스터(MN18)를 병렬로 더 삽입하여 구성된다. 도 15를 참조하여 상기와 같이 구성된 반도체 메모리 소자의 테스트 동작을 설명하면 다음과 같다.

상기 모드 진입/퇴출부(130)는, 내부적으로 멀티비트 테스트를 가능하게 하는 신호(TM)와 로우 리던던시 테스트를 위한 신호(XRT) 및 칼럼 리던던시 테스트를 위한 신호(YRT)를 출력하는데, 도 15에 도시한 바와 같이 진입 모드는 도9의 내부 벤더테스트 모드 인에이블부(131)에 입력되는 신호(RASB, CASB, WEB)와 A0핀 또는 다른 어드레스 핀에 인가되는 수퍼 VCC(SVCC) 및 모드 발생을 위한 어드레스 조합에 의한 것이다.

일단 리던던시 테스트 모드로 들어간 후에는 노르말 동작처럼 리드/라이트를 위한 사이클이 있으며, 이 사이클 동안의 모든 데이터는 멀티비트 테스트 되며, 모든 리던던시 셀의 테스트가 끝난 후 퇴출모드가 될 때는 반드시 CBR 리프레시 모드나 RASB 온리 리프레시 모드로 퇴출한다.

이러한 테스트 과정은 리던던시 셀뿐만 아니라 메인 셀도 진입 모드에 따라 가능하며, 그러므로 메인셀, 로우 리던던시 셀, 칼럼 리던던시 셀 등 어느것이나 테스트가 가능하다.

예를 들어, [메인 셀 테스트 모드 진입→메인 셀 멀티 비트 테스트→퇴출→로우리던던시 셀 테스트 모드 진입→로우 리던던시 셀 멀티 비트 테스트→ 퇴출→칼럼→리던던시 셀 테스트 모드 진입→칼럼 리던던시 셀 멀티 비트 테스트→퇴출] 순서로 상기 메인 셀, 로우 리던던시 및 칼럼 리던던시 셀을 테스트 할 수 있다.

이때 상기 모드 진입 /퇴출부(130)의 내부 벤더 테스트 모드 인에이블부(131)는, CASB 전 RASB가 액티브되어 있는 상태와 그때 WEB가 로지컬 로우 상태로 있는지를 검출하여 그 결과 로지컬 로우 상태에서 로지컬 하이 상태로 액티브되는 신호 WCBR을 출력하며, 상기 WCBR 신호는 내부적으로 필요한 여러 가지 벤더(vendor) 테스트 모드들을 만들어 내기 위한 것으로 필요한 로우 어드레스 버퍼들에 인가되어 인에이블 시킨다.

한편 그 외의 어드레스 핀중 하나에 파워 서플라이에서 공급되는 전압(VCC) 보다 훨씬 높은 수퍼 VCC(VCC=5V이면 SVCC=10V, VCC=3.3V이면 SVCC=6.5V 이상임)를 인가하면, 도9의 엔모스 트랜지스터(MN5)가 턴온(turn-on)되어 인버터(133)의 출력(SVOK)을 로지컬 로우 상태에서 로지컬 하이 상태로 인에이블 되며, 이에 따라 앤드 게이트(135)의 출력신호는 모드 발생에 필요한 로우 어드레스 버퍼의 출력신호 ADBbi, ADBbj, ADBbk, ADBl, ADBbm들을 각각 해당 래치 회로부(136)에서 래치하여 출력신호로 AXi, AXbi, AXj, AXbj, AXl, AXbl, AXm, AXbm을 각각 만들어 낸다.

그리고 상기 모드 발생부(137)의 앤드게이트(AND6_-1)에서는 임의의 어드레스(AXi,AXj,AXk) 조합을 논리곱하여 내부적으로 멀티 비트 테스트를 할 수 있도록하는 메인 셀 테스트 신호(TM)을 출력하고, 앤드게이트(AND6_-0)에서는 로우 리던던시 테스트와 칼럼 리던던시 테스트를 구별하기 위해 ADBbl, ADBbm의 래치된 신호 AXl, AXm과 상기 앤드 게이트(ADN6_-1)에서 출력된 메인셀 테스트 신호(Tm)을 논리곱하여 로우 리던던시 테스트 신호(XRT)를 출력하며, 앤드게이트(ADN6_-n)에서는 AXbl, AXm신호와 상기 앤드게이트(ADN6_-1)에서 출력된 메인셀 테스트 신호(Tm)을 논리곱하여 상기 로우 리던던시 테스트 신호와 서로 배타적인 칼럼 리던던시 테스트 신호(YRT)를 출력한다.

즉, 상기 로우 리던던시 테스트 신호(XRT)가 인에이블되면 상기 칼럼 리던던시 테스트 신호(YRT)는 디스에이블되며, 반면 상기 어드레스 ADBbl, ADBbm의 상태에 따라 상기 메인셀 테스트 신호(TM)와 로우 리던던시 테스트신호(XRT), 메인셀 테스트신호(TM)와 칼럼 리던던시 테스트 신호(YRT)는 서로 배타적일 수도 있고 동시에 인에이블 될 수도 있는데, 예를 들어 메인 셀 테스트 모드의 경우에는 상기 메인 셀 테스트 신호(TM)만 인에이블되고 로우 및 칼럼 리던던시 테스트 신호(XRT,YRT)는 디스에이블되며, 반대로 리던던시 셀 테스트 모드의 경우에는 상기 메인 셀 테스트신호(TM)와 로우 리던던시 테스트신호(XRT)가 동시에 인에이블 되거나 또는 메인 셀 테스트 신호(TM)와 칼럼 리던던시 테스트 신호(YRT)가 동시에 인에이블 된다.

상기 교환 및 퓨즈 회로부(121)의 리던던시 워드 라인 인에이블 회로부는, 상기 앤드 게이트(AND7)의 출력이 로우 상태에서 하이상태로 인에이블되면 엔모스 트랜지스터(MN7)이 턴온되어 노드(N81)의 레벨이 로우 상태로 되므로 최종출력신호(RWLDENi)가 로우 상태에서 하이상태로 되고, 상기 리던던시 인에이블 회로부는 상기 리던던시 워드라인 인에이블 회로부의 출력중 어느 하나라도 로우 상태에서 하이 상태로 인에이블 될 때 리던던시임을 알리는 리던던시 인에이블신호(REN)가 로우 상태에서 하이상태로 인에이블되며, 상기 노르말 인에이블 회로부는 비교부의 노르말 신호들 (Mis0,Mis1,…,Misn)이 각각 게이트 단자에 연결되어 있는 엔모스 트랜지스터(Mn9_-1,…,Mn9_-n)이 직렬로 연결되어 있어 상기 비교부의 노르말 신호들 (Mis0, Mis1,…,Misn)이 로우 상태에서 하이상태로 인에이블될때만 노르말 인에이블신호(NEN)가 로우 상태에서 하이 상태로 인에이블되며, 또한 노어 게이트(NOR1)의 한단자에 리던던시 테스트 모드 신호(XRT 또는 YRT)가 연결되므로 이 리던던시 테스트 모드 신호가 로우에서 하이로 인에이블되면 상기 노르말 인에이블 신호(NEN)는 강제적으로 로우 상태로 디스에이블 된다.

즉, 본 발명에서는 메인 셀 어레이와 리던던시 셀 어레이를 테스트할 수 있으며, 물론 한가지 모드에서 동시에 테스트 하는 것은 불가능하고 모드 진입/퇴출 회로부에 의해서 한가지 모드가 정해지면 그 모드에 해당하는 동작만 일어나게 된다. 그리고 메인 셀 테스트나 리던던시 셀 테스트 모두 멀티 비트 테스트가 가능하며, 동작은 항상 진입모드→테스트 모드→퇴출모드 순서로 진행되는데, 상기 리던던시 셀을 테스트 하는 동안에는 메인 셀에 연결된 메인 워드라인이 모두 디스에이블 되고, 반대로 메인 셀을 테스트 하는 동안에는 리던던시 셀에 연결된 리던던시 워드라인이 모두 디스에이블된다.

이상에서와 같이 본 발명에 의하면, 메인 메모리셀 뿐만 아니라 리던던시 셀도 테스트를 함으로써 메인 메모리셀 결함 발견시 결함이 없는 리던던시 셀로 복구함으로써 100%의 복구 성공률을 보장할 수 있으며, 이에따라 수율이 향상되고, 복구된 셀의 결함 유무를 테스트하지 않아도 되는 것과 아울러 메인 셀 테스트와 리던던시 셀 테스트 시 모두 멀티 비트 테스트가 가능하므로 셀 테스트에 걸리는 시간을 크게 감소시킬 수 있는 효과가 있다.

Claims

복수개의 메인 메모리 셀 어레이와 적어도 한 개 이상의 리던던시 셀을 구비하는 메모리부와, 로우 어드레스를 입력으로 하는 로우 어드레스 버퍼와, 칼럼 어드레스를 입력으로 하는 칼럼 어드레스 버퍼와, 인가된 로우 어드레스 디코딩 신호에 해당되는 신호를 인에이블 시키기 위한 메인 로우 디코더와, 칼럼 어드레스 디코딩 신호에 해당되는 신호를 인에이블 시키기 위한 메인 칼럼 디코더와, 메인 메모리 셀 어레이 내부적으로 멀티비트 테스트가 가능하도록 하는 신호와 리던던시 셀 테스트를 위한 신호를 발생시키는 모드 진입/퇴출 회로부와, 상기 모드 진입/퇴출 회로부의 출력에 따라 메인 셀 또는 리던던시 셀 테스트를 선택하도록 하기 위한 교환 및 퓨즈 회로부와, 여러 셀에서 출력되는 데이터를 정해진 입출력장치에 맞도록 압축하기 위한 데이터 압축부를 포함하여 구성된 것을 특징으로 하는 메인 셀과 리던던시 셀의 멀티 비트 테스트 가능한 반도체 메모리소자.
제1도항에 있어서, 상기 모드 진입/퇴출 회로부는 로우 어드레스 선택신호(RASB)와 칼럼 어드레스 선택신호(CASB)와 라이트 인에이블 신호(WEB)를 입력으로 하여 필요한 로우 어드레스 버퍼에 인에이블 신호를 인가하는 내부 벤더 테스트 모드 인에이블부와, 메인 메모리 셀 어레이 내부에서 사용하는 전압 레벨과 다른 전압 레벨을 검출하여 액티브 신호를 발생하는 전압 검출부와, 상기 전압검출부의 출력을 반전시키기 위한 인버터와, 상기 내부 벤더 테스트 모드 인에이블부의 출력(WCBR)과 전압 검출부의 출력(SVOK)을 입력으로 하는 앤드게이트(AND5)와, 상기 앤드게이트(AND5)의 출력과 로우 어드레스 버퍼의 출력을 입력으로 하여 모드 발생에 필요한 신호들을 만들어 내는 래치 회로부와, 상기 래치 회로부의 출력을 입력으로 하여 반도체 메모리 소자 내부적으로 데이터 병렬 테스트가 가능하도록 각종 테스트 신호를 발생하는 모드 발생부를 포함하여 구성된 것을 특징으로 하는 메인 셀과 리던던시 셀의 멀티 비트 테스트 가능한 반도체 메모리소자.
제1도항에 있어서, 상기 교환 및 퓨즈 회로부는 로우 어드레스 또는 칼럼 어드레스를 비교하기 위한 비교부와, 상기 비교부의 비교결과에 따라 리던던시 워드라인을 인에이블시키기 위한 리던던시 워드라인 인에이블 회로부와, 상기 리던던시 워드라인 인에이블 회로부의 출력이 하나라도 인에이블되면 리던던시 인에이블 신호를 로우 상태에서 하이상태로 인에이블 시키는 리던던시 인에이블 회로부와, 상기 비교부의 비교결과에 따라 메인 워드라인을 인에이블 시키기 위한 노르말 인에이블 회로부를 포함하여 구성된 것을 특징으로 하는 메인 셀과 리던던시 셀의 멀티 비트 테스트 가능한 반도체 메모리소자.
제1도항에 있어서, 상기 모드 진입/퇴출 회로부는 내부에서 사용하는 전압 레벨과 다른 전압을 가하기 위한 본딩 패드를 포함하여 구성된 것을 특징으로 하는 메인 셀과 리던던시 셀의 멀티 비트 테스트 가능한 반도체 메모리소자.
제2도항에 있어서, 상기 전압 검출부는 게이트는 저지되고 소스는 VCC와 연결되며 드레인은 엔모스 트랜지스터(MN5)의 드레인과 연결된 피모스 트랜지스터(MP6)와, 다른 엔모스 트랜지스터보다 문턱전압이 높으며 게이트는 상기 VCC를 인가할 패드와 연결됨과 동시에 상기 피모스 트랜지스터와 접지 사이에 연결되어 상기 피모스 트랜지스터(MP6)를 포함하여 구성된 것을 특징으로 하는 메인 셀과 리던던시 셀의 멀티 비트 테스트 가능한 반도체 메모리소자.
제2도항에 있어서, 상기 전압 검출부는 내부에서 사용하는 전압레벨보다 높은 레벨을 검출하는 것을 특징으로 하는 메인 셀과 리던던시 셀의 멀티 비트 테스트 가능한 반도체 메모리소자.
제2도항에 있어서, 상기 모드 발생부는 임의의 어드레스 조합을 논리곱하여 멀티 비트 테스트를 위한 메인셀 테스트 신호(TM)을 출력 앤드 게이트(AND6_-1)와, 상기 래치 회로부의 출력 및 상기 메인셀 테스트 신호(TM)를 입력으로 하여 로우 리던던시 테스트 신호(XRT)를 출력하는 앤드 게이트(AND6_-0)와, 상기 래치 회로부의 출력 및 상기 메인 테스트 신호(TM)를 입력으로 하여 칼럼 리던던시 테스트 신호(YRT)를 출력하는 앤드게이트(AND6_-n)를 포함하여 구성된 것을 특징으로 하는 메인 셀과 리던던시 셀의 멀티 비트 테스트 가능한 반도체 메모리소자.
제3도항에 있어서, 상기 비교부는 한쌍의 어드레스 신호를 입력으로 하는 복수개의 퓨즈 회로부와, 노르말 상태에서 상기 퓨즈회로부의 퓨즈 리던던시 신호가 인에이블되어 리던던시로 인식하는 것을 방지하기 위한 퓨즈 인에이블부와, 상기 퓨즈회로부 및 퓨즈 인에이블부의 출력에 따라 최종적으로 리던던시 또는 노르말 신호를 선택하여 인에이블 시키기 위한 리던던시/노르말 인에이블 선택 회로부를 포함하여 구성된 것을 특징으로 하는 메인 셀과 리던던시 셀의 멀티 비트 테스트 가능한 반도체 메모리소자.
제3도항에 있어서, 상기 리던던시 워드라인 인에이블회로부는 소스단자가 전압 VCC와 연결되고 게이트 단자에는 프리차지신호(PC)가 인가되며 드레인단자는 엔모스 트랜지스터(MN6_-1,MN6_-X)의 드레인단자와 공통으로 노드(N81)에 연결된 프리차지를 위한 피모스 트랜지스터(MP7)와, 상기 피모스 트랜지스터(MP7)와 접지전압 사이에 연결되어 상기 비교부로부터 출력된 임의의 히트출력 신호 중 하나라도 하이액티브된 신호가 있으면 노드(N81)을 접지 경로로 연결시키위한 엔모스 트랜지스터(MN6_-1,MN6_-X)와, 소스 단자는 전압 VCC와 연결되고, 게이트 단자에는 인버터(INV4)의 출력이 인가되며 드레인단자는 상기 노드(N81)이 연결된 래치용 피모스 트랜지스터(MP8)와, 입력단자는 상기 노드(N81)에 연결되고 출력단자는 최종출력(RWLENj)에 연결되어 상기 최종출력을 하이 액티브로 바꾸기 위한 인버터(INV4)와, 상기 어드레스 버퍼의 출력과 리던던시 셀 테스트 신호를 입력으로 하는 앤드게이트(AND7)와, 게이트에 상기 앤드 게이트(AND7)의 출력이 입력되고, 드레인은 상기 인버터(INV4)의 입력측에 연결되며 소스는 접지된 엔모스 트랜지스터(MN7)을 포함하여 구성된 것을 특징으로 하는 메인 셀과 리던던시 셀의 멀티 비트 테스트 가능한 반도체 메모리소자.
제3도항에 있어서, 상기 리던던시 워드라인 인에이블 회로부는 소스단자가 전압 VCC와 연결되고 게이트 단자에는 프리차지 신호(PC)가 인가되며 드레인 단자는 엔모스 트랜지스터(MN10_-1,MN10_-X)의 드레인 단자와 공통으로 노드(N121)에 연결된 프리차지를 위한 피모스 트랜지스터(MP12)와, 소스단자는 전압 VCC와 연결되고, 게이트 단자에는 인버터(INV5)의 출력이 인가되며 드레인 단자는 상기 노드(N81)가 연결된 래치용 피모스 트랜지스터(MP8)와, 상기 노드(N121)의 출력을 반전시키기 위한 인버터(INV5)와, 상기 어드레스 버퍼의 출력과 리던던시 셀 테스트 신호를 입력으로 하는 앤드 게이트(AND8)와, 상기 인버터(INV5)와 앤드게이트에 상기 앤드 게이트(AND7)의 출력을 입력으로 하는 노어 게이트(NOR2)를 포함하여 구성된 것을 특징으로 하는 메인 셀과 리던던시 셀의 멀티 테스트 가능한 반도체 메모리소자.
제3도항에 있어서, 상기 노르말 인에이블 회로부는, 소스단자가 전압 VCC와 연결되고 게이트 단자에는 프리차지 신호(PC)가 인가되며 드레인 단자는 엔모스 트랜지스터(MN9_-1)의 드레인 단자와 공통으로 노드(N91)에 연결된 프리차지를 위한 피모스 트랜지스터(MP9)와, 게이트에 노르말 신호(Mis0,…,Misn)가 입력되며, 상기 피모스 트랜지스터(MP9)와 접지사이에 직렬연결된 엔모스 트랜지스터(MN9_-1,MN9_-n)와, 소스단자는 전압 VCC와 연결되고 게이트 단자는 노어 게이트(NOR1)의 출력단에 연결되며 드레인 단자는 상기 노드(N91)기 연결된 래치용 피모스 트랜지스터(MP10)와, 상기 노드(N91)과 리던던시 테스트 모드 신호를 입력으로 하여 노르말 인에이블 신호(NEN)를 출력하는 노어 게이트(NOR1)를 포함하여 구성된 것을 특징으로하는 메인 셀과 리던던시 셀의 멀티 비트 테스트 가능한 반도체 메모리소자.
제3도항에 있어서, 상기 노르말 인에이블 회로부는, 소스단자가 전압 VCC와 연결되고 게이트 단자에는 프리차지 신호(PC)가 인가되며 드레인 단자는 엔모스 트랜지스터(MN15)의 드레인 단자와 공통으로 노드(N131)에 연결된 프리차지를 위한 피모스 트랜지스터(MP13)와, 드레인이 상기 노드(N131)에 연결되고 게이트에는 리던던시 테스트 모드 신호의 반전신호가 인가되는 엔모스 트랜지스터(MN15)와, 게이트에 노르말 신호(Mis0,…,Misn)가 입력되며, 상기 엔모스 트랜지스터(MN15)와 접지전압 사이에 직렬연결된 엔모스 트랜지스터(MN16_-1,MN16_-n)와, 소스단자는 전압 VCC와 연결되고 게이트 단자는 노드(N131)의 반전신호가 인가되며 노어 게이트(NOR1)의 출력단에 연결되며 드레인 단자는 상기 노드(N91)이 연결된 래치용 피모스 트랜지스터(MP10)와, 상기 노드(N131)의 신호를 반전시켜 노르말 인에이블 신호(NEN)를 출력하는 인버터(INV6)와, 상기 엔모스 트랜지스터(MN15)의 게이트에 인가된 리던던시 테스트 모드 신호를 반전시키기 위한 인버터(INV7)을 포함하여 구성된 것을 특징으로 하는 메인 셀과 리던던시 셀의 멀티 비트 테스트 가능한 반도체 메모리소자.
제3도항에 있어서, 상기 리던던시 인에이블 회로부는, 소스단자가 전압 VCC와 연결되고 게이트 단자에는 프리차지를 위한 신호(PC)가 인가되며 드레인 단자는 엔모스트랜지스터(MN17_-1,MN17_-i)의 드레인 단자와 공통으로 노드(N141)에 연결된 프리차지를 위한 피모스 트랜지스터(MP15)와, 상기 피모스 트랜지스터(MP15)와 접지 전압 사이에 연결되어 상기 리던던시 워드라인 인에이블 회로부로부터 출력되는 신호 중 하나라도 하이 액티브된 신호가 있으면 노드(N141)을 접지 경로로 연결시키기 위한 엔모스 트랜지스터(MN17_-1,MN17_-i)와, 소스단자는 전압 VCC와 연결되고, 게이트 단자에는 인버터(INV8)의 출력이 인가되며 드레인 단자는 상기 노드(N141)이 연결된 래치용 피모스 트랜지스터(MP16)와, 입력단자는 상기노드(N141)에 연결되고 출력단자는 최종출력인 리던던시 인에이블신호(REN)에 연결되어 상기 최종출력을 하이 액티브로 바꾸기 위한 인버터(INV8)와, 게이트에 리던던시 테스트 모드 신호가 인가되고 드레인은 상기 노드(N141)에 연결되며 소스는 접지된 엔모스 트랜지스터(Mn18)을 포함하여 구성된 것을 특징으로 하는 메인 셀과 리던던시 셀의 멀티 비트 테스트 가능한 반도체 메모리소자.
제4도항에 있어서, 상기 본딩 패드는 어드레스 핀 중 하나임을 특징으로 하는 메인셀과 리던던시 셀의 멀티 비트 테스트 가능한 반도체 메모리소자.