KR20110060739A - 반도체 장치 - Google Patents

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Abstract

본 발명은 반도체 장치의 퓨즈회로에 관한 것으로, 리페어를 위한 회로의 면적을 크게 줄인 반도체 장치를 제공한다. 본 발명의 일 측면에 따른 반도체 장치는, 고전압단과 감지노드 사이에 소오스/드레인이 접속되고, 퓨즈 인에이블 신호를 게이트 입력으로 하는 PMOS 트랜지스터; 상기 감지노드에 게이트가 접속되고, 기전전압단에 소오스/드레인이 공통 접속된 안티퓨즈용 NMOS 트랜지스터; 및 상기 감지노드의 전압레벨을 래치하기 위한 래치부를 포함한다.
반도체, 리페어, 퓨즈, 게이트, 산화막.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 반도체 장치의 퓨즈회로에 관한 것이다.
통상의 메모리 소자에 있어서, 하나의 칩에는 많은 수의 메모리 셀들이 집적되고 있는데, 이러한 메모리 셀들 중, 어느 하나에라도 결함이 있으면, 해당 메모리 칩은 불량품으로 처리되어 사용할 수 없게 된다.
고집적화에 따라 한정된 크기의 칩에 더 많은 수의 메모리 셀들을 집적시키고 있는 추세에서, 어느 하나의 셀에 불량이 발생된 경우 메모리 칩 전체를 불량품으로 처리한다면, 불량품으로 처리될 메모리 칩의 수는 증가될 것이고, 그로 인해 경제성 있는 반도체 메모리 소자의 생산이 불가능하게 된다.
이러한 문제를 해결하기 위해, 통상의 반도체 메모리 장치는 퓨즈회로외 예비셀을 구비하고 있다. 퓨즈회로는 다수의 퓨즈를 구비하고 있으며, 리페어 공정에서 퓨즈의 블로잉 여부에 따라 결함이 있는 셀을 예비셀로 대체히고 있다. 예비셀 과 퓨즈회로는 반도체 제조 공정시에 형성되는 것이다. 리페어 공정에서는 불량으로 판정된 메모리 셀을 예비셀로 대체하기 위해 리페어 동작을 수행한다. 리페어 공정은 레이저 빔을 사용하여 퓨즈회로에 있는 퓨즈를 선택적으로 끊어버리는 방식으로 이루어진다.
그러나, 퓨즈회로는 다수의 퓨즈를 포함하고 있는데, 하나의 퓨즈의 면적이 다른 회로에 비해 상대적으로 크게 차지하는 것이 반도체 장치의 집적화에 문제가 되고 있다. 또한, 퓨즈회로에 있는 퓨즈의 절단여부에 대한 검증도 쉽지 않은 것이 문제가 되고 있다.
따라서 본 발명은 상기 문제점을 해결하기 위한 것으로, 리페어를 위한 회로의 면적을 크게 줄인 반도체 장치를 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 장치는, 고전압단과 감지노드 사이에 소오스/드레인이 접속되고, 퓨즈 인에이블 신호를 게이트 입력으로 하는 PMOS 트랜지스터; 상기 감지노드에 게이트가 접속되고, 기전전압단에 소오스/드레인이 공통 접속된 안티퓨즈용 NMOS 트랜지스터; 및 상기 감지노드의 전압레벨을 래치하기 위한 래치부를 포함한다.
또한, 본 발명의 다른 측면에 따른 반도체 장치는, 고전압단과 감지노드 사이에 소오스/드레인이 접속되고, 적어도 어드레스 신호에 응답한 신호를 게이트 입력으로 하는 PMOS 트랜지스터; 상기 감지노드에 게이트가 접속되고, 기전전압단에 소오스/드레인이 공통 접속된 안티퓨즈용 NMOS 트랜지스터; 상기 감지노드의 전압레벨을 래치하기 위한 래치부; 및 상기 어드레스 신호와 상기 래치부의 출력신호를 조합하여 리페어 신호를 출력하는 신호조합부를 포함한다.
본 발명에 의해서 리페어를 위한 회로가 차지하는 면적을 크게 줄일 수 있다. 또한, 레이저 조사 과정이 없기 때문에, 반도체 장치의 테스트 비용을 줄일 수 있다.
이하, 본 발명의 실시예들을 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시 예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 또한, 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
본 발명의 실시예는 반도체 메모리 장체에서 임의의 셀이 오동작을 하는 경우 여분(Redundancy)의 셀로 대치하기 위한 것으로서, 메모리 분야에서 활용이 가능하며, 패턴이 어레이 되는 반도체 장치에 적용가능하다.
본 발명의 실시예에 따른 반도체 장치는 게이트 산화막을 이용한 퓨즈 회로부를 포함하고 있으며, 게이트 산화막을 전기적으로 파괴하기 위해 높은 전압을 게이트 산화막에 직접적으로 인가할 수 있는 회로블럭을 구비하고 있으며, 게이트 산화막이 파괴된 상태의 신호를 유지하기 위해 래치부를 구비하고 있다.
도 1은 본 발명을 설명하기 위한 반도체 장치의 제1 퓨즈회로를 나타내는 회로도이다. 도 2는 본 발명을 설명하기 위한 반도체 장치의 제2 퓨즈회로를 나타내는 회로도이다.
도 1를 참조하여 살펴보면, 제1 퓨즈회로는 피모스 트랜지스터(P1)와 앤모스트랜지스터(N1,N2), 인버터(IV1)와 퓨즈(F1)를 포함하며, 퓨즈 인에이블 신호(F_EN)를입력받아 퓨즈 활성화신호(EN_O)를 출력한다.
퓨즈 인에이블 신호(F_EN)를 입력신호로 입력받으며, 모스트랜지스터(P1,N1) 사이에 퓨즈(F1)를 형성하고, 바이어스 전압(bias)으로 전원전압(VDD)과 접지전압(VSS)을 사용한다. 퓨즈(F1)는 레이저를 이용하여 컷팅을 시키고, 컷팅여부에 따라서, 래치회로를 구성하는 인버터(IV1)와 모스 트랜지스터(N2)를 통해 퓨즈 활성화신호(EN_O)가 하이레벨 또는 로우레벨로 출력된다.
도 2를 참조하여 살펴보면, 제2 퓨즈회로는 피모스 트랜지스터(P2)와 앤모스트랜지스터(N3,N4), 인버터(IV2)와 퓨즈(F2), 퓨즈신호 조합부(5)를 포함하며, 퓨즈 인에이블 신호(F_EN)를 입력받아 리페어 신호(RO)를 출력한다. 퓨즈신호 조합부(5)는 어드래스 신호(Add_Lat)와, 퓨즈 활성화신호(EN_O)와 인버터(IV2)의 출력신호를 조합하여 리페어 신호(RO)를 출력한다.
전술한 바와 같이, 집적도가 매우 높은 메모리 반도체 분야에서 임의의 셀이 오동작을 하는 경우에 여분의 셀을 더 형성하여 여분의 셀로 대치하는 방법을 사용하고 있다. 오동작을 하는 셀을 여분의 셀로 대치되었다는 것을 알기 위해서는 여분의 셀이 사용되었다는 정보와, 오동작하는 셀에 대하여 어드레스(Address)를 알 아야만 한다. 제1 퓨즈회로는 여분의 셀이 사용되었다는 정보를 알려주기 위해서, 퓨즈 활성화신호(EN_O)를 출력하고, 제1 퓨즈회로는 오동작하는 셀에 대하여 어드레스(Address)를 알려주기 위해 리페어 신호(RO)를 출력한다.
퓨즈는 금속 퓨즈(Metal Fuse)를 사용하는데 금속 퓨즈의 경우 면적을 많이 찾이하는 문제점이 있다. 또한, 리페어 공정시 레이저로 퓨즈를 전달하는데도 여러문제가 많이 발생하고 있다. 레이져로 절단하는 경우 퓨즈가 있는 곳의 좌표를 찾아가 절단을 하게 되는데, 작업전에 퓨즈 좌표나 오동작(fail)하는 셀(cell)에 대하여 어드레스를 인식하고 그 좌표를 찾아는 시간이 많이 걸린다.
좌표를 정확하게 입력하기 위해 사전 준비 작업등 부수적으로 작업들이 많이 선행 되어진다. 그리고 레이져로 퓨즈를 절단하는 과정에서 또는 후속 공정을 걸치면서 금속 퓨즈에 깨짐(Crack)이 발생하는 경우가 빈번하게 발생하여, 리페어 공정의 신뢰성을 검증하기가 힘들다.
이를 해결하기 위해서 본 발명은 게이트 산화막을 이용한 퓨즈를 사용하는 반도체 장치를 제안한다. 게이트 산화막을 사용하기 때문에, 금속 퓨즈가 차지하는 면적을 줄일 수 있으며, 레이져로 금속퓨즈를 절단하지 않고 전기적으로 산화막을 깨트려 전기적으로 도통하도록 하기 때문에, 전술한 금속퓨즈를 이용하는 리페어 공정에 문제를 크게 줄일 수 있다.
또한 리페어 공정에서 퓨즈의 절단전에 퓨즈 좌표나 오동작(fail)하는 셀(cell)에 대하여 어드레스를 인식하고 그 좌표를 찾아가 컷팅 해야하는 작업을 할 필요가 없다.
본 발명의 반도체 장치는 리페어 공정에서 결함이 생긴 셀에 대하여, 테스트 신호(TM_FEN)에 응답하여, 결함이 있는 셀의 어드레스를 입력받아 해당되는 퓨즈용 게이트 산화막을 단락시키도록 구성되어 있다. 또한, 퓨즈용 게이트 산화막이 단락이 되었는지에 대해서 검증할 수도 있도록 되어 있다.
도 3은 본 발명의 바람직한 실시예에 따른 반도체 장치의 제1 퓨즈회로를 나타내는 회로도이다.
도 3을 참조하여 살펴보면, 제1 퓨즈회로는 신호입력부(10), 안티퓨즈부(20), 출력래치부(30)를 포함한다.
신호입력부(10)는 퓨즈 인에이블 신호(F_EN)를 입력으로 하는 인버터(IV3)와, 인버터(IV3)의 출력을 게이트 입력으로 하고 고전압단(VPP)과 감지노드(L0) 사이에 소오스/드레인이 접속된 피모스트랜지스터(P3)를 포함한다. 인버터(IV3)와, 피모스트랜지스터(P3)는 고전압(VPP)를 구동전압으로 사용하고 있다. 고전압(VPP)는 반도체 장치에 사용되는 전원전압(VDD)의 전압레벨을 일정부분 승압한 전압이며, 내부적으로 필요한 경우 공급하기 위해 생성하는 전압이다.
안티퓨즈부(20)는 게이트단이 감지노드(L0)에 연결되어 있고, 일측 및 타측이 벌크전압 공급단(VBB)에 연결된 앤모스 트랜지스터(N5)를 포함한다.
본 실시예에 따른 반도체 장치는 전기적으로 산화막에 손상을 주어 산화막을 깨트리고 전기적으로 도통하도록 만든 퓨즈를 이용하고 있다. 여기서 산화막은 모스 트랜지스터의 게이트 산화막을 이용하고 있으며, 이렇게 산화막을 전기적으로 단락시키는 경우 안티퓨즈(Anti Fuse)라고도 한다.
출력래치부(30)는 감지노드(L0)의 신호를 래치하여 퓨즈 활성화신호(EN_O)를 출력한다.
피모스 트랜지스터(P3)가 턴온되면, 안티퓨즈로 사용되고 있는 모스 트랜지스터(N5)의 게이트 산화막의 양단에 고전압(VPP)와 벌크전압(VBB)가 인가되며, 모스 트랜지스터(N5)의 게이트 산화막이 파괴되어 단락이 된다. 따라서 이경우에 감지노드(L0)의 전압레벨은 항상 벌크전압 레벨이 된다. 따라서 출력래치부(30)에 의해 래치된 하이레벨의 퓨즈 활성화신호(EN_O)가 출력된다.
도 4는 본 발명의 바람직한 실시예에 따른 반도체 장치의 제2 퓨즈회로를 나타내는 회로도이다.
도 4를 참조하여 살펴보면, 제2 퓨즈회로는 신호입력부(50), 안티퓨즈부(60), 출력래치부(70) 및 신호조합부(80)를 포함한다.
신호입력부(50)는 낸드게이트(ND10), 피모스트랜지스터(P10)를 포함한다. 낸드게이트(ND10)와, 피모스트랜지스터(P10)는 고전압(VPP)를 구동전압으로 사용하고 있다. 낸드게이트(ND10)는 어드레스 신호(Add_Lat)와 테스트 신호(TM_FEN)를 입력받아 모스 트랜지스터(P10)를 턴온시킨다.
안티퓨즈부(60)는 게이트단이 감지노드(L1)에 연결되어 있고, 일측 및 타측이 벌크전압 공급단(VBB)에 연결된 앤모스 트랜지스터(N10)를 포함한다.
신호조합부(80)는 어드래스 신호(Add_Lat)와 퓨즈 활성화신호(EN_O)와 출력 래치부(70)의 출력신호를 조합하여 리페어 신호(미도시)를 출력한다.
본 실시예에 따른 반도체 장치는 전기적으로 산화막에 손상을 주어 산화막을 깨트리고 전기적으로 도통하도록 만든 안티퓨즈를 이용하고 있으며, 여기서도 안티퓨즈부(60)에 안티퓨즈로 작용하는 모스 트랜지스터(N10)를 구비하고 있다.
낸드게이트(ND10)가 어드레스 신호(Add_Lat)와 테스트 신호(TM_FEN)를 입력받아 모스 트랜지스터(P10)를 턴온시키면, 감지노드(L1)은 고전압 레벨을 유지한다. 따라서, 안티퓨즈로 동작하는 모스 트랜지스터(N10)의 게이트 산화막 양단에 벌크전압(VBB)과 고전압(VPP)이 인가되어 게이트 산화막이 파괴되고, 감지노드(L1)는 벌크전압(VBB) 레벨로 유지된다. 래치부(70)는 감지노드(L1)의 레벨을 래치하여 하이레벨의 신호를 출력하고, 신호조합부(80)는 그 신호를 이용하여 활성화된 리페어 신호를 출력하게 된다.
모스 트랜지스터(P10)가 활성화되지 않으면, 안티퓨즈로 동작하는 모스 트랜지스터(N10)의 게이트 산화막 양단에 예정된 전압이 인가되지 않아서 게이트 절연막이 파괴되지 않는다.
도 4에 있는 회로는 게이트 절연막을 이용하는 안티퓨즈를 사용하는 회로의 일실시예이다. 실제 반도체 메모리 장치에서는 어드레스의 수에 따라 도 4의 회로가 다수 구비되며, 다수 구비된 회로에서 출력되는 리페어 신호를 조합하여 리페어된 어드레스를 확인하게 된다.
한편, 경우에 따라 테스트 신호(TM_FEN)를 입력받지 않고, 어드레스 신호(Add_Lat)만을 입력하는 인버터로 낸드게이트(ND10)를 대체할 수 있다.
전술한 바와 같이, 본 발명에 의한 반도체 장치는 금속퓨즈를 사용하지 않고, 모스 트랜지스터의 게이트 절연막을 이용하는 안티퓨즈를 리페어 공정에서 사용하고 있기 때문에, 반도체 장치의 리페어 공정을 위한 회로의 면적을 줄일 수 크게 줄일 수 있다.
이상 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것으로, 따라서 본 발명은 당업자라면 이하 첨부된 특허청구범위에 개시된 본 발명의 기술적 사상과 그 기술적 범위 내에서 또 다른 다양한 실시예들을 개량, 변경, 대체 또는 부가 등이 가능할 것이다.
예컨대, 전술한 실시예에서는 안티퓨즈를 구성하는 MOS 트랜지스터의 소오스/드레인 전압으로 벌크전압(VBB)을 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 벌크전압(VBB)을 대신하여 다른 기저전압(예컨대, 접지전압(VSS), 네거티브 워드라인 구동전압(VBBW) 등)을 사용하는 경우에도 적용할 수 있다.
도 1은 본 발명을 설명하기 위한 반도체 장치의 제1 퓨즈회로를 나타내는 회로도,
도 2는 본 발명을 설명하기 위한 반도체 장치의 제2 퓨즈회로를 나타내는 회로도,
도 3은 본 발명의 바람직한 실시예에 따른 반도체 장치의 제1 퓨즈회로를 나타내는 회로도,
도 4는 본 발명의 바람직한 실시예에 따른 반도체 장치의 제2 퓨즈회로를 나타내는 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
IV3,IV4,IV5,IV11,IV12: 인버터
N6,N7,N11,N12: 앤모스 트랜지스터
N5, N10: 안티퓨즈
P3, P10: 피모스 트랜지스터

Claims (8)

  1. 고전압단과 감지노드 사이에 소오스/드레인이 접속되고, 퓨즈 인에이블 신호를 게이트 입력으로 하는 PMOS 트랜지스터;
    상기 감지노드에 게이트가 접속되고, 기전전압단에 소오스/드레인이 공통 접속된 안티퓨즈용 NMOS 트랜지스터; 및
    상기 감지노드의 전압레벨을 래치하기 위한 래치부
    를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 기저전압단은 벌크전압, 접지전압, 네거티브 워드라인 구동전압 중 어느 하나를 공급하는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 래치부는,
    상기 감지노드를 입력단으로 하는 제1 인버터; 및
    상기 제1 인버터의 출력단을 입력단으로 하는 제2 인버터를 포함하는 반도체 장치.
  4. 고전압단과 감지노드 사이에 소오스/드레인이 접속되고, 적어도 어드레스 신호에 응답한 신호를 게이트 입력으로 하는 PMOS 트랜지스터;
    상기 감지노드에 게이트가 접속되고, 기전전압단에 소오스/드레인이 공통 접속된 안티퓨즈용 NMOS 트랜지스터;
    상기 감지노드의 전압레벨을 래치하기 위한 래치부; 및
    상기 어드레스 신호와 상기 래치부의 출력신호를 조합하여 리페어 신호를 출력하는 신호조합부
    를 포함하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 어드레스 신호와 테스트 신호를 논리조합하여 상기 어드레스 신호에 응답한 신호를 생성하기 위한 논리조합부를 더 포함하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 논리조합부는 상기 어드레스 신호와 상기 테스트 신호를 입력으로 하는 낸드게이트를 포함하는 반도체 장치.
  7. 제 4 항 내지 제6항 중 어느 한 항에 있어서,
    상기 기저전압단은 벌크전압, 접지전압, 네거티브 워드라인 구동전압 중 어느 하나를 공급하는 것을 특징으로 하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 래치부는,
    상기 감지노드를 입력단으로 하는 제1 인버터; 및
    상기 제1 인버터의 출력단을 입력단으로 하는 제2 인버터를 포함하는 반도체 장치.
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