TWI627632B - 非揮發性半導體儲存裝置 - Google Patents

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Abstract

一種快閃記憶體，包括：記憶體陣列，包含儲存墊MAT-0、MAT-1；頁面緩衝器170-0，保持從儲存墊MAT-0讀出的資料；頁面緩衝器170-1，保持從儲存墊MAT-1讀出的資料；ECC電路140，進行資料的錯誤檢測與糾正；輸出緩衝器110，輸出資料；以及轉發控制部，控制頁面緩衝器170-0、頁面緩衝器170-1、ECC電路140、輸出緩衝器110間的資料轉發。在儲存墊MAT-0受到選擇時，轉發控制部將由頁面緩衝器170-0所保持的資料轉發至儲存墊MAT-1的頁面緩衝器170-1。

Description

非揮發性半導體儲存裝置
本發明涉及一種非揮發性半導體儲存裝置，尤其涉及一種搭載有晶片級（on chip）錯誤檢測糾正（Error Checking Correction，ECC）功能的反及（NAND）型快閃記憶體（flash memory）的讀出方法。
目前在記憶體晶片（memory chip）上，是利用冗餘方案（scheme）在表觀上修復製造工序中產生的記憶元件的物理缺陷。而且，除了借助冗餘記憶體的物理修復以外，作為軟錯誤（soft error）對策，還有錯誤檢測糾正（Error Checking Correction，ECC）電路。
專利文獻1的NAND型快閃記憶體中，高速緩衝暫存器由兩個部分構成，在從其中一個高速緩衝暫存器輸出資料的同時，進行另一個高速緩衝暫存器的資料的錯誤糾正碼運算，由此，從輸出中去除錯誤糾正碼運算的延遲，從而可實現高速讀出。 [現有技術文獻] [專利文獻]
專利文獻1：日本專利特開2013-235642號公報 [發明所要解決的問題]
圖1是表示習知的搭載晶片級ECC功能的NAND型快閃記憶體的概略結構的圖。快閃記憶體可根據來自外部的命令（command）等來進行資料（data）的讀出、資料的編程（program）、資料的抹除。而且，作為序列介面（serial interface）功能，可回應外部的串列時脈（serial clock）信號SCK，而從輸出墊60串列輸出由輸出緩衝器50所保持的資料。此時，連續讀出儲存胞元陣列內的頁面，並將讀出的資料通過轉發電路30、32而轉發至輸出緩衝器50。在進行頁面的連續讀出時，列位址（address）是通過對位址計數器（address counter）進行增量（increment）而生成。在圖2表示進行頁面的連續讀出時的時間圖（timing chart）。首先，進行頁面0的讀出，將頁面0的資料保持於頁面緩衝器20的鎖存器L1的第1高速緩衝部分C0及第2高速緩衝部分C1（P0C0、P0C1）。接下來，將鎖存器L1的第1高速緩衝部分C0的資料轉發至鎖存器L2的第1高速緩衝部分C0，進而並行地將第1高速緩衝部分C0的資料轉發至ECC電路40。在ECC電路40中，進行ECC解碼（decode）的運算，當檢測到錯誤時，對鎖存器L2的第1高速緩衝部分C0的資料進行糾正。
接下來，將鎖存器L2的第1高速緩衝部分C0的資料轉發至輸出緩衝器50，由輸出緩衝器50所鎖存的資料與外部的串列時脈SCK同步地從輸出墊60串列輸出。在此期間內，將鎖存器L1的第2高速緩衝部分C1的資料轉發至鎖存器L2，並將轉發至鎖存器L2的第2高速緩衝部分C1的資料轉發至ECC電路40，在其中進行ECC解碼的運算，當檢測到錯誤時，對第2高速緩衝部分C1的資料進行糾正。進而，在此期間內，無論鎖存器L1的第2高速緩衝部分C1的資料是否被轉發至鎖存器L2，均進行記憶體陣列的頁面1的讀出，並將頁面1的資料轉發至鎖存器L1（P1C0、P1C1）。
接下來，將鎖存器L2的第2高速緩衝部分C1的資料轉發至輸出緩衝器50，由輸出緩衝器50所鎖存的資料與外部的串列時脈CSK同步地從輸出墊60串列輸出。在此期間內，將鎖存器L1的第1高速緩衝部分C0的資料轉發至鎖存器L2，將轉發至鎖存器L2的第1高速緩衝部分C0的資料轉發至ECC電路40，在其中進行ECC解碼的運算，當檢測到錯誤時，對第1高速緩衝部分C0的資料進行糾正。這樣，使用兩級鎖存器L1、L2，在輸出第1高速緩衝部分C0的資料的期間進行第2高速緩衝部分C1的ECC處理，在輸出第2高速緩衝部分C1的資料的期間進行第1高速緩衝部分C0的ECC處理，由此實現頁面連續讀出的高速化。
但是，在進行如上所述的高速讀出的情況下，必須在頁面緩衝器20中設置兩級鎖存器L1、L2，其結果，頁面緩衝器20的面積變大，快閃記憶體的小型化變得困難。
本發明的目的在於解決此種習知的問題，提供一種可實現小型化、高速化的搭載有晶片級ECC功能的非揮發性半導體儲存裝置。 [解決問題的手段]
本發明的非揮發性半導體儲存裝置包括：記憶體陣列，至少包含第1儲存平面（memory plane）及第2儲存平面；讀出部件，能夠從第1儲存平面或第2儲存平面讀出資料；第1資料保持部件，能夠保持從第1儲存平面讀出的資料；第2資料保持部件，能夠保持從第2儲存平面讀出的資料；錯誤檢測糾正部件，進行資料的錯誤檢測與糾正；輸出部件，輸出資料；以及轉發控制部件，在第1資料保持部件、第2資料保持部件、所述錯誤檢測糾正部件及所述輸出部件之間控制資料的轉發，所述轉發控制部件在第1儲存平面受到選擇時，將由第1資料保持部件所保持的資料轉發至非選擇的第2儲存平面的第2資料保持部件。 [發明的效果]
根據本發明，當第1儲存平面受到選擇時，將由第1資料保持部件所保持的資料轉發至非選擇的第2儲存平面的第2資料保持部件，因此能夠同時利用非選擇的第2儲存平面的第2資料保持部件與第1資料保持部件，其結果，可通過兩級資料保持部件實現高速讀出。
以下，參照附圖來詳細說明本發明的實施方式。另外，應留意的是，附圖中，為了便於理解說明而強調表示各部分，與實際設備的比例（scale）並不相同。 [實施例]
圖3是表示本發明的實施例的NAND型快閃記憶體的一結構例的框圖。如該圖3所示，快閃記憶體100包括：儲存胞元陣列，包含形成有呈矩陣狀排列的多個儲存胞元的兩個儲存墊MAT-0、MAT-1；輸入/輸出緩衝器110，連接於外部輸入/輸出端子I/O；位址暫存器（address register）120，接受來自輸入/輸出緩衝器110的位址資料；控制部130，基於來自輸入/輸出緩衝器110的命令或外部控制信號（未圖示的晶片致能（chip enable）CE、命令鎖存致能（command latch enable）CLE、位址鎖存致能（address latch enable）ALE、就緒/忙碌（ready/busy）RY/BY等）來控制讀出、編程及抹除的動作；ECC電路140，進行要編程至儲存墊MAT-0、MAT-1的資料或從其中讀出的資料的錯誤檢測與糾正；轉發控制部150，基於控制部130的控制來控制資料的轉發；字元線（word line）選擇電路160，對來自位址暫存器120的列位址資訊Ax進行解碼，並基於解碼結果來進行儲存墊MAT-0或MAT-1的塊（block）的選擇及字元線的選擇等；頁面緩衝器/讀出電路170，保持經由位元線（bit line）而讀出的資料，或者保持經由位元線來編程的資料等；以及行選擇電路180，對來自位址暫存器120的行位址資訊Ay進行解碼，並基於該解碼結果來進行位元線的選擇等。而且，此處雖未圖示，但快閃記憶體100可包括內部電壓產生電路，該內部電壓產生電路生成資料的讀出、編程（寫入）及抹除等所需的電壓（編程電壓Vpgm、通過電壓Vpass、讀出電壓Vread、抹除電壓Vers（包含抹除脈衝（pulse））。
儲存墊MAT-0、MAT-1是形成在物理分離的區域中的記憶體陣列，優選的是，記憶體陣列MAT-0、MAT-1分別形成在分離的P阱（well）內。此處，為了方便而稱作儲存墊，但儲存墊與儲存平面或儲存體（memory bank）為同義。
儲存墊MAT-0在1個P阱內包含多個塊，本例中，是包含1024個塊而構成。而且，儲存墊MAT-1也與儲存墊MAT-0同樣地，在1個P阱內包含1024個塊而構成。
在兩個儲存墊MAT-0、MAT-1之間配置有字元線選擇電路160。字元線選擇電路160基於列位址資訊Ax來選擇兩個儲存墊MAT-0或MAT-1中的任一個儲存墊，進而選擇所選擇的儲存墊內的塊及頁面。而且，對於兩個儲存墊MAT-0、MAT-1，分別準備兩個頁面緩衝器/讀出電路170-0、170-1以及兩個行選擇電路180-0、180-1。
在1個塊中，如圖4所示，形成有多個將多個儲存胞元串聯連接而成的NAND串單元NU。圖例中，在1個塊內，沿列方向排列有n+1個NAND串單元NU。NAND串單元NU包括：串聯連接的多個儲存胞元MCi（i=1、2、3…、64）；位元線側選擇電晶體TD，連接於其中一個端部即儲存胞元MC64的漏極（drain）側；以及源極線（source line）側選擇電晶體TS，連接於儲存胞元MC0的源極側。位元線側選擇電晶體TD的漏極連接於GBL0～GBLn中對應的一條位元線GBL，源極線側選擇電晶體TS的源極連接於共用的源極線SL。
表1是表示在快閃記憶體的各動作時施加的偏電壓的一例的表。在讀出動作時，對位元線施加某正電壓，對所選擇的字元線施加某電壓（例如0 V），對非選擇字元線施加通過電壓Vpass（例如4.5 V），對選擇柵極線SGD、SGS施加正電壓（例如4.5 V），使位元線側選擇電晶體TD、源極線側選擇電晶體TS導通，將共用源極線SL設為0 V。在編程動作時，對所選擇的字元線施加高電壓的編程電壓Vprog（15 V～20 V），對非選擇的字元線施加中間電位（例如10 V），使位元線側選擇電晶體TD導通，使源極線側選擇電晶體TS斷開，將與資料“0”或“1”相應的電位供給至位元線GBL。在抹除動作時，對塊內的所選擇的字元線施加0 V，對P阱施加高電壓（例如20 V），將浮動柵極（floating gate）的電子抽出至基板，由此以塊為單位來抹除資料。 表1
ECC電路140進行要編程至儲存墊的資料或者從儲存墊讀出的資料的錯誤檢測及糾正。ECC的運算例如是通過漢明碼（hamming code）或裡德所羅門（Reed-Solomon）碼等公知方法來進行，將所輸入的k位元或k位元組（byte）的輸入資料Di轉換為p=k+q。“q”是資料的錯誤檢測糾正所需的錯誤糾正碼或同位檢查位元（parity bit）。
轉發控制部150控制頁面緩衝器/讀出電路170-0、頁面緩衝器/讀出電路170-1、ECC電路140、輸入/輸出緩衝器110間的資料轉發。圖5（A）表示頁面緩衝器/讀出電路（以下簡稱作頁面緩衝器）170-0、170-1與轉發控制部150的詳細狀況。保持從儲存墊MAT-0讀出的資料的頁面緩衝器170-0包含第1高速緩衝部分C0與第2高速緩衝部分C1。例如，若頁面緩衝器170-0的大小（size）為2 KB，則第1高速緩衝部分C0及第2高速緩衝部分C1分別為1 KB。同樣，保持從儲存墊MAT-1的儲存胞元讀出的資料的頁面緩衝器170-1包含第1高速緩衝部分C0與第2高速緩衝部分C1。第1高速緩衝部分C0可通過轉發控制部150來獨立於第2高速緩衝部分C1進行資料的轉發，第2高速緩衝部分C1也可通過轉發控制部150來獨立於第1高速緩衝部分C0進行資料的轉發。此處應留意的是，本實施例的頁面緩衝器170-0、170-1是包含第1高速緩衝部分C0與第2高速緩衝部分C1的一級鎖存器結構，並非如習知的NAND快閃記憶體（參照圖1）般具備兩級鎖存器L1、L2。
轉發控制部150包含可在頁面緩衝器170-0、頁面緩衝器170-1、ECC電路140、輸出緩衝器110之間進行雙向的資料轉發的讀/寫電路152-0、152-1、154-0、154-1。讀/寫電路152-0控制頁面緩衝器170-0的第1高速緩衝部分C0的資料的讀/寫，讀/寫電路154-0控制頁面緩衝器170-0的第2高速緩衝部分C1的資料的讀/寫，讀/寫電路152-1控制頁面緩衝器170-1的第2高速緩衝部分C1的資料的讀/寫，讀/寫電路154-1控制頁面緩衝器170-1的第2高速緩衝部分C1的資料的讀/寫。這四個讀/寫電路由控制部130進行控制。
例如，在讀出動作時，讀/寫電路152-0將由頁面緩衝器170-0的第1高速緩衝部分C0所保持的讀出資料轉發至ECC電路140，當由ECC電路140檢測到錯誤時，讀/寫電路152-0僅使第1高速緩衝部分C0的錯誤資料反轉。而且，讀/寫電路152-0能夠將由第1高速緩衝部分C0所保持的資料轉發至輸出緩衝器110。進而，在儲存墊MAT-0受到選擇時，讀/寫電路152-0也能夠將資料轉發至非選擇的儲存墊MAT-1的未被使用的頁面緩衝器170-1的第1高速緩衝部分C0。其他讀/寫電路154-0、152-1、154-1也能夠進行同樣的動作。
接下來，對在本實施例的快閃記憶體中進行頁面的連續讀出時的動作進行說明。優選的是，在具備串列外設介面（Serial Peripheral Interface，SPI）的快閃記憶體中進行頁面的連續讀出。控制部130例如在從外部的主機（host）裝置收到連續頁面的讀出命令時，或者在快閃記憶體的電源接通時，能夠進行連續頁面的讀出。進行連續讀出時的先頭頁面既可為從外部的主機裝置輸入的列位址，或者也可從在上電序列（power up sequence）中受到存取的非揮發性配置暫存器（configuration register）中獲取先頭列位址。當進行頁面的連續讀出時，對位址計數器設置所獲取的先頭的列位址，當讀出所選擇的儲存墊的選擇塊內的選擇頁面時，位址計數器自動增量，以選擇儲存墊內的下個頁面。而且，頁面的連續讀出可通過來自外部主機裝置的命令來結束，或者在由配置暫存器所保持的最終列位址處結束，或者在到達儲存墊的最終塊的最終頁面時結束。
此處，對於儲存墊MAT-0受到選擇，而從儲存墊MAT-0的塊0的頁面0開始進行連續讀出的動作，參照圖5（B）及圖6的時間圖來進行說明。
1.開始所選擇的儲存墊MAT-0的最初的頁面0的讀出，將所讀出的資料保存於頁面緩衝器170-0的第1高速緩衝部分C0與第2高速緩衝部分C1中（P0C0、P0C1）。 2.接下來，讀/寫電路152-0將第1高速緩衝部分C0的資料轉發至非選擇的儲存墊MAT-1的頁面緩衝器170-1的第1高速緩衝部分C0，並且與此並行地轉發至ECC電路140。ECC電路140的錯誤檢測的結果是針對非選擇的儲存墊MAT-1的頁面緩衝器170-1的第1高速緩衝部分C0來進行。即，在由ECC電路140檢測到錯誤時，讀/寫電路152-1使頁面緩衝器170-1的第1高速緩衝部分C0的檢測到錯誤的位元反轉。而且，例如當頁面緩衝器被分割為多個磁區（sector），以磁區為單位來進行ECC運算時，則讀/寫電路152-0以磁區為單位來進行資料的轉發。當通過ECC電路140而一個磁區的資料（例如256位元組或512位元組等）的錯誤檢測與糾正結束時，讀/寫電路152-0讀出下個磁區的資料，並將其轉發至ECC電路140與頁面緩衝器170-1的第1高速緩衝部分C0。
3.（a）當第1高速緩衝部分C0的ECC處理結束時，接下來，開始經ECC處理的資料的輸出。資料輸出是從非選擇的儲存墊MAT-1的第1高速緩衝部分C0開始。讀/寫電路152-1將由第1高速緩衝部分C0所保持的經ECC處理的資料轉發至輸出緩衝器110。由此，將由輸出緩衝器110所保持的資料從輸出墊輸出至外部。SPI介面為同步式的串列通信，對於快閃記憶體100，從外部供給串列時脈SCK。由輸出緩衝器110所保持的資料是與串列時脈SCK同步地輸出。用於進行串列輸出的輸出墊（輸出端子）既可為一個，也可為多個。 （b）與所述動作平行地，將頁面緩衝器170-0的第2高速緩衝部分C1的資料通過讀/寫電路154-0而轉發至非選擇的儲存墊MAT-1的頁面緩衝器170-1的第2高速緩衝部分C1，並且轉發至ECC電路140，從而進行第2高速緩衝部分C1的讀出資料的錯誤檢測糾正。ECC電路140的錯誤檢測糾正的結果是通過讀/寫電路154-1而對非選擇的儲存墊MAT-1的第2高速緩衝部分C1進行。 （c）進而，與此並行地，進行所選擇的儲存墊MAT-0的頁面1的讀出。當頁面1的讀出結束時，將頁面1的資料保存至頁面緩衝器170-0中（P1C0、P1C1），隨後，僅將第1高速緩衝部分C0的資料轉發至非選擇的儲存墊MAT-1的第1高速緩衝部分C0，且與此並行地進行ECC處理。所述（a）、（b）、（c）的動作是並行進行的。
4.第1高速緩衝部分C0的輸出結束後，開始第2高速緩衝部分C1的輸出。 5.第2高速緩衝部分C1的輸出結束後，如所述3中所說明般進行第2頁面的處理。
如此，根據本實施例，各儲存墊的頁面緩衝器為一級鎖存器結構，但通過利用所選擇的儲存墊的頁面緩衝器與非選擇的儲存墊的頁面緩衝器，實質上可實現兩級鎖存器的讀出動作。由此，能夠使頁面緩衝器的結構變得簡易。
接下來，對本發明的第2實施例進行說明。頁面的連續讀出也可跨儲存墊間，例如，先頭頁面為儲存墊MAT-0，結束頁面為儲存墊MAT-1。此時，若將在選擇儲存墊MAT-0最後的頁面中讀出的資料轉發至非選擇儲存墊MAT-1，則當讀出下個非選擇儲存墊最初的頁面時，在頁面緩衝器170-1中讀出的資料與轉發的資料將會發生衝突。因此，第2實施例中，在此種跨儲存墊間的頁面的連續讀出時，避免頁面緩衝器中的資料的衝突。
圖7是對第2實施例的頁面的連續讀出的動作進行說明的流程。此處設為進行從儲存墊MAT-0切換至儲存墊MAT-1的連續頁面的讀出。當頁面的連續讀出開始時，控制部130對要選擇的頁面的列位址進行檢測（S100）。在連續頁面的讀出中，通過使位址計數器自動增量來生成列位址，因此控制部130檢測位址計數器的值。
接下來，控制部130判定列位址是否相當於儲存墊MAT-0的最終頁面（S110）。如圖3所示，儲存墊MAT-0具有塊0至塊1023，1個塊包含頁面0～頁面63（參照圖4）。因而，控制部130判定列位址是否相當於塊1023的頁面63。若相當於最終頁面，則由轉發控制部150禁止將由儲存墊MAT-0的頁面緩衝器170-0所保持的頁面63的資料轉發至儲存墊MAT-1的頁面緩衝器170-1（S120）。如圖8所示，當進行頁面63的陣列讀出時，將頁面63的資料保持於儲存墊MAT-0的頁面緩衝器170-0的第1高速緩衝部分C0及第2高速緩衝部分C1中，但這些頁面63的資料未被轉發至儲存墊MAT-1的頁面緩衝器170-1。將由頁面緩衝器170-0的第1高速緩衝部分C0所保持的資料通過讀/寫電路152-0而轉發至ECC電路140，在其中進行ECC處理，接下來，將由第2高速緩衝部分C1所保持的資料通過讀/寫電路154-0而轉發至ECC電路140，在其中進行ECC處理。在進行第2高速緩衝部分C1的ECC處理的期間，將由第1高速緩衝部分C0所保持的經ECC處理的資料通過讀/寫電路152-0而轉發至輸出緩衝器110，並回應串列時脈SCK而輸出至外部。在進行第1高速緩衝部分C0的資料輸出及第2高速緩衝部分C1的ECC處理的期間，進行下個儲存墊MAT-1的頁面的陣列讀出。
再次參照圖7，控制部130檢測下個列位址（S130），判定所述下個列位址是否相當於儲存墊MAT-1的頁面（S140）。若以圖3的示例來說，則是判定下個列位址是否相當於塊1024的頁面0。若相當，則控制部130使轉發控制部150再次開始從儲存墊MAT-1向儲存墊MAT-0的轉發（S150）。
如圖8所示，當進行塊1024的頁面0的陣列讀出時，將頁面0的資料保持於儲存墊MAT-1的頁面緩衝器170-1的第1高速緩衝部分C0與第2高速緩衝部分C1中。並且，將由第1高速緩衝部分C0所保持的資料通過讀/寫電路152-1而轉發至儲存墊MAT-0的第1高速緩衝部分C0，並且轉發至ECC電路140，實施ECC處理。接下來，將由儲存墊MAT-0的頁面緩衝器170-0所保持的ECC處理已結束的第1高速緩衝部分C0的資料通過讀/寫電路152-0而轉發至輸出緩衝器110，並輸出至外部。在此期間內，將儲存墊MAT-1的頁面緩衝器170-1的第2高速緩衝部分C1的資料通過讀/寫電路154-1而轉發至儲存墊MAT-0的頁面緩衝器170-0的第2高速緩衝部分C1，並且轉發至ECC電路140，實施ECC處理。
如此，根據第2實施例，在頁面的連續讀出跨儲存墊間的情況下，禁止選擇儲存墊的最終頁面的讀出資料向非選擇儲存墊的轉發，在接下來被選擇的儲存墊的先頭頁面被讀出時，再次開始從陣列讀出的資料向非選擇儲存墊的轉發，由此，能夠進行避免頁面緩衝器中的資料衝突的頁面的連續讀出。
所述實施例中，展示了快閃記憶體的儲存胞元陣列具備兩個儲存墊的示例，但儲存胞元陣列也可具備三個以上的儲存墊。例如，當儲存胞元陣列具備四個儲存墊時，既可在四個中被選擇的兩個儲存墊間利用非選擇儲存墊的頁面緩衝器，也可在四個儲存墊間利用非選擇儲存墊的頁面緩衝器。進而，在包含三個以上的儲存墊的情況下，當進行跨儲存墊間的頁面的連續讀出時，未必需要禁止向選擇儲存墊的資料的非選擇儲存墊的轉發。當跨儲存墊時，也可利用其他儲存墊的頁面緩衝器而非接下來要選擇的儲存墊。
進而，本發明在儲存胞元儲存二值資料的快閃記憶體或者儲存胞元儲存多值資料的快閃記憶體中的任一者中均可適用。進而，本發明在記憶體陣列的NAND串形成於基板表面的二維型快閃記憶體、或者NAND串形成於基板表面上的導電層（例如多晶矽層）的三維型快閃記憶體的任一個中均可適用。
如上所述，對本發明的優選實施方式進行了詳述，但本發明並不限定於特定的實施方式，在權利要求書所記載的本發明的主旨的範圍內可進行各種變形、變更。
10：儲存胞元陣列 20：頁面緩衝器 30、32：轉發電路 40、140：ECC電路 50：輸出緩衝器
60‧‧‧輸出墊
100‧‧‧快閃記憶體
110‧‧‧輸入/輸出緩衝器
120‧‧‧位址暫存器
130‧‧‧控制部
150‧‧‧轉發控制部
152-0、152-1、154-0、154-1‧‧‧讀/寫電路
160‧‧‧字元線選擇電路
170-0、170-1‧‧‧頁面緩衝器/讀出電路
180-0、180-1‧‧‧行選擇電路
C0‧‧‧第1高速緩衝部分
C1‧‧‧第2高速緩衝部分
GBL0、GBL1、GBLn-1、GBLn‧‧‧位元線
L1、L2‧‧‧鎖存器
MAT-0、MAT-1‧‧‧儲存墊
MC1~MC64‧‧‧儲存胞元
NU‧‧‧NAND串
S100~S150‧‧‧步驟
SGD、SGS‧‧‧選擇柵極線
SL‧‧‧共用的源極線
TD‧‧‧位元線側選擇電晶體
TS‧‧‧源極線側選擇電晶體
圖1是表示習知的NAND型快閃記憶體的概略結構的圖。 圖2是對在習知的NAND型快閃記憶體中進行連續頁面讀出時的動作進行說明的時間圖。 圖3是表示本發明實施例的NAND型快閃記憶體結構的圖。 圖4是表示NAND串的結構的圖。 圖5（A）、圖5（B）是表示本實施例的NAND型快閃記憶體的頁面緩衝器及轉發控制部的概略結構的圖。 圖6是表示本發明實施例的頁面連續讀出時的時間圖的圖。 圖7是對本發明實施例的跨儲存墊的連續讀出時的動作進行說明的流程圖。 圖8是表示本發明實施例的跨儲存墊的連續讀出時的時間圖的圖。

Claims (11)

  1. 一種非揮發性半導體儲存裝置，包括：記憶體陣列，至少包含第1儲存平面及第2儲存平面；讀出部件，能夠從所述第1儲存平面或所述第2儲存平面讀出資料；第1頁面緩衝器，能夠保持從所述第1儲存平面讀出的資料；第2頁面緩衝器，能夠保持從所述第2儲存平面讀出的資料；錯誤檢測糾正部件，進行資料的錯誤檢測與糾正；輸出部件，輸出資料；以及轉發控制部件，在所述第1頁面緩衝器、所述第2頁面緩衝器、所述錯誤檢測糾正部件及所述輸出部件之間控制資料的轉發，所述轉發控制部件在所述第1儲存平面受到選擇以開始進行讀出動作時，將由所述第1頁面緩衝器所保持的資料轉發至沒有受到選擇的所述第2儲存平面的所述第2頁面緩衝器，並且轉發至所述錯誤檢測糾正部件。
  2. 如申請專利範圍第1項所述的非揮發性半導體儲存裝置，其中，所述轉發控制部件在所述第2儲存平面受到選擇以開始進行讀出動作時，將由所述第2頁面緩衝器所保持的資料轉發至沒有受到選擇的所述第1儲存平面的所述第1頁面緩衝器。
  3. 如申請專利範圍第1項所述的非揮發性半導體儲存裝置，其中， 所述轉發控制部件在所述第2儲存平面受到選擇以開始進行讀出動作時，將由所述第2頁面緩衝器所保持的資料轉發至所述第1頁面緩衝器，並且轉發至所述錯誤檢測糾正部件。
  4. 如申請專利範圍第1項至第3項中任一項所述的非揮發性半導體儲存裝置，其中，所述轉發控制部件在所述第1儲存平面受到選擇以開始進行讀出動作時，將由所述第2頁面緩衝器所保持的經所述錯誤檢測糾正部件處理的資料轉發至所述輸出部件。
  5. 如申請專利範圍第1項至第3項中任一項所述的非揮發性半導體儲存裝置，其中，所述轉發控制部件在所述第2儲存平面受到選擇以開始進行讀出動作時，將由所述第1頁面緩衝器所保持的經所述錯誤檢測糾正部件處理的資料轉發至所述輸出部件。
  6. 如申請專利範圍第1項至第3項中任一項所述的非揮發性半導體儲存裝置，其中，所述第1頁面緩衝器具有第1保持區域與第2保持區域，所述第2頁面緩衝器具有第3保持區域與第4保持區域，所述轉發控制部件在將所述第2頁面緩衝器的所述第3保持區域的資料轉發至所述輸出部件的期間，將所述第1頁面緩衝器的所述第2保持區域的資料轉發至所述第2頁面緩衝器的所述第4保持區域與所述錯誤檢測糾正部件。
  7. 如申請專利範圍第6項所述的非揮發性半導體儲存裝置，其中，所述轉發控制部件在將所述第2頁面緩衝器的所述第4保持區域的資料轉發至所述輸出部件的期間，將所述第1頁面緩衝器的所述第1保持區域的資料轉發至所述第2頁面緩衝器的所述第3保持區域與所述錯誤檢測糾正部件。
  8. 如申請專利範圍第1項至第3項中任一項所述的非揮發性半導體儲存裝置，其中，所述讀出部件進行所述第1儲存平面或所述第2儲存平面的頁面的連續讀出。
  9. 如申請專利範圍第1項至第3項中任一項所述的非揮發性半導體儲存裝置，其中，當所述讀出部件進行頁面的連續讀出時，所述轉發控制部件判定選擇頁面是否相當於儲存平面的最終頁面，若相當，則禁止從選擇儲存平面向非選擇儲存平面的讀出資料的轉發。
  10. 如申請專利範圍第9項所述的非揮發性半導體儲存裝置，其中，所述轉發控制部件進而判定所述選擇頁面是否相當於接下來要選擇的儲存平面的先頭頁面，若相當，則再次開始從選擇儲存平面向非選擇儲存平面的讀出資料的轉發。
  11. 如申請專利範圍第1項至第3項中任一項所述的非揮發性半導體儲存裝置，其中， 所述輸出部件回應外部串列時脈信號而輸出資料。
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