JPH11317095A - 半導体記憶装置、その使用方法及びその読み出し方法並びに使用方法及び読み出し方法が記憶された記憶媒体 - Google Patents

半導体記憶装置、その使用方法及びその読み出し方法並びに使用方法及び読み出し方法が記憶された記憶媒体

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JPH11317095A
JPH11317095A JP15339898A JP15339898A JPH11317095A JP H11317095 A JPH11317095 A JP H11317095A JP 15339898 A JP15339898 A JP 15339898A JP 15339898 A JP15339898 A JP 15339898A JP H11317095 A JPH11317095 A JP H11317095A
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JP15339898A
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Katsuki Hazama
克樹 挾間
Hirotomo Miura
宏知 三浦
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Nippon Steel Corp
Original Assignee
Nippon Steel Corp
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Publication date
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    • G11—INFORMATION STORAGE
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    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
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    • G—PHYSICS
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    • G11C—STATIC STORES
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 【課題】 使用を重ねるにつれて必然的に発生するメモ
リセル等の劣化に起因するデータ化けによって多値記憶
情報が失われても、効率良く且つ正確に誤り検出や誤り
訂正を行うことを可能とする。 【解決手段】 ＥＥＰＲＯＭの各メモリセル１０に、４
値（１Ｖ，２Ｖ，３Ｖ，４Ｖ）の各しきい値電圧に対応
した第１の情報（”００”，”０１”，”１０”，”１
１”）を記憶し、読み出し時には、複号化回路１３にお
いて、隣接する第１の情報の各２ビット構成のうち、１
ビットのみが異なるように各ビットを割り振って、例え
ば第２の情報（”００”，”０１”，”１１”，”１
０”）に変換し、この第２の情報をメモリセル１０の記
憶情報として出力する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、多値記憶型の半導
体記憶装置及びその使用方法並びにその使用方法が記憶
された記憶媒体に関し、特にバイナリデータである２ビ
ット以上の所定データが記憶可能である半導体記憶装置
に適用して好適である。
【０００２】
【従来の技術】現在、実用化されている半導体記憶装置
では、１つのメモリセルに“０”と“１”の２種類の記
憶状態しか与えておらず、従って、１つのメモリセルの
記憶容量は１ビット（＝２値）である。これに対し、１
つのメモリセルに（００，０１，１０，１１）の４種類
の記憶情報を与え、各々の記憶情報に対応した４つのし
きい値電圧、例えば（１Ｖ，２Ｖ，３Ｖ，４Ｖ）によっ
て記憶を保持する、即ち１つのメモリセルに２ビット
（＝４値）の記憶容量を持たせた半導体記憶装置が提案
されている。
【０００３】上述した多値型の半導体記憶装置の一例
が、特開平６−２８２９９２号公報や特開平８−２８７
６９８号公報に開示されている。これらに開示された半
導体記憶装置における読み出し手段の回路構成で、メモ
リセルのしきい値電圧を判定した結果をバイナリデータ
として出力するための複号化回路は、ＮＯＴゲートやＡ
ＮＤゲート、ＯＲゲート等の論理ゲートの少なくとも１
つを介して、バイナリデータを構成する各ビットを出力
するように構成されている。
【０００４】上述の半導体記憶装置に記憶された記憶情
報を読み出す際には、先ず、記憶情報の２ビットのうち
の上位ビットを検出する。即ち、２Ｖと３Ｖの中間値、
例えば２．５Ｖの判定電圧を印加し、電流が流れたなら
ば記憶情報が”１０”，”１１”の何れかであるため、
上位ビットが”１”と判定される。一方、電流が流れな
いならば記憶情報が”００”，”０１”の何れかである
ため、上位ビットが”０”と判定される。
【０００５】続いて、記憶情報の２ビットのうちの下位
ビットを検出して記憶情報を判定する。即ち、上述の上
位ビットの判定で電流が流れた場合、１Ｖ，２Ｖの中間
値、例えば１．５Ｖの判定電圧を印加し、電流が流れた
ならばしきい値電圧が１Ｖであり、従って記憶情報が”
００”であると判定される。一方、電流が流れないなら
ばしきい値電圧が２Ｖであり、従って記憶情報が”０
１”であると判定される。
【０００６】また、上位ビットの判定で電流が流れない
場合、３Ｖ，４Ｖの中間値、例えば３．５Ｖの判定電圧
を印加し、電流が流れたならばしきい値電圧が３Ｖであ
り、従って記憶情報が”１０”であると判定される。一
方、電流が流れないならばしきい値電圧が４Ｖであり、
従って記憶情報が”１１”であると判定される。
【０００７】
【発明が解決しようとする課題】当然のことながら、特
に複号化回路において、出力するまでに信号が通過する
論理ゲートの数や各論理ゲートへの入力線の数が多いほ
ど信号遅延等の問題が生じることになる。このことは、
例えば特開平８−２８７６９８号公報のように最小の多
値記憶情報である２ビットのバイナリデータを記憶情報
とする場合では、複号化回路が比較的簡易な構成とされ
ているためにさほど信号遅延が重大視されることもない
が、特開平６−２８２９９２号公報のように記憶情報を
３ビットのバイナリデータとする場合には、論理ゲート
の数が増えるのみならず各論理ゲートに極めて多くの入
力線が結線された構成となる。半導体記憶装置の更なる
多値化が実現すれば、それに伴って信号遅延が極めて顕
著となり、多値化の効率的な実現を妨げる極めて重大な
要因の一つとなることは必至である。
【０００８】また、半導体記憶装置の使用を重ねた場
合、メモリセル等に劣化が生じてしきい値電圧が低下す
ることがある。このとき、あるしきい値電圧が隣接する
しきい値電圧の判定電圧に割り込んだとすると、読み出
し時に例えば記憶情報”０１”が”００”に、”１０”
が”０１”に、”１１”が”１０”に、というようにデ
ータ化けが発生することになる。この場合、”０１”か
ら”００”へのデータ化けや”１１”から”１０”への
データ化けについては、上位ビット或いは下位ビットの
みの１ビット分に誤りが生じただけであるが、”１０”
から”０１”へのデータ化けのときには上位ビット及び
下位ビットの双方に誤りが生じることになる。このよう
に２ビット分のデータ化けが生じた場合では、誤り検出
法及び誤り訂正法として通常行われるパリティー誤り検
査符号を用いた誤り検出やハミング符号を用いた誤り訂
正を行うことが不可能となる。
【０００９】近時では、半導体記憶装置の更なる多値化
も研究されており、記憶情報が８値（３ビット）以上の
場合では４値（２ビット）の場合に比して記憶情報のう
ちの２ビット分以上が同時にデータ化けを起こす確率が
極めて高くなり、複雑であり且つ検査ビット数の多い誤
り検出法及び誤り訂正法が不可欠となるという深刻な問
題がある。
【００１０】例えば、特開平８−２４９８９３号公報に
は、従来一般に用いられている第１の書き込みベリファ
イ手段に加え、第２の書き込みベリファイ手段を設け、
書き込み過剰を確認し、各データに対してメモリセルの
しきい値を所定の範囲に設定する技術が開示されてい
る。しかしながら、この技術は記憶データのエラー発生
を未然に防止することを目的とするものの、前記公報に
は上述したようなデータ化けについては何等言及されて
おらず、データ化けの問題を解決する技術であるとは言
い難い。
【００１１】パリティー誤り検査を可能とする優れた半
導体記憶装置が前述の特開平６−２８２９９２号公報に
開示されている。この手法は、例えば記憶情報が３ビッ
トである場合に、各しきい値電圧に対応してメモリセル
に記憶されるバイナリデータを、隣接するしきい値電圧
間で１ビットのみ異なるように規定する方法である。こ
の手法によれば、しきい値電圧が変化してデータ化けが
生じたとしても１ビット分であるため、通常のパリティ
ー誤り検査による訂正が可能となる。
【００１２】ここで開示された半導体記憶装置における
読み出し手段の回路構成で、メモリセルのしきい値電圧
を判定した結果をバイナリデータとして出力するための
複号化回路は、ＮＯＴゲートやＡＮＤゲート、ＯＲゲー
ト等の論理ゲートの少なくとも１つを介して、バイナリ
データを構成する各ビットを出力するように構成されて
いる。当然のことながら、特に複号化回路において、出
力するまでに信号が通過する論理ゲートの数や各論理ゲ
ートへの入力線の数が多いほど信号遅延等の問題が生じ
ることになる。このことは、最小の多値記憶情報である
２ビットのバイナリデータを記憶情報とする場合では、
複号化回路が比較的簡易な構成とされているためにさほ
ど信号遅延が重大視されることもないが、特開平６−２
８２９９２号公報のように記憶情報を３ビットのバイナ
リデータとする場合には、論理ゲートの数が増えるのみ
ならず各論理ゲートに極めて多くの入力線が結線された
構成となる。半導体記憶装置の更なる多値化が実現すれ
ば、それに伴って信号遅延が極めて顕著となり、多値化
の効率的な実現を妨げる極めて重大な要因の一つとなる
ことは必至である。即ち、特開平６−２８２９９２号公
報の半導体記憶装置においては、通常のパリティー誤り
検査による訂正が可能となり、信頼性の向上を図ること
ができる反面、隣接するしきい値電圧間で記憶情報が１
ビットのみ異なるように規定する特殊な装置構成が必要
であり、しかも多値化が進むにつれて当該装置構成の大
幅な複雑化が不可避的に招来されるという深刻な問題が
留保されている。
【００１３】そこで、本発明の目的は、半導体記憶装置
の多値化が進められても、徒に回路構成を複雑化させる
ことなく信号遅延を抑止して、読み出し動作の高速化を
図ることを可能とする半導体記憶装置を提供することで
あり、更にそれを用いた迅速な読み出し方法並びにその
読み出し方法を記録した記憶媒体を提供することであ
る。
【００１４】更に、本発明の目的は、使用を重ねるにつ
れて必然的に発生するメモリセル等の劣化に起因するデ
ータ化けによって多値記憶情報が失われても、効率良く
且つ正確に誤り検出や誤り訂正を行うことを極めて簡易
な構成で実現可能としつつも、半導体記憶装置の多値化
が進められても徒に回路構成を複雑化させることなく信
号遅延を抑止して、読み出し動作の高速化を図ることを
可能とする半導体記憶装置及びその使用方法並びにその
使用方法を記録した記憶媒体を提供することである。
【００１５】
【課題を解決するための手段】本発明の半導体記憶装置
は、複数のメモリセルが行列状に配され、前記各メモリ
セルに少なくとも２桁の所定値の記憶情報が各基準電圧
の順に対応して記憶される第１の規則に従って構成され
た半導体記憶装置であって、入力された前記記憶情報を
第２の規則に従って割り振って符号を作成し、前記メモ
リセルに記憶させる書き込み手段と、選択された前記メ
モリセルから読み出した前記符号を第３の規則に従って
割り振って出力情報として出力する読み出し手段とを備
え、前記第３の規則は、前記第１の規則に従う前記符号
を、前記基準電圧に対応させて順に並べた際に隣接する
各々の差異が１桁のみとなるように割り当てて前記出力
情報を作成する規則であるとともに、前記第２の規則
は、前記第３の規則の逆の割り当て規則であり、前記出
力情報に誤りが発生しなければ前記記憶情報と前記出力
情報とが一致するように構成されている。
【００１６】本発明の半導体記憶装置の一態様例におい
ては、前記読み出し手段は、隣接する前記基準電圧に対
応する前記記憶情報の差異が１桁のみとなるような割り
振り規則に従って、前記記憶情報を構成する各桁を割り
振るための論理回路を有する。
【００１７】本発明の半導体記憶装置の一態様例におい
ては、前記書き込み手段は、前記読み出し手段による前
記割り振り規則と逆の割り振りを行うための論理回路を
有する。
【００１８】本発明の半導体記憶装置の一態様例におい
ては、前記記憶情報に誤り検出用の冗長情報を付加して
データ列を作成し、前記データ列を前記第１の情報に変
換して、前記第１の情報が所定数からなる一連の前記メ
モリセルに記憶されるように構成されており、前記一連
の前記メモリセルのうちの１つについて、当該メモリセ
ルの１桁に前記冗長情報が割り振られる。
【００１９】本発明の半導体記憶装置の一態様例におい
ては、前記記憶情報に誤り訂正用の冗長情報を付加して
データ列を作成し、前記データ列を前記第１の情報に変
換して、前記第１の情報が所定数からなる一連の前記メ
モリセルに記憶されるように構成されており、前記一連
の前記メモリセルのうちの少なくとも１つについて、当
該メモリセルの少なくとも１桁に前記冗長情報が割り振
られる。
【００２０】本発明の半導体記憶装置の一態様例におい
ては、前記読み出し手段は、前記記憶情報を構成する各
桁のうち、最上位桁の情報を最も速く出力するようにな
されており、前記最上位桁の情報を１回の判定動作によ
り出力するとともに、それに次ぐ各下位桁を順次出力す
る。
【００２１】本発明の半導体記憶装置の一態様例におい
ては、前記読み出し手段は、前記データ列を構成する各
桁のうち、最上位桁の情報を最も速く出力するようにな
されており、前記最上位桁の情報を１回の判定動作によ
り出力するとともに、それに次ぐ各下位桁を順次出力す
る。
【００２２】本発明の半導体記憶装置の一態様例におい
ては、前記読み出し手段は、隣接する前記基準電圧間の
所定値をそのしきい値電圧とする各参照トランジスタを
有しており、前記各参照トランジスタの前記しきい値電
圧を前記メモリセルの前記基準電圧と逐次比較して、当
該基準電圧を特定するものであり、前記各参照トランジ
スタのうちの所定の１つの前記参照トランジスタのみを
用いた１回の前記判定動作により、前記記憶情報の前記
最上位桁の情報を特定して最初に出力し、前記記憶情報
の前記最上位桁の情報を出力した後に、前記最上位桁の
情報に基づいて、残りの前記参照トランジスタのうちの
所定の前記参照トランジスタを用いた前記判定動作によ
り、前記最上位桁に次ぐ下位桁を特定して出力し、前記
下位桁に次ぐ更なる下位桁を特定して出力する動作を、
最下位桁に至るまで順次行う。
【００２３】本発明の半導体記憶装置の一態様例におい
ては、前記読み出し手段は、前記メモリセルからの前記
記憶情報に応じて、前記参照トランジスタのうちの所定
の前記参照トランジスタを選択して導通させる選択手段
を有しており、前記選択手段により選択された前記参照
トランジスタにより前記比較動作が行われる。
【００２４】本発明の半導体記憶装置の一態様例におい
ては、前記読み出し手段は、隣接する前記基準電圧間の
所定値をそのしきい値電圧とする各参照トランジスタを
有しており、前記各参照トランジスタの前記しきい値電
圧を前記メモリセルの前記基準電圧と逐次比較して、当
該基準電圧を特定するものであり、前記各参照トランジ
スタのうちの所定の１つの前記参照トランジスタのみを
用いた１回の前記判定動作により、前記データ列の前記
最上位桁の情報を特定して最初に出力し、前記データ列
の前記最上位桁の情報を出力した後に、前記最上位桁の
情報に基づいて、残りの前記参照トランジスタのうちの
所定の前記参照トランジスタを用いた前記判定動作によ
り、前記最上位桁に次ぐ下位桁を特定して出力し、前記
下位桁に次ぐ更なる下位桁を特定して出力する動作を、
最下位桁に至るまで順次行う。
【００２５】本発明の半導体記憶装置の一態様例におい
ては、前記読み出し手段は、前記メモリセルからの前記
データ列に応じて、前記参照トランジスタのうちの所定
の前記参照トランジスタを選択して導通させる選択手段
を有しており、前記選択手段により選択された前記参照
トランジスタにより前記比較動作が行われる。
【００２６】本発明の半導体記憶装置の一態様例におい
ては、前記記憶情報がバイナリデータである。
【００２７】本発明の半導体記憶装置の一態様例におい
ては、前記データ列がバイナリデータである。
【００２８】本発明の半導体記憶装置の一態様例におい
ては、前記メモリセルは、ゲート、ソース及びドレイン
を有し、前記ソースと前記ドレインとの間のチャネル領
域上に形成されたトンネル絶縁膜と前記ゲートとの間に
誘電体膜を介して島状の浮遊ゲートを有して構成されて
いる。
【００２９】本発明の半導体記憶装置の一態様例におい
ては、前記メモリセルは、シリアルアクセス型のもので
ある。
【００３０】本発明の半導体記憶装置は、複数のメモリ
セルが行列状に配され、前記各メモリセルに少なくとも
２桁の所定値の第１の情報が記憶されるように構成され
た記憶手段と、前記記憶手段のうちから所望の前記メモ
リセルを選択し、当該メモリセルに記憶された前記第１
の情報を検出するとともに、隣接する基準電圧に対応し
て各桁の差異を１桁のみとする割り振り規則に従って前
記第１の情報を変換して前記第２の情報を作成し、この
第２の情報を記憶情報として出力する読み出し手段と、
前記読み出し手段による前記割り振り規則と逆の割り振
りを行って前記記憶情報を前記第１の情報に変換し、前
記メモリセルに記憶させる書き込み手段とを備えてい
る。
【００３１】本発明の半導体記憶装置の一態様例におい
ては、前記読み出し手段は、隣接する前記基準電圧に対
応する前記記憶情報の差異が１桁のみとなるような割り
振り規則に従って、前記記憶情報を構成する各桁を割り
振るための論理回路を有する。
【００３２】本発明の半導体記憶装置の一態様例におい
ては、前記各論理回路は、最上位桁の出力端子を除く各
桁の出力端子にそれぞれ接続されている。
【００３３】本発明の半導体記憶装置の一態様例におい
ては、前記書き込み手段は、前記読み出し手段による前
記割り振り規則と逆の割り振りを行うための論理回路を
有する。
【００３４】本発明の半導体記憶装置の一態様例におい
ては、前記記憶情報に誤り検出用の冗長情報を付加して
データ列を作成し、前記データ列を前記第１の情報に変
換して、前記第１の情報が所定数からなる一連の前記メ
モリセルに記憶されるように構成されており、前記一連
の前記メモリセルのうちの１つについて、当該メモリセ
ルの１桁に前記冗長情報が割り振られる。
【００３５】本発明の半導体記憶装置の一態様例におい
ては、前記記憶情報に誤り訂正用の冗長情報を付加して
データ列を作成し、前記データ列を前記第１の情報に変
換して、前記第１の情報が所定数からなる一連の前記メ
モリセルに記憶されるように構成されており、前記一連
の前記メモリセルのうちの少なくとも１つについて、当
該メモリセルの少なくとも１桁に前記冗長情報が割り振
られる。
【００３６】本発明の半導体記憶装置の一態様例におい
ては、前記読み出し手段は、前記記憶情報を構成する各
桁のうち、最上位桁の情報を最も速く出力するようにな
されており、前記最上位桁の情報を１回の判定動作によ
り出力するとともに、それに次ぐ各下位桁を順次出力す
る。
【００３７】本発明の半導体記憶装置の一態様例におい
ては、前記読み出し手段は、前記データ列を構成する各
桁のうち、最上位桁の情報を最も速く出力するようにな
されており、前記最上位桁の情報を１回の判定動作によ
り出力するとともに、それに次ぐ各下位桁を順次出力す
る。
【００３８】本発明の半導体記憶装置の一態様例におい
ては、前記読み出し手段は、隣接する前記基準電圧間の
所定値をそのしきい値電圧とする各参照トランジスタを
有しており、前記各参照トランジスタの前記しきい値電
圧を前記メモリセルの前記基準電圧と逐次比較して、当
該基準電圧を特定するものであり、前記各参照トランジ
スタのうちの所定の１つの前記参照トランジスタのみを
用いた１回の前記判定動作により、前記記憶情報の前記
最上位桁の情報を特定して最初に出力し、前記記憶情報
の前記最上位桁の情報を出力した後に、前記最上位桁の
情報に基づいて、残りの前記参照トランジスタのうちの
所定の前記参照トランジスタを用いた前記判定動作によ
り、前記最上位桁に次ぐ下位桁を特定して出力し、前記
下位桁に次ぐ更なる下位桁を特定して出力する動作を、
最下位桁に至るまで順次行う。
【００３９】本発明の半導体記憶装置の一態様例におい
ては、前記読み出し手段は、前記メモリセルからの前記
記憶情報に応じて、前記参照トランジスタのうちの所定
の前記参照トランジスタを選択して導通させる選択手段
を有しており、前記選択手段により選択された前記参照
トランジスタにより前記比較動作が行われる。
【００４０】本発明の半導体記憶装置の一態様例におい
ては、前記読み出し手段は、隣接する前記基準電圧間の
所定値をそのしきい値電圧とする各参照トランジスタを
有しており、前記各参照トランジスタの前記しきい値電
圧を前記メモリセルの前記基準電圧と逐次比較して、当
該基準電圧を特定するものであり、前記各参照トランジ
スタのうちの所定の１つの前記参照トランジスタのみを
用いた１回の前記判定動作により、前記データ列の前記
最上位桁の情報を特定して最初に出力し、前記データ列
の前記最上位桁の情報を出力した後に、前記最上位桁の
情報に基づいて、残りの前記参照トランジスタのうちの
所定の前記参照トランジスタを用いた前記判定動作によ
り、前記最上位桁に次ぐ下位桁を特定して出力し、前記
下位桁に次ぐ更なる下位桁を特定して出力する動作を、
最下位桁に至るまで順次行う。
【００４１】本発明の半導体記憶装置の一態様例におい
ては、前記読み出し手段は、前記メモリセルからの前記
データ列に応じて、前記参照トランジスタのうちの所定
の前記参照トランジスタを選択して導通させる選択手段
を有しており、前記選択手段により選択された前記参照
トランジスタにより前記比較動作が行われる。
【００４２】本発明の半導体記憶装置の一態様例におい
ては、前記記憶情報がバイナリデータである。
【００４３】本発明の半導体記憶装置の一態様例におい
ては、前記データ列がバイナリデータである。
【００４４】本発明の半導体記憶装置の一態様例におい
ては、前記メモリセルは、ゲート、ソース及びドレイン
を有し、前記ソースと前記ドレインとの間のチャネル領
域上に形成されたトンネル絶縁膜と前記ゲートとの間に
誘電体膜を介して島状の浮遊ゲートを有して構成されて
いる。
【００４５】本発明の半導体記憶装置の一態様例におい
ては、前記メモリセルは、シリアルアクセス型のもので
ある。
【００４６】本発明の半導体記憶装置は、各メモリセル
に２桁以上で各桁が少なくとも２値の取り得る状態のう
ちの１値とされてなる記憶情報が記憶可能な多値型の半
導体記憶装置であって、書き込み時には、入力した前記
記憶情報を各基準電圧に前記記憶情報が順次対応する規
則に従って変換して前記メモリセルに記憶させ、読み出
し時には、前記規則の逆変換により、隣接する前記基準
電圧に対応する前記記憶情報の差異が１桁のみとなるよ
うに、前記メモリセルに記憶された前記記憶情報を変換
し、前記書き込み時、前記メモリセルによる記憶保存時
或いは前記読み出し時において、前記記憶情報に誤りが
生じなければ、入力した前記記憶情報と出力した前記記
憶情報とが一致するように構成されている。
【００４７】本発明の半導体記憶装置の一態様例におい
ては、所望の前記メモリセルを選択し、当該メモリセル
に記憶された前記記憶情報の検出動作を行う読み出し手
段を備え、前記読み出し手段は、隣接する前記基準電圧
に対応する前記記憶情報の差異が１桁のみとなるような
割り振り規則に従って、前記記憶情報を構成する各桁を
割り振るための論理回路を有する。
【００４８】本発明の半導体記憶装置の一態様例におい
ては、前記各論理回路は、最上位桁の出力端子を除く各
桁の出力端子にそれぞれ接続されている。
【００４９】本発明の半導体記憶装置の一態様例におい
ては、選択した前記メモリセルに前記記憶情報を記憶さ
せる書き込み手段を備え、前記書き込み手段は、前記読
み出し手段による前記割り振り規則と逆の割り振りを行
うための論理回路を有する。
【００５０】本発明の半導体記憶装置の一態様例におい
ては、前記記憶情報に誤り検出用の冗長情報を付加して
データ列を作成し、前記データ列を前記第１の情報に変
換して、前記第１の情報が所定数からなる一連の前記メ
モリセルに記憶されるように構成されており、前記一連
の前記メモリセルのうちの１つについて、当該メモリセ
ルの１桁に前記冗長情報が割り振られる。
【００５１】本発明の半導体記憶装置の一態様例におい
ては、前記記憶情報に誤り訂正用の冗長情報を付加して
データ列を作成し、前記データ列を前記第１の情報に変
換して、前記第１の情報が所定数からなる一連の前記メ
モリセルに記憶されるように構成されており、前記一連
の前記メモリセルのうちの少なくとも１つについて、当
該メモリセルの少なくとも１桁に前記冗長情報が割り振
られる。
【００５２】本発明の半導体記憶装置の一態様例におい
ては、前記読み出し手段は、前記記憶情報を構成する各
桁のうち、最上位桁の情報を最も速く出力するようにな
されており、前記最上位桁の情報を１回の判定動作によ
り出力するとともに、それに次ぐ各下位桁を順次出力す
る。
【００５３】本発明の半導体記憶装置の一態様例におい
ては、前記読み出し手段は、前記データ列を構成する各
桁のうち、最上位桁の情報を最も速く出力するようにな
されており、前記最上位桁の情報を１回の判定動作によ
り出力するとともに、それに次ぐ各下位桁を順次出力す
る。
【００５４】本発明の半導体記憶装置の一態様例におい
ては、前記読み出し手段は、隣接する前記基準電圧間の
所定値をそのしきい値電圧とする各参照トランジスタを
有しており、前記各参照トランジスタの前記しきい値電
圧を前記メモリセルの前記基準電圧と逐次比較して、当
該基準電圧を特定するものであり、前記各参照トランジ
スタのうちの所定の１つの前記参照トランジスタのみを
用いた１回の前記判定動作により、前記記憶情報の前記
最上位桁の情報を特定して最初に出力し、前記記憶情報
の前記最上位桁の情報を出力した後に、前記最上位桁の
情報に基づいて、残りの前記参照トランジスタのうちの
所定の前記参照トランジスタを用いた前記判定動作によ
り、前記最上位桁に次ぐ下位桁を特定して出力し、前記
下位桁に次ぐ更なる下位桁を特定して出力する動作を、
最下位桁に至るまで順次行う。
【００５５】本発明の半導体記憶装置の一態様例におい
ては、前記読み出し手段は、前記メモリセルからの前記
記憶情報に応じて、前記参照トランジスタのうちの所定
の前記参照トランジスタを選択して導通させる選択手段
を有しており、前記選択手段により選択された前記参照
トランジスタにより前記比較動作が行われる。
【００５６】本発明の半導体記憶装置の一態様例におい
ては、前記読み出し手段は、隣接する前記基準電圧間の
所定値をそのしきい値電圧とする各参照トランジスタを
有しており、前記各参照トランジスタの前記しきい値電
圧を前記メモリセルの前記基準電圧と逐次比較して、当
該基準電圧を特定するものであり、前記各参照トランジ
スタのうちの所定の１つの前記参照トランジスタのみを
用いた１回の前記判定動作により、前記データ列の前記
最上位桁の情報を特定して最初に出力し、前記データ列
の前記最上位桁の情報を出力した後に、前記最上位桁の
情報に基づいて、残りの前記参照トランジスタのうちの
所定の前記参照トランジスタを用いた前記判定動作によ
り、前記最上位桁に次ぐ下位桁を特定して出力し、前記
下位桁に次ぐ更なる下位桁を特定して出力する動作を、
最下位桁に至るまで順次行う。
【００５７】本発明の半導体記憶装置の一態様例におい
ては、前記読み出し手段は、前記メモリセルからの前記
データ列に応じて、前記参照トランジスタのうちの所定
の前記参照トランジスタを選択して導通させる選択手段
を有しており、前記選択手段により選択された前記参照
トランジスタにより前記比較動作が行われる。
【００５８】本発明の半導体記憶装置の一態様例におい
ては、前記メモリセルは、シリアルアクセス型のもので
ある。
【００５９】本発明の半導体記憶装置の一態様例におい
ては、前記記憶情報がバイナリデータである。
【００６０】本発明の半導体記憶装置の一態様例におい
ては、前記データ列がバイナリデータである。
【００６１】本発明の半導体記憶装置の一態様例におい
ては、前記メモリセルは、ゲート、ソース及びドレイン
を有し、前記ソースと前記ドレインとの間のチャネル領
域上に形成されたトンネル絶縁膜と前記ゲートとの間に
誘電体膜を介して島状の浮遊ゲートを有して構成されて
いる。
【００６２】本発明の半導体記憶装置の使用方法は、各
メモリセルに２桁以上の所定値の記憶情報が記憶された
多値型の半導体記憶装置の使用方法であって、前記各メ
モリセルには、各基準電圧に対応した第１の情報が規定
され、順次大きくなる前記基準電圧に応じて前記第１の
情報の値が順次大きくなるように規定されており、前記
入力情報を前記第１の情報に変換し、選択した前記メモ
リセルに前記第１の情報を記憶させる第１のステップ
と、前記メモリセルから前記第１の情報を検出する第２
のステップと、前記第１の情報を変換して隣接する情報
の差異が１桁のみとなるように各桁を割り振って第２の
情報とし、前記第２の情報を出力情報として出力する第
３のステップとを含み、前記出力情報に誤りが発生しな
ければ前記入力情報と前記出力情報とが一致する。
【００６３】本発明の半導体記憶装置の使用方法の一態
様例においては、前記第１のステップにおいて、前記記
憶情報に誤り検出用の冗長情報を付加して所定桁からな
る各データ列を作成し、前記デ−タ列を前記第１の情報
に変換し、所定数からなる一連の前記メモリセルに記憶
させるとともに、前記第３のステップにおいて、前記第
２の情報に誤りが生じたか否かを判定した後、出力す
る。
【００６４】本発明の半導体記憶装置の使用方法の一態
様例においては、前記第１のステップにおいて、前記記
憶情報に誤り訂正用の冗長情報を付加して所定桁からな
る各データ列を作成し、前記デ−タ列を前記第１の情報
に変換し、所定数からなる一連の前記メモリセルに記憶
させるとともに、前記第３のステップにおいて、前記第
２の情報に誤りが生じた場合には訂正を施して、前記第
２の情報を出力する。
【００６５】本発明の半導体記憶装置の使用方法の一態
様例においては、前記第３のステップにおいて、前記記
憶情報を構成する各桁のうち、最上位桁の情報を最も速
く出力するようになされており、前記最上位桁の情報を
１回の判定動作により出力するとともに、それに次ぐ各
下位桁を順次出力する。
【００６６】本発明の半導体記憶装置の使用方法の一態
様例においては、前記第３のステップにおいて、前記デ
ータ列を構成する各桁のうち、最上位桁の情報を最も速
く出力するようになされており、前記最上位桁の情報を
１回の判定動作により出力するとともに、それに次ぐ各
下位桁を順次出力する。
【００６７】本発明の半導体記憶装置の使用方法の一態
様例においては、前記第３のステップは、隣接する前記
基準電圧間の所定値をそのしきい値電圧とし、当該しき
い値電圧を前記メモリセルの前記基準電圧と比較する各
参照トランジスタを用い、先ず前記各参照トランジスタ
のうちの所定の１つの前記参照トランジスタのみを用い
た１回の前記判定動作により、前記記憶情報の前記最上
位桁の情報を特定して最初に出力し、続いて、前記最上
位桁の情報に基づいて、残りの前記参照トランジスタの
うちの所定の前記参照トランジスタを用いた前記判定動
作により、前記最上位桁に次ぐ下位桁を特定して出力
し、続いて、前記下位桁に次ぐ更なる下位桁を特定して
出力する動作を、最下位桁に至るまで順次行う。
【００６８】本発明の半導体記憶装置の使用方法の一態
様例においては、前記第３のステップは、前記メモリセ
ルからの前記記憶情報に応じて、前記参照トランジスタ
のうちの所定の前記参照トランジスタを選択して導通さ
せる選択手段を用い、前記選択手段により選択された前
記参照トランジスタにより前記比較動作を行う。
【００６９】本発明の半導体記憶装置の使用方法の一態
様例においては、前記第３のステップは、隣接する前記
基準電圧間の所定値をそのしきい値電圧とし、当該しき
い値電圧を前記メモリセルの前記基準電圧と比較する各
参照トランジスタを用い、先ず前記各参照トランジスタ
のうちの所定の１つの前記参照トランジスタのみを用い
た１回の前記判定動作により、前記データ列の前記最上
位桁の情報を特定して最初に出力し、続いて、前記最上
位桁の情報に基づいて、残りの前記参照トランジスタの
うちの所定の前記参照トランジスタを用いた前記判定動
作により、前記最上位桁に次ぐ下位桁を特定して出力
し、続いて、前記下位桁に次ぐ更なる下位桁を特定して
出力する動作を、最下位桁に至るまで順次行う。
【００７０】本発明の半導体記憶装置の使用方法の一態
様例においては、前記第３のステップは、前記メモリセ
ルからの前記データ列に応じて、前記参照トランジスタ
のうちの所定の前記参照トランジスタを選択して導通さ
せる選択手段を用い、前記選択手段により選択された前
記参照トランジスタにより前記比較動作を行う。
【００７１】本発明の半導体記憶装置の使用方法の一態
様例においては、前記記憶情報がバイナリデータであ
る。
【００７２】本発明の半導体記憶装置の使用方法の一態
様例においては、前記データ列がバイナリデータであ
る。
【００７３】本発明の半導体記憶装置の使用方法の一態
様例においては、前記メモリセルは、シリアルアクセス
型のものである。
【００７４】本発明の半導体記憶装置の使用方法の一態
様例においては、前記メモリセルは、ゲート、ソース及
びドレインを有し、前記ソースと前記ドレインとの間の
チャネル領域上に形成されたトンネル絶縁膜と前記ゲー
トとの間に誘電体膜を介して島状の浮遊ゲートを有して
構成されたものである。
【００７５】本発明の半導体記憶装置の使用方法が記憶
された記憶媒体は、請求項３６〜４４のいずれか１項に
記載の半導体記憶装置の使用方法を構成する第１〜第３
のステップをコンピュータから読み出し可能に格納して
いる。
【００７６】本発明の半導体記憶装置は、２n 値（ｎは
２以上の自然数）のある所定の記憶情報を記憶可能なメ
モリセルを備えた半導体記憶装置において、前記メモリ
セルに格納された第１の記憶情報を読み出す読み出し手
段と、前記読み出し手段によって得られた前記第１の記
憶情報の第１の特定値を、少なくとも所定の１桁のバイ
ナリデータに変換する第１のデータ変換手段と、前記第
１の特定値を、（２n−１）個の基準値と比較し、第２
の特定値に規定し、前記第２の特定値をバイナリデータ
に変換する第２のデータ変換手段とを備え、前記各第１
の記憶情報に対応するバイナリデータにおいて、隣接す
るバイナリデータ間の差異を１桁のみとするように構成
されている。
【００７７】本発明の半導体記憶装置は、２n 値（ｎは
２以上の自然数）のある所定の記憶情報を記憶可能なメ
モリセルを備えた半導体記憶装置であって、前記メモリ
セルに格納された第１の記憶情報を読み出す読み出し手
段と、前記読み出し手段によって得られた前記第１の記
憶情報の第１の特定値を、少なくとも所定の１桁のバイ
ナリデータに変換する第１のデータ変換手段と、前記第
１の特定値を、（２m−１）個（ｍはｎより小さい自然
数）の基準値と比較し、第２の特定値に規定し、前記第
２の特定値をｍ桁のバイナリデータに変換する第２のデ
ータ変換手段とを備え、前記各第１の記憶情報に対応す
るバイナリデータにおいて、隣接するバイナリデータ間
の差異を１桁のみとするように構成されている。
【００７８】本発明の半導体記憶装置は、ＮM 値（Ｎ，
Ｍはそれぞれ２以上の自然数）のある所定の記憶情報を
記憶可能なメモリセルを備えた半導体記憶装置におい
て、前記メモリセルに格納された第１の記憶情報を読み
出す読み出し手段と、前記読み出し手段によって得られ
た前記第１の記憶情報の第１の特定値を、少なくとも所
定の１桁のデータに変換する第１のデータ変換手段と、
前記第１の特定値を、（ＮM −１）個の基準値と比較
し、第２の特定値に規定し、前記第２の特定値をデータ
に変換する第２のデータ変換手段とを備え、前記各第１
の記憶情報に対応するデータにおいて、隣接するデータ
間の差異を１桁のみとするように構成されている。
【００７９】本発明の半導体記憶装置は、ＮM 値（Ｎ，
Ｍはそれぞれ２以上の自然数）のある所定の記憶情報を
記憶可能なメモリセルを備えた半導体記憶装置であっ
て、前記メモリセルに格納された第１の記憶情報を読み
出す読み出し手段と、前記読み出し手段によって得られ
た前記第１の記憶情報の第１の特定値を、少なくとも所
定の１桁のバイナリデータに変換する第１のデータ変換
手段と、前記第１の特定値を、（ＮL −１）個（ＬはＭ
より小さい自然数）の基準値と比較し、第２の特定値に
規定し、前記第２の特定値をＬ桁のバイナリデータに変
換する第２のデータ変換手段とを備え、前記各第１の記
憶情報に対応するデータにおいて、隣接するデータ間の
差異を１桁のみとするように構成されている。
【００８０】本発明の半導体記憶装置は、各メモリセル
に３桁以上の所定値の記憶情報が各々の基準電圧に対応
して記憶可能であり、数回の判定動作を順次行うことに
より前記基準電圧を特定して前記記憶情報を読み出す多
値型の半導体記憶装置であって、前記記憶情報を構成す
る各桁のうち、所定桁の情報を最も速く出力するように
なされており、前記所定桁の情報を１回の前記判定動作
により出力する。
【００８１】本発明の半導体記憶装置は、複数のメモリ
セルが行列状に配され、前記各メモリセルに２ビットの
記憶情報が基準電圧に対応して記憶されるように構成さ
れた記憶手段と、隣接する前記基準電圧間の所定値を各
々のしきい値電圧とする３つの参照トランジスタを有す
る読み出し手段とを備え、前記読み出し手段は、前記各
参照トランジスタのうちの所定の１つの前記参照トラン
ジスタのみを用いた１回の第１の判定動作により、前記
記憶情報の上位ビットを特定して最初に出力するととも
に、前記各参照トランジスタのうちの残りの２つを用い
た第２及び第３の判定動作を行い、前記第１の判定動作
の結果如何により前記第２或いは第３の判定動作の結果
を前記記憶情報の下位ビットであると特定して続いて出
力する。
【００８２】本発明の半導体記憶装置の一態様例におい
ては、複数のメモリセルが行列状に配され、前記各メモ
リセルに３桁以上の所定値の記憶情報が各々の基準電圧
に対応して記憶されるように構成された記憶手段と、前
記記憶手段のうちから所望の前記メモリセルを選択し、
前記基準電圧を判定して前記記憶情報を特定し出力する
ものであって、前記記憶情報を構成する各桁のうち、所
定桁の情報を最も速く出力するようになされており、前
記所定桁の情報を１回の判定動作により出力する読み出
し手段とを備えている。
【００８３】本発明の半導体記憶装置の一態様例におい
ては、前記所定桁が前記記憶情報の最上位桁である。
【００８４】本発明の半導体記憶装置の一態様例におい
ては、前記記憶情報を構成する各桁を最上位桁から順次
出力する。
【００８５】本発明の半導体記憶装置の一態様例におい
ては、前記メモリセルが、ゲート、ソース及びドレイン
を有し、前記ソースと前記ドレインとの間のチャネル領
域上に形成されたトンネル絶縁膜と前記ゲートとの間に
誘電体膜を介して島状の浮遊ゲートを有しており、前記
ゲート、前記ソース及び前記ドレインにそれぞれ所定電
圧を印加することによってしきい値電圧として前記基準
電圧を設定し、前記基準電圧に対応した記憶情報を記憶
する。
【００８６】本発明の半導体記憶装置の一態様例におい
ては、前記メモリセルが、信号電荷を蓄積するメモリキ
ャパシタと、前記メモリキャパシタを選択するためのア
クセストランジスタとを有して構成されており、前記メ
モリキャパシタに所定の前記基準電圧を印加することに
より電荷蓄積状態を設定し、前記基準電圧に対応した記
憶情報を記憶する。
【００８７】本発明の半導体記憶装置の一態様例におい
ては、前記メモリセルが、シリアルアクセス型のもので
ある。
【００８８】本発明の半導体記憶装置の一態様例におい
ては、前記読み出し手段が、隣接する前記基準電圧間の
所定値をそのしきい値電圧とする各参照トランジスタを
有しており、前記各参照トランジスタの前記しきい値電
圧を前記メモリセルの前記基準電圧と逐次比較して、当
該基準電圧を特定するものであり、前記各参照トランジ
スタのうちの所定の１つの前記参照トランジスタのみを
用いた１回の前記判定動作により、前記記憶情報の前記
最上位桁の情報を特定して最初に出力する。
【００８９】本発明の半導体記憶装置の一態様例におい
ては、前記読み出し手段が、前記記憶情報の前記最上位
桁の情報を出力した後に、前記最上位桁の情報に基づい
て、残りの前記参照トランジスタのうちの所定の前記参
照トランジスタを用いた前記判定動作により、前記最上
位桁に次ぐ下位桁を特定して出力し、前記下位桁に次ぐ
更なる下位桁を特定して出力する動作を、最下位桁に至
るまで順次行う。
【００９０】本発明の半導体記憶装置の一態様例におい
ては、前記読み出し手段は、隣接する前記基準電圧間の
所定値をそのしきい値電圧とする各参照トランジスタを
有しており、前記各参照トランジスタの前記しきい値電
圧を前記メモリセルの前記基準電圧と逐次比較して、当
該基準電圧を特定するものであり、前記各参照トランジ
スタのうちの所定の１つの前記参照トランジスタのみを
用いた１回の前記判定動作により、前記記憶情報の前記
最上位桁の情報を特定して最初に出力し、前記記憶情報
の前記最上位桁の情報を出力した後に、前記最上位桁の
情報に基づいて、残りの前記参照トランジスタのうちの
所定の前記参照トランジスタを用いた前記判定動作によ
り、前記最上位桁に次ぐ下位桁を特定して出力し、前記
下位桁に次ぐ更なる下位桁を特定して出力する動作を、
最下位桁に至るまで順次行う。
【００９１】本発明の半導体記憶装置の一態様例におい
ては、前記読み出し手段は、前記メモリセルからの前記
記憶情報に応じて、前記参照トランジスタのうちの所定
の前記参照トランジスタを選択して導通させる選択手段
を有しており、前記選択手段により選択された前記参照
トランジスタにより前記比較動作が行われる。
【００９２】本発明の半導体記憶装置の一態様例におい
ては、前記記憶情報がバイナリデータである。
【００９３】本発明の半導体記憶装置の読み出し方法
は、各メモリセルに３桁以上の所定値の記憶情報が各々
の基準電圧に対応して記憶可能であり、隣接する前記基
準電圧間の所定値をそのしきい値電圧とする各参照トラ
ンジスタにより、その前記しきい値電圧を前記メモリセ
ルの前記基準電圧と逐次比較して、当該基準電圧を特定
して前記記憶情報を読み出す多値型の半導体記憶装置の
読み出し方法であって、前記各参照トランジスタのうち
の所定の１つの前記参照トランジスタのみを用いた１回
の判定動作により、前記記憶情報の最上位桁の情報を特
定して最初に出力する第１のステップと、前記最上位桁
の情報に基づいて、残りの前記参照トランジスタのうち
の所定の前記参照トランジスタを用いた判定動作によ
り、前記最上位桁に次ぐ下位桁を特定して出力する第２
のステップとを備え、前記第２のステップを、前記下位
桁に次ぐ更なる下位桁を特定して出力する動作を、最下
位桁に至るまで順次行う。
【００９４】本発明の半導体記憶装置の読み出し方法の
一態様例においては、前記記憶情報がバイナリデータで
ある。
【００９５】本発明の半導体記憶装置の読み出し方法
は、各メモリセルに２ビットの記憶情報が各々の基準電
圧に対応して記憶可能であり、隣接する前記基準電圧間
の所定値を各々のしきい値電圧とする３つの参照トラン
ジスタにより、その前記しきい値電圧を前記メモリセル
の前記基準電圧と逐次比較して、当該基準電圧を特定し
て前記記憶情報を読み出す多値型の半導体記憶装置の読
み出し方法であって、前記各参照トランジスタのうちの
所定の１つの前記参照トランジスタのみを用いた１回の
第１の判定動作により、前記記憶情報の上位ビットの情
報を特定して最初に出力する第１のステップと、前記上
位ビットの情報に基づいて、残りの２つの前記参照トラ
ンジスタを用いた第２及び第３の判定動作を行い、前記
第１の判定動作の結果如何により前記第２或いは第３の
判定動作の結果を前記記憶情報の下位ビットであると特
定して続いて出力する第２のステップとを備える。
【００９６】本発明の半導体記憶装置の読み出し方法の
一態様例においては、前記第１及び第２のステップは、
前記メモリセルからの前記記憶情報に応じて、前記参照
トランジスタのうちの所定の前記参照トランジスタを選
択して導通させる選択手段を用い、前記選択手段により
選択された前記参照トランジスタにより前記比較動作を
行う。
【００９７】本発明の半導体記憶装置の読み出し方法の
一態様例においては、前記メモリセルが、ゲート、ソー
ス及びドレインを有し、前記ソースと前記ドレインとの
間のチャネル領域上に形成されたトンネル絶縁膜と前記
ゲートとの間に誘電体膜を介して島状の浮遊ゲートを有
して構成されており、前記ゲート、前記ソース及び前記
ドレインにそれぞれ所定電圧を印加することによってし
きい値電圧として前記基準電圧を設定し、前記基準電圧
に対応した記憶情報を記憶する。
【００９８】本発明の半導体記憶装置の読み出し方法の
一態様例においては、前記メモリセルは、信号電荷を蓄
積するメモリキャパシタと、前記メモリキャパシタを選
択するためのアクセストランジスタとを有して構成され
ており、前記メモリキャパシタに所定の基準電圧を印加
することにより電荷蓄積状態を設定し、前記基準電圧に
対応した記憶情報を記憶する。
【００９９】本発明の半導体記憶装置の読み出し方法の
一態様例においては、前記メモリセルは、シリアルアク
セス型のものである。
【０１００】本発明の記憶媒体は、上述の半導体記憶装
置の読み出し方法を構成する各ステップがコンピュータ
から読み出し可能に格納されたものである。
【０１０１】本発明の半導体記憶装置は、２n 値（ｎは
３以上の自然数）のある所定の記憶情報を記憶可能なメ
モリセルを備えた半導体記憶装置であって、前記メモリ
セルに格納された第１の記憶情報を読み出す読み出し手
段と、前記読み出し手段によって得られた前記第１の記
憶情報の第１の特定値を、少なくとも所定の１桁のバイ
ナリデータに変換する第１のデータ変換手段と、前記第
１の特定値を、（２n−１）個の基準値と比較し、第２
の特定値に規定し、前記第２の特定値をバイナリデータ
に変換する第２のデータ変換手段とを備えている。
【０１０２】本発明の半導体記憶装置は、２n 値（ｎは
３以上の自然数）のある所定の記憶情報を記憶可能なメ
モリセルを備えた半導体記憶装置であって、前記メモリ
セルに格納された第１の記憶情報を読み出す読み出し手
段と、前記読み出し手段によって得られた前記第１の記
憶情報の第１の特定値を、少なくとも所定の１桁のバイ
ナリデータに変換する第１のデータ変換手段と、前記第
１の特定値を、（２m−１）個（ｍはｎより小さい自然
数）の基準値と比較し、第２の特定値に規定し、前記第
２の特定値をｍ桁のバイナリデータに変換する第２のデ
ータ変換手段とを備えている。
【０１０３】本発明の半導体記憶装置は、ＮM 値（Ｎは
２以上、Ｍは３以上の自然数）のある所定の記憶情報を
記憶可能なメモリセルを備えた半導体記憶装置であっ
て、前記メモリセルに格納された第１の記憶情報を読み
出す読み出し手段と、前記読み出し手段によって得られ
た前記第１の記憶情報の第１の特定値を、少なくとも所
定の１桁のバイナリデータに変換する第１のデータ変換
手段と、前記第１の特定値を、（ＮM −１）個の基準値
と比較し、第２の特定値に規定し、前記第２の特定値を
バイナリデータに変換する第２のデータ変換手段とを備
えている。
【０１０４】本発明の半導体記憶装置は、ＮM 値（Ｎは
２以上、Ｍは３以上の自然数）のある所定の記憶情報を
記憶可能なメモリセルを備えた半導体記憶装置であっ
て、前記メモリセルに格納された第１の記憶情報を読み
出す読み出し手段と、前記読み出し手段によって得られ
た前記第１の記憶情報の第１の特定値を、少なくとも所
定の１桁のバイナリデータに変換する第１のデータ変換
手段と、前記第１の特定値を、（ＮL −１）個（ＬはＭ
より小さい自然数）の基準値と比較し、第２の特定値に
規定し、前記第２の特定値をＬ桁のバイナリデータに変
換する第２のデータ変換手段とを備えている。
【０１０５】
【作用】本発明の半導体記憶装置においては、多値のデ
ータを記憶情報とし、この記憶情報を構成する各桁に出
力順位を設け、特に所定桁（例えば最上位桁）の情報を
最も速く出力するようにして、前記所定桁の情報が１回
の判定動作により特定されて出力される。具体的には、
本発明の半導体記憶装置を、隣接する前記しきい値電圧
間の所定値をそのしきい値電圧とする各参照トランジス
タを備え、各参照トランジスタのしきい値電圧を前記メ
モリセルの前記しきい値電圧と逐次比較して、当該メモ
リセルの前記しきい値電圧を特定するように構成する。
ここで、例えば記憶情報がバイナリデータであり、その
取り得る値を順に並べた場合、記憶情報の桁数（ビット
数）と同数の最上位桁（最上位ビット）が同一である２
つのグループが形成されるが、本発明ではこのことを利
用し、所定の１つの参照トランジスタによる１回の判定
動作のみで２つのグループの何れであるか、即ち最上位
ビットが特定され、先ず初めにこの最上位ビットが出力
される。一般的に、読み出し手段の複号化回路の構成
は、記憶情報が２ビットであれば比較的単純であってさ
ほどの問題はないが、記憶情報のビット数が３ビット以
上となると、ビット数が増大するにつれて複号化回路を
構成する論理ゲート数や各論理ゲートの入力線の数が飛
躍的に増加して複雑化する傾向にあり、信号遅延を代表
とする様々な問題が惹起する。本発明の半導体記憶装置
は、記憶情報のビット数が３ビット以上に多値化されて
も、上述のように最上位ビットがいち速く出力され、最
上位ビットに次ぐ下位ビットも順次出力される構成を有
しており、信号遅延等の発生が抑止されることになる。
【０１０６】また、本発明の半導体記憶装置において、
各メモリセルに関しては、多値の記憶情報が各々のしき
い値電圧に順次対応して規定されており、読み出し時に
隣接するしきい値電圧に対応する記憶情報の差異が１桁
のみとなるように変換して出力する。この場合、読み出
し時の変換に対応して整合をとるために、書き込み時に
入力した記憶情報に読み出し時の変換の逆変換を施す。
具体的に、記憶情報がバイナリデータであり、例えば２
ビットのデータである場合、メモリセルにはしきい値電
圧に順次対応して（００，０１，１０，１１）が記憶さ
れる。そして、読み出し時には隣接する記憶情報の差異
が１ビットとなるように、例えば記憶情報が（００，０
１，１１，１０）に変換されて出力される。このとき、
記憶情報に誤りが生じなければ当然のことながら入力と
出力とで記憶情報が一致する必要があるため、書き込み
時に前記変換の逆変換を行って記憶情報を（００，０
１，１０，１１）としてメモリセルに記憶させればよ
い。このように、本発明の半導体記憶装置においては、
しきい値電圧に記憶情報が順次対応した通常のメモリセ
ルを用いることができ、使用を重ねてメモリセル等に劣
化が生じ、しきい値電圧が低下してデータ化けが発生し
た場合でも、出力される記憶情報の誤りを１ビット分の
みに抑えられるので、通常行われるパリティー誤り検査
符号を用いた誤り検出法やハミング符号を用いた誤り訂
正法により有効に誤り検出及び誤り訂正を行うことが可
能となる。
【０１０７】更に、本発明の半導体記憶装置において
は、多値のデータを記憶情報とし、この記憶情報を構成
する各桁に出力順位を設け、特に最上位桁の情報を最も
速く出力するようにして、前記所定桁の情報が１回の判
定動作により特定されて出力される。具体的には、本発
明の半導体記憶装置を、隣接する前記しきい値電圧間の
所定値をそのしきい値電圧とする各参照トランジスタを
備え、各参照トランジスタのしきい値電圧を前記メモリ
セルの前記しきい値電圧と逐次比較して、当該メモリセ
ルの前記しきい値電圧を特定するように構成する。ここ
で、例えば記憶情報がバイナリデータであり、その取り
得る値を順に並べた場合、記憶情報の桁数（ビット数）
と同数の最上位桁（最上位ビット）が同一である２つの
グループが形成されるが、本発明ではこのことを利用
し、所定の１つの参照トランジスタによる１回の判定動
作のみで２つのグループの何れであるか、即ち最上位ビ
ットが特定され、先ず初めにこの最上位ビットが出力さ
れる。一般的に、読み出し手段の複号化回路の構成は、
記憶情報が２ビットであれば比較的単純であってさほど
の問題はないが、記憶情報のビット数が３ビット以上と
なると、ビット数が増大するにつれて複号化回路を構成
する論理ゲート数や各論理ゲートの入力線の数が飛躍的
に増加して複雑化する傾向にあり、信号遅延を代表とす
る様々な問題が惹起する。本発明の半導体記憶装置は、
記憶情報のビット数が３ビット以上に多値化されても、
上述のように最上位ビットがいち速く出力され、最上位
ビットに次ぐ下位ビットも順次出力される構成を有して
おり、信号遅延等の発生が抑止されることになる。
【０１０８】本発明の半導体記憶装置においては、多値
のデータを記憶情報とし、この記憶情報を構成する各桁
に出力順位を設け、特に所定桁（例えば最上位桁）の情
報を最も速く出力するようにして、前記所定桁の情報が
１回の判定動作により特定されて出力される。具体的に
は、本発明の半導体記憶装置を、隣接する前記しきい値
電圧間の所定値をそのしきい値電圧とする各参照トラン
ジスタを備え、各参照トランジスタのしきい値電圧を前
記メモリセルの前記しきい値電圧と逐次比較して、当該
メモリセルの前記しきい値電圧を特定するように構成す
る。ここで、例えば記憶情報がバイナリデータであり、
その取り得る値を順に並べた場合、記憶情報の桁数（ビ
ット数）と同数の最上位桁（最上位ビット）が同一であ
る２つのグループが形成されるが、本発明ではこのこと
を利用し、所定の１つの参照トランジスタによる１回の
判定動作のみで２つのグループの何れであるか、即ち最
上位ビットが特定され、先ず初めにこの最上位ビットが
出力される。一般的に、読み出し手段の複号化回路の構
成は、記憶情報が２ビットであれば比較的単純であって
さほどの問題はないが、記憶情報のビット数が３ビット
以上となると、ビット数が増大するにつれて複号化回路
を構成する論理ゲート数や各論理ゲートの入力線の数が
飛躍的に増加して複雑化する傾向にあり、信号遅延を代
表とする様々な問題が惹起する。本発明の半導体記憶装
置は、記憶情報のビット数が３ビット以上に多値化され
ても、上述のように最上位ビットがいち速く出力され、
最上位ビットに次ぐ下位ビットも順次出力される構成を
有しており、信号遅延等の発生が抑止されることにな
る。
【０１０９】
【発明の実施の形態】以下、本発明を適用したいくつか
の好適な実施形態について図面を参照しながら詳細に説
明する。
【０１１０】（第１の実施形態）先ず、第１の実施形態
について説明する。この第１の実施形態においては、４
値（＝２ビット）の情報を記憶することが可能な不揮発
性半導体記憶装置であるＥＥＰＲＯＭについて例示す
る。図１は、第１の実施形態のＥＥＰＲＯＭの主要構成
を模式的に示すブロック図であり、図２はこのＥＥＰＲ
ＯＭのメモリセルの主要構成を示す概略断面図、図３は
符号化回路部の特定部位のみを示す回路図、図４は復号
化回路部の特定部位のみを示す回路図、図５はメモリセ
ルのしきい値電圧の分布を示す特性図である。
【０１１１】この第１の実施形態のＥＥＰＲＯＭは、図
１に示すように、複数のメモリセル１０が行列状に配さ
れてなるメモリセルアレイ１１と、入力した記憶情報を
メモリセルに記憶させる符号化回路部１２と、各々のメ
モリセルと接続され、選択したメモリセルの記憶情報を
検出して出力する復号化回路部１３を備えて構成されて
いる。
【０１１２】各メモリセル１０は、図２に示すように、
ｐ型のシリコン半導体基板１上において、フィールド酸
化膜等の素子分離構造により画定された素子活性領域２
の表面領域にリン（Ｐ）や砒素（Ａｓ）等のｎ型不純物
がイオン注入されて形成された一対の不純物拡散層であ
るソース３及びドレイン４と、ソース３とドレイン４と
の間のチャネル領域Ｃ上にトンネル酸化膜５を介してパ
ターン形成された各々孤立した島状の浮遊ゲート６と、
浮遊ゲート６上にＯＮＯ膜等からなる誘電体膜７を介し
てパターン形成されて浮遊ゲート６と容量結合する制御
ゲート８とを有して構成されている。
【０１１３】符号化回路部１２は、図３に示すように、
ＥＸ−ＯＲゲート２４を備えて構成されており、入力し
たバイナリデータを２ビットずつ区切って記憶情報を作
成するものである。この符号化回路部２においては、記
憶情報がＥＸ−ＯＲゲート２４によって第１に情報に変
換され、出力端子Ｄ１から第１に情報の上位ビットが、
出力端子Ｄ０から第１の情報の下位ビットがそれぞれ出
力され、第１の情報が所定のしきい値電圧と対応してメ
モリセル１０に記憶される。
【０１１４】復号化回路部１３は、図４に示すように、
各メモリセル１０と接続され、しきい値電圧がそれぞれ
２．５Ｖ，３．５Ｖ，１．５Ｖのリファレンストランジ
スタＴｒ１，Ｔｒ２，Ｔｒ３と、各センスアンプ２１，
２２と、ＥＸ−ＯＲゲート２３とを備えて構成されてい
る。ここで、各メモリセル１０のビット線がセンスアン
プ２１の＋端子に、トランジスタＴｒ１がセンスアンプ
２１の−端子にそれぞれ接続されているとともに、各メ
モリセル１０のビット線がセンスアンプ２２の＋端子
に、トランジスタＴｒ２，Ｔｒ３がセンスアンプ２２の
−端子にそれぞれ接続されている。そして、センスアン
プ２１，２２からの各信号が入力するようにＥＸ−ＯＲ
ゲート２３が接続されている。この復号化回路部１３の
回路構成においては、初めに出力端子Ｄ１から記憶情報
の上位ビットが、続いて出力端子Ｄ０から記憶情報の下
位ビットがそれぞれ順次出力される。
【０１１５】なお、ＥＸ−ＯＲゲート２３の代わりに、
図６（ａ），図６（ｂ）に示すようなゲート群２３’，
２３”（共に破線内の部分）を用いることも可能であ
る。図６（ａ）のゲート群２３’は、１段目に設けられ
た一対のＡＮＤゲート２０１，２０２（共に入力端子に
ＮＯＴゲート部分を有する。）と、２段目に設けられた
ＯＲゲート２０３とから構成されている。一方、図６
（ｂ）のゲート群２３’は、１段目に設けられたＮＡＮ
Ｄゲート２０４及びＯＲゲート２０５と、２段目に設け
られたＯＲゲート２０６（双方の入力端子にＮＯＴゲー
ト部分を有する。）と、３段目に設けられたＮＯＴゲー
ト２０７とから構成されている。
【０１１６】このＥＥＰＲＯＭは、符号化回路部１２の
動作によって各メモリセル１０に、４値（１Ｖ，２Ｖ，
３Ｖ，４Ｖ）の各しきい値電圧に対応した第１の情報が
記憶可能とされており、しきい値電圧が大きくなるほど
第１の情報の値も大きくなるように、４値（”０
０”，”０１”，”１０”，”１１”）の第１の情報が
記憶可能とされている。そして、読み出し時には、復号
化回路部１３において、隣接する第１の情報の各２ビッ
ト構成のうち、１ビットのみが異なるように各ビットを
割り振られて、４値の第２の情報、ここでは（”０
０”，”０１”，”１１”，”１０”）に変換され、こ
の第２の情報がメモリセル１０の記憶情報として出力さ
れる。即ち、符号化回路部１２の動作が復号化回路部１
３の動作の逆変換（逆の振り分け）となり、メモリセル
１０に何らかの原因によるデータ化けが生じなければ符
号化回路部１２により作成された２ビットの記憶情報と
復号化回路部１３から出力された２ビットの記憶情報と
は一致することになる。
【０１１７】なお、第１の実施形態では、第２の情報を
（”００”，”０１”，”１１”，”１０”）とした
が、第２の情報としては、隣接するデータ間で１ビット
（１桁）のみが異なるように振り分ければよく、例えば
（”０１”，”００”，”１０”，”１１”）のように
第２の情報を振り分けてもよい。この場合も、ＥＸ−Ｏ
Ｒゲートを用いることにより実現できる。
【０１１８】以下、このＥＥＰＲＯＭへの記憶情報の書
き込み方法について説明する。
【０１１９】先ず、ＥＸ−ＯＲゲート２４により記憶情
報”１１”から変換された第１の情報”１０”を書き込
む場合、メモリセルのドレイン４を接地電位とし、ソー
ス３を開放し、制御ゲート８に２２Ｖ程度を印加する。
このとき、ドレイン４から電子がトンネル酸化膜５を通
して浮遊ゲート５に注入され、しきい値電圧（ＶT ）が
正方向へシフトする。そして、メモリセルのしきい値電
圧が４Ｖ程度に上昇する。この記憶状態を”１０”とす
る。
【０１２０】次に、ＥＸ−ＯＲゲート２４により記憶情
報”１０”から変換された第１の情報”１１”を書き込
む場合、メモリセルのドレイン４を接地電位として、ソ
ース３を開放し、制御ゲート８に２０Ｖ程度を印加す
る。このとき、ドレイン４から電子がトンネル酸化膜５
を通して浮遊ゲート６に注入され、メモリセルのしきい
値電圧が３Ｖ程度となる。この記憶状態を”１１”とす
る。
【０１２１】次に、ＥＸ−ＯＲゲート２４を通しても記
憶情報”０１”と同一の第１の情報”０１”を書き込む
場合、メモリセルのドレイン４を接地電位として、ソー
ス３を開放し、制御ゲート８に１８Ｖ程度を印加する。
このとき、ドレイン４から電子がトンネル酸化膜５を通
して浮遊ゲート６に注入され、メモリセルのしきい値電
圧が２Ｖ程度となる。この記憶状態を”０１”とする。
【０１２２】次に、ＥＸ−ＯＲゲート２４を通しても記
憶情報”００”と同一の第１の情報”００”を書き込む
場合、メモリセルのドレイン４に１０Ｖ程度を印加し
て、ソース３を開放し、制御ゲート８を接地電位とす
る。このとき、浮遊ゲート６に注入されていた電子がド
レイン４から引き抜かれ、メモリセルのしきい値電圧が
１Ｖ程度となる。この記憶状態を”００”とする。以上
のように、ＥＸ−ＯＲゲート２４による、記憶情報から
第１の情報への変換の様子を表１に示す。
【０１２３】
【表１】
【０１２４】更に、このＥＥＰＲＯＭは、以下に示すよ
うに各メモリセル１０の読み出し動作を行う。図７は、
読み出し動作の各ステップを示すフローチャートであ
る。
【０１２５】選択されたメモリセル１０から復号化回路
部１３を通して読み出される記憶情報、即ち第２の情報
については、図５に示すように、しきい値電圧（ＶT ）
が１Ｖ程度、２Ｖ程度、３Ｖ程度及び４Ｖ程度の４つの
ピーク（４値）をもった分布を示す。図５中で、Ｒ１と
表示された範囲にしきい値電圧ＶT が検出された場合に
は記憶状態（第２の情報）が”００”であり、Ｒ２と表
示された範囲にしきい値電圧ＶT が検出された場合には
記憶状態が”０１”である。また、Ｒ３と表示された範
囲にしきい値電圧ＶT が検出された場合には記憶状態
が”１１”であり、Ｒ４と表示された範囲にしきい値電
圧ＶT が検出された場合には記憶状態が”１０”であ
る。
【０１２６】従って、先ず、記憶状態が「Ｒ１或いはＲ
２」と「Ｒ３或いはＲ４」との何れにあるか、即ちメモ
リセル１０に記憶された第１の情報の上位ビットが”
０”と”１”との何れであるかをトランジスタＴｒ１を
用いて判定する。この場合、図７に示すように、ソース
３及びドレイン４とゲート電極６に５Ｖ程度を印加し
（ステップＳ１）、ドレイン電流をセンスアンプ２１で
検出し、しきい値電圧ＶTとトランジスタＴｒ１のしき
い値電圧との大小関係を判定する（ステップＳ２）。こ
のとき、しきい値電圧ＶT がトランジスタＴｒ１のしき
い値電圧より大きい場合、即ち、メモリセルのチャネル
領域Ｃに流れる電流よりトランジスタＴｒ１の電流が大
きい場合には上位ビットが”１”であると判定され、し
きい値電圧Ｖ T がトランジスタＴｒ１のしきい値電圧よ
り小さい場合、即ち、トランジスタＴｒ１に流れる電流
よりメモリセルに流れる電流が大きい場合には上位ビッ
トが”０”であると判定される。そして、この第１の情
報の上位ビットは第２の情報の上位ビットと等しく、記
憶情報の上位ビットとして中位ビット及び下位ビットに
先立って出力端子Ｄ１から出力される（ステップＳ３，
ステップＳ４）。
【０１２７】次いで、しきい値電圧ＶT がトランジスタ
Ｔｒ１のしきい値電圧より大きい場合には、同様の読み
出し動作をトランジスタＴｒ２を用い、メモリセルに流
れる電流とトランジスタＴｒ２に流れる電流とを比較し
（ステップＳ５）、しきい値電圧ＶT がトランジスタＴ
ｒ１のしきい値電圧より小さい場合には、同様の読み出
し動作をトランジスタＴｒ３を用いて判定する（ステッ
プＳ６）。
【０１２８】ステップＳ５において、しきい値電圧ＶT
がトランジスタＴｒ１のしきい値電圧より大きく、上述
の読み出し動作でしきい値電圧ＶT がトランジスタＴｒ
２のしきい値電圧より大きい場合には、メモリセル１０
に記憶された第１の情報の下位ビットは”１”、即ち第
１の情報が”１１”であると判定され（ステップＳ
７）、当該下位ビット”１”が第１の情報の上位ビッ
ト”１”とともにＥＸ−ＯＲゲート２３に入力する。そ
して、このＥＸ−ＯＲゲート２３において第１の情報”
１１”が第２の情報の下位ビット”０”に変換され、記
憶情報の下位ビットとして出力端子Ｄ０から出力される
（ステップＳ８）。従ってこの場合、メモリセル１０か
ら読み出された記憶情報は”１０”となる。
【０１２９】一方、ステップＳ５において、しきい値電
圧ＶT がトランジスタＴｒ２のしきい値電圧より小さい
場合には、メモリセル１０に記憶された第１の情報は”
１０”であると判定され（ステップＳ９）、その下位ビ
ット”０”が第１の情報の上位ビット”１”とともにＥ
Ｘ−ＯＲゲート２３に入力する。そして、このＥＸ−Ｏ
Ｒゲート２３において第１の情報”１０”が第２の情報
の下位ビット”１”に変換され、記憶情報の下位ビット
として出力端子Ｄ０から出力される（ステップＳ１
０）。従ってこの場合、メモリセル１０から読み出され
た記憶情報は”１１”となる。
【０１３０】また、ステップＳ６において、しきい値電
圧ＶT がトランジスタＴｒ１のしきい値電圧より小さい
場合、即ちトランジスタＴｒ１の電流よりもメモリセル
の電流が大きい場合には、次にトランジスタＴｒ３のし
きい値電圧と比較し、メモリセルのしきい値電圧が大き
い場合、下位ビットが”１”と判定され（ステップＳ１
１）、第１の情報の上位ビット”０”とともにＥＸ−Ｏ
Ｒゲート２３に入力する。そして、このＥＸ−ＯＲゲー
ト２３において第１の情報”０１”が第２の情報の下位
ビット”１”に変換され、記憶情報の下位ビットとして
出力端子Ｄ０から出力される（ステップＳ１２）。従っ
てこの場合、メモリセル１０から読み出された記憶情報
は第１の情報と等しく、”０１”となる。
【０１３１】一方、上述の読み出し動作でしきい値電圧
ＶT がトランジスタＴｒ１のしきい値電圧より小さい場
合、即ちトランジスタＴｒ１の電流よりもメモリセルの
電流が大きい場合には、次にトランジスタＴｒ３のしき
い値電圧と比較し、メモリセルのしきい値電圧が小さい
場合、下位ビットが”０”と判定され（ステップＳ１
３）、上位ビット”０”とともにＥＸ−ＯＲゲート２３
に入力する。そして、このＥＸ−ＯＲゲート２３におい
て第１の情報”００”が第２の情報の下位ビット”０”
に変換され、記憶情報の下位ビットとして出力端子Ｄ０
から出力される（ステップＳ１４）。従ってこの場合、
メモリセル１０から読み出された記憶情報は第１の情報
と等しく、”００”となる。以上のように、ＥＸ−ＯＲ
ゲート２４による、第１の情報から第２の情報への変換
の様子を表２に示す。
【０１３２】
【表２】
【０１３３】ところで、このＥＥＰＲＯＭの使用を重ね
た場合、メモリセル等に劣化が生じてしきい値電圧が低
下することがある。このとき、あるしきい値電圧が隣接
するしきい値電圧の判定電圧に割り込んだとすると、読
み出し時に例えば記憶情報”０１”が”００”に、”１
１”が”０１”に、”１０”が”１１”に、というよう
にデータ化けが発生することになる。この場合、データ
化けは全て上位ビットと下位ビットとのいずれか１方の
みに生じる。具体例として、記憶情報”１１”に対応す
るしきい値電圧ＶT がトランジスタＴｒ１のしきい値電
圧（＝２．５Ｖ）を下回った場合、即ち記憶情報”１
１”が”０１”にデータ化けする場合を図８に示す。
【０１３４】ここで、従来のように、各メモリセル１０
に直接記憶される第１の情報（００，０１，１０，１
１）を記憶情報とする場合、例えば図９に示すように、
しきい値電圧ＶT がトランジスタＴｒ１のしきい値電圧
（＝２．５Ｖ）を下回ると、記憶情報”１０”が”０
１”にデータ化けを起こす。このとき、上位ビット及び
下位ビットの双方にデータ化けが生じるのに対して、第
１の実施形態のＥＥＰＲＯＭでは上述のように下位ビッ
トのみにデータ化けが生じる。従って、この第１の実施
形態のＥＥＰＲＯＭを用いれば、メモリセル１０等に劣
化が生じてデータ化けが発生しても、１ビット分のみに
抑えられるので、通常行われるパリティー誤り検査符号
を用いた誤り検出法やハミング符号を用いた誤り訂正法
により有効に誤り検出及び誤り訂正を行うことが可能と
なる。
【０１３５】第１の実施形態のＥＥＰＲＯＭにおいて
は、２ビットのバイナリデータを記憶情報とし、この記
憶情報を構成する各ビットに出力順位を設け、特に上位
ビットの情報を最も速く出力するようにして、上位ビッ
トの情報がトランジスタＴｒ１による１回の判定動作に
より特定されて出力される。具体的には、ここで、記憶
情報の取り得る値を順に並べた場合、当該記憶情報のビ
ット数と同数の上位ビットが同一である２つのグループ
が形成されるが、第１の実施形態ではこのことを利用
し、トランジスタＴｒ１による１回の判定動作のみで２
つのグループの何れであるか、即ち上位ビットが特定さ
れ、先ず初めにこの上位ビットが出力される。
【０１３６】更に、第１の実施形態のＥＥＰＲＯＭによ
れば、各メモリセル１０に直接記憶される情報は第１の
情報として従来の装置の前段にＥＸ−ＯＲゲート２４を
設けるだけで実現できるとともに、この従来の装置の終
段にＥＸ−ＯＲゲート２３を設ける簡素な構成により、
データ化けの発生を記憶情報の１ビット分のみに抑える
ことが可能となる。従って、使用を重ねるにつれて必然
的に発生するメモリセル１０等の劣化に起因するデータ
化けによって多値記憶情報が失われても、効率良く且つ
正確に誤り検出や誤り訂正を行うことが可能となる。
【０１３７】従って、第１の実施形態のＥＥＰＲＯＭに
よれば、使用を重ねるにつれて必然的に発生するメモリ
セル等の劣化に起因するデータ化けによって多値記憶情
報が失われても、効率良く且つ正確に誤り検出や誤り訂
正を行うことを極めて簡易な構成で実現可能としつつ
も、徒に回路構成を複雑化させることなく信号遅延を抑
止して、読み出し動作の高速化を図ることが可能とな
り、この利点を利用して、特に入出力された順にアクセ
スするための記憶場所が得られるような構造を有する、
いわゆるシリアルアクセス型のＥＥＰＲＯＭに適用して
好適である。
【０１３８】以下、本第１の実施形態のＥＥＰＲＯＭの
いくつかの変形例について説明する。
【０１３９】（変形例１）先ず、変形例１のＥＥＰＲＯ
Ｍについて述べる。このＥＥＰＲＯＭは、第１の実施形
態のそれとほぼ同様の構成を有するが、記憶情報に誤り
検出用のパリティビットを設けた場合について例示す
る。なお、第１の実施形態のＥＥＰＲＯＭに対応する構
成部材等については同符号を記して説明を省略する。
【０１４０】このＥＥＰＲＯＭの主要構成は、第１の実
施形態の場合と同様、図１０に示すように、メモリセル
アレイ１１や符号化回路部１４、復号化回路部１５を備
えているが、符号化回路部１４にパリティビットの生成
機能が付加されているとともに、復号化回路部１５に誤
り検出機能が付加されている点で異なる。
【０１４１】即ち、この符号化回路部１４は、ＥＸ−Ｏ
Ｒゲート２４を備えるとともに、入力したバイナリデー
タの例えば８ビット毎に１ビットのパリティビットを付
加するものである。この場合、４個の計８ビットの情報
ビットにパリティビットを加えた９ビットでデータ列を
構成し、常に”１”の個数が奇数となるようにする（奇
数パリティの例）。そして、符号化回路部１５により入
力するバイナリデータの８ビット毎に１ビットのパリテ
ィビットを付加してデータ列を作成した後、ＥＸ−ＯＲ
ゲート２４を通して第１の実施形態の場合と同様にデー
タ列を第１の情報に変換し、この第１の情報がメモリセ
ル１０に記憶される。即ち、図１１に示すように、メモ
リセル１０ａ〜１０ｉに第１の情報（ｍ１，ｍ２，・・
・，ｍ８，ｐ１）と第１の情報（ｍ９，ｍ１０，・・
・，ｍ１６，ｐ２）が順次収められることになる。な
お、ｍ１〜ｍ１６は情報ビットであり、ｐ１，ｐ２はパ
リティビットである。
【０１４２】このパリティビットを付加することによ
り、メモリセル１０から復号化回路部１５を介して第２
の情報が作成された際に、再構成された９ビットの第２
の情報のうち、”１”の個数が奇数であれば第２の情報
に誤りはなく、偶数であれば誤りが生じたものと判定さ
れる。
【０１４３】通常、奇数パリティによるパリティチェッ
ク法では、８ビットのバイナリデータのうち２ビット以
上のデータ化けがあれば、もはや正確な判定は不可能と
なる。それに対して、この変形例１のＥＥＰＲＯＭにお
いては、１つのメモリセルに記憶された第１の情報に誤
りが生じ、例えば”１０”が”０１”にデータ化けした
場合でも、読み出された第２の情報については”１１”
が”０１”にデータ化けしたに過ぎず、１ビット分のみ
の誤りが発生したことになる。また、連続した記憶情報
（ここでは８ビット分）について２個以上のメモリセル
１０の記憶情報に共にデータ化けが生じる可能性は極め
て低いため無視できる。従って、このパリティチェック
法により、十分に高い精度を持って記憶情報の誤り検出
を行うことができる。
【０１４４】変形例１のＥＥＰＲＯＭにおいては、第１
の実施形態の場合と同様に、２ビットのバイナリデータ
を記憶情報とし、この記憶情報を構成する各ビットに出
力順位を設け、特に上位ビットの情報を最も速く出力す
るようにして、上位ビットの情報がトランジスタＴｒ１
による１回の判定動作により特定されて出力される。具
体的には、ここで、記憶情報の取り得る値を順に並べた
場合、当該記憶情報のビット数と同数の上位ビットが同
一である２つのグループが形成されるが、変形例１では
このことを利用し、トランジスタＴｒ１による１回の判
定動作のみで２つのグループの何れであるか、即ち上位
ビットが特定され、先ず初めにこの上位ビットが出力さ
れる。
【０１４５】更に、変形例１のＥＥＰＲＯＭによれば、
各メモリセル１０に直接記憶される情報は第１の情報と
して従来の装置の前段にＥＸ−ＯＲゲート２４を設ける
だけで実現できるとともに、この従来の装置の終段にＥ
Ｘ−ＯＲゲート２３を設ける簡素な構成により、データ
化けの発生を記憶情報の１ビット分のみに抑えることが
可能となる。従って、使用を重ねるにつれて必然的に発
生するメモリセル１０等の劣化に起因するデータ化けに
よって多値記憶情報が失われても、効率良く且つ正確に
誤り検出を行うことが可能となる。
【０１４６】従って、このＥＥＰＲＯＭによれば、使用
を重ねるにつれて必然的に発生するメモリセル等の劣化
に起因するデータ化けによって多値記憶情報が失われて
も、効率良く且つ正確に誤り検出を行うことを極めて簡
易な構成で実現可能としつつも、徒に回路構成を複雑化
させることなく信号遅延を抑止して、読み出し動作の高
速化を図ることが可能となり、この利点を利用して、特
に入出力された順にアクセスするための記憶場所が得ら
れるような構造を有する、いわゆるシリアルアクセス型
のＥＥＰＲＯＭに適用して好適である。
【０１４７】（変形例２）次に、変形例２のＥＥＰＲＯ
Ｍについて述べる。このＥＥＰＲＯＭは、第１の実施形
態のそれとほぼ同様の構成を有するが、記憶情報に誤り
訂正用の冗長ビットを設けた場合について例示する。な
お、第１の実施形態のＥＥＰＲＯＭに対応する構成部材
等については同符号を記して説明を省略する。
【０１４８】このＥＥＰＲＯＭの主要構成は、第１の実
施形態の場合と同様、図１２に示すように、メモリセル
アレイ１１や符号化回路部１６、復号化回路部１７を備
えているが、符号化回路部１６にハミング符号化法によ
る冗長ビットを付加する機能が付加されているととも
に、復号化回路部１７に誤り訂正機能が付加されている
点で異なる。
【０１４９】即ち、この符号化回路部１５は、ＥＸ−Ｏ
Ｒゲート２４を備えるとともに、入力したバイナリデー
タを４ビットずつ区切り、ハミング符号化法によりこれ
ら４ビットの情報ビットから３ビットの冗長ビットを作
成し、前記情報ビットに冗長ビットを付加して７ビット
のデータ列を構成するものである。この場合、ＥＸ−Ｏ
Ｒゲート２４を通して第１の実施形態の場合と同様にデ
ータ列が第１の情報に変換された後、図１３に示すよう
に、７個のメモリセル１０を１単位として、メモリセル
１０ａ〜１０ｃ及びメモリセル１０ｄの上位ビットから
なる７ビット分と、メモリセル１０ｄの下位ビットとメ
モリセル１０ｅ〜１０ｇからなる７ビット分にそれぞれ
各第１の情報（ｍ１，ｍ２，ｍ３，ｍ４，ｑ１，ｑ２，
ｑ３）、（ｍ５，ｍ６，ｍ７，ｍ８，ｑ４，ｑ５，ｑ
６）が記憶されることになる。なお、ｍ１〜ｍ８は情報
ビットであり、ｑ１〜ｐ６は冗長ビットである。
【０１５０】この第１の情報を用いることにより、メモ
リセル１０から復号化回路部１７を介して第２の情報が
作成された際に、再構成された７ビットの第２の情報か
ら、一例として以下の表３に示すように誤り訂正を行
う。もちろん、誤りがなければ正しい記憶情報が復号化
回路部１７から出力されることになる。
【０１５１】
【表３】
【０１５２】この第２の情報のうち、１，２，４桁目は
冗長ビットであり、（１，３，５，７）、（２，３，
６，７）及び（４，５，６，７）の各桁の組で偶数パリ
ティとなるように冗長ビットが決められている。例え
ば、１０進数「１２」に対応するデータ列”０１１１１
００”を書き込んでおいたところ、１ビットに誤りが生
じて”０１０１１００”と読み出された場合、表１に示
したように、誤りがある桁を２進数（この場合は０１
１）で得ることができるので、第２の情報に１ビットの
誤りが発生しても容易且つ正確に訂正することができ
る。
【０１５３】通常、４ビットの記憶ビットに３ビットの
冗長ビットを付加したデータ列を用いたハミング符号化
法では、７ビットのバイナリデータのうち２ビット以上
のデータ化けがあれば、もはや正確な判定は不可能とな
る。それに対して、この変形例２のＥＥＰＲＯＭにおい
ては、１つのメモリセルに記憶された第１の情報に誤り
が生じ、例えば”１０”が”０１”にデータ化けした場
合でも、読み出された第２の情報については”１１”
が”０１”にデータ化けしたに過ぎず、１ビット分のみ
の誤りが発生したことになる。また、連続した第２の情
報（ここでは７ビット分）について２個以上のメモリセ
ル１０の第２の情報に共にデータ化けが生じる可能性は
極めて低いため無視できる。従って、このハミング符号
化法により、十分に高い精度を持って記憶情報の誤り訂
正を行うことができる。
【０１５４】変形例２のＥＥＰＲＯＭにおいては、第１
の実施形態の場合と同様に、２ビットのバイナリデータ
を記憶情報とし、この記憶情報を構成する各ビットに出
力順位を設け、特に上位ビットの情報を最も速く出力す
るようにして、上位ビットの情報がトランジスタＴｒ１
による１回の判定動作により特定されて出力される。具
体的には、ここで、記憶情報の取り得る値を順に並べた
場合、当該記憶情報のビット数と同数の上位ビットが同
一である２つのグループが形成されるが、変形例２では
このことを利用し、トランジスタＴｒ１による１回の判
定動作のみで２つのグループの何れであるか、即ち上位
ビットが特定され、先ず初めにこの上位ビットが出力さ
れる。
【０１５５】更に、変形例２のＥＥＰＲＯＭによれば、
各メモリセル１０に直接記憶される情報は第１の情報と
して従来の装置の前段にＥＸ−ＯＲゲート２４を設ける
だけで実現できるとともに、この従来の装置の終段にＥ
Ｘ−ＯＲゲート２３を設ける簡素な構成により、データ
化けの発生を記憶情報の１ビット分のみに抑えることが
可能となる。従って、使用を重ねるにつれて必然的に発
生するメモリセル１０等の劣化に起因するデータ化けに
よって多値記憶情報が失われても、効率良く且つ正確に
誤り訂正を行うことが可能となる。
【０１５６】従って、このＥＥＰＲＯＭによれば、使用
を重ねるにつれて必然的に発生するメモリセル等の劣化
に起因するデータ化けによって多値記憶情報が失われて
も、効率良く且つ正確に誤り訂正を行うことを極めて簡
易な構成で実現可能としつつも、徒に回路構成を複雑化
させることなく信号遅延を抑止して、読み出し動作の高
速化を図ることが可能となる。この利点を利用して、特
に入出力された順にアクセスするための記憶場所が得ら
れるような構造を有する、いわゆるシリアルアクセス型
のＥＥＰＲＯＭに適用して好適である。
【０１５７】（変形例３）次に、変形例３のＥＥＰＲＯ
Ｍについて述べる。このＥＥＰＲＯＭは、第１の実施形
態のそれとほぼ同様の構成を有するが、その複号化回路
の構成が若干異なる点で相違する。なお、第１の実施形
態のＥＥＰＲＯＭに対応する構成部材等については同符
号を記して説明を省略する。
【０１５８】このＥＥＰＲＯＭの主要構成は、第１の実
施形態の場合と同様、図１４に示すように、メモリセル
アレイ１１や符号化回路部１６、復号化回路部１８等を
備えている。復号化回路部１８の構成は復号化回路部１
３とは若干異なり、図１５に示すように、各メモリセル
１０と接続され、しきい値電圧がそれぞれ３．５Ｖ，
２．５Ｖ，１．５Ｖに設定されたトランジスタＴｒ１，
Ｔｒ２，Ｔｒ３と、これらトランジスタＴｒ１〜Ｔｒ３
のそれぞれに接続されたセンスアンプ１２１，１２２，
１２３と、センスアンプ１２１〜１２３がそれぞれ接続
された端子ＳＯ１，ＳＯ２，ＳＯ３のうち、端子ＳＯ
１，ＳＯ２と接続されたＡＮＤゲート１２４と、ＮＯＴ
ゲート１２５を介した端子ＳＯ２及び端子ＳＯ３と接続
されたＡＮＤゲート１２６と、ＡＮＤゲート１２４，１
２６と接続されたＯＲゲート１２７と、端子ＳＯ２から
の信号及びＯＲゲート１２７からの信号がそれぞれ入力
するように接続されたＥＸ−ＯＲゲート２３とを備えて
構成されている。そして、端子ＳＯ２が出力端子ＤＯ１
と直接に接続され、ＥＸ−ＯＲゲート２３が出力端子Ｄ
Ｏ２と接続されている。この場合、図１６に示すよう
に、更に選択回路２０を設けることが好適である。以
下、図１５に基づいて選択回路２０を備えたＥＥＰＲＯ
Ｍについて説明する。この復号化回路部１８において
は、出力端子ＤＯ１から記憶情報の上位ビットが、出力
端子ＤＯ２から記憶情報の下位ビットがそれぞれ出力さ
れる。
【０１５９】選択回路２０は、各メモリセル１０及びリ
ファレンストランジスタＴｒ１，Ｔｒ２，Ｔｒ３とそれ
ぞれ接続端子２０ａ，２０ｂ，２０ｃ及び２０ｄを介し
て接続されており、接続端子２０ａに切り換えスイッチ
２０Ａが設けられて構成されている。この切り換えスイ
ッチ２０Ａは、接続端子２０ｂ，２０ｃ及び２０ｄとの
間に選択的に接続可能とされており、メモリセル１０か
らの記憶情報に応じ、後述する記憶情報の読み出し動作
のフローに従って、接続端子２０ａと接続端子２０ｂ〜
２０ｄのうちの１つとを任意に接続するものである。
【０１６０】このＥＥＰＲＯＭを用いた記憶情報の書き
込み方法及び読み出し方法は、第１の実施形態の場合と
同様であるが、ここでは読み出し方法の具体例につい
て、図７を再び用いて説明する。
【０１６１】先ず、第１の実施形態と同様に、記憶状態
が「Ｒ１或いはＲ２」と「Ｒ３或いはＲ４」との何れに
あるか、即ちメモリセル１０に記憶された第１の情報の
上位ビットが”０”と”１”との何れであるかをトラン
ジスタＴｒ１を用いて判定する。この場合、選択回路２
０における切り換えスイッチ２０Ａの制御により、メモ
リセル１０とリファレンストランジスタＴｒ１とを接続
する。そして、ソース３及びドレイン４とゲート電極６
に５Ｖ程度を印加し（ステップＳ１）、ドレイン電流を
センスアンプ２１で検出し、しきい値電圧ＶT とトラン
ジスタＴｒ１のしきい値電圧との大小関係を判定する
（ステップＳ２）。このとき、しきい値電圧ＶT がトラ
ンジスタＴｒ１のしきい値電圧より大きい場合、即ち、
メモリセルのチャネル領域Ｃに流れる電流よりトランジ
スタＴｒ１の電流が大きい場合には上位ビットが”１”
であると判定され、しきい値電圧ＶT がトランジスタＴ
ｒ１のしきい値電圧より小さい場合、即ち、トランジス
タＴｒ１に流れる電流よりメモリセルに流れる電流が大
きい場合には上位ビットが”０”であると判定される。
そして、この第１の情報の上位ビットは第２の情報の上
位ビットと等しく、記憶情報の上位ビットとして中位ビ
ット及び下位ビットに先立って出力端子ＤＯ１から出力
される（ステップＳ３，ステップＳ４）。
【０１６２】次いで、しきい値電圧ＶT がトランジスタ
Ｔｒ１のしきい値電圧より大きい場合には、同様の読み
出し動作をトランジスタＴｒ２を用いて行う。即ち、選
択回路２０における切り換えスイッチ２０Ａの制御によ
り、メモリセル１０とリファレンストランジスタＴｒ２
とを接続する。そして、メモリセルに流れる電流とトラ
ンジスタＴｒ２に流れる電流とを比較する（ステップＳ
５）。他方、しきい値電圧ＶT がトランジスタＴｒ１の
しきい値電圧より小さい場合には、同様の読み出し動作
をトランジスタＴｒ３を用いて行う。即ち、選択回路２
０における切り換えスイッチ２０Ａの制御により、メモ
リセル１０とリファレンストランジスタＴｒ３とを接続
する。そして、メモリセル１０に流れる電流とトランジ
スタＴｒ３に流れる電流とを比較する（ステップＳ
６）。
【０１６３】ステップＳ５において、しきい値電圧ＶT
がトランジスタＴｒ１のしきい値電圧より大きく、上述
の読み出し動作でしきい値電圧ＶT がトランジスタＴｒ
２のしきい値電圧より大きい場合には、メモリセル１０
に記憶された第１の情報の下位ビットは”１”、即ち第
１の情報が”１１”であると判定され（ステップＳ
７）、当該下位ビット”１”が第１の情報の上位ビッ
ト”１”とともにＥＸ−ＯＲゲート２３に入力する。そ
して、このＥＸ−ＯＲゲート２３において第１の情報”
１１”が第２の情報の下位ビット”０”に変換され、記
憶情報の下位ビットとして出力端子ＤＯ２から出力され
る（ステップＳ８）。従ってこの場合、メモリセル１０
から読み出された記憶情報は”１０”となる。
【０１６４】一方、ステップＳ５において、しきい値電
圧ＶT がトランジスタＴｒ２のしきい値電圧より小さい
場合には、メモリセル１０に記憶された第１の情報は”
１０”であると判定され（ステップＳ９）、その下位ビ
ット”０”が第１の情報の上位ビット”１”とともにＥ
Ｘ−ＯＲゲート２３に入力する。そして、このＥＸ−Ｏ
Ｒゲート２３において第１の情報”１０”が第２の情報
の下位ビット”１”に変換され、記憶情報の下位ビット
として出力端子ＤＯ２から出力される（ステップＳ１
０）。従ってこの場合、メモリセル１０から読み出され
た記憶情報は”１１”となる。
【０１６５】また、ステップＳ６において、しきい値電
圧ＶT がトランジスタＴｒ１のしきい値電圧より小さい
場合、即ちトランジスタＴｒ１の電流よりもメモリセル
の電流が大きい場合には、次にトランジスタＴｒ３のし
きい値電圧と比較し、メモリセルのしきい値電圧が大き
い場合、下位ビットが”１”と判定され（ステップＳ１
１）、第１の情報の上位ビット”０”とともにＥＸ−Ｏ
Ｒゲート２３に入力する。そして、このＥＸ−ＯＲゲー
ト２３において第１の情報”０１”が第２の情報の下位
ビット”１”に変換され、記憶情報の下位ビットとして
出力端子ＤＯ２から出力される（ステップＳ１２）。従
ってこの場合、メモリセル１０から読み出された記憶情
報は第１の情報と等しく、”０１”となる。
【０１６６】一方、上述の読み出し動作でしきい値電圧
ＶT がトランジスタＴｒ１のしきい値電圧より小さい場
合、即ちトランジスタＴｒ１の電流よりもメモリセルの
電流が大きい場合には、次にトランジスタＴｒ３のしき
い値電圧と比較し、メモリセルのしきい値電圧が小さい
場合、下位ビットが”０”と判定され（ステップＳ１
３）、上位ビット”０”とともにＥＸ−ＯＲゲート２３
に入力する。そして、このＥＸ−ＯＲゲート２３におい
て第１の情報”００”が第２の情報の下位ビット”０”
に変換され、記憶情報の下位ビットとして出力端子ＤＯ
２から出力される（ステップＳ１４）。従ってこの場
合、メモリセル１０から読み出された記憶情報は第１の
情報と等しく、”００”となる。
【０１６７】なおこの場合、端子ＳＯ１〜ＳＯ３からの
出力と、出力端子ＤＯ１，ＤＯ２からの出力との関係に
おいて、端子ＳＯ２と出力端子ＤＯ１とが直接に接続さ
れていることから、端子ＳＯ２からの出力と出力端子Ｄ
Ｏ１からの出力（上位ビット）とが完全に一致する。ま
た、各論理ゲート（１２４〜１２７）の構成から、端子
ＳＯ２からの信号、即ち出力端子ＤＯ１からの出力であ
る上位ビットが”１”であれば、端子ＳＯ１からの信号
がＯＲゲート１２７から出力されることになる。一方、
端子ＳＯ２からの信号、即ち出力端子ＤＯ１からの出力
である上位ビットが”０”であれば、端子ＳＯ３からの
信号がＯＲゲート１２７から出力されることになる。そ
して、端子ＳＯ２からの信号とＯＲゲート１２７からの
信号がＥＸ−ＯＲゲート２３に入力し、当該ＥＸ−ＯＲ
ゲート２３からの信号が下位ビットとして出力端子ＤＯ
２から出力される。
【０１６８】ところで、このＥＥＰＲＯＭの使用を重ね
た場合、メモリセル等に劣化が生じてしきい値電圧が低
下することがある。このとき、あるしきい値電圧が隣接
するしきい値電圧の判定電圧に割り込んだとすると、読
み出し時に例えば記憶情報”０１”が”００”に、”１
１”が”０１”に、”１０”が”１１”に、というよう
にデータ化けが発生することになる。この場合、データ
化けは全て上位ビットと下位ビットとのいずれか１方の
みに生じる。
【０１６９】従来のように、各メモリセル１０に直接記
憶される第１の情報（００，０１，１０，１１）を記憶
情報とする場合、例えばしきい値電圧ＶT がトランジス
タＴｒ１のしきい値電圧（＝２．５Ｖ）を下回ると、記
憶情報”１０”が”０１”にデータ化けを起こす。この
とき、上位ビット及び下位ビットの双方にデータ化けが
生じるのに対して、変形例３のＥＥＰＲＯＭでは上述の
ように下位ビットのみにデータ化けが生じる。従って、
この変形例３のＥＥＰＲＯＭを用いれば、メモリセル１
０等に劣化が生じてデータ化けが発生しても、１ビット
分のみに抑えられるので、通常行われるパリティー誤り
検査符号を用いた誤り検出法やハミング符号を用いた誤
り訂正法により有効に誤り検出及び誤り訂正を行うこと
が可能となる。
【０１７０】このように、変形例３のＥＥＰＲＯＭにお
いては、２ビットのバイナリデータを記憶情報とし、こ
の記憶情報を構成する各ビットに出力順位を設け、特に
上位ビットの情報を最も速く出力するようにして、上位
ビットの情報がトランジスタＴｒ２による１回の判定動
作により特定されて出力される。具体的には、ここで、
記憶情報の取り得る値を順に並べた場合、当該記憶情報
のビット数と同数の上位ビットが同一である２つのグル
ープが形成されるが、変形例３ではこのことを利用し、
トランジスタＴｒ２による１回の判定動作のみで２つの
グループの何れであるか、即ち上位ビットが特定され、
先ず初めにこの上位ビットが出力される。
【０１７１】更に、このＥＥＰＲＯＭによれば、各メモ
リセル１０に直接記憶される情報は第１の情報として従
来の装置の前段にＥＸ−ＯＲゲート２４を設けるだけで
実現できるとともに、この従来の装置の終段にＥＸ−Ｏ
Ｒゲート２３を設ける簡素な構成により、データ化けの
発生を記憶情報の１ビット分のみに抑えることが可能と
なる。従って、使用を重ねるにつれて必然的に発生する
メモリセル１０等の劣化に起因するデータ化けによって
多値記憶情報が失われても、効率良く且つ正確に誤り検
出や誤り訂正を行うことが可能となる。
【０１７２】従って、変形例３のＥＥＰＲＯＭによれ
ば、使用を重ねるにつれて必然的に発生するメモリセル
等の劣化に起因するデータ化けによって多値記憶情報が
失われても、効率良く且つ正確に誤り検出や誤り訂正を
行うことを極めて簡易な構成で実現可能としつつも、徒
に回路構成を複雑化させることなく信号遅延を抑止し
て、読み出し動作の高速化を図ることが可能となる。こ
の利点を利用して、特に入出力された順にアクセスする
ための記憶場所が得られるような構造を有する、いわゆ
るシリアルアクセス型のＥＥＰＲＯＭに適用して好適で
ある。
【０１７３】（変形例４）次に、変形例４のＥＥＰＲＯ
Ｍについて述べる。このＥＥＰＲＯＭは、第１の実施形
態のそれとほぼ同様の構成を有するが、その複号化回路
の構成が若干異なる点で相違する。なお、変形例４のＥ
ＥＰＲＯＭに対応する構成部材等については同符号を記
して説明を省略する。
【０１７４】このＥＥＰＲＯＭの主要構成は、第１の実
施形態の場合と同様、図１７に示すように、メモリセル
アレイ１１や符号化回路１２、復号化回路部１９等を備
えている。復号化回路部１９の構成は復号化回路部１３
とは若干異なり、図１８に示すように、各メモリセル１
０と接続され、しきい値電圧がそれぞれ３．５Ｖ，２．
５Ｖ，１．５Ｖに設定されたリファレンストランジスタ
Ｔｒ１，Ｔｒ２，Ｔｒ３と、これらリファレンストラン
ジスタＴｒ１〜Ｔｒ３のそれぞれに接続されたセンスア
ンプ１２１，１２２，１２３と、センスアンプ１２１〜
１２３がそれぞれ接続された端子ＳＯ１，ＳＯ２，ＳＯ
３のうち、端子ＳＯ２と接続されたＮＯＴゲート１３１
及びＳＯ３と接続されたＮＯＴゲート１３２と、端子Ｓ
Ｏ１，ＳＯ２，ＳＯ３と直接に接続されたＡＮＤゲート
１３３と、端子ＳＯ１，ＳＯ２とＮＯＴゲート１３１，
１３２を介し、端子ＳＯ３と直接に接続されたＡＮＤゲ
ート１３４と、ＡＮＤゲート１３３，１３４と接続され
たＯＲゲート１３５とを備えており、端子ＳＯ２が出力
端子ＤＯ１と直接に接続され、端子ＳＯ１〜ＳＯ３がＯ
Ｒゲート１３５と接続されている。この場合も、変形例
３と同様、図１９に示すように、更に選択回路２０を設
けることが好適である。この復号化回路部１９において
は、出力端子ＤＯ１から記憶情報の上位ビットが、出力
端子ＤＯ２から記憶情報の下位ビットがそれぞれ出力さ
れる。
【０１７５】このＥＥＰＲＯＭを用いた記憶情報の書き
込み方法及び読み出し方法は、変形例３の場合と同様で
ある。なおこの場合、端子ＳＯ１〜ＳＯ３からの出力
と、出力端子ＤＯ１，ＤＯ２からの出力との関係におい
て、端子ＳＯ２と出力端子ＤＯ１とが直接接続されてい
ることから、端子ＳＯ２からの出力と出力端子ＤＯ１か
らの出力（上位ビット）とが完全に一致する。また、各
論理ゲート（１３１〜１３５）の構成から、端子ＳＯ２
からの出力、即ち出力端子ＤＯ１からの出力である上位
ビットが”１”であって、端子ＳＯ１からの出力が”
０”で端子ＳＯ３からの出力が”１”のときに出力端子
ＤＯ２からの出力（下位ビット）が”１”となり、端子
ＳＯ１からの出力が”１”で端子ＳＯ３からの出力が”
１”のときに出力端子ＤＯ２からの出力（下位ビット）
が”０”となる。一方、端子ＳＯ２からの出力、即ち出
力端子ＤＯ１からの出力である上位ビットが”０”であ
って、端子ＳＯ１からの出力が”０”で端子ＳＯ３から
の出力が”１”のときに出力端子ＤＯ２からの出力（下
位ビット）が”１”となり、端子ＳＯ１からの出力が”
０”で端子ＳＯ３からの出力が”０”のときに出力端子
ＤＯ２からの出力（下位ビット）が”０”となる。
【０１７６】従来のように、各メモリセル１０に直接記
憶される第１の情報（００，０１，１０，１１）を記憶
情報とする場合、例えばしきい値電圧ＶT がトランジス
タＴｒ１のしきい値電圧（＝２．５Ｖ）を下回ると、記
憶情報”１０”が”０１”にデータ化けを起こす。この
とき、上位ビット及び下位ビットの双方にデータ化けが
生じるのに対して、変形例４のＥＥＰＲＯＭでは上述の
ように下位ビットのみにデータ化けが生じる。従って、
この変形例４のＥＥＰＲＯＭを用いれば、メモリセル１
０等に劣化が生じてデータ化けが発生しても、１ビット
分のみに抑えられるので、通常行われるパリティー誤り
検査符号を用いた誤り検出法やハミング符号を用いた誤
り訂正法により有効に誤り検出及び誤り訂正を行うこと
が可能となる。
【０１７７】このように、変形例４のＥＥＰＲＯＭにお
いては、２ビットのバイナリデータを記憶情報とし、こ
の記憶情報を構成する各ビットに出力順位を設け、特に
上位ビットの情報を最も速く出力するようにして、上位
ビットの情報がトランジスタＴｒ２による１回の判定動
作により特定されて出力される。具体的には、ここで、
記憶情報の取り得る値を順に並べた場合、当該記憶情報
のビット数と同数の上位ビットが同一である２つのグル
ープが形成されるが、変形例４ではこのことを利用し、
トランジスタＴｒ２による１回の判定動作のみで２つの
グループの何れであるか、即ち上位ビットが特定され、
先ず初めにこの上位ビットが出力される。
【０１７８】更に、このＥＥＰＲＯＭによれば、データ
化けの発生を記憶情報の１ビット分のみに抑えることが
可能となる。従って、使用を重ねるにつれて必然的に発
生するメモリセル１０等の劣化に起因するデータ化けに
よって多値記憶情報が失われても、効率良く且つ正確に
誤り検出や誤り訂正を行うことが可能となる。
【０１７９】従って、変形例４のＥＥＰＲＯＭによれ
ば、使用を重ねるにつれて必然的に発生するメモリセル
等の劣化に起因するデータ化けによって多値記憶情報が
失われても、効率良く且つ正確に誤り検出や誤り訂正を
行うことを極めて簡易な構成で実現可能としつつも、回
路構成を複雑化させることなく信号遅延を抑止して、読
み出し動作の高速化を図ることが可能となる。この利点
を利用して、特に入出力された順にアクセスするための
記憶場所が得られるような構造を有する、いわゆるシリ
アルアクセス型のＥＥＰＲＯＭに適用して好適である。
【０１８０】なお、第１の実施形態及びその諸変形例に
おいては、半導体記憶装置として不揮発性メモリである
４値型のＥＥＰＲＯＭを例示したが、信号電荷を蓄積す
るメモリキャパシタと、メモリキャパシタを選択するた
めのアクセストランジスタとを有して構成されており、
メモリキャパシタに所定の基準電圧を印加することによ
り電荷蓄積状態を設定し、基準電圧に対応した記憶情報
を記憶する揮発性メモリである４値型のＤＲＡＭにも適
用可能である。
【０１８１】（第２の実施形態）次いで、本発明の第２
の実施形態について説明する。この第２の実施形態にお
いては、８値（＝３ビット）の情報を記憶することが可
能な不揮発性半導体記憶装置であるＥＥＰＲＯＭについ
て例示する。図２０は、第１の実施形態のＥＥＰＲＯＭ
の主要構成を示すブロック図であり、図２１は符号化回
路部の特定部位のみを示す回路図、図２２は復号化回路
部の特定部位のみを示す回路図、図２４はメモリセルの
しきい値電圧の分布を示す特性図である。なお、第１の
実施形態のＥＥＰＲＯＭと同様の構成要素等については
同符号を記す。
【０１８２】この第２の実施形態のＥＥＰＲＯＭは、図
２０に示すように、複数のメモリセル３１が行列状に配
されてなるメモリセルアレイ１１と、入力した記憶情報
をメモリセル３１に記憶させる符号化回路部３２と、各
々のメモリセル３１と接続され、選択したメモリセル３
１の記憶情報を検出して出力する復号化回路部３３を備
えて構成されている。
【０１８３】各メモリセル３１は、第１の実施形態の各
メモリセル１０と同様に、ｐ型のシリコン半導体基板１
上において、フィールド酸化膜等の素子分離構造により
画定された素子活性領域２の表面領域にリン（Ｐ）や砒
素（Ａｓ）等のｎ型不純物がイオン注入されて形成され
た一対の不純物拡散層であるソース３及びドレイン４
と、ソース３とドレイン４との間のチャネル領域Ｃ上に
トンネル酸化膜５を介してパターン形成された各々孤立
した島状の浮遊ゲート６と、浮遊ゲート６上にＯＮＯ膜
等からなる誘電体膜７を介してパターン形成されて浮遊
ゲート６と容量結合する制御ゲート８とを有して構成さ
れている。
【０１８４】符号化回路部３２は、図２１に示すよう
に、ＥＸ−ＯＲゲート４６，４７を備えて構成されてお
り、入力したバイナリデータを３ビットずつ区切って記
憶情報を作成するものである。この符号化回路部１２に
おいては、記憶情報がＥＸ−ＯＲゲート４６，４７によ
って第１に情報に変換され、出力端子Ｄ２から第１の情
報の上位ビットが、出力端子Ｄ１から第１の情報の中位
ビットが、出力端子Ｄ０から第１の情報の下位ビットが
それぞれ出力され、第１の情報が所定のしきい値電圧と
対応してメモリセル１０に記憶される。
【０１８５】復号化回路部３３は、図２２に示すよう
に、しきい値電圧がそれぞれ４．５Ｖ，６．５Ｖ，２．
５Ｖ，１．５Ｖ，３．５Ｖ，５．５Ｖ，７．５Ｖのリフ
ァレンストランジスタＴｒ１１，Ｔｒ１２，Ｔｒ１３，
Ｔｒ１４，Ｔｒ１５，Ｔｒ１６，Ｔｒ１７と、各センス
アンプ４１，４２，４３と、ＥＸ−ＯＲゲート４４，４
５とを備えて構成されている。ここで、各メモリセル３
１のビット線がセンスアンプ４１４２，４３の各＋端子
に接続されており、トランジスタＴｒ１１がセンスアン
プ４１の−端子に、トランジスタＴｒ１２，Ｔｒ１３が
センスアンプ４２の−端子に、トランジスタＴｒ１４，
Ｔｒ１５，Ｔｒ１６，Ｔｒ１７がセンスアンプ４３の−
端子にそれぞれ接続されている。そして、センスアンプ
４１，４２からの各信号が入力するようにＥＸ−ＯＲゲ
ート４４が、センスアンプ４２，４３からの各信号が入
力するようにＥＸ−ＯＲゲート４５がそれぞれ接続され
ている。この復号化回路部３３においては、出力端子Ｄ
２から記憶情報（第２の情報）の上位ビットが、出力端
子Ｄ１から記憶情報の中位ビットが、出力端子Ｄ０から
記憶情報の下位ビットがそれぞれ出力される。
【０１８６】なお、リファレンストランジスタＴｒ１１
〜Ｔｒ１７は、メモリセル３１のしきい値電圧を判定す
るためのメモリセルアレイであり、例えば図２３に示す
ように、しきい値電圧判定手段６１として捉えることが
できる。また、ＥＸ−ＯＲゲート４４，４５は、後述す
るように、メモリセル３１から出力される３ビットのバ
イナリデータに誤りが生じても１ビットのみの変化に抑
えるための出力変換手段６２として捉えることができ
る。これらしきい値電圧判定手段６１及び出力変換手段
６２としては、同様の機能を備え同様の効果を奏するも
のであれば、既述の構成と異なる構成を有するものでも
よい。
【０１８７】このＥＥＰＲＯＭは、符号化回路部３２の
動作によって各メモリセル３１に、４値（１Ｖ，２Ｖ，
３Ｖ，４Ｖ，５Ｖ，６Ｖ，７Ｖ）の各しきい値電圧に対
応した第１の情報が記憶可能とされており、しきい値電
圧が大きくなるほど第１の情報の値も大きくなるよう
に、８値（”０００”，”００１”，”０１０”，”０
１１”，”１００”，”１０１”，”１１０”，”１１
１”）の第１の情報が記憶可能とされている。そして、
読み出し時には、復号化回路部３３において、隣接する
第１の情報の各２ビット構成のうち、１ビットのみが異
なるように各ビットを割り振られて、４値の第２の情
報、ここでは（”０００”，”００１”，”０１
１”，”０１０”，”１１０”，”１１１”，”１０
１”，”１００”）に変換され、この第２の情報がメモ
リセル１０の記憶情報として出力される。即ち、符号化
回路部３２の動作が復号化回路部３３の動作の逆変換と
なり、メモリセル３１に何らかの原因によるデータ化け
が生じなければ符号化回路部３２により作成された３ビ
ットの記憶情報と復号化回路部３３から出力された３ビ
ットの記憶情報とは一致することになる。
【０１８８】なお、本第２の実施形態では、第２の情報
を（”０００”，”００１”，”０１１”，”０１
０”，”１１０”，”１１１”，”１０１”，”１０
０”）としたが、第２の情報としては、隣接するデータ
間で１ビット（１桁）のみが異なるように振り分ければ
よく、例えば（”０００”，”００１”，”０１
１”，”０１０”，”１１０”，”１００”，”１０
１”，”１１１”）のように第２の情報を振り分けても
よい。この場合も、ＥＸ−ＯＲゲートを用いることによ
り実現できる。
【０１８９】以下、このＥＥＰＲＯＭへの記憶情報の書
き込み方法について説明する。
【０１９０】先ず、ＥＸ−ＯＲゲート４６，４７により
記憶情報”１１０”から変換された第１の情報”１０
０”を書き込む場合、メモリセルのドレイン４を接地電
位とし、ソース３を開放し、制御ゲート８に３０Ｖ程度
を印加する。このとき、ドレイン４から電子がトンネル
酸化膜５を通して浮遊ゲート５に注入され、しきい値電
圧（ＶT ）が正方向へシフトする。そして、メモリセル
のしきい値電圧が８Ｖ程度に上昇する。この記憶状態
を”１００”とする。
【０１９１】次に、ＥＸ−ＯＲゲート４６，４７により
記憶情報”１１１”から変換された第１の情報”１０
１”を書き込む場合、メモリセルのドレイン４を接地電
位とし、ソース３を開放し、制御ゲート８に２８Ｖ程度
を印加する。このとき、ドレイン４から電子がトンネル
酸化膜５を通して浮遊ゲート６に注入され、メモリセル
のしきい値電圧が７Ｖ程度となる。この記憶状態を”１
０１”とする。
【０１９２】次に、ＥＸ−ＯＲゲート４６，４７により
記憶情報”１００”から変換された第１の情報”１１
１”を書き込む場合、メモリセルのドレイン４を接地電
位として、ソース３を開放し、制御ゲート８に２６Ｖ程
度を印加する。このとき、ドレイン４から電子がトンネ
ル酸化膜５を通して浮遊ゲート６に注入され、メモリセ
ルのしきい値電圧が６Ｖ程度となる。この記憶状態を”
１１１”とする。
【０１９３】次に、ＥＸ−ＯＲゲート４６，４７により
記憶情報”１０１”から変換された第１の情報”１１
０”を書き込む場合、メモリセルのドレイン４を接地電
位として、ソース３を開放し、制御ゲート８に２４Ｖ程
度を印加する。このとき、ドレイン４から電子がトンネ
ル酸化膜５を通して浮遊ゲート６に注入され、メモリセ
ルのしきい値電圧が５Ｖ程度となる。この記憶状態を”
１１０”とする。
【０１９４】次に、ＥＸ−ＯＲゲート４６，４７により
記憶情報”０１１”から変換された第１の情報”０１
０”を書き込む場合、メモリセルのドレイン４を接地電
位として、ソース３を開放し、制御ゲート８に２２Ｖ程
度を印加する。このとき、ドレイン４から電子がトンネ
ル酸化膜５を通して浮遊ゲート６に注入され、メモリセ
ルのしきい値電圧が４Ｖ程度となる。この記憶状態を”
０１０”とする。
【０１９５】次に、ＥＸ−ＯＲゲート４６，４７により
記憶情報”０１０”から変換された第１の情報”０１
１”を書き込む場合、メモリセルのドレイン４を接地電
位として、ソース３を開放し、制御ゲート８に２０Ｖ程
度を印加する。このとき、ドレイン４から電子がトンネ
ル酸化膜５を通して浮遊ゲート６に注入され、メモリセ
ルのしきい値電圧が３Ｖ程度となる。この記憶状態を”
０１１”とする。
【０１９６】次に、ＥＸ−ＯＲゲート４６，４７を通し
ても記憶情報”００１”と同一の第１の情報”００１”
を書き込む場合、メモリセルのドレイン４を接地電位と
して、ソース３を開放し、制御ゲート８に１８Ｖ程度を
印加する。このとき、ドレイン４から電子がトンネル酸
化膜５を通して浮遊ゲート６に注入され、メモリセルの
しきい値電圧が２Ｖ程度となる。この記憶状態を”００
１”とする。
【０１９７】次に、ＥＸ−ＯＲゲート４６，４７を通し
ても記憶情報”００１”と同一の第１の情報”０００”
を書き込む場合、メモリセルのドレイン４に１０Ｖ程度
を印加して、ソース３を開放し、制御ゲート８を接地電
位とする。このとき、浮遊ゲート６に注入されていた電
子がドレイン４から引き抜かれ、メモリセルのしきい値
電圧が１Ｖ程度となる。この記憶状態を”０００”とす
る。以上のように、ＥＸ−ＯＲゲート４６，４７によ
る、記憶情報から第１の情報への変換を表４に示す。
【０１９８】
【表４】
【０１９９】更に、このＥＥＰＲＯＭは、以下に示すよ
うに各メモリセル３１の読み出し動作を行う。図２５及
び図２６は、読み出し動作の各ステップを示すフローチ
ャートである。
【０２００】選択されたメモリセル３１から読み出され
る記憶情報は、図２４に示すように、しきい値電圧（Ｖ
T ）が１Ｖ程度、２Ｖ程度、３Ｖ程度、４Ｖ程度、５Ｖ
程度、６Ｖ程度、７Ｖ程度、８Ｖ程度の８つのピーク
（８値）をもった分布を示す。図２４中で、Ｒ１と表示
された範囲にしきい値電圧ＶT が検出された場合には記
憶状態が”０００”であり、Ｒ２と表示された範囲にし
きい値電圧ＶT が検出された場合には記憶状態が”００
１”であり、Ｒ３と表示された範囲にしきい値電圧ＶT
が検出された場合には記憶状態が”０１１”であり、Ｒ
４と表示された範囲にしきい値電圧ＶT が検出された場
合には記憶状態が”０１０”である。また、Ｒ５と表示
された範囲にしきい値電圧ＶT が検出された場合には記
憶状態が”１１０”であり、Ｒ６と表示された範囲にし
きい値電圧ＶT が検出された場合には記憶状態が”１１
１”であり、Ｒ７と表示された範囲にしきい値電圧ＶT
が検出された場合には記憶状態が”１０１”であり、Ｒ
８と表示された範囲にしきい値電圧ＶT が検出された場
合には記憶状態が”１００”である。
【０２０１】従って、先ず、記憶状態が「Ｒ１，Ｒ２，
Ｒ３或いはＲ４」と「Ｒ５，Ｒ６，Ｒ７或いはＲ８」と
の何れにあるか、即ちメモリセル３１に記憶された第１
の情報の上位ビットが”０”と”１”との何れであるか
をトランジスタＴｒ１１を用いて判定する。この場合、
ソース３及びドレイン４とゲート電極６に９Ｖ程度を印
加し（ステップＳ２１）、ドレイン電流をセンスアンプ
４１で検出し、しきい値電圧ＶT とトランジスタＴｒ１
１のしきい値電圧との大小関係を判定する（ステップＳ
２２）。このとき、しきい値電圧ＶT がトランジスタＴ
ｒ１１のしきい値電圧より大きい場合、即ち、トランジ
スタＴｒ１１の電流よりメモリセルの電流が小さい場合
には上位ビットが”１”であると判定され、しきい値電
圧ＶT がトランジスタＴｒ１１のしきい値電圧より小さ
い場合、即ち、トランジスタＴｒ１１の電流よりメモリ
セルの電流が大きい場合には上位ビットが”０”である
と判定され、センスアンプ４１から出力される。この第
１の情報の上位ビットは第２の情報の上位ビットと等し
く、この信号が記憶情報の上位ビットとして中位ビット
及び下位ビットに先立って出力端子Ｄ２から出力される
（ステップＳ２３，ステップＳ２４）。
【０２０２】続いて、メモリセル３１に記憶された第１
の情報の中位ビットが”０”と”１”との何れであるか
を判定する。即ち、しきい値電圧ＶT がトランジスタＴ
ｒ１１より大きい場合には、同様の読み出し動作をトラ
ンジスタＴｒ１２を用いて、メモリセルに流れる電流と
トランジスタＴｒ１２に流れる電流とを比較し（ステッ
プＳ２５）、しきい値電圧ＶT がトランジスタＴｒ１１
のしきい値電圧より小さい場合には、同様の読み出し動
作をトランジスタＴｒ１３を用いて、メモリセルに流れ
る電流とトランジスタＴｒ１３に流れる電流とを比較す
る（ステップＳ２６）。
【０２０３】ステップＳ２５において、しきい値電圧Ｖ
T がトランジスタＴｒ１２のしきい値電圧より大きい場
合、即ちトランジスタＴｒ１２に流れる電流よりメモリ
セルに流れる電流が小さい場合には、第１の情報の中位
ビットが”１”であると判定され、センスアンプ４２か
ら出力される。そして、この中位ビット”１”が第１の
情報の上位ビット”１”とともにＥＸ−ＯＲゲート４４
に入力する。そして、このＥＸ−ＯＲゲート４４におい
て情報”１１”が第２の情報の中位ビット”０”に変換
され、記憶情報の中位ビットとして出力端子Ｄ１から出
力される（ステップＳ２７）。
【０２０４】一方、ステップＳ２５において、しきい値
電圧ＶT がトランジスタＴｒ１２のしきい値電圧より小
さい場合、即ちトランジスタＴｒ１２に流れる電流より
メモリセルに流れる電流が大きい場合には、第１の情報
の中位ビットが”０”であると判定され、センスアンプ
４２から出力される。そして、この中位ビット”０”が
第１の情報の上位ビット”１”とともにＥＸ−ＯＲゲー
ト４４に入力する。そして、このＥＸ−ＯＲゲート４４
において情報”１０”が第２の情報の中位ビット”１”
に変換され、記憶情報の中位ビットとして出力端子Ｄ１
から出力される（ステップＳ２８）。
【０２０５】また、ステップＳ２６において、しきい値
電圧ＶT がトランジスタＴｒ１３のしきい値電圧より大
きい場合、即ちトランジスタＴｒ１３に流れる電流より
メモリセルに流れる電流が小さい場合には、第１の情報
の中位ビットが”１”であると判定され、センスアンプ
４２から出力される。そして、この中位ビット”１”が
第１の情報の上位ビット”０”とともにＥＸ−ＯＲゲー
ト４４に入力する。そして、このＥＸ−ＯＲゲート４４
において情報”１０”が第２の情報の中位ビット”１”
に変換され、記憶情報の中位ビットとして出力端子Ｄ１
から出力される（ステップＳ２９）。
【０２０６】一方、ステップＳ２６において、しきい値
電圧ＶT がトランジスタＴｒ１３のしきい値電圧より小
さい場合、即ちトランジスタＴｒ１３に流れる電流より
メモリセルに流れる電流が大きい場合には、第１の情報
の中位ビットが”０”であると判定され、センスアンプ
４２から出力される。そして、この中位ビット”０”が
第１の情報の上位ビット”１”とともにＥＸ−ＯＲゲー
ト４４に入力する。そして、このＥＸ−ＯＲゲート４４
において情報”００”が第２の情報の中位ビット”０”
に変換され、記憶情報の中位ビットとして出力端子Ｄ１
から出力される（ステップＳ３０）。
【０２０７】続いて、しきい値電圧ＶT がトランジスタ
Ｔｒ１３のしきい値電圧より小さい場合には、同様の読
み出し動作をトランジスタＴｒ１４を用いてメモリセル
の電流とトランジスタＴｒ１４の電流とを比較し（ステ
ップＳ３１）、しきい値電圧ＶT がトランジスタＴｒ１
３のしきい値電圧より大きい場合には、同様の読み出し
動作をトランジスタＴｒ１５を用いてメモリセルの電流
とトランジスタＴｒ１５の電流とを比較する（ステップ
Ｓ３２）。
【０２０８】ステップＳ３１において、しきい値電圧Ｖ
T がトランジスタＴｒ１４のしきい値電圧より大きい場
合、即ちトランジスタＴｒ１４の電流よりメモリセルの
電流が小さい場合には、下位ビットが”１”、即ちメモ
リセル３１に記憶された第１の情報は”００１”である
と判定され（ステップＳ３３）、センスアンプ４３から
出力される。そして、その下位ビット”１”が第１の情
報の中位ビット”０”とともにＥＸ−ＯＲゲート４５に
入力する。ここで、このＥＸ−ＯＲゲート４５において
情報”０１”が第２の情報の下位ビット”１”に変換さ
れ、記憶情報の下位ビットとして出力端子Ｄ０から出力
される（ステップＳ３４）。従ってこの場合、メモリセ
ル４１から読み出された記憶情報（第２の情報）は第１
の情報に等しく”００１”となる。
【０２０９】一方、ステップＳ３１において、しきい値
電圧ＶT がトランジスタＴｒ１４のしきい値電圧より小
さい場合、即ちトランジスタＴｒ１４の電流よりメモリ
セルの電流が大きい場合には、下位ビットが”０”、即
ちメモリセル３１に記憶された第１の情報は”０００”
であると判定され（ステップＳ３５）、センスアンプ４
３から出力される。そして、その下位ビット”０”が第
１の情報の中位ビット”０”とともにＥＸ−ＯＲゲート
４５に入力する。ここで、このＥＸ−ＯＲゲート４５に
おいて情報”００”が第２の情報の下位ビット”０”に
変換され、記憶情報の下位ビットとして出力端子Ｄ０か
ら出力される（ステップＳ３６）。従ってこの場合、メ
モリセル４１から読み出された記憶情報（第２の情報）
は第１の情報に等しく”０００”となる。
【０２１０】ステップＳ３２において、しきい値電圧Ｖ
T がトランジスタＴｒ１５のしきい値電圧より大きい場
合、即ちトランジスタＴｒ１５の電流よりメモリセルの
電流が小さい場合には、下位ビットが”１”、即ちメモ
リセル３１に記憶された第１の情報は”０１１”である
と判定され（ステップＳ３７）、センスアンプ４３から
出力される。そして、その下位ビット”１”が第１の情
報の中位ビット”１”とともにＥＸ−ＯＲゲート４５に
入力する。ここで、このＥＸ−ＯＲゲート４５において
情報”１１”が第２の情報の下位ビット”０”に変換さ
れ、記憶情報の下位ビットとして出力端子Ｄ０から出力
される（ステップＳ３８）。従ってこの場合、メモリセ
ル４１から読み出された記憶情報は”０１０”となる。
【０２１１】一方、ステップＳ３２において、しきい値
電圧ＶT がトランジスタＴｒ１５のしきい値電圧より小
さい場合、即ちトランジスタＴｒ１５の電流よりメモリ
セルの電流が大きい場合には、下位ビットが”０”、即
ちメモリセル３１に記憶された第１の情報は”０１０”
であると判定され（ステップＳ３９）、センスアンプ４
３から出力される。そして、その下位ビット”０”が第
１の情報の中位ビット”１”とともにＥＸ−ＯＲゲート
４５に入力する。ここで、このＥＸ−ＯＲゲート４５に
おいて情報”１０”が第２の情報の下位ビット”１”に
変換され、記憶情報の下位ビットとして出力端子Ｄ０か
ら出力される（ステップＳ４０）。従ってこの場合、メ
モリセル４１から読み出された記憶情報は”０１１”と
なる。
【０２１２】また、しきい値電圧ＶT がトランジスタＴ
ｒ１２のしきい値電圧より小さい場合には、ステップＳ
４１において、同様の読み出し動作をトランジスタＴｒ
１６を用いてメモリセルの電流とトランジスタＴｒ１６
の電流と比較し（ステップＳ４１）、しきい値電圧ＶT
がトランジスタＴｒ１２のしきい値電圧より大きい場合
には、同様の読み出し動作をトランジスタＴｒ１７を用
いてメモリセルの電流とトランジスタＴｒ１７の電流と
を比較する（ステップＳ４２）。
【０２１３】ステップＳ４１において、しきい値電圧Ｖ
T がトランジスタＴｒ１６のしきい値電圧より大きい場
合、即ちトランジスタＴｒ１６の電流よりメモリセルの
電流が小さい場合には、下位ビットが”１”、即ちメモ
リセル３１に記憶された第１の情報は”１０１”である
と判定され（ステップＳ４３）、センスアンプ４３から
出力される。そして、その下位ビット”１”が第１の情
報の中位ビット”０”とともにＥＸ−ＯＲゲート４５に
入力する。ここで、このＥＸ−ＯＲゲート４５において
情報”０１”が第２の情報の下位ビット”１”に変換さ
れ、記憶情報の下位ビットとして出力端子Ｄ０から出力
される（ステップＳ４４）。従ってこの場合、上述のよ
うに変換された記憶情報の中位ビットが”１”であるの
で、メモリセル４１から読み出された記憶情報（第２の
情報）は”１１１”となる。
【０２１４】一方、ステップＳ４１において、しきい値
電圧ＶT がトランジスタＴｒ１６のしきい値電圧より小
さい場合、即ちトランジスタＴｒ１６の電流よりメモリ
セルの電流が大きい場合には、下位ビットが”０”、即
ちメモリセル３１に記憶された第１の情報は”１００”
であると判定され（ステップＳ４５）、センスアンプ４
３から出力される。そして、その下位ビット”０”が第
１の情報の中位ビット”０”とともにＥＸ−ＯＲゲート
４５に入力する。ここで、このＥＸ−ＯＲゲート４５に
おいて情報”００”が第２の情報の下位ビット”０”に
変換され、記憶情報の下位ビットとして出力端子Ｄ０か
ら出力される（ステップＳ４６）。従ってこの場合、上
述のように変換された記憶情報の中位ビットが”１”で
あるので、メモリセル４１から読み出された記憶情報
（第２の情報）は”１１０”となる。
【０２１５】ステップＳ４２において、しきい値電圧Ｖ
T がトランジスタＴｒ１７のしきい値電圧より大きい場
合、即ちトランジスタＴｒ１７の電流よりメモリセルの
電流が小さい場合には、下位ビットが”１”、即ちメモ
リセル３１に記憶された第１の情報は”１１１”である
と判定され（ステップＳ４７）、センスアンプ４３から
出力される。そして、その下位ビット”１”が第１の情
報の中位ビット”１”とともにＥＸ−ＯＲゲート４５に
入力する。ここで、このＥＸ−ＯＲゲート４５において
情報”１１”が第２の情報の下位ビット”０”に変換さ
れ、記憶情報の下位ビットとして出力端子Ｄ０から出力
される（ステップＳ４８）。従ってこの場合、上述のよ
うに変換された記憶情報の中位ビットが”０”であるの
で、メモリセル４１から読み出された記憶情報は”１０
０”となる。
【０２１６】一方、しきい値電圧ＶT がトランジスタＴ
ｒ１７のしきい値電圧より小さい場合、即ちトランジス
タＴｒ１７の電流よりメモリセルの電流が大きい場合に
は、下位ビットが”０”、即ちメモリセル３１に記憶さ
れた第１の情報は”１１０”であると判定され（ステッ
プＳ４９）、センスアンプ４３から出力される。そし
て、その下位ビット”０”が第１の情報の中位ビット”
１”とともにＥＸ−ＯＲゲート４５に入力する。ここ
で、このＥＸ−ＯＲゲート４５において情報”１０”が
第２の情報の下位ビット”１”に変換され、記憶情報の
下位ビットとして出力端子Ｄ０から出力される（ステッ
プＳ５０）。従ってこの場合、上述のように変換された
記憶情報の中位ビットが”０”であるので、メモリセル
４１から読み出された記憶情報は”１０１”となる。以
上のように、ＥＸ−ＯＲゲート４４，４５による、第１
の情報から第２の情報への変換の様子を表５に示す。
【０２１７】
【表５】
【０２１８】ところで、このＥＥＰＲＯＭの使用を重ね
た場合、メモリセル等に劣化が生じてしきい値電圧が低
下することがある。このとき、あるしきい値電圧が隣接
するしきい値電圧の判定電圧に割り込んだとすると、読
み出し時に例えば記憶情報”００１”が”０００”に、
０１１”が”００１”に、０１０”が”０１１”に、１
１０”が”０１０”に、１１１”が”１１０”に、１０
１”が”１１１”に、１００”が”１０１”に、という
ようにデータ化けが発生することになる。この場合、デ
ータ化けは全て上位ビットと下位ビットとのいずれか１
方のみに生じる。具体例として、記憶情報”１１１”に
対応するしきい値電圧ＶT がトランジスタＴｒ１１のし
きい値電圧（＝４．５Ｖ）を下回った場合、即ち記憶情
報”１１０”が”０１０”にデータ化けする場合を図２
７に示す。
【０２１９】ここで、従来のように、各メモリセル３１
に直接記憶される第１の情報（０００，００１，０１
０，０１１，１００，１０１，１１０，１１１）を記憶
情報とする場合、例えば図２８に示すように、しきい値
電圧ＶT がトランジスタＴｒ１１のしきい値電圧（＝
４．５Ｖ）を下回ると、記憶情報”１００”が”０１
１”にデータ化けを起こす。このとき、上位ビット、中
位ビット及び下位ビットの３ビット分全てにデータ化け
が生じるのに対して、第２の実施形態のＥＥＰＲＯＭで
は上述のように１ビットのみにデータ化けが生じる。従
って、この第２の実施形態のＥＥＰＲＯＭを用いれば、
メモリセル３１等に劣化が生じてデータ化けが発生して
も、１ビット分のみに抑えられるので、通常行われるパ
リティー誤り検査符号を用いた誤り検出法やハミング符
号を用いた誤り訂正法により有効に誤り検出及び誤り訂
正を行うことが可能となる。
【０２２０】このように、第２の実施形態のＥＥＰＲＯ
Ｍによれば、使用を重ねるにつれて必然的に発生するメ
モリセル３１等の劣化に起因するデータ化けによって多
値記憶情報が失われても、効率良く且つ正確に誤り検出
や誤り訂正を行うことが可能となる。
【０２２１】第２の実施形態のＥＥＰＲＯＭにおいて
は、３ビットのバイナリデータを記憶情報とし、この記
憶情報を構成する各ビットに出力順位を設け、特に上位
ビットの情報を最も速く出力するようにして、上位ビッ
トの情報がトランジスタＴｒ１１による１回の判定動作
により特定されて出力される。具体的には、ここで、記
憶情報の取り得る値を順に並べた場合、当該記憶情報の
ビット数と同数の上位ビットが同一である２つのグルー
プが形成されるが、第２の実施形態ではこのことを利用
し、トランジスタＴｒ１１による１回の判定動作のみで
２つのグループの何れであるか、即ち上位ビットが特定
され、先ず初めにこの上位ビットが出力される。
【０２２２】しかも、第２の実施形態のＥＥＰＲＯＭに
よれば、各メモリセル３１に直接記憶される情報は第１
の情報として従来の装置の前段にＥＸ−ＯＲゲート４
６，４７を設けるだけで実現できるとともに、この従来
の装置の終段にＥＸ−ＯＲゲート４４，４５を設ける簡
素な構成により、データ化けの発生を記憶情報の１ビッ
ト分のみに抑えることが可能となる。従って、使用を重
ねるにつれて必然的に発生するメモリセル３１等の劣化
に起因するデータ化けによって多値記憶情報が失われて
も、効率良く且つ正確に誤り検出や誤り訂正を行うこと
が可能となる。
【０２２３】従って、第２の実施形態のＥＥＰＲＯＭに
よれば、使用を重ねるにつれて必然的に発生するメモリ
セル等の劣化に起因するデータ化けによって多値記憶情
報が失われても、効率良く且つ正確に誤り検出や誤り訂
正を行うことを極めて簡易な構成で実現可能としつつ
も、徒に回路構成を複雑化させることなく信号遅延を抑
止して、読み出し動作の高速化を図ることが可能とな
り、この利点を利用して、特に入出力された順にアクセ
スするための記憶場所が得られるような構造を有する、
いわゆるシリアルアクセス型のＥＥＰＲＯＭに適用して
好適である。
【０２２４】以下、本第２の実施形態のＥＥＰＲＯＭの
いくつかの変形例について説明する。
【０２２５】（変形例１）先ず、変形例１のＥＥＰＲＯ
Ｍについて述べる。このＥＥＰＲＯＭは、第２の実施形
態のそれとほぼ同様の構成を有するが、記憶情報に誤り
検出用のパリティビットを設けた場合について例示す
る。なお、第２の実施形態のＥＥＰＲＯＭに対応する構
成部材等については同符号を記して説明を省略する。
【０２２６】このＥＥＰＲＯＭの主要構成は、第２の実
施形態の場合と同様、図２９に示すように、メモリセル
アレイ１１や符号化回路部３４、復号化回路部３５を備
えているが、符号化回路部３４にパリティビットの生成
機能が付加されているとともに、復号化回路部３５に誤
り検出機能が付加されている点で異なる。
【０２２７】即ち、この符号化回路部３４は、ＥＸ−Ｏ
Ｒゲート４６，４７を備えるとともに、入力したバイナ
リデータの例えば８ビット毎に１ビットのパリティビッ
トを付加するものである。この場合、８ビットの情報ビ
ットにパリティビットを加えた９ビットでデータ列を構
成し、常に”１”の個数が奇数となるようにする（奇数
パリティの例）。そして、符号化回路部３４により入力
するバイナリデータの８ビット毎に１ビットのパリティ
ビットを付加してデータ列を作成した後、ＥＸ−ＯＲゲ
ート４６，４７を通して第２の実施形態の場合と同様に
データ列を第１の情報に変換し、３個のメモリセル３１
を用いてこのデータ列を記憶させる。即ち、図３０に示
すように、メモリセル３１ａ，３１ｂ及び３１ｃに第１
の情報（ｍ１，ｍ２，・・・，ｍ８，ｐ１）が順次収め
られることになる。なお、ｍ１〜ｍ８は情報ビットであ
り、ｐ１はパリティビットである。
【０２２８】このパリティビットを付加することによ
り、メモリセル３１から復号化回路部３３を介して第２
の情報が作成された際に、再構成された９ビットの第２
の情報のうち、”１”の個数が奇数であれば第２の情報
に誤りはなく、偶数であれば誤りが生じたものと判定さ
れる。
【０２２９】通常、奇数パリティによるパリティチェッ
ク法では、８ビットのバイナリデータのうち２ビット以
上のデータ化けがあれば、もはや正確な判定は不可能と
なる。それに対して、この変形例１のＥＥＰＲＯＭにお
いては、１つのメモリセルに記憶された第１の情報に誤
りが生じ、例えば”１００”が”０１１”にデータ化け
した場合でも、読み出された第２の情報については”１
１０”が”０１０”にデータ化けしたに過ぎず、１ビッ
ト分のみの誤りが発生したことになる。また、連続した
記憶情報（ここでは８ビット分）について２個以上のメ
モリセル３１の記憶情報に共にデータ化けが生じる可能
性は極めて低いため無視できる。従って、このパリティ
チェック法により、十分に高い精度を持って記憶情報の
誤り検出を行うことができる。
【０２３０】変形例１のＥＥＰＲＯＭにおいては、３ビ
ットのバイナリデータを記憶情報とし、この記憶情報を
構成する各ビットに出力順位を設け、特に上位ビットの
情報を最も速く出力するようにして、上位ビットの情報
がトランジスタＴｒ１１による１回の判定動作により特
定されて出力される。具体的には、ここで、記憶情報の
取り得る値を順に並べた場合、当該記憶情報のビット数
と同数の上位ビットが同一である２つのグループが形成
されるが、変形例１ではこのことを利用し、トランジス
タＴｒ１１による１回の判定動作のみで２つのグループ
の何れであるか、即ち上位ビットが特定され、先ず初め
にこの上位ビットが出力される。
【０２３１】しかも、変形例１のＥＥＰＲＯＭによれ
ば、各メモリセル３１に直接記憶される情報は第１の情
報として従来の装置の前段にＥＸ−ＯＲゲート４６，４
７を設けるだけで実現できるとともに、この従来の装置
の終段にＥＸ−ＯＲゲート４４，４５を設ける簡素な構
成により、データ化けの発生を記憶情報の１ビット分の
みに抑えることが可能となる。従って、使用を重ねるに
つれて必然的に発生するメモリセル３１等の劣化に起因
するデータ化けによって多値記憶情報が失われても、効
率良く且つ正確に誤り検出を行うことが可能となる。
【０２３２】従って、変形例１のＥＥＰＲＯＭによれ
ば、使用を重ねるにつれて必然的に発生するメモリセル
等の劣化に起因するデータ化けによって多値記憶情報が
失われても、効率良く且つ正確に誤り検出を行うことを
極めて簡易な構成で実現可能としつつも、徒に回路構成
を複雑化させることなく信号遅延を抑止して、読み出し
動作の高速化を図ることが可能となり、この利点を利用
して、特に入出力された順にアクセスするための記憶場
所が得られるような構造を有する、いわゆるシリアルア
クセス型のＥＥＰＲＯＭに適用して好適である。
【０２３３】（変形例２）次に、変形例２のＥＥＰＲＯ
Ｍについて述べる。このＥＥＰＲＯＭは、第２の実施形
態のそれとほぼ同様の構成を有するが、記憶情報に誤り
訂正用の冗長ビットを設けた場合について例示する。な
お、第２の実施形態のＥＥＰＲＯＭに対応する構成部材
等については同符号を記して説明を省略する。
【０２３４】このＥＥＰＲＯＭの主要構成は、第２の実
施形態の場合と同様、図３１に示すように、メモリセル
アレイ３１や符号化回路部３６、復号化回路部３７を備
えているが、符号化回路部３６にハミング符号化法によ
る冗長ビットを付加する機能が付加されているととも
に、復号化回路部３７に誤り訂正機能が付加されている
点で異なる。
【０２３５】即ち、この符号化回路部３６は、ＥＸ−Ｏ
Ｒゲート４６，４７を備えるとともに、入力したバイナ
リデータを４ビットずつ区切り、ハミング符号化法によ
りこれら４ビットの記憶情報から３ビットの冗長ビット
を作成し、前記記憶情報に冗長ビットを付加して７ビッ
トのデータ列を構成するものである。この場合、図３２
に示すように、ＥＸ−ＯＲゲート４６，４７を通して第
２の実施形態の場合と同様にデータ列を第１の情報に変
換し、７個のメモリセル３１を１単位として、メモリセ
ル３１ａ，３１ｂ及びメモリセル３１ｃの上位ビットか
らなる７ビット分と、メモリセル３１ｃの中位、下位ビ
ット及びメモリセル３１ｄ及びメモリセル３１ｅの上
位、中位ビットからなる７ビット分と、メモリセル３１
ｅの下位ビット及びメモリセル３１ｆ，３１ｇからなる
７ビット分とにそれぞれ各第１の情報（ｍ１，ｍ２，ｍ
３，ｍ４，ｑ１，ｑ２，ｑ３）、（ｍ５，ｍ６，ｍ７，
ｍ８，ｑ４，ｑ５，ｑ６）、（ｍ９，ｍ１０，ｍ１１，
ｍ１２，ｑ７，ｑ８，ｑ９）が記憶されることになる。
なお、ｍ１〜ｍ１２は情報ビットであり、ｑ１〜ｐ９は
冗長ビットである。
【０２３６】この第１の情報を用いることにより、メモ
リセル３１から復号化回路部３６を介して第２の情報が
読み出された際に、再構成された７ビットの第２の情報
から誤り訂正を行う。もちろん、誤りがなければ正しい
記憶情報が復号化回路部３７から出力されることにな
る。
【０２３７】通常、４ビットの記憶情報に３ビットの冗
長データを付加したデータ列を用いたハミング符号化法
では、７ビットのバイナリデータのうち２ビット以上の
データ化けがあれば、もはや正確な判定は不可能とな
る。それに対して、この変形例２のＥＥＰＲＯＭにおい
ては、１つのメモリセルに記憶された第１の情報に誤り
が生じ、例えば”１００”が”０１１”にデータ化けし
た場合でも、読み出された第２の情報については”１１
０”が”０１０”にデータ化けしたに過ぎず、１ビット
分のみの誤りが発生したことになる。また、連続した記
憶情報（ここでは７ビット分）について２個以上のメモ
リセル１０の記憶情報に共にデータ化けが生じる可能性
は極めて低いため無視できる。従って、このハミング符
号化法により、十分に高い精度を持って記憶情報の誤り
訂正を行うことができる。
【０２３８】変形例２のＥＥＰＲＯＭにおいては、３ビ
ットのバイナリデータを記憶情報とし、この記憶情報を
構成する各ビットに出力順位を設け、特に上位ビットの
情報を最も速く出力するようにして、上位ビットの情報
がトランジスタＴｒ１１による１回の判定動作により特
定されて出力される。具体的には、ここで、記憶情報の
取り得る値を順に並べた場合、当該記憶情報のビット数
と同数の上位ビットが同一である２つのグループが形成
されるが、変形例２ではこのことを利用し、トランジス
タＴｒ１１による１回の判定動作のみで２つのグループ
の何れであるか、即ち上位ビットが特定され、先ず初め
にこの上位ビットが出力される。
【０２３９】しかも、変形例２のＥＥＰＲＯＭによれ
ば、各メモリセル３１に直接記憶される情報は第１の情
報として従来の装置の前段にＥＸ−ＯＲゲート４６，４
７を設けるだけで実現できるとともに、この従来の装置
の終段にＥＸ−ＯＲゲート４４，４５を設ける簡素な構
成により、データ化けの発生を記憶情報の１ビット分の
みに抑えることが可能となる。従って、使用を重ねるに
つれて必然的に発生するメモリセル３１等の劣化に起因
するデータ化けによって多値記憶情報が失われても、効
率良く且つ正確に誤り訂正を行うことが可能となる。
【０２４０】従って、変形例２のＥＥＰＲＯＭによれ
ば、使用を重ねるにつれて必然的に発生するメモリセル
等の劣化に起因するデータ化けによって多値記憶情報が
失われても、効率良く且つ正確に誤り訂正を行うことを
極めて簡易な構成で実現可能としつつも、徒に回路構成
を複雑化させることなく信号遅延を抑止して、読み出し
動作の高速化を図ることが可能となり、この利点を利用
して、特に入出力された順にアクセスするための記憶場
所が得られるような構造を有する、いわゆるシリアルア
クセス型のＥＥＰＲＯＭに適用して好適である。
【０２４１】（変形例３）次に、変形例３のＥＥＰＲＯ
Ｍについて述べる。このＥＥＰＲＯＭは、第２の実施形
態のそれとほぼ同様の構成を有するが、復号化回路部の
構成が若干異なる点で相違する。なお、第２の実施形態
のＥＥＰＲＯＭに対応する構成部材等については同符号
を記して説明を省略する。
【０２４２】このＥＥＰＲＯＭの主要構成は、第２の実
施形態の場合と同様、図３３に示すように、メモリセル
アレイ３１や符号化回路部３２、復号化回路部３８等を
備えて復号化回路部３８の構成は復号化回路部３３とは
若干異なり、図３４に示すように、各メモリセル１０と
接続され、しきい値電圧がそれぞれ７．５Ｖ，６．５
Ｖ，５．５Ｖ，４．５Ｖ，３．５Ｖ，２．５Ｖ，１．５
Ｖに設定されたトランジスタＴｒ１１，Ｔｒ１２，Ｔｒ
１３，Ｔｒ１４，Ｔｒ１５，Ｔｒ１６，Ｔｒ１７と、こ
れらトランジスタＴｒ１１〜Ｔｒ１７のそれぞれに接続
されたセンスアンプ１４１，１４２，１４３，１４４，
１４５，１４６，１４７と、センスアンプ１４１〜１４
７がそれぞれ接続された端子ＳＯ１，ＳＯ２，ＳＯ３，
ＳＯ４，ＳＯ５，ＳＯ６，ＳＯ７のうち、端子ＳＯ２，
ＳＯ４と接続されたＡＮＤゲート１５１と、ＮＯＴゲー
ト１５２を介した端子ＳＯ４及び端子ＳＯ６と接続され
たＡＮＤゲート１５３と、ＡＮＤゲート１５１，１５３
と接続されたＯＲゲート１５４と、端子ＳＯ１，ＯＲゲ
ート１５４、端子ＳＯ４と接続されたＡＮＤゲート１５
６と、端子ＳＯ３，ＮＯＴゲート１５５を介したＯＲゲ
ート１５４，端子ＳＯ４と接続されたＡＮＤゲート１５
７と、ＮＯＴゲート１５２を介した端子ＳＯ４，ＯＲゲ
ート１５４，端子ＳＯ５と接続されたＡＮＤゲート１５
８と、ＮＯＴゲート１５２を介した端子ＳＯ４，ＮＯＴ
ゲート１５５を介したＯＲゲート１５４，端子ＳＯ７と
接続されたＡＮＤゲート１５９と、ＡＮＤゲート１５６
〜１５９と接続されたＯＲゲート１６０と、端子ＳＯ４
からの信号及びＯＲゲート１５４からの信号がそれぞれ
入力するように接続されたＥＸ−ＯＲゲート４４と、Ｏ
Ｒゲート１５４からの信号及びＯＲゲート１６０からの
信号がそれぞれ入力するように接続されたＥＸ−ＯＲゲ
ート４５とを備えて構成されている。そして、端子ＳＯ
４が出力端子ＤＯ１と直接に接続され、ＥＸ−ＯＲゲー
ト４４が出力端子ＤＯ２と、ＥＸ−ＯＲゲート４５が出
力端子ＤＯ３とそれぞれ接続されている。この場合、図
３５に示すように、更に選択回路２００を設けることが
好適である。以下、図３５に基づいて選択回路２００を
備えたＥＥＰＲＯＭについて説明する。この復号化回路
部３８においては、出力端子ＤＯ１から記憶情報の上位
ビットが、出力端子ＤＯ２から記憶情報の中位ビット
が、出力端子ＤＯ３から記憶情報の下位ビットがそれぞ
れ出力される。
【０２４３】選択回路２００は、各メモリセル３１及び
リファレンストランジスタＴｒ１１，Ｔｒ１２，Ｔｒ１
３，Ｔｒ１４，Ｔｒ１５，Ｔｒ１６，Ｔｒ１７とそれぞ
れ接続端子２００ａ，２００ｂ，２００ｃ，２００ｄ，
２００ｅ，２００ｆ，２００ｇ及び２００ｈを介して接
続されており、接続端子２００ａに切り換えスイッチ２
００Ａが設けられて構成されている。この切り換えスイ
ッチ２００Ａは、接続端子２００ｂ〜２００ｈとの間で
各々選択的に接続可能とされており、メモリセル３１か
らの記憶情報に応じ、後述する記憶情報の読み出し動作
のフローに従って、接続端子２００ａと接続端子２００
ｂ〜２００ｈのうちの１つとを任意に接続するものであ
る。
【０２４４】このＥＥＰＲＯＭを用いた記憶情報の書き
込み方法及び読み出し方法は、第２の実施形態の場合と
同様であるが、ここでは読み出し方法の具体例につい
て、図２５及び図２６を再び用いて説明する。
【０２４５】先ず、記憶状態が「Ｒ１，Ｒ２，Ｒ３或い
はＲ４」と「Ｒ５，Ｒ６，Ｒ７或いはＲ８」との何れに
あるか、即ちメモリセル３１に記憶された第１の情報の
上位ビットが”０”と”１”との何れであるかをトラン
ジスタＴｒ１１を用いて判定する。この場合、この場
合、選択回路２００における切り換えスイッチ２００Ａ
の制御により、メモリセル３１とリファレンストランジ
スタＴｒ１１とを接続する。そして、ソース３及びドレ
イン４とゲート電極６に９Ｖ程度を印加し（ステップＳ
２１）、ドレイン電流をセンスアンプ４１で検出し、し
きい値電圧ＶT とトランジスタＴｒ１１のしきい値電圧
との大小関係を判定する（ステップＳ２２）。このと
き、しきい値電圧ＶT がトランジスタＴｒ１１のしきい
値電圧より大きい場合、即ち、トランジスタＴｒ１１の
電流よりメモリセルの電流が小さい場合には上位ビット
が”１”であると判定され、しきい値電圧ＶT がトラン
ジスタＴｒ１１のしきい値電圧より小さい場合、即ち、
トランジスタＴｒ１１の電流よりメモリセルの電流が大
きい場合には上位ビットが”０”であると判定され、セ
ンスアンプ４１から出力される。この第１の情報の上位
ビットは第２の情報の上位ビットと等しく、この信号が
記憶情報の上位ビットとして中位ビット及び下位ビット
に先立って出力端子ＤＯ１から出力される（ステップＳ
２３，ステップＳ２４）。
【０２４６】続いて、メモリセル３１に記憶された第１
の情報の中位ビットが”０”と”１”との何れであるか
を判定する。即ち、しきい値電圧ＶT がトランジスタＴ
ｒ１１より大きい場合には、同様の読み出し動作をトラ
ンジスタＴｒ１２を用いて行う。即ち、選択回路２００
における切り換えスイッチ２００Ａの制御により、メモ
リセル３１とリファレンストランジスタＴｒ１２とを接
続する。そして、メモリセル３１に流れる電流とトラン
ジスタＴｒ１２に流れる電流とを比較する（ステップＳ
２５）。他方、しきい値電圧ＶT がトランジスタＴｒ１
１のしきい値電圧より小さい場合には、同様の読み出し
動作をトランジスタＴｒ１３を用いて行う。即ち、選択
回路２００における切り換えスイッチ２００Ａの制御に
より、メモリセル３１とリファレンストランジスタＴｒ
１３とを接続する。そして、メモリセルに流れる電流と
トランジスタＴｒ１３に流れる電流とを比較する（ステ
ップＳ２６）。
【０２４７】ステップＳ２５において、しきい値電圧Ｖ
T がトランジスタＴｒ１２のしきい値電圧より大きい場
合、即ちトランジスタＴｒ１２に流れる電流よりメモリ
セルに流れる電流が小さい場合には、第１の情報の中位
ビットが”１”であると判定され、センスアンプ４２か
ら出力される。そして、この中位ビット”１”が第１の
情報の上位ビット”１”とともにＥＸ−ＯＲゲート４４
に入力する。そして、このＥＸ−ＯＲゲート４４におい
て情報”１１”が第２の情報の中位ビット”０”に変換
され、記憶情報の中位ビットとして出力端子ＤＯ２から
出力される（ステップＳ２７）。
【０２４８】一方、ステップＳ２５において、しきい値
電圧ＶT がトランジスタＴｒ１２のしきい値電圧より小
さい場合、即ちトランジスタＴｒ１２に流れる電流より
メモリセルに流れる電流が大きい場合には、第１の情報
の中位ビットが”０”であると判定され、センスアンプ
４２から出力される。そして、この中位ビット”０”が
第１の情報の上位ビット”１”とともにＥＸ−ＯＲゲー
ト４４に入力する。そして、このＥＸ−ＯＲゲート４４
において情報”１０”が第２の情報の中位ビット”１”
に変換され、記憶情報の中位ビットとして出力端子ＤＯ
２から出力される（ステップＳ２８）。
【０２４９】また、ステップＳ２６において、しきい値
電圧ＶT がトランジスタＴｒ１３のしきい値電圧より大
きい場合、即ちトランジスタＴｒ１３に流れる電流より
メモリセルに流れる電流が小さい場合には、第１の情報
の中位ビットが”１”であると判定され、センスアンプ
４２から出力される。そして、この中位ビット”１”が
第１の情報の上位ビット”０”とともにＥＸ−ＯＲゲー
ト４４に入力する。そして、このＥＸ−ＯＲゲート４４
において情報”１０”が第２の情報の中位ビット”１”
に変換され、記憶情報の中位ビットとして出力端子ＤＯ
２から出力される（ステップＳ２９）。
【０２５０】一方、ステップＳ２６において、しきい値
電圧ＶT がトランジスタＴｒ１３のしきい値電圧より小
さい場合、即ちトランジスタＴｒ１３に流れる電流より
メモリセルに流れる電流が大きい場合には、第１の情報
の中位ビットが”０”であると判定され、センスアンプ
４２から出力される。そして、この中位ビット”０”が
第１の情報の上位ビット”１”とともにＥＸ−ＯＲゲー
ト４４に入力する。そして、このＥＸ−ＯＲゲート４４
において情報”００”が第２の情報の中位ビット”０”
に変換され、記憶情報の中位ビットとして出力端子Ｄ０
２から出力される（ステップＳ３０）。
【０２５１】続いて、しきい値電圧ＶT がトランジスタ
Ｔｒ１３のしきい値電圧より小さい場合には、同様の読
み出し動作をトランジスタＴｒ１４を用いて行う。即
ち、選択回路２００における切り換えスイッチ２００Ａ
の制御により、メモリセル３１とリファレンストランジ
スタＴｒ１４とを接続する。そして、メモリセル３１の
電流とトランジスタＴｒ１４の電流とを比較する（ステ
ップＳ３１）。他方、しきい値電圧ＶT がトランジスタ
Ｔｒ１３のしきい値電圧より大きい場合には、同様の読
み出し動作をトランジスタＴｒ１５を用いて行う。即
ち、選択回路２００における切り換えスイッチ２００Ａ
の制御により、メモリセル３１とリファレンストランジ
スタＴｒ１５とを接続する。そして、メモリセル３１の
電流とトランジスタＴｒ１５の電流とを比較する（ステ
ップＳ３２）。
【０２５２】ステップＳ３１において、しきい値電圧Ｖ
T がトランジスタＴｒ１４のしきい値電圧より大きい場
合、即ちトランジスタＴｒ１４の電流よりメモリセルの
電流が小さい場合には、下位ビットが”１”、即ちメモ
リセル３１に記憶された第１の情報は”００１”である
と判定され（ステップＳ３３）、センスアンプ４３から
出力される。そして、その下位ビット”１”が第１の情
報の中位ビット”０”とともにＥＸ−ＯＲゲート４５に
入力する。ここで、このＥＸ−ＯＲゲート４５において
情報”０１”が第２の情報の下位ビット”１”に変換さ
れ、記憶情報の下位ビットとして出力端子ＤＯ３から出
力される（ステップＳ３４）。従ってこの場合、メモリ
セル４１から読み出された記憶情報（第２の情報）は第
１の情報に等しく”００１”となる。
【０２５３】一方、ステップＳ３１において、しきい値
電圧ＶT がトランジスタＴｒ１４のしきい値電圧より小
さい場合、即ちトランジスタＴｒ１４の電流よりメモリ
セルの電流が大きい場合には、下位ビットが”０”、即
ちメモリセル３１に記憶された第１の情報は”０００”
であると判定され（ステップＳ３５）、センスアンプ４
３から出力される。そして、その下位ビット”０”が第
１の情報の中位ビット”０”とともにＥＸ−ＯＲゲート
４５に入力する。ここで、このＥＸ−ＯＲゲート４５に
おいて情報”００”が第２の情報の下位ビット”０”に
変換され、記憶情報の下位ビットとして出力端子ＤＯ３
から出力される（ステップＳ３６）。従ってこの場合、
メモリセル４１から読み出された記憶情報（第２の情
報）は第１の情報に等しく”０００”となる。
【０２５４】ステップＳ３２において、しきい値電圧Ｖ
T がトランジスタＴｒ１５のしきい値電圧より大きい場
合、即ちトランジスタＴｒ１５の電流よりメモリセルの
電流が小さい場合には、下位ビットが”１”、即ちメモ
リセル３１に記憶された第１の情報は”０１１”である
と判定され（ステップＳ３７）、センスアンプ４３から
出力される。そして、その下位ビット”１”が第１の情
報の中位ビット”１”とともにＥＸ−ＯＲゲート４５に
入力する。ここで、このＥＸ−ＯＲゲート４５において
情報”１１”が第２の情報の下位ビット”０”に変換さ
れ、記憶情報の下位ビットとして出力端子ＤＯ３から出
力される（ステップＳ３８）。従ってこの場合、メモリ
セル４１から読み出された記憶情報は”０１０”とな
る。
【０２５５】一方、ステップＳ３２において、しきい値
電圧ＶT がトランジスタＴｒ１５のしきい値電圧より小
さい場合、即ちトランジスタＴｒ１５の電流よりメモリ
セルの電流が大きい場合には、下位ビットが”０”、即
ちメモリセル３１に記憶された第１の情報は”０１０”
であると判定され（ステップＳ３９）、センスアンプ４
３から出力される。そして、その下位ビット”０”が第
１の情報の中位ビット”１”とともにＥＸ−ＯＲゲート
４５に入力する。ここで、このＥＸ−ＯＲゲート４５に
おいて情報”１０”が第２の情報の下位ビット”１”に
変換され、記憶情報の下位ビットとして出力端子ＤＯ３
から出力される（ステップＳ４０）。従ってこの場合、
メモリセル４１から読み出された記憶情報は”０１１”
となる。
【０２５６】また、しきい値電圧ＶT がトランジスタＴ
ｒ１２のしきい値電圧より小さい場合には、ステップＳ
４１において、同様の読み出し動作をトランジスタＴｒ
１６を用いて行う。即ち、選択回路２００における切り
換えスイッチ２００Ａの制御により、メモリセル３１と
リファレンストランジスタＴｒ１６とを接続する。そし
て、メモリセル３１の電流とトランジスタＴｒ１６の電
流と比較する（ステップＳ４１）。他方、しきい値電圧
ＶT がトランジスタＴｒ１２のしきい値電圧より大きい
場合には、同様の読み出し動作をトランジスタＴｒ１７
を用いて行う。即ち、選択回路２００における切り換え
スイッチ２００Ａの制御により、メモリセル３１とリフ
ァレンストランジスタＴｒ１７とを接続する。そして、
メモリセル３１の電流とトランジスタＴｒ１７の電流と
を比較する（ステップＳ４２）。
【０２５７】ステップＳ４１において、しきい値電圧Ｖ
T がトランジスタＴｒ１６のしきい値電圧より大きい場
合、即ちトランジスタＴｒ１６の電流よりメモリセルの
電流が小さい場合には、下位ビットが”１”、即ちメモ
リセル３１に記憶された第１の情報は”１０１”である
と判定され（ステップＳ４３）、センスアンプ４３から
出力される。そして、その下位ビット”１”が第１の情
報の中位ビット”０”とともにＥＸ−ＯＲゲート４５に
入力する。ここで、このＥＸ−ＯＲゲート４５において
情報”０１”が第２の情報の下位ビット”１”に変換さ
れ、記憶情報の下位ビットとして出力端子Ｄ０Ｏ３から
出力される（ステップＳ４４）。従ってこの場合、上述
のように変換された記憶情報の中位ビットが”１”であ
るので、メモリセル４１から読み出された記憶情報（第
２の情報）は”１１１”となる。
【０２５８】一方、ステップＳ４１において、しきい値
電圧ＶT がトランジスタＴｒ１６のしきい値電圧より小
さい場合、即ちトランジスタＴｒ１６の電流よりメモリ
セルの電流が大きい場合には、下位ビットが”０”、即
ちメモリセル３１に記憶された第１の情報は”１００”
であると判定され（ステップＳ４５）、センスアンプ４
３から出力される。そして、その下位ビット”０”が第
１の情報の中位ビット”０”とともにＥＸ−ＯＲゲート
４５に入力する。ここで、このＥＸ−ＯＲゲート４５に
おいて情報”００”が第２の情報の下位ビット”０”に
変換され、記憶情報の下位ビットとして出力端子ＤＯ３
から出力される（ステップＳ４６）。従ってこの場合、
上述のように変換された記憶情報の中位ビットが”１”
であるので、メモリセル４１から読み出された記憶情報
（第２の情報）は”１１０”となる。
【０２５９】ステップＳ４２において、しきい値電圧Ｖ
T がトランジスタＴｒ１７のしきい値電圧より大きい場
合、即ちトランジスタＴｒ１７の電流よりメモリセルの
電流が小さい場合には、下位ビットが”１”、即ちメモ
リセル３１に記憶された第１の情報は”１１１”である
と判定され（ステップＳ４７）、センスアンプ４３から
出力される。そして、その下位ビット”１”が第１の情
報の中位ビット”１”とともにＥＸ−ＯＲゲート４５に
入力する。ここで、このＥＸ−ＯＲゲート４５において
情報”１１”が第２の情報の下位ビット”０”に変換さ
れ、記憶情報の下位ビットとして出力端子ＤＯ３から出
力される（ステップＳ４８）。従ってこの場合、上述の
ように変換された記憶情報の中位ビットが”０”である
ので、メモリセル４１から読み出された記憶情報は”１
００”となる。
【０２６０】一方、しきい値電圧ＶT がトランジスタＴ
ｒ１７のしきい値電圧より小さい場合、即ちトランジス
タＴｒ１７の電流よりメモリセルの電流が大きい場合に
は、下位ビットが”０”、即ちメモリセル３１に記憶さ
れた第１の情報は”１１０”であると判定され（ステッ
プＳ４９）、センスアンプ４３から出力される。そし
て、その下位ビット”０”が第１の情報の中位ビット”
１”とともにＥＸ−ＯＲゲート４５に入力する。ここ
で、このＥＸ−ＯＲゲート４５において情報”１０”が
第２の情報の下位ビット”１”に変換され、記憶情報の
下位ビットとして出力端子ＤＯ３から出力される（ステ
ップＳ５０）。従ってこの場合、上述のように変換され
た記憶情報の中位ビットが”０”であるので、メモリセ
ル４１から読み出された記憶情報は”１０１”となる。
【０２６１】なおこの場合、端子ＳＯ１〜ＳＯ７からの
出力と、出力端子ＤＯ１〜ＤＯ３からの出力との関係に
おいて、端子ＳＯ４と出力端子ＤＯ１とが直接に接続さ
れていることから、端子ＳＯ４からの出力と出力端子Ｄ
Ｏ１からの出力（上位ビット）とが完全に一致する。
【０２６２】また、各論理ゲート（１５１〜１５４）の
構成から、端子ＳＯ４からの出力、即ち出力端子ＤＯ１
からの出力である上位ビットが”１”であれば、端子Ｓ
Ｏ２からの出力がＯＲゲート１５４から出力されること
になる。一方、端子ＳＯ４からの出力、即ち出力端子Ｄ
Ｏ１からの出力である上位ビットが”０”であれば、端
子ＳＯ６からの出力がＯＲゲート１５４から出力される
ことになる。そして、端子ＳＯ４からの信号とＯＲゲー
ト１５４からの信号がＥＸ−ＯＲゲート４４に入力し、
当該ＥＸ−ＯＲゲート４４からの信号が中位ビットとし
て出力端子ＤＯ２から出力される。
【０２６３】更に、各論理ゲート（１５５〜１６０）の
構成から、端子ＳＯ４からの出力、即ち出力端子ＤＯ１
からの出力である上位ビットが”１”であり、しかも出
力端子ＤＯ２からの出力である中位ビットが”１”であ
れば、端子ＳＯ１からの出力がＯＲゲート１６０から出
力されることになる。一方、端子ＳＯ４からの出力が”
１”であり、しかも出力端子ＤＯ２からの出力である中
位ビットが”０”であれば、端子ＳＯ３からの出力がＯ
Ｒゲート１６０から出力されることになる。また、端子
ＳＯ４からの出力が”０”であり、しかも出力端子ＤＯ
２からの出力である中位ビットが”１”であれば、端子
ＳＯ５からの出力がＯＲゲート１６０から出力されるこ
とになる。そして、端子ＳＯ４からの出力が”０”であ
り、しかも出力端子ＤＯ２からの出力である中位ビット
が”０”であれば、端子ＳＯ７からの出力がＯＲゲート
１６０から出力されることになる。そして、ＯＲゲート
１５４からの信号とＯＲゲート１６０からの信号がＥＸ
−ＯＲゲート４５に入力し、当該ＥＸ−ＯＲゲート４５
からの信号が下位ビットとして出力端子ＤＯ３から出力
される。
【０２６４】従来のように、各メモリセル３１に直接記
憶される第１の情報（０００，００１，０１０，０１
１，１００，１０１，１１０，１１１）を記憶情報とす
る場合、例えばしきい値電圧ＶT がトランジスタＴｒ１
１のしきい値電圧（＝４．５Ｖ）を下回ると、記憶情
報”１００”が”０１１”にデータ化けを起こす。この
とき、上位ビット、中位ビット及び下位ビットの３ビッ
ト分全てにデータ化けが生じるのに対して、変形例３の
ＥＥＰＲＯＭでは上述のように１ビットのみにデータ化
けが生じる。従って、この第２の実施形態のＥＥＰＲＯ
Ｍを用いれば、メモリセル３１等に劣化が生じてデータ
化けが発生しても、１ビット分のみに抑えられるので、
通常行われるパリティー誤り検査符号を用いた誤り検出
法やハミング符号を用いた誤り訂正法により有効に誤り
検出及び誤り訂正を行うことが可能となる。
【０２６５】このように、変形例３のＥＥＰＲＯＭによ
れば、使用を重ねるにつれて必然的に発生するメモリセ
ル３１等の劣化に起因するデータ化けによって多値記憶
情報が失われても、効率良く且つ正確に誤り検出や誤り
訂正を行うことが可能となる。
【０２６６】変形例３においては、３ビットのバイナリ
データを記憶情報とし、この記憶情報を構成する各ビッ
トに出力順位を設け、特に上位ビットの情報を最も速く
出力するようにして、上位ビットの情報がトランジスタ
Ｔｒ１１による１回の判定動作により特定されて出力さ
れる。具体的には、ここで、記憶情報の取り得る値を順
に並べた場合、当該記憶情報のビット数と同数の上位ビ
ットが同一である２つのグループが形成されるが、変形
例３ではこのことを利用し、トランジスタＴｒ１１によ
る１回の判定動作のみで２つのグループの何れである
か、即ち上位ビットが特定され、先ず初めにこの上位ビ
ットが出力される。
【０２６７】しかも、変形例３のＥＥＰＲＯＭによれ
ば、各メモリセル３１に直接記憶される情報は第１の情
報として従来の装置の前段にＥＸ−ＯＲゲート４６，４
７を設けるだけで実現できるとともに、この従来の装置
の終段にＥＸ−ＯＲゲート４４，４５を設ける簡素な構
成により、データ化けの発生を記憶情報の１ビット分の
みに抑えることが可能となる。従って、使用を重ねるに
つれて必然的に発生するメモリセル３１等の劣化に起因
するデータ化けによって多値記憶情報が失われても、効
率良く且つ正確に誤り検出や誤り訂正を行うことが可能
となる。
【０２６８】従って、変形例３のＥＥＰＲＯＭによれ
ば、使用を重ねるにつれて必然的に発生するメモリセル
等の劣化に起因するデータ化けによって多値記憶情報が
失われても、効率良く且つ正確に誤り検出や誤り訂正を
行うことを極めて簡易な構成で実現可能としつつも、徒
に回路構成を複雑化させることなく信号遅延を抑止し
て、読み出し動作の高速化を図ることが可能となり、こ
の利点を利用して、特に入出力された順にアクセスする
ための記憶場所が得られるような構造を有する、いわゆ
るシリアルアクセス型のＥＥＰＲＯＭに適用して好適で
ある。
【０２６９】なお、第２の実施形態及びその諸変形例に
おいては、半導体記憶装置として不揮発性メモリである
８値型のＥＥＰＲＯＭを例示したが、信号電荷を蓄積す
るメモリキャパシタと、メモリキャパシタを選択するた
めのアクセストランジスタとを有して構成されており、
メモリキャパシタに所定の基準電圧を印加することによ
り電荷蓄積状態を設定し、基準電圧に対応した記憶情報
を記憶する揮発性メモリである８値型のＤＲＡＭにも適
用可能である。
【０２７０】また、第１の実施形態では４値（２ビッ
ト）の多値型のＥＥＰＲＯＭを、第２の実施形態では８
値（３ビット）の多値型のＥＥＰＲＯＭをそれぞれ例示
したが、本発明はこれらに限定されることはない。例え
ば、ＥＥＰＲＯＭ以外の不揮発性半導体記憶装置や、Ｄ
ＲＡＭ等の揮発性半導体記憶装置、その他のあらゆる多
値型の半導体記憶装置に適用することができる。また、
４値や８値のみならず、原理的には２n 値（＝ｎビッ
ト；ｎは２以上の自然数）の多値型の半導体記憶装置に
適用することも、更には記憶情報がバイナリデータの場
合（即ち２進法）のみならず各桁が”０”，”１”，”
２”からなる場合（即ち３進法）や記憶情報がそれ以上
の桁からなる場合に適用することも可能である。
【０２７１】更に、第１及び第２の実施形態及び諸変形
例において説明した書き込み方法及び読み出し方法の機
能を実現するように、各種のデバイスを動作させるため
のプログラムコード自体及びそのプログラムコードをコ
ンピュータに供給するための手段、例えばかかるプログ
ラムコードを格納した記憶媒体は本発明の範疇に属す
る。例えば、この記憶媒体としては、図１に示すよう
に、第１の実施形態にて説明した読み出し方法のステッ
プＳ１〜Ｓ１４を実現する記憶媒体５１や、図１０、図
１２、図１４、図１７に示すように、変形例１，２，
３，４の記憶媒体５２，５３，５４，５５、図２０に示
すように、第２の実施形態にて説明した読み出し方法の
ステップＳ２１〜Ｓ５０を実現する記憶媒体５６や、図
２９、図３１、図３３に示すように、変形例１，２，３
の記憶媒体５７，５８，５９が挙げられる。
【０２７２】記憶媒体５１〜５９は、記憶再生装置６０
により、そこに格納されているプログラムコードが読み
だされてコンピュータを動作させる。なお、かかるプロ
グラムコードを記憶する記憶媒体としては、例えばフロ
ッピーディスク、ハードディスク、光ディスク、光磁気
ディスク、ＣＤ−ＲＯＭ、磁気テープ、不揮発性のメモ
リカード、ＲＯＭ等を用いることができる。
【０２７３】また、コンピュータが供給されたプログラ
ムコードを実行することにより、前述の実施形態の機能
が実現されるだけでなく、そのプログラムコードがコン
ピュータにおいて稼働しているＯＳ（オペレーティング
システム）或いは他のアプリケーションソフト等の共同
して前述の実施形態の機能が実現される場合にもかかる
プログラムコードは本発明に含まれる。
【０２７４】更に、供給されたプログラムコードがコン
ピュータの機能拡張ボードやコンピュータに接続された
機能拡張ユニットに備わるメモリに格納された後、その
プログラムコードの指示に基づいてその機能拡張ボード
や機能拡張ユニットに備わるＣＰＵ等が実際の処理の一
部または全部を行い、その処理によって前述した実施形
態の機能が実現されるシステムも本発明に含まれる。
【０２７５】（第３の実施形態）先ず、第３の実施形態
について説明する。この第３の実施形態においては、記
憶情報を４値（＝２ビット）のバイナリデータとする不
揮発性半導体記憶装置であるＥＥＰＲＯＭについて例示
する。図３６は、第３の実施形態のＥＥＰＲＯＭの主要
構成を模式的に示す回路図であり、図３７は図３６に示
す主要構成に制御回路を付加した回路図、図３８はこの
ＥＥＰＲＯＭのメモリセルの主要構成を示す概略断面
図、図３９はメモリセルのしきい値電圧の分布を示す特
性図である。
【０２７６】この第３の実施形態のＥＥＰＲＯＭは、そ
の読み出し手段を含む近傍が、図３６に示すように、複
数のメモリセル３１１が行列状に配されてなるメモリセ
ル群（不図示）と、各々のメモリセル３１１と接続さ
れ、選択したメモリセル３１１の記憶情報を検出して出
力するデコーダ回路部３１２を備えて構成されている。
この場合、図３７に示すように、更に選択回路３１３を
設けることが好適である。以下、図３７に基づいて選択
回路３１３を備えたＥＥＰＲＯＭについて説明する。
【０２７７】各メモリセル３１１は、図３８に示すよう
に、ｐ型のシリコン半導体基板３０１上において、フィ
ールド酸化膜等の素子分離構造により画定された素子活
性領域２の表面領域にリン（Ｐ）や砒素（Ａｓ）等のｎ
型不純物がイオン注入されて形成された一対の不純物拡
散層であるソース３０３及びドレイン３０４と、ソース
３０３とドレイン３０４との間のチャネル領域Ｃ上にト
ンネル酸化膜３０５を介してパターン形成された各々孤
立した島状の浮遊ゲート３０６と、浮遊ゲート３０６上
にＯＮＯ膜等からなる誘電体膜３０７を介してパターン
形成されて浮遊ゲート３０６と容量結合する制御ゲート
３０８とを有して構成されている。
【０２７８】デコーダ回路部３１２は、しきい値電圧が
それぞれ３．５Ｖ，２．５Ｖ，１．５Ｖに設定されたリ
ファレンストランジスタＴｒ１，Ｔｒ２，Ｔｒ３と、こ
れらリファレンストランジスタＴｒ１〜Ｔｒ３のそれぞ
れに接続されたセンスアンプ３２１，３２２，３２３
と、センスアンプ３２１〜３２３がそれぞれ接続された
端子ＳＯ１，ＳＯ２，ＳＯ３のうち、端子ＳＯ１，ＳＯ
２と接続されたＡＮＤゲート３２４と、ＮＯＴゲート３
２５を介した端子ＳＯ２及び端子ＳＯ３と接続されたＡ
ＮＤゲート３２６と、ＡＮＤゲート３２４，３２６と接
続されたＯＲゲート３２７とを備えており、端子ＳＯ２
が出力端子ＤＯ１と直接接続され、ＯＲゲート３２７が
出力端子ＤＯ２と接続されて構成されている。このデコ
ーダ回路３１２においては、出力端子ＤＯ１から記憶情
報の上位ビットが、出力端子ＤＯ２から記憶情報の下位
ビットがそれぞれ出力される。
【０２７９】選択回路３１３は、各メモリセル３１１及
びリファレンストランジスタＴｒ１，Ｔｒ２，Ｔｒ３と
それぞれ接続端子３１３ａ，３１３ｂ，３１３ｃ及び３
１３ｄを介して接続されており、接続端子３１３ａに切
り換えスイッチ３１４が設けられて構成されている。こ
の切り換えスイッチ３１４は、接続端子３１３ｂ，３１
３ｃ及び３１３ｄとの間に選択的に接続可能とされてお
り、メモリセル３１１からの記憶情報に応じ、後述する
記憶情報の読み出し動作のフローに従って、接続端子３
１３ａと接続端子３１３ｂ〜３１３ｄのうちの１つとを
任意に接続するものである。
【０２８０】このＥＥＰＲＯＭは、図３９に示すよう
に、各メモリセル３１１に、４値（１Ｖ，２Ｖ，３Ｖ，
４Ｖ）の各しきい値電圧に対応した記憶情報が記憶可能
とされており、しきい値電圧が大きくなるほど第１の情
報の値も大きくなるように、４値（”００”，”０
１”，”１０”，”１１”）の記憶情報が記憶可能とさ
れている。
【０２８１】このＥＥＰＲＯＭは、以下に示すように各
メモリセル３１１の読み出し動作を行う。図４０は、読
み出し動作の各ステップを示すフローチャートである。
【０２８２】選択されたメモリセル３１１から読み出さ
れる記憶情報は、図３８に示すように、しきい値電圧
（ＶT ）が１Ｖ程度、２Ｖ程度、３Ｖ程度及び４Ｖ程度
の４つのピーク（４値）をもった分布を示す。図３９中
で、Ｒ１と表示された範囲にしきい値電圧ＶT が検出さ
れた場合には記憶状態が”００”であり、Ｒ２と表示さ
れた範囲にしきい値電圧ＶT が検出された場合には記憶
状態が”０１”である。また、Ｒ３と表示された範囲に
しきい値電圧ＶT が検出された場合には記憶状態が”１
０”であり、Ｒ４と表示された範囲にしきい値電圧ＶT
が検出された場合には記憶状態が”１１”である。
【０２８３】従って、先ず、記憶状態が「Ｒ１或いはＲ
２」と「Ｒ３或いはＲ４」との何れにあるか、即ちメモ
リセル１１に記憶された記憶情報の上位ビットが”０”
と”１”との何れであるかをトランジスタＴｒ２を用い
て判定する。この場合、選択回路３１３における切り換
えスイッチ３１４の制御により、メモリセル３１１とリ
ファレンストランジスタＴｒ２とを接続する。そして、
図４０に示すように、ソース３０３及びドレイン３０４
とゲート電極３０６に５Ｖ程度を印加し（ステップＳ１
０１）、ドレイン電流をセンスアンプ３２１で検出し、
しきい値電圧Ｖ T とトランジスタＴｒ２のしきい値電圧
との大小関係を判定する（ステップＳ１０２）。このと
き、しきい値電圧ＶT がトランジスタＴｒ２のしきい値
電圧より大きい場合、即ち、メモリセルのチャネル領域
Ｃに流れる電流よりトランジスタＴｒ２の電流が大きい
場合には上位ビットが”１”であると判定され、記憶情
報の上位ビットとして先ず初めに出力端子ＤＯ１から出
力される（ステップＳ１０３）。一方、しきい値電圧Ｖ
T がトランジスタＴｒ２のしきい値電圧より小さい場
合、即ち、トランジスタＴｒ２に流れる電流よりメモリ
セルに流れる電流が大きい場合には、上位ビットが”
０”であると判定され、記憶情報の上位ビットとして先
ず初めに出力端子ＤＯ１から出力される（ステップＳ
４）。
【０２８４】続いて、しきい値電圧ＶT がトランジスタ
Ｔｒ２のしきい値電圧より大きい場合には、同様の読み
出し動作をトランジスタＴｒ１を用いて行う。即ち、選
択回路３１３における切り換えスイッチ３１４の制御に
より、メモリセル３１１とリファレンストランジスタＴ
ｒ１とを接続する。そして、メモリセルに流れる電流と
トランジスタＴｒ１に流れる電流とを比較する（ステッ
プＳ１０５）。他方、しきい値電圧ＶT がトランジスタ
Ｔｒ２のしきい値電圧より小さい場合には、同様の読み
出し動作をトランジスタＴｒ３を用いて行う。即ち、選
択回路３１３における切り換えスイッチ３１４の制御に
より、メモリセル３１１とリファレンストランジスタＴ
ｒ３とを接続する。そして、メモリセルに流れる電流と
トランジスタＴｒ３に流れる電流とを比較する（ステッ
プＳ１０６）。
【０２８５】ステップＳ１０５において、上述の読み出
し動作でしきい値電圧ＶT がトランジスタＴｒ１のしき
い値電圧より大きい場合には、記憶情報の下位ビット
が”１”であると判定され、上位ビットに続いて出力端
子ＤＯ２から出力される（ステップＳ１０７）。この場
合、メモリセル３１１に記憶された記憶情報は”１１”
である。
【０２８６】一方、ステップＳ１０５において、しきい
値電圧ＶT がトランジスタＴｒ１のしきい値電圧より小
さい場合には、記憶情報の下位ビットが”０”であると
判定され、上位ビットに続いて出力端子ＤＯ２から出力
される（ステップＳ１０８）。この場合、メモリセル３
１１に記憶された記憶情報は”１０”である。
【０２８７】また、ステップＳ１０６において、上述の
読み出し動作でしきい値電圧ＶT がトランジスタＴｒ３
のしきい値電圧より大きい場合には、記憶情報の下位ビ
ットが”１”であると判定され、上位ビットに続いて出
力端子ＤＯ２から出力される（ステップＳ１０９）。こ
の場合、メモリセル１１に記憶された記憶情報は”０
１”である。
【０２８８】一方、ステップＳ１０６において、しきい
値電圧ＶT がトランジスタＴｒ３のしきい値電圧より小
さい場合には、記憶情報の下位ビットが”０”であると
判定され、上位ビットに続いて出力端子ＤＯ２から出力
される（ステップＳ１１０）。この場合、メモリセル３
１１に記憶された記憶情報は”００”である。
【０２８９】ここで、端子ＳＯ１〜ＳＯ３からの出力
と、出力端子ＤＯ１，ＤＯ２からの出力との関係を以下
の表６に示す。このように、ステップＳ１０１〜ステッ
プＳ１０４の一連の流れにおいては、端子ＳＯ２と出力
端子ＤＯ１とが直接接続されていることから、端子ＳＯ
２からの出力と出力端子ＤＯ１からの出力（上位ビッ
ト）とが完全に一致する。また、ステップＳ１０５〜ス
テップＳ１１０の一連の流れにおいては、各論理ゲート
（３２４〜３２７）の構成から、端子ＳＯ２からの出
力、即ち出力端子ＤＯ１からの出力である上位ビット
が”１”であれば、端子ＳＯ１からの出力が下位ビット
として出力端子ＤＯ２から出力されることになる。一
方、端子ＳＯ２からの出力、即ち出力端子ＤＯ１からの
出力である上位ビットが”０”であれば、端子ＳＯ３か
らの出力が下位ビットとして出力端子ＤＯ２から出力さ
れることになる。
【０２９０】
【表６】
【０２９１】以下、このＥＥＰＲＯＭへの記憶情報の書
き込み方法について説明する。
【０２９２】先ず、記憶情報”１１”を書き込む場合、
メモリセルのドレイン４を接地電位とし、ソース３０３
を開放し、制御ゲート３０８に２２Ｖ程度を印加する。
このとき、ドレイン３０４から電子がトンネル酸化膜３
０５を通して浮遊ゲート３０５に注入され、しきい値電
圧（ＶT ）が正方向へシフトする。そして、メモリセル
のしきい値電圧が４Ｖ程度に上昇する。この記憶状態
を”１１”とする。
【０２９３】次に、データ”１０”を書き込む場合、メ
モリセルのドレイン３０４を接地電位として、ソース３
０３を開放し、制御ゲート３０８に２０Ｖ程度を印加す
る。このとき、ドレイン３０４から電子がトンネル酸化
膜３０５を通して浮遊ゲート３０６に注入され、メモリ
セルのしきい値電圧が３Ｖ程度となる。この記憶状態
を”１０”とする。
【０２９４】次に、データ”０１”を書き込む場合、メ
モリセルのドレイン３０４を接地電位として、ソース３
０３を開放し、制御ゲート３０８に１８Ｖ程度を印加す
る。このとき、ドレイン３０４から電子がトンネル酸化
膜３０５を通して浮遊ゲート３０６に注入され、メモリ
セルのしきい値電圧が２Ｖ程度となる。この記憶状態
を”０１”とする。
【０２９５】次に、データ”００”を書き込む場合、メ
モリセルのドレイン３０４に１０Ｖ程度を印加して、ソ
ース３０３を開放し、制御ゲート３０８を接地電位とす
る。このとき、浮遊ゲート３０６に注入されていた電子
がドレイン３０４から引き抜かれ、メモリセルのしきい
値電圧が１Ｖ程度となる。この記憶状態を”００”とす
る。
【０２９６】以上説明したように、第３の実施形態のＥ
ＥＰＲＯＭにおいては、２ビットのバイナリデータを記
憶情報とし、この記憶情報を構成する各ビットに出力順
位を設け、選択回路３１３の制御により特に上位ビット
の情報を最も速く出力するようにして、上位ビットの情
報がトランジスタＴｒ２による１回の判定動作により特
定されて出力される。具体的には、ここで、記憶情報の
取り得る値を順に並べた場合、当該記憶情報のビット数
と同数の上位ビットが同一である２つのグループが形成
されるが（表１参照）、第１の実施形態ではこのことを
利用し、トランジスタＴｒ２による１回の判定動作のみ
で２つのグループの何れであるか、即ち上位ビットが特
定され、先ず初めにこの上位ビットが出力される。
【０２９７】従って、第３の実施形態のＥＥＰＲＯＭに
よれば、徒に回路構成を複雑化させることなく信号遅延
を抑止して、読み出し動作の高速化を図ることが可能と
なる。この利点を利用して、特に入出力された順にアク
セスするための記憶場所が得られるような構造を有す
る、いわゆるシリアルアクセス型のＥＥＰＲＯＭに適用
して好適である。
【０２９８】なお、第３の実施形態においては、半導体
記憶装置として不揮発性メモリである４値型のＥＥＰＲ
ＯＭを例示したが、信号電荷を蓄積するメモリキャパシ
タと、メモリキャパシタを選択するためのアクセストラ
ンジスタとを有して構成されており、メモリキャパシタ
に所定の基準電圧を印加することにより電荷蓄積状態を
設定し、基準電圧に対応した記憶情報を記憶する揮発性
メモリである４値型のＤＲＡＭにも適用可能である。
【０２９９】（第４の実施形態）次いで、本発明の第４
の実施形態について説明する。この第４の実施形態にお
いては、８値（＝３ビット）の記憶情報を記憶すること
が可能な不揮発性半導体記憶装置であるＥＥＰＲＯＭに
ついて例示する。図４１は、第４の実施形態のＥＥＰＲ
ＯＭの主要構成を示す概略断面図であり、図４２は図４
１に示す主要構成に制御回路を付加した回路図、図４３
はメモリセルのしきい値電圧の分布を示す特性図であ
る。
【０３００】この第４の実施形態のＥＥＰＲＯＭは、図
４０に示すように、複数のメモリセル４３１が行列状に
配されてなるメモリセル群（不図示）と、各々のメモリ
セル４１１と接続され、選択したメモリセル４３１の記
憶情報を検出して出力するデコーダ回路部４３２を備え
て構成されている。この場合、図４２に示すように、更
に選択回路４３３を設けることが好適である。以下は、
図４２に基づいて選択回路４３３を備えたＥＥＰＲＯＭ
について説明する。
【０３０１】各メモリセル４３１は、第３の実施形態の
各メモリセル１１と同様に、ｐ型のシリコン半導体基板
３０１上において、フィールド酸化膜等の素子分離構造
により画定された素子活性領域３０２の表面領域にリン
（Ｐ）や砒素（Ａｓ）等のｎ型不純物がイオン注入され
て形成された一対の不純物拡散層であるソース３０３及
びドレイン３０４と、ソース３０３とドレイン３０４と
の間のチャネル領域Ｃ上にトンネル酸化膜３０５を介し
てパターン形成された各々孤立した島状の浮遊ゲート３
０６と、浮遊ゲート３０６上にＯＮＯ膜等からなる誘電
体膜３０７を介してパターン形成されて浮遊ゲート３０
６と容量結合する制御ゲート３０８とを有して構成され
ている。
【０３０２】デコーダ回路部３３２は、しきい値電圧が
それぞれ７．５Ｖ，６．５Ｖ，５．５Ｖ，４．５Ｖ，
３．５Ｖ，２．５Ｖ，１．５Ｖに設定されたリファレン
ストランジスタＴｒ１１，Ｔｒ１２，Ｔｒ１３，Ｔｒ１
４，Ｔｒ１５，Ｔｒ１６，Ｔｒ１７と、これらリファレ
ンストランジスタＴｒ１１〜Ｔｒ１７のそれぞれに接続
されたセンスアンプ４４１，４４２，４４３，４４４，
４４５，４４６，４４７と、センスアンプ４４１〜４４
７がそれぞれ接続された端子ＳＯ１，ＳＯ２，ＳＯ３，
ＳＯ４，ＳＯ５，ＳＯ６，ＳＯ７のうち、端子ＳＯ２，
ＳＯ４と接続されたＡＮＤゲート４５１と、ＮＯＴゲー
ト４５２を介した端子ＳＯ４及び端子ＳＯ６と接続され
たＡＮＤゲート４５３と、ＡＮＤゲート４５１，４５３
と接続されたＯＲゲート４５４と、端子ＳＯ１，ＯＲゲ
ート４５４、端子ＳＯ４と接続されたＡＮＤゲート４５
６と、端子ＳＯ３，ＮＯＴゲート４５５を介したＯＲゲ
ート４５４，端子ＳＯ４と接続されたＡＮＤゲート４５
７と、ＮＯＴゲート４５２を介した端子ＳＯ４，ＯＲゲ
ート４５４，端子ＳＯ５と接続されたＡＮＤゲート４５
８と、ＮＯＴゲート４５２を介した端子ＳＯ４，ＮＯＴ
ゲート４５５を介したＯＲゲート４５４，端子ＳＯ７と
接続されたＡＮＤゲート４５９と、ＡＮＤゲート４５６
〜４５９と接続されたＯＲゲート４６０を備えて構成さ
えている。そして、このデコーダ回路部４３２において
は、端子ＳＯ４が出力端子ＤＯ１と直接接続され、ＯＲ
ゲート４５４が出力端子ＤＯ２と、ＯＲゲート４６０が
出力端子ＤＯ３とそれぞれ接続されており、出力端子Ｄ
Ｏ１から記憶情報の上位ビットが、出力端子ＤＯ２から
記憶情報の中位ビットが、出力端子ＤＯ３から記憶情報
の下位ビットがそれぞれ出力される。
【０３０３】選択回路４１３は、各メモリセル４３１及
びリファレンストランジスタＴｒ１，Ｔｒ２，Ｔｒ３，
Ｔｒ１４，Ｔｒ１５，Ｔｒ１６，Ｔｒ１７とそれぞれ接
続端子４３３ａ，４３３ｂ，４３３ｃ，４３３ｄ，４３
３ｅ，４３３ｆ，４３３ｇ，４３３ｈを介して接続され
ており、接続端子４３３ａに切り換えスイッチ４３４が
設けられて構成されている。この切り換えスイッチ４３
４は、接続端子４１３ｂ〜４１３ｇとの間に選択的に接
続可能とされており、メモリセル４３１からの記憶情報
に応じ、後述する記憶情報の読み出し動作のフローに従
って、接続端子４３３ａと接続端子４３３ｂ〜４３３ｈ
のうちの１つとを任意に接続するものである。
【０３０４】このＥＥＰＲＯＭは、図４３に示すよう
に、各メモリセル４３１に、８値（１Ｖ，２Ｖ，３Ｖ，
４Ｖ，５Ｖ，６Ｖ，７Ｖ）の各しきい値電圧に対応した
記憶情報が記憶可能とされており、しきい値電圧が大き
くなるほど記憶情報の値も大きくなるように、８値（”
０００”，”００１”，”０１０”，”０１１”，”１
００”，”１０１”，”１１０”，”１１１”）の記憶
情報が記憶可能とされている。
【０３０５】このＥＥＰＲＯＭは、以下に示すように各
メモリセル４３１の読み出し動作を行う。図４４及び図
４５は、読み出し動作の各ステップを示すフローチャー
トである。
【０３０６】選択されたメモリセル４３１から読み出さ
れる記憶情報は、図４３に示すように、しきい値電圧
（ＶT ）が１Ｖ程度、２Ｖ程度、３Ｖ程度、４Ｖ程度、
５Ｖ程度、６Ｖ程度、７Ｖ程度、８Ｖ程度の８つのピー
ク（８値）をもった分布を示す。図４３中で、Ｒ１と表
示された範囲にしきい値電圧ＶT が検出された場合には
記憶状態が”０００”であり、Ｒ２と表示された範囲に
しきい値電圧ＶT が検出された場合には記憶状態が”０
０１”であり、Ｒ３と表示された範囲にしきい値電圧Ｖ
T が検出された場合には記憶状態が”０１０”であり、
Ｒ４と表示された範囲にしきい値電圧ＶT が検出された
場合には記憶状態が”０１１”である。また、Ｒ５と表
示された範囲にしきい値電圧ＶT が検出された場合には
記憶状態が”１００”であり、Ｒ６と表示された範囲に
しきい値電圧ＶT が検出された場合には記憶状態が”１
０１”であり、Ｒ７と表示された範囲にしきい値電圧Ｖ
T が検出された場合には記憶状態が”１１０”であり、
Ｒ８と表示された範囲にしきい値電圧ＶT が検出された
場合には記憶状態が”１１１”である。
【０３０７】従って、先ず、記憶状態が「Ｒ１，Ｒ２，
Ｒ３或いはＲ４」と「Ｒ５，Ｒ６，Ｒ７或いはＲ８」と
の何れにあるか、即ちメモリセル４３１に記憶された第
１の情報の上位ビットが”０”と”１”との何れである
かをトランジスタＴｒ１４を用いて判定する。この場
合、選択回路４３３における切り換えスイッチ４３４の
制御により、メモリセル４３１とリファレンストランジ
スタＴｒ１４とを接続する。そして、ソース３０３及び
ドレイン３０４とゲート電極３０６に９Ｖ程度を印加し
（ステップＳ１２１）、ドレイン電流をセンスアンプ４
４１で検出し、しきい値電圧ＶT とトランジスタＴｒ１
４のしきい値電圧との大小関係を判定する（ステップＳ
１２２）。このとき、しきい値電圧ＶT がトランジスタ
Ｔｒ１４のしきい値電圧より大きい場合、即ち、トラン
ジスタＴｒ１４の電流よりメモリセルの電流が小さい場
合には上位ビットが”１”であると判定され、記憶情報
の上位ビットとして先ず初めに出力端子ＤＯ１から出力
される（ステップＳ１２３）。一方、しきい値電圧ＶT
がトランジスタＴｒ１４のしきい値電圧より小さい場
合、即ち、トランジスタＴｒ１４の電流よりメモリセル
の電流が大きい場合には上位ビットが”０”であると判
定され、記憶情報の上位ビットとして先ず初めに出力端
子ＤＯ１から出力される（ステップＳ１２４）。
【０３０８】続いて、ステップＳ１２３、即ちしきい値
電圧ＶT がトランジスタＴｒ１４のしきい値電圧より大
きい場合には、同様の読み出し動作をトランジスタＴｒ
１２を用いて行う。即ち、選択回路４３３における切り
換えスイッチ４３４の制御により、メモリセル４３１と
リファレンストランジスタＴｒ１２とを接続する。そし
て、メモリセルに流れる電流とトランジスタＴｒ１２に
流れる電流とを比較する（ステップＳ１２５）。他方、
しきい値電圧ＶT がトランジスタＴｒ１４のしきい値電
圧より小さい場合には、同様の読み出し動作をトランジ
スタＴｒ１６を用いて行う。即ち、選択回路４３３にお
ける切り換えスイッチ４３４の制御により、メモリセル
４３１とリファレンストランジスタＴｒ１６とを接続す
る。そして、メモリセルに流れる電流とトランジスタＴ
ｒ１６に流れる電流とを比較する（ステップＳ１２
６）。
【０３０９】ステップＳ１２５において、上述の読み出
し動作でしきい値電圧ＶT がトランジスタＴｒ１２のし
きい値電圧より大きい場合には、記憶情報の中位ビット
が”１”であると判定され、上位ビットに続いて出力端
子ＤＯ２から出力される（ステップＳ１２７）。即ちこ
の段階で、３ビットの記憶情報のうち上位ビット及び中
位までがそれぞれ”１”，”１”として出力されたこと
になる。
【０３１０】一方、ステップＳ１２５において、上述の
読み出し動作でしきい値電圧ＶT がトランジスタＴｒ１
２のしきい値電圧より小さい場合には、記憶情報の中位
ビットが”０”であると判定され、上位ビットに続いて
出力端子ＤＯ２から出力される（ステップＳ１２８）。
即ちこの段階で、３ビットの記憶情報のうち上位ビット
及び中位までがそれぞれ”１”，”０”として出力され
たことになる。
【０３１１】ステップＳ１２６において、上述の読み出
し動作でしきい値電圧ＶT がトランジスタＴｒ１６のし
きい値電圧より大きい場合には、記憶情報の中位ビット
が”１”であると判定され、上位ビットに続いて出力端
子ＤＯ２から出力される（ステップＳ１２９）。即ちこ
の段階で、３ビットの記憶情報のうち上位ビット及び中
位までがそれぞれ”０”，”１”として出力されたこと
になる。
【０３１２】一方、ステップＳ１２６において、上述の
読み出し動作でしきい値電圧ＶT がトランジスタＴｒ１
６のしきい値電圧より小さい場合には、記憶情報の中位
ビットが”０”であると判定され、上位ビットに続いて
出力端子ＤＯ２から出力される（ステップＳ１３０）。
即ちこの段階で、３ビットの記憶情報のうち上位ビット
及び中位までがそれぞれ”０”，”０”として出力され
たことになる。
【０３１３】続いて、ステップＳ１２７、即ち上述の読
み出し動作でしきい値電圧ＶT がトランジスタＴｒ１２
のしきい値電圧より大きい場合には、同様の読み出し動
作をトランジスタＴｒ１１を用いて行う。即ち、選択回
路１３３における切り換えスイッチ１３４の制御によ
り、メモリセル１３１とリファレンストランジスタＴｒ
１１とを接続する。そして、メモリセルに流れる電流と
トランジスタＴｒ１１に流れる電流とを比較する。（ス
テップＳ１３１）。他方、しきい値電圧ＶT がトランジ
スタＴｒ１２のしきい値電圧より小さい場合には、同様
の読み出し動作をトランジスタＴｒ１３を用いて判定す
る。即ち、選択回路４３３における切り換えスイッチ４
３４の制御により、メモリセル４３１とリファレンスト
ランジスタＴｒ１３とを接続する。そして、メモリセル
に流れる電流とトランジスタＴｒ１３に流れる電流とを
比較する（ステップＳ１３２）。
【０３１４】また、ステップＳ１２９、即ち上述の読み
出し動作でしきい値電圧ＶT がトランジスタＴｒ１６の
しきい値電圧より大きい場合には、同様の読み出し動作
をトランジスタＴｒ１５を用いて行う。即ち、選択回路
４３３における切り換えスイッチ４３４の制御により、
メモリセル４３１とリファレンストランジスタＴｒ１５
とを接続する。そして、メモリセルに流れる電流とトラ
ンジスタＴｒ１５に流れる電流とを比較する（ステップ
Ｓ１３３）。他方、しきい値電圧ＶT がトランジスタＴ
ｒ１６のしきい値電圧より小さい場合には、同様の読み
出し動作をトランジスタＴｒ１７を用いて判定する。即
ち、選択回路４３３における切り換えスイッチ４３４の
制御により、メモリセル４３１とリファレンストランジ
スタＴｒ１７とを接続する。そして、メモリセルに流れ
る電流とトランジスタＴｒ１７に流れる電流とを比較す
る（ステップＳ１３４）。
【０３１５】ステップＳ１３１において、上述の読み出
し動作でしきい値電圧ＶT がトランジスタＴｒ１１のし
きい値電圧より大きい場合には、記憶情報の下位ビット
が”１”であると判定され、中位ビットに続いて出力端
子ＤＯ３から出力される（ステップＳ１３５）。即ちこ
の段階で、３ビットの記憶情報の各ビット全てが出力さ
れたことになり、メモリセル４３１の記憶情報は”１１
１”である。
【０３１６】一方、ステップＳ１３１において、上述の
読み出し動作でしきい値電圧ＶT がトランジスタＴｒ１
１のしきい値電圧より小さい場合には、記憶情報の下位
ビットが”０”であると判定され、中位ビットに続いて
出力端子ＤＯ３から出力される（ステップＳ１３６）。
即ちこの段階で、３ビットの記憶情報の各ビット全てが
出力されたことになり、メモリセル４３１の記憶情報
は”１１０”である。
【０３１７】また、ステップＳ１３２において、上述の
読み出し動作でしきい値電圧ＶT がトランジスタＴｒ１
３のしきい値電圧より大きい場合には、記憶情報の下位
ビットが”１”であると判定され、中位ビットに続いて
出力端子ＤＯ３から出力される（ステップＳ１３７）。
即ちこの段階で、３ビットの記憶情報の各ビット全てが
出力されたことになり、メモリセル４３１の記憶情報
は”１０１”である。
【０３１８】一方、ステップＳ１３２において、上述の
読み出し動作でしきい値電圧ＶT がトランジスタＴｒ１
３のしきい値電圧より小さい場合には、記憶情報の下位
ビットが”０”であると判定され、中位ビットに続いて
出力端子ＤＯ３から出力される（ステップＳ１３８）。
即ちこの段階で、３ビットの記憶情報の各ビット全てが
出力されたことになり、メモリセル４３１の記憶情報
は”１００”である。
【０３１９】ステップＳ１３３において、上述の読み出
し動作でしきい値電圧ＶT がトランジスタＴｒ１５のし
きい値電圧より大きい場合には、記憶情報の下位ビット
が”１”であると判定され、中位ビットに続いて出力端
子ＤＯ３から出力される（ステップＳ１３９）。即ちこ
の段階で、３ビットの記憶情報の各ビット全てが出力さ
れたことになり、メモリセル４３１の記憶情報は”０１
１”である。
【０３２０】一方、ステップＳ１３３において、上述の
読み出し動作でしきい値電圧ＶT がトランジスタＴｒ１
５のしきい値電圧より小さい場合には、記憶情報の下位
ビットが”０”であると判定され、中位ビットに続いて
出力端子ＤＯ３から出力される（ステップＳ１４０）。
即ちこの段階で、３ビットの記憶情報の各ビット全てが
出力されたことになり、メモリセル４３１の記憶情報
は”０１０”である。
【０３２１】また、ステップＳ１３４において、上述の
読み出し動作でしきい値電圧ＶT がトランジスタＴｒ１
７のしきい値電圧より大きい場合には、記憶情報の下位
ビットが”１”であると判定され、中位ビットに続いて
出力端子ＤＯ３から出力される（ステップＳ１４１）。
即ちこの段階で、３ビットの記憶情報の各ビット全てが
出力されたことになり、メモリセル４３１の記憶情報
は”００１”である。
【０３２２】一方、ステップＳ１３４において、上述の
読み出し動作でしきい値電圧ＶT がトランジスタＴｒ１
７のしきい値電圧より小さい場合には、記憶情報の下位
ビットが”０”であると判定され、中位ビットに続いて
出力端子ＤＯ３から出力される（ステップＳ１４２）。
即ちこの段階で、３ビットの記憶情報の各ビット全てが
出力されたことになり、メモリセル４３１の記憶情報
は”０００”である。
【０３２３】ここで、端子ＳＯ１〜ＳＯ７からの出力
と、出力端子ＤＯ１〜ＤＯ３からの出力との関係を以下
の表７に示す。このように、ステップＳ１２１〜ステッ
プＳ１２４の一連の流れにおいては、端子ＳＯ４と出力
端子ＤＯ１とが直接接続されていることから、端子ＳＯ
４からの出力と出力端子ＤＯ１からの出力（上位ビッ
ト）とが完全に一致する。また、ステップＳ１２５〜ス
テップＳ１３０の一連の流れにおいては、各論理ゲート
（４５１〜４５４）の構成から、端子ＳＯ４からの出
力、即ち出力端子ＤＯ１からの出力である上位ビット
が”１”であれば、端子ＳＯ２からの出力が中位ビット
として出力端子ＤＯ２から出力されることになる。一
方、端子ＳＯ４からの出力、即ち出力端子ＤＯ１からの
出力である上位ビットが”０”であれば、端子ＳＯ６か
らの出力が中位ビットとして出力端子ＤＯ２から出力さ
れることになる。更に、ステップＳ１３１〜ステップＳ
１４２の一連の流れにおいては、各論理ゲート（４５５
〜４６０）の構成から、端子ＳＯ４からの出力、即ち出
力端子ＤＯ１からの出力である上位ビットが”１”であ
り、しかも出力端子ＤＯ２からの出力である中位ビット
が”１”であれば、端子ＳＯ１からの出力が下位ビット
として出力端子ＤＯ３から出力されることになる。ま
た、端子ＳＯ４からの出力が”１”であり、しかも出力
端子ＤＯ２からの出力である中位ビットが”０”であれ
ば、端子ＳＯ３からの出力が下位ビットとして出力端子
ＤＯ３から出力されることになる。また、端子ＳＯ４か
らの出力が”０”であり、しかも出力端子ＤＯ２からの
出力である中位ビットが”１”であれば、端子ＳＯ５か
らの出力が下位ビットとして出力端子ＤＯ３から出力さ
れることになる。そして、端子ＳＯ４からの出力が”
０”であり、しかも出力端子ＤＯ２からの出力である中
位ビットが”０”であれば、端子ＳＯ７からの出力が下
位ビットとして出力端子ＤＯ３から出力されることにな
る。
【０３２４】
【表７】
【０３２５】以下、このＥＥＰＲＯＭへの記憶情報の書
き込み方法について説明する。
【０３２６】先ず、記憶情報”１１１”を書き込む場
合、メモリセルのドレイン３０４を接地電位とし、ソー
ス３０３を開放し、制御ゲート３０８に３０Ｖ程度を印
加する。このとき、ドレイン３０４から電子がトンネル
酸化膜３０５を通して浮遊ゲート３０５に注入され、し
きい値電圧（ＶT ）が正方向へシフトする。そして、メ
モリセルのしきい値電圧が８Ｖ程度に上昇する。この記
憶状態を”１１１”とする。
【０３２７】次に、データ”１１０”を書き込む場合、
メモリセルのドレイン３０４を接地電位とし、ソース３
０３を開放し、制御ゲート３０８に２８Ｖ程度を印加す
る。このとき、ドレイン３０４から電子がトンネル酸化
膜３０５を通して浮遊ゲート３０６に注入され、メモリ
セルのしきい値電圧が７Ｖ程度となる。この記憶状態
を”１１０”とする。
【０３２８】次に、データ”１０１”を書き込む場合、
メモリセルのドレイン３０４を接地電位として、ソース
３０３を開放し、制御ゲート３０８に２６Ｖ程度を印加
する。このとき、ドレイン３０４から電子がトンネル酸
化膜３０５を通して浮遊ゲート３０６に注入され、メモ
リセルのしきい値電圧が６Ｖ程度となる。この記憶状態
を”１０１”とする。
【０３２９】次に、データ”１００”を書き込む場合、
メモリセルのドレイン３０４を接地電位として、ソース
３０３を開放し、制御ゲート３０８に２４Ｖ程度を印加
する。このとき、ドレイン３０４から電子がトンネル酸
化膜３０５を通して浮遊ゲート３０６に注入され、メモ
リセルのしきい値電圧が５Ｖ程度となる。この記憶状態
を”１００”とする。
【０３３０】次に、データ”０１１”を書き込む場合、
メモリセルのドレイン３０４を接地電位として、ソース
３０３を開放し、制御ゲート３０８に２２Ｖ程度を印加
する。このとき、ドレイン３０４から電子がトンネル酸
化膜３０５を通して浮遊ゲート３０６に注入され、メモ
リセルのしきい値電圧が４Ｖ程度となる。この記憶状態
を”０１１”とする。
【０３３１】次に、データ”０１０”を書き込む場合、
メモリセルのドレイン３０４を接地電位として、ソース
３０３を開放し、制御ゲート３０８に２０Ｖ程度を印加
する。このとき、ドレイン３０４から電子がトンネル酸
化膜３０５を通して浮遊ゲート３０６に注入され、メモ
リセルのしきい値電圧が３Ｖ程度となる。この記憶状態
を”０１０”とする。
【０３３２】次に、データ”００１”を書き込む場合、
メモリセルのドレイン３０４を接地電位として、ソース
３０３を開放し、制御ゲート３０８に１８Ｖ程度を印加
する。このとき、ドレイン３０４から電子がトンネル酸
化膜３０５を通して浮遊ゲート３０６に注入され、メモ
リセルのしきい値電圧が２Ｖ程度となる。この記憶状態
を”００１”とする。
【０３３３】次に、データ”０００”を書き込む場合、
メモリセルのドレイン３０４に１０Ｖ程度を印加して、
ソース３０３を開放し、制御ゲート３０８を接地電位と
する。このとき、浮遊ゲート３０６に注入されていた電
子がドレイン３０４から引き抜かれ、メモリセルのしき
い値電圧が１Ｖ程度となる。この記憶状態を”０００”
とする。
【０３３４】以上説明したように、第４の実施形態のＥ
ＥＰＲＯＭにおいては、３ビットのバイナリデータを記
憶情報とし、この記憶情報を構成する各桁に出力順位を
設け、選択回路４３３の制御により特に上位ビットの情
報を最も速く出力するようにして、この上位ビットの情
報がリファレンストランジスタＴｒ１４による１回の判
定動作により特定されて出力される。ここで、記憶情報
の取り得る値を順に並べた場合、記憶情報の桁数（ビッ
ト数）と同数の上位ビットが同一である２つのグループ
が形成されるが、第４の実施形態ではこのことを利用
し、リファレンストランジスタＴｒ１４による１回の判
定動作のみで２つのグループの何れであるか、即ち上位
ビットが特定され、先ず初めにこの上位ビットが出力さ
れる。一般的に、読み出し手段の複号化回路の構成は、
記憶情報が２ビットの場合に比して記憶情報のビット数
が３ビット以上の場合では、ビット数が増大するにつれ
て複号化回路を構成する論理ゲート数や各論理ゲートの
入力線の数が飛躍的に増加して複雑化する傾向にあり、
信号遅延を代表とする様々な問題が惹起する。このＥＥ
ＰＲＯＭは、記憶情報のビット数が３ビットに多値化さ
れても、上述のように上位ビットがいち速く出力され、
上位ビットに次ぐ中位ビット及び下位ビットも順次出力
される構成を有しており、信号遅延等の発生が抑止され
ることになる。
【０３３５】従って、第４の実施形態のＥＥＰＲＯＭに
よれば、徒に回路構成を複雑化させることなく信号遅延
を抑止して、読み出し動作の高速化を図ることが可能と
なり、この利点を利用して、特に入出力された順にアク
セスするための記憶場所が得られるような構造を有す
る、いわゆるシリアルアクセス型のＥＥＰＲＯＭに適用
して好適である。
【０３３６】なお、第４の実施形態においては、半導体
記憶装置として不揮発性メモリである８値型のＥＥＰＲ
ＯＭを例示したが、信号電荷を蓄積するメモリキャパシ
タと、メモリキャパシタを選択するためのアクセストラ
ンジスタとを有して構成されており、メモリキャパシタ
に所定の基準電圧を印加することにより電荷蓄積状態を
設定し、基準電圧に対応した記憶情報を記憶する揮発性
メモリである８値型のＤＲＡＭにも適用可能である。
【０３３７】また、第３の実施形態では４値（２ビッ
ト）の多値型のＥＥＰＲＯＭを、第２の実施形態では８
値（３ビット）の多値型のＥＥＰＲＯＭをそれぞれ例示
したが、本発明はこれらに限定されることはない。４値
や８値のみならず、原理的には２n 値（＝ｎビット；ｎ
は２以上の自然数）の多値型の半導体記憶装置に適用す
ることが可能であり、ｎが大きいほどその実効性が際立
つことになる。
【０３３８】更に、第３及び第４の実施形態において説
明した書き込み方法及び読み出し方法の機能を実現する
ように、各種のデバイスを動作させるためのプログラム
コード自体及びそのプログラムコードをコンピュータに
供給するための手段、例えばかかるプログラムコードを
格納した記憶媒体は本発明の範疇に属する。例えば、こ
の記憶媒体としては、図４６に示すように、第３の実施
形態にて説明した読み出し方法のステップＳ１０１〜Ｓ
１１０を実現する記憶媒体５０１や、第４の実施形態に
て説明した読み出し方法のステップＳ１２１〜Ｓ１４２
を実現する記憶媒体５０２が挙げられる。
【０３３９】またこの場合、記憶再生装置５０３によ
り、記憶媒体５０１，５０２に格納されているプログラ
ムコードが読み出され、ＥＥＰＲＯＭが作動する。かか
るプログラムコードを記憶する記憶媒体としては、例え
ばフロッピーディスク、ハードディスク、光ディスク、
光磁気ディスク、ＣＤ−ＲＯＭ、磁気テープ、不揮発性
のメモリカード、ＲＯＭ等を用いることができる。
【０３４０】また、コンピュータが供給されたプログラ
ムコードを実行することにより、前述の実施形態の機能
が実現されるだけでなく、そのプログラムコードがコン
ピュータにおいて稼働しているＯＳ（オペレーティング
システム）或いは他のアプリケーションソフト等の共同
して前述の実施形態の機能が実現される場合にもかかる
プログラムコードは本発明に含まれる。
【０３４１】更に、供給されたプログラムコードがコン
ピュータの機能拡張ボードやコンピュータに接続された
機能拡張ユニットに備わるメモリに格納された後、その
プログラムコードの指示に基づいてその機能拡張ボード
や機能拡張ユニットに備わるＣＰＵ等が実際の処理の一
部または全部を行い、その処理によって前述した実施形
態の機能が実現されるシステムも本発明に含まれる。
【０３４２】
【発明の効果】本発明によれば、使用を重ねるにつれて
必然的に発生するメモリセル等の劣化に起因するデータ
化けによって多値記憶情報が失われても、効率良く且つ
正確に誤り検出や誤り訂正を行うことを極めて簡易な構
成で実現可能としつつも、半導体記憶装置の多値化が進
められても徒に回路構成を複雑化させることなく信号遅
延を抑止して、読み出し動作の高速化を図ることが可能
となる。
【０３４３】また、本発明によれば、半導体記憶装置の
多値化が進められても、徒に回路構成を複雑化させるこ
となく信号遅延を抑止して、読み出し動作の高速化を図
ることが可能となり、更にこの半導体記憶装置から記憶
情報を迅速に読み出すことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態のＥＥＰＲＯＭの主要
構成を示すブロック図である。
【図２】本発明の第１の実施形態のＥＥＰＲＯＭのメモ
リセルの主要構成を示す概略断面図である。
【図３】本発明の第１の実施形態のＥＥＰＲＯＭの符号
化回路部の特定部位のみを示す回路図である。
【図４】本発明の第１の実施形態のＥＥＰＲＯＭの復号
化回路部の特定部位のみを示す回路図である。
【図５】本発明の第１の実施形態のＥＥＰＲＯＭにおい
て、しきい値電圧の分布を示す特性図である。
【図６】本発明の第１の実施形態のＥＥＰＲＯＭの復号
化回路部の出力端子近傍の他の例を示す回路図である。
【図７】本発明の第１の実施形態のＥＥＰＲＯＭから４
値の記憶情報を読み出す場合の各ステップを示すフロー
チャートである。
【図８】本発明の第１の実施形態のＥＥＰＲＯＭにおい
て、メモリセルが劣化してしきい値電圧が低下した場合
の一例を示す特性図である。
【図９】従来の４値型のＥＥＰＲＯＭにおいて、メモリ
セルが劣化してしきい値電圧が低下した場合の一例を示
す特性図である。
【図１０】本発明の第１の実施形態におけるＥＥＰＲＯ
Ｍの変形例１の主要構成を示すブロック図である。
【図１１】本発明の第１の実施形態におけるＥＥＰＲＯ
Ｍの変形例１において、パリティビットが付加されてな
る第１の情報が各メモリセルに記憶される様子を示す模
式図である。
【図１２】本発明の第１の実施形態におけるＥＥＰＲＯ
Ｍの変形例２の主要構成を示すブロック図である。
【図１３】本発明の第１の実施形態におけるＥＥＰＲＯ
Ｍの変形例２において、誤り訂正用の冗長ビットが付加
されてなる第１の情報が各メモリセルに記憶される様子
を示す模式図である。
【図１４】本発明の第１の実施形態におけるＥＥＰＲＯ
Ｍの変形例３の主要構成を示すブロック図である。
【図１５】本発明の第１の実施形態におけるＥＥＰＲＯ
Ｍの変形例３における復号化回路部の特定部位のみを示
す回路図である。
【図１６】本発明の第１の実施形態におけるＥＥＰＲＯ
Ｍの変形例３における改良された復号化回路部の特定部
位のみを示す回路図である。
【図１７】本発明の第１の実施形態におけるＥＥＰＲＯ
Ｍの変形例４の主要構成を示すブロック図である。
【図１８】本発明の第１の実施形態におけるＥＥＰＲＯ
Ｍの変形例４における復号化回路部の特定部位のみを示
す回路図である。
【図１９】本発明の第１の実施形態におけるＥＥＰＲＯ
Ｍの変形例４における改良された復号化回路部の特定部
位のみを示す回路図である。
【図２０】本発明の第２の実施形態のＥＥＰＲＯＭの主
要構成を示すブロック図である。
【図２１】本発明の第２の実施形態のＥＥＰＲＯＭの符
号化回路部の特定部位のみを示す回路図である。
【図２２】本発明の第２の実施形態のＥＥＰＲＯＭの復
号化回路部の特定部位のみを示す回路図である。
【図２３】本発明の第２の実施形態のＥＥＰＲＯＭにお
いて、その特徴部位を模式的に示した回路図である。
【図２４】本発明の第２の実施形態のＥＥＰＲＯＭにお
いて、しきい値電圧の分布を示す特性図である。
【図２５】本発明の第２の実施形態のＥＥＰＲＯＭから
８値の記憶情報を読み出す場合の各ステップを示すフロ
ーチャートである。
【図２６】図２５に引き続き、本発明の第２の実施形態
のＥＥＰＲＯＭから８値の記憶情報を読み出す場合の各
ステップを示すフローチャートである。
【図２７】本発明の第２の実施形態のＥＥＰＲＯＭにお
いて、メモリセルが劣化してしきい値電圧が低下した場
合の一例を示す特性図である。
【図２８】従来の８値型のＥＥＰＲＯＭにおいて、メモ
リセルが劣化してしきい値電圧が低下した場合の一例を
示す特性図である。
【図２９】本発明の第２の実施形態におけるＥＥＰＲＯ
Ｍの変形例１の主要構成を示すブロック図である。
【図３０】本発明の第２の実施形態におけるＥＥＰＲＯ
Ｍの変形例１において、パリティビットが付加されてな
る第１の情報が各メモリセルに記憶される様子を示す模
式図である。
【図３１】本発明の第２の実施形態におけるＥＥＰＲＯ
Ｍの変形例２の主要構成を示すブロック図である。
【図３２】本発明の第２の実施形態におけるＥＥＰＲＯ
Ｍの変形例２において、誤り訂正用の冗長ビットが付加
されてなる第１の情報が各メモリセルに記憶される様子
を示す模式図である。
【図３３】本発明の第２の実施形態におけるＥＥＰＲＯ
Ｍの変形例３の主要構成を示すブロック図である。
【図３４】本発明の第２の実施形態におけるＥＥＰＲＯ
Ｍの変形例３における復号化回路部の特定部位のみを示
す回路図である。
【図３５】本発明の第２の実施形態におけるＥＥＰＲＯ
Ｍの変形例３における改良された復号化回路部の特定部
位のみを示す回路図である。
【図３６】本発明の第３の実施形態のＥＥＰＲＯＭの主
要構成（読み出し手段の近傍）を示す回路図である。
【図３７】本発明の第３の実施形態の改良されたＥＥＰ
ＲＯＭの主要構成（読み出し手段の近傍）を示す回路図
である。
【図３８】本発明の第３の実施形態のＥＥＰＲＯＭのメ
モリセルの主要構成を示す概略断面図である。
【図３９】本発明の第３の実施形態のＥＥＰＲＯＭにお
いて、しきい値電圧の分布を示す特性図である。
【図４０】本発明の第３の実施形態のＥＥＰＲＯＭから
４値の記憶情報を読み出す場合の各ステップを示すフロ
ーチャートである。
【図４１】本発明の第４の実施形態のＥＥＰＲＯＭの主
要構成を示す回路図である。
【図４２】本発明の第４の実施形態の改良されたＥＥＰ
ＲＯＭの主要構成を示す回路図である。
【図４３】本発明の第４の実施形態のＥＥＰＲＯＭにお
いて、しきい値電圧の分布を示す特性図である。
【図４４】本発明の第４の実施形態のＥＥＰＲＯＭから
８値の記憶情報を読み出す場合の各ステップを示すフロ
ーチャートである。
【図４５】図４４に引き続き、本発明の第４の実施形態
のＥＥＰＲＯＭから８値の記憶情報を読み出す場合の各
ステップを示すフローチャートである。
【図４６】記憶媒体及び記憶再生装置を模式的に示すブ
ロック図である。
【符号の説明】
１，３０１ シリコン半導体基板 ２，３０２ 素子形成領域 ３，３０３ ソース ４，３０４ ドレイン ５，３０５ トンネル酸化膜 ６，３０６ 浮遊ゲート ７，３０７ 誘電体膜 ８，３０８ 制御ゲート １０，３１，３１１，３３１ メモリセル １１ メモリセルアレイ １２，３２，３４，３６ 符号化回路部 １３，１５，１７，１８，１９，３３，３５，３７，３
８ 復号化回路部 ２１，２２，４１，４２，４３，１２１〜１２３，１４
１〜１４７ センスアンプ ２０，２００ 選択回路 ２３，４４〜４７ ＥＸ−ＯＲゲート ２３’，２３” ゲート群 １２５，１５２，１５５，２０７ ＮＯＴゲート １２４，１２６，１５１，１５３，１５６〜１５９，２
０１，２０２ ＡＮＤゲート １２７，１５４，１６０，２０３，２０５，２０６ Ｏ
Ｒゲート ２０４ ＮＡＮＤゲート ５１〜５９ 記憶媒体 ６０ 記憶再生装置 ６１ しきい値電圧判定手段 ６２ 出力変換手段 ３１２，４３２ デコーダ回路部 ３１３，４３３ 選択回路 ３１４，４３４ 切り換えスイッチ ３２１〜３２３，４４１〜４４７ センスアンプ ３２４，３２６，４５１，４５３，４５６〜４５９ Ａ
ＮＤゲート ３２５，４５２，４５５ ＮＯＴゲート ３２７，４５４，４６０ ＯＲゲート Ｔｒ１〜Ｔｒ３，Ｔｒ１１〜Ｔｒ１７ リファレンスト
ランジスタ ＳＯ１〜ＳＯ３ （Ｔｒ１〜Ｔｒ３が接続された）端子 ＳＯ１〜ＳＯ７ （Ｔｒ１１〜Ｔｒ１７が接続された）
端子 ＤＯ１，ＤＯ２ （上位ビット，下位ビットが出力され
る）出力端子 ＤＯ１〜ＤＯ３ （上位ビット，中位ビット，下位ビッ
トが出力される）出力端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/788 29/792 (31)優先権主張番号 特願平10−67886 (32)優先日 平10(1998)３月３日 (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平10−67887 (32)優先日 平10(1998)３月３日 (33)優先権主張国 日本（ＪＰ）

Claims (90)

    【特許請求の範囲】
  1. 【請求項１】 複数のメモリセルが行列状に配され、前
    記各メモリセルに少なくとも２桁の所定値の記憶情報が
    各基準電圧の順に対応して記憶される第１の規則に従っ
    て構成された半導体記憶装置であって、 入力された前記記憶情報を第２の規則に従って割り振っ
    て符号を作成し、前記メモリセルに記憶させる書き込み
    手段と、 選択された前記メモリセルから読み出した前記符号を第
    ３の規則に従って割り振って出力情報として出力する読
    み出し手段とを備え、 前記第３の規則は、前記第１の規則に従う前記符号を、
    前記基準電圧に対応させて順に並べた際に隣接する各々
    の差異が１桁のみとなるように割り当てて前記出力情報
    を作成する規則であるとともに、前記第２の規則は、前
    記第３の規則の逆の割り当て規則であり、 前記出力情報に誤りが発生しなければ前記記憶情報と前
    記出力情報とが一致するように構成されていることを特
    徴とする半導体記憶装置。
  2. 【請求項２】 前記読み出し手段は、隣接する前記基準
    電圧に対応する前記記憶情報の差異が１桁のみとなるよ
    うな割り振り規則に従って、前記記憶情報を構成する各
    桁を割り振るための論理回路を有することを特徴とする
    請求項１に記載の半導体記憶装置。
  3. 【請求項３】 前記書き込み手段は、前記読み出し手段
    による前記割り振り規則と逆の割り振りを行うための論
    理回路を有することを特徴とする請求項２に記載の半導
    体記憶装置。
  4. 【請求項４】 前記記憶情報に誤り検出用の冗長情報を
    付加してデータ列を作成し、前記データ列を前記第１の
    情報に変換して、前記第１の情報が所定数からなる一連
    の前記メモリセルに記憶されるように構成されており、 前記一連の前記メモリセルのうちの１つについて、当該
    メモリセルの１桁に前記冗長情報が割り振られることを
    特徴とする請求項１〜３のいずれか１項に記載の半導体
    記憶装置。
  5. 【請求項５】 前記記憶情報に誤り訂正用の冗長情報を
    付加してデータ列を作成し、前記データ列を前記第１の
    情報に変換して、前記第１の情報が所定数からなる一連
    の前記メモリセルに記憶されるように構成されており、 前記一連の前記メモリセルのうちの少なくとも１つにつ
    いて、当該メモリセルの少なくとも１桁に前記冗長情報
    が割り振られることを特徴とする請求項１〜３のいずれ
    か１項に記載の半導体記憶装置。
  6. 【請求項６】 前記読み出し手段は、前記記憶情報を構
    成する各桁のうち、最上位桁の情報を最も速く出力する
    ようになされており、前記最上位桁の情報を１回の判定
    動作により出力するとともに、それに次ぐ各下位桁を順
    次出力することを特徴とする請求項１〜３のいずれか１
    項に記載の半導体記憶装置。
  7. 【請求項７】 前記読み出し手段は、前記データ列を構
    成する各桁のうち、最上位桁の情報を最も速く出力する
    ようになされており、前記最上位桁の情報を１回の判定
    動作により出力するとともに、それに次ぐ各下位桁を順
    次出力することを特徴とする請求項４又は５に記載の半
    導体記憶装置。
  8. 【請求項８】 前記読み出し手段は、 隣接する前記基準電圧間の所定値をそのしきい値電圧と
    する各参照トランジスタを有しており、前記各参照トラ
    ンジスタの前記しきい値電圧を前記メモリセルの前記基
    準電圧と逐次比較して、当該基準電圧を特定するもので
    あり、 前記各参照トランジスタのうちの所定の１つの前記参照
    トランジスタのみを用いた１回の前記判定動作により、
    前記記憶情報の前記最上位桁の情報を特定して最初に出
    力し、 前記記憶情報の前記最上位桁の情報を出力した後に、前
    記最上位桁の情報に基づいて、残りの前記参照トランジ
    スタのうちの所定の前記参照トランジスタを用いた前記
    判定動作により、前記最上位桁に次ぐ下位桁を特定して
    出力し、 前記下位桁に次ぐ更なる下位桁を特定して出力する動作
    を、最下位桁に至るまで順次行うことを特徴とする請求
    項６に記載の半導体記憶装置。
  9. 【請求項９】 前記読み出し手段は、 前記メモリセルからの前記記憶情報に応じて、前記参照
    トランジスタのうちの所定の前記参照トランジスタを選
    択して導通させる選択手段を有しており、 前記選択手段により選択された前記参照トランジスタに
    より前記比較動作が行われることを特徴とする請求項８
    に記載の半導体記憶装置。
  10. 【請求項１０】 前記読み出し手段は、 隣接する前記基準電圧間の所定値をそのしきい値電圧と
    する各参照トランジスタを有しており、前記各参照トラ
    ンジスタの前記しきい値電圧を前記メモリセルの前記基
    準電圧と逐次比較して、当該基準電圧を特定するもので
    あり、 前記各参照トランジスタのうちの所定の１つの前記参照
    トランジスタのみを用いた１回の前記判定動作により、
    前記データ列の前記最上位桁の情報を特定して最初に出
    力し、 前記データ列の前記最上位桁の情報を出力した後に、前
    記最上位桁の情報に基づいて、残りの前記参照トランジ
    スタのうちの所定の前記参照トランジスタを用いた前記
    判定動作により、前記最上位桁に次ぐ下位桁を特定して
    出力し、 前記下位桁に次ぐ更なる下位桁を特定して出力する動作
    を、最下位桁に至るまで順次行うことを特徴とする請求
    項７に記載の半導体記憶装置。
  11. 【請求項１１】 前記読み出し手段は、 前記メモリセルからの前記データ列に応じて、前記参照
    トランジスタのうちの所定の前記参照トランジスタを選
    択して導通させる選択手段を有しており、 前記選択手段により選択された前記参照トランジスタに
    より前記比較動作が行われることを特徴とする請求項１
    ０に記載の半導体記憶装置。
  12. 【請求項１２】 前記記憶情報がバイナリデータである
    ことを特徴とする請求項１〜３、６、８、９のいずれか
    １項に記載の半導体記憶装置。
  13. 【請求項１３】 前記データ列がバイナリデータである
    ことを特徴とする請求項４、５、７、１０、１１のいず
    れか１項に記載の半導体記憶装置。
  14. 【請求項１４】 前記メモリセルは、ゲート、ソース及
    びドレインを有し、前記ソースと前記ドレインとの間の
    チャネル領域上に形成されたトンネル絶縁膜と前記ゲー
    トとの間に誘電体膜を介して島状の浮遊ゲートを有して
    構成されていることを特徴とする請求項１〜１３のいず
    れか１項に記載の半導体記憶装置。
  15. 【請求項１５】 前記メモリセルは、シリアルアクセス
    型のものであることを特徴とする請求項１〜１４のいず
    れか１項に記載の半導体記憶装置。
  16. 【請求項１６】 複数のメモリセルが行列状に配され、
    前記各メモリセルに少なくとも２桁の所定値の第１の情
    報が記憶されるように構成された記憶手段と、 前記記憶手段のうちから所望の前記メモリセルを選択
    し、当該メモリセルに記憶された前記第１の情報を検出
    するとともに、隣接する基準電圧に対応して各桁の差異
    を１桁のみとする割り振り規則に従って前記第１の情報
    を変換して前記第２の情報を作成し、この第２の情報を
    記憶情報として出力する読み出し手段と、 前記読み出し手段による前記割り振り規則と逆の割り振
    りを行って前記記憶情報を前記第１の情報に変換し、前
    記メモリセルに記憶させる書き込み手段とを備えたこと
    を特徴とする半導体記憶装置。
  17. 【請求項１７】 前記読み出し手段は、隣接する前記基
    準電圧に対応する前記記憶情報の差異が１桁のみとなる
    ような割り振り規則に従って、前記記憶情報を構成する
    各桁を割り振るための論理回路を有することを特徴とす
    る請求項１６に記載の半導体記憶装置。
  18. 【請求項１８】 前記各論理回路は、最上位桁の出力端
    子を除く各桁の出力端子にそれぞれ接続されていること
    を特徴とする請求項１７に記載の半導体記憶装置。
  19. 【請求項１９】 前記書き込み手段は、前記読み出し手
    段による前記割り振り規則と逆の割り振りを行うための
    論理回路を有することを特徴とする請求項１７又は１８
    に記載の半導体記憶装置。
  20. 【請求項２０】 前記記憶情報に誤り検出用の冗長情報
    を付加してデータ列を作成し、前記データ列を前記第１
    の情報に変換して、前記第１の情報が所定数からなる一
    連の前記メモリセルに記憶されるように構成されてお
    り、 前記一連の前記メモリセルのうちの１つについて、当該
    メモリセルの１桁に前記冗長情報が割り振られることを
    特徴とする請求項１６〜１９のいずれか１項に記載の半
    導体記憶装置。
  21. 【請求項２１】 前記記憶情報に誤り訂正用の冗長情報
    を付加してデータ列を作成し、前記データ列を前記第１
    の情報に変換して、前記第１の情報が所定数からなる一
    連の前記メモリセルに記憶されるように構成されてお
    り、 前記一連の前記メモリセルのうちの少なくとも１つにつ
    いて、当該メモリセルの少なくとも１桁に前記冗長情報
    が割り振られることを特徴とする請求項１６〜１９のい
    ずれか１項に記載の半導体記憶装置。
  22. 【請求項２２】 前記読み出し手段は、前記記憶情報を
    構成する各桁のうち、最上位桁の情報を最も速く出力す
    るようになされており、前記最上位桁の情報を１回の判
    定動作により出力するとともに、それに次ぐ各下位桁を
    順次出力することを特徴とする請求項１６〜１９のいず
    れか１項に記載の半導体記憶装置。
  23. 【請求項２３】 前記読み出し手段は、前記データ列を
    構成する各桁のうち、最上位桁の情報を最も速く出力す
    るようになされており、前記最上位桁の情報を１回の判
    定動作により出力するとともに、それに次ぐ各下位桁を
    順次出力することを特徴とする請求項２０又は２１に記
    載の半導体記憶装置。
  24. 【請求項２４】 前記読み出し手段は、 隣接する前記基準電圧間の所定値をそのしきい値電圧と
    する各参照トランジスタを有しており、前記各参照トラ
    ンジスタの前記しきい値電圧を前記メモリセルの前記基
    準電圧と逐次比較して、当該基準電圧を特定するもので
    あり、 前記各参照トランジスタのうちの所定の１つの前記参照
    トランジスタのみを用いた１回の前記判定動作により、
    前記記憶情報の前記最上位桁の情報を特定して最初に出
    力し、 前記記憶情報の前記最上位桁の情報を出力した後に、前
    記最上位桁の情報に基づいて、残りの前記参照トランジ
    スタのうちの所定の前記参照トランジスタを用いた前記
    判定動作により、前記最上位桁に次ぐ下位桁を特定して
    出力し、 前記下位桁に次ぐ更なる下位桁を特定して出力する動作
    を、最下位桁に至るまで順次行うことを特徴とする請求
    項２２に記載の半導体記憶装置。
  25. 【請求項２５】 前記読み出し手段は、 前記メモリセルからの前記記憶情報に応じて、前記参照
    トランジスタのうちの所定の前記参照トランジスタを選
    択して導通させる選択手段を有しており、 前記選択手段により選択された前記参照トランジスタに
    より前記比較動作が行われることを特徴とする請求項２
    ４に記載の半導体記憶装置。
  26. 【請求項２６】 前記読み出し手段は、 隣接する前記基準電圧間の所定値をそのしきい値電圧と
    する各参照トランジスタを有しており、前記各参照トラ
    ンジスタの前記しきい値電圧を前記メモリセルの前記基
    準電圧と逐次比較して、当該基準電圧を特定するもので
    あり、 前記各参照トランジスタのうちの所定の１つの前記参照
    トランジスタのみを用いた１回の前記判定動作により、
    前記データ列の前記最上位桁の情報を特定して最初に出
    力し、 前記データ列の前記最上位桁の情報を出力した後に、前
    記最上位桁の情報に基づいて、残りの前記参照トランジ
    スタのうちの所定の前記参照トランジスタを用いた前記
    判定動作により、前記最上位桁に次ぐ下位桁を特定して
    出力し、 前記下位桁に次ぐ更なる下位桁を特定して出力する動作
    を、最下位桁に至るまで順次行うことを特徴とする請求
    項２３に記載の半導体記憶装置。
  27. 【請求項２７】 前記読み出し手段は、 前記メモリセルからの前記データ列に応じて、前記参照
    トランジスタのうちの所定の前記参照トランジスタを選
    択して導通させる選択手段を有しており、 前記選択手段により選択された前記参照トランジスタに
    より前記比較動作が行われることを特徴とする請求項２
    ６に記載の半導体記憶装置。
  28. 【請求項２８】 前記記憶情報がバイナリデータである
    ことを特徴とする請求項１６〜１９、２２、２４、２５
    のいずれか１項に記載の半導体記憶装置。
  29. 【請求項２９】 前記データ列がバイナリデータである
    ことを特徴とする請求項２０、２１、２３、２６、２７
    のいずれか１項に記載の半導体記憶装置。
  30. 【請求項３０】 前記メモリセルは、ゲート、ソース及
    びドレインを有し、前記ソースと前記ドレインとの間の
    チャネル領域上に形成されたトンネル絶縁膜と前記ゲー
    トとの間に誘電体膜を介して島状の浮遊ゲートを有して
    構成されていることを特徴とする請求項１６〜２９に記
    載の半導体記憶装置。
  31. 【請求項３１】 前記メモリセルは、シリアルアクセス
    型のものであることを特徴とする請求項１６〜３０のい
    ずれか１項に記載の半導体記憶装置。
  32. 【請求項３２】 各メモリセルに２桁以上で各桁が少な
    くとも２値の取り得る状態のうちの１値とされてなる記
    憶情報が記憶可能な多値型の半導体記憶装置であって、 書き込み時には、入力した前記記憶情報を各基準電圧に
    前記記憶情報が順次対応する規則に従って変換して前記
    メモリセルに記憶させ、 読み出し時には、前記規則の逆変換により、隣接する前
    記基準電圧に対応する前記記憶情報の差異が１桁のみと
    なるように、前記メモリセルに記憶された前記記憶情報
    を変換し、 前記書き込み時、前記メモリセルによる記憶保存時或い
    は前記読み出し時において、前記記憶情報に誤りが生じ
    なければ、入力した前記記憶情報と出力した前記記憶情
    報とが一致するように構成されていることを特徴とする
    半導体記憶装置。
  33. 【請求項３３】 所望の前記メモリセルを選択し、当該
    メモリセルに記憶された前記記憶情報の検出動作を行う
    読み出し手段を備え、 前記読み出し手段は、隣接する前記基準電圧に対応する
    前記記憶情報の差異が１桁のみとなるような割り振り規
    則に従って、前記記憶情報を構成する各桁を割り振るた
    めの論理回路を有することを特徴とする請求項３２に記
    載の半導体記憶装置。
  34. 【請求項３４】 前記各論理回路は、最上位桁の出力端
    子を除く各桁の出力端子にそれぞれ接続されていること
    を特徴とする請求項３３に記載の半導体記憶装置。
  35. 【請求項３５】 選択した前記メモリセルに前記記憶情
    報を記憶させる書き込み手段を備え、 前記書き込み手段は、前記読み出し手段による前記割り
    振り規則と逆の割り振りを行うための論理回路を有する
    ことを特徴とする請求項３４に記載の半導体記憶装置。
  36. 【請求項３６】 前記記憶情報に誤り検出用の冗長情報
    を付加してデータ列を作成し、前記データ列を前記第１
    の情報に変換して、前記第１の情報が所定数からなる一
    連の前記メモリセルに記憶されるように構成されてお
    り、 前記一連の前記メモリセルのうちの１つについて、当該
    メモリセルの１桁に前記冗長情報が割り振られることを
    特徴とする請求項３２〜３５のいずれか１項に記載の半
    導体記憶装置。
  37. 【請求項３７】 前記記憶情報に誤り訂正用の冗長情報
    を付加してデータ列を作成し、前記データ列を前記第１
    の情報に変換して、前記第１の情報が所定数からなる一
    連の前記メモリセルに記憶されるように構成されてお
    り、 前記一連の前記メモリセルのうちの少なくとも１つにつ
    いて、当該メモリセルの少なくとも１桁に前記冗長情報
    が割り振られることを特徴とする請求項３２〜３５のい
    ずれか１項に記載の半導体記憶装置。
  38. 【請求項３８】 前記読み出し手段は、前記記憶情報を
    構成する各桁のうち、最上位桁の情報を最も速く出力す
    るようになされており、前記最上位桁の情報を１回の判
    定動作により出力するとともに、それに次ぐ各下位桁を
    順次出力することを特徴とする請求項３２〜３５のいず
    れか１項に記載の半導体記憶装置。
  39. 【請求項３９】 前記読み出し手段は、前記データ列を
    構成する各桁のうち、最上位桁の情報を最も速く出力す
    るようになされており、前記最上位桁の情報を１回の判
    定動作により出力するとともに、それに次ぐ各下位桁を
    順次出力することを特徴とする請求項３６又は３７に記
    載の半導体記憶装置。
  40. 【請求項４０】 前記読み出し手段は、 隣接する前記基準電圧間の所定値をそのしきい値電圧と
    する各参照トランジスタを有しており、前記各参照トラ
    ンジスタの前記しきい値電圧を前記メモリセルの前記基
    準電圧と逐次比較して、当該基準電圧を特定するもので
    あり、 前記各参照トランジスタのうちの所定の１つの前記参照
    トランジスタのみを用いた１回の前記判定動作により、
    前記記憶情報の前記最上位桁の情報を特定して最初に出
    力し、 前記記憶情報の前記最上位桁の情報を出力した後に、前
    記最上位桁の情報に基づいて、残りの前記参照トランジ
    スタのうちの所定の前記参照トランジスタを用いた前記
    判定動作により、前記最上位桁に次ぐ下位桁を特定して
    出力し、 前記下位桁に次ぐ更なる下位桁を特定して出力する動作
    を、最下位桁に至るまで順次行うことを特徴とする請求
    項３８に記載の半導体記憶装置。
  41. 【請求項４１】 前記読み出し手段は、 前記メモリセルからの前記記憶情報に応じて、前記参照
    トランジスタのうちの所定の前記参照トランジスタを選
    択して導通させる選択手段を有しており、 前記選択手段により選択された前記参照トランジスタに
    より前記比較動作が行われることを特徴とする請求項４
    ０に記載の半導体記憶装置。
  42. 【請求項４２】 前記読み出し手段は、 隣接する前記基準電圧間の所定値をそのしきい値電圧と
    する各参照トランジスタを有しており、前記各参照トラ
    ンジスタの前記しきい値電圧を前記メモリセルの前記基
    準電圧と逐次比較して、当該基準電圧を特定するもので
    あり、 前記各参照トランジスタのうちの所定の１つの前記参照
    トランジスタのみを用いた１回の前記判定動作により、
    前記データ列の前記最上位桁の情報を特定して最初に出
    力し、 前記データ列の前記最上位桁の情報を出力した後に、前
    記最上位桁の情報に基づいて、残りの前記参照トランジ
    スタのうちの所定の前記参照トランジスタを用いた前記
    判定動作により、前記最上位桁に次ぐ下位桁を特定して
    出力し、 前記下位桁に次ぐ更なる下位桁を特定して出力する動作
    を、最下位桁に至るまで順次行うことを特徴とする請求
    項３９に記載の半導体記憶装置。
  43. 【請求項４３】 前記読み出し手段は、 前記メモリセルからの前記データ列に応じて、前記参照
    トランジスタのうちの所定の前記参照トランジスタを選
    択して導通させる選択手段を有しており、 前記選択手段により選択された前記参照トランジスタに
    より前記比較動作が行われることを特徴とする請求項４
    ２に記載の半導体記憶装置。
  44. 【請求項４４】 前記メモリセルは、シリアルアクセス
    型のものであることを特徴とする請求項３２〜４３のい
    ずれか１項に記載の半導体記憶装置。
  45. 【請求項４５】 前記記憶情報がバイナリデータである
    ことを特徴とする請求項３２〜３５、３８、４０、４１
    のいずれか１項に記載の半導体記憶装置。
  46. 【請求項４６】 前記データ列がバイナリデータである
    ことを特徴とする請求項３６、３７、３９、４２、４３
    のいずれか１項に記載の半導体記憶装置。
  47. 【請求項４７】 前記メモリセルは、ゲート、ソース及
    びドレインを有し、前記ソースと前記ドレインとの間の
    チャネル領域上に形成されたトンネル絶縁膜と前記ゲー
    トとの間に誘電体膜を介して島状の浮遊ゲートを有して
    構成されていることを特徴とする請求項３６〜４６のい
    ずれか１項に記載の半導体記憶装置。
  48. 【請求項４８】 各メモリセルに２桁以上の所定値の記
    憶情報が記憶された多値型の半導体記憶装置の使用方法
    であって、 前記各メモリセルには、各基準電圧に対応した第１の情
    報が規定され、順次大きくなる前記基準電圧に応じて前
    記第１の情報の値が順次大きくなるように規定されてお
    り、 前記入力情報を前記第１の情報に変換し、選択した前記
    メモリセルに前記第１の情報を記憶させる第１のステッ
    プと、 前記メモリセルから前記第１の情報を検出する第２のス
    テップと、 前記第１の情報を変換して隣接する情報の差異が１桁の
    みとなるように各桁を割り振って第２の情報とし、前記
    第２の情報を出力情報として出力する第３のステップと
    を含み、 前記出力情報に誤りが発生しなければ前記入力情報と前
    記出力情報とが一致することを特徴とする半導体記憶装
    置の使用方法。
  49. 【請求項４９】 前記第１のステップにおいて、前記記
    憶情報に誤り検出用の冗長情報を付加して所定桁からな
    る各データ列を作成し、前記デ−タ列を前記第１の情報
    に変換し、所定数からなる一連の前記メモリセルに記憶
    させるとともに、 前記第３のステップにおいて、前記第２の情報に誤りが
    生じたか否かを判定した後、出力することを特徴とする
    請求項４８に記載の半導体記憶装置の使用方法。
  50. 【請求項５０】 前記第１のステップにおいて、前記記
    憶情報に誤り訂正用の冗長情報を付加して所定桁からな
    る各データ列を作成し、前記デ−タ列を前記第１の情報
    に変換し、所定数からなる一連の前記メモリセルに記憶
    させるとともに、 前記第３のステップにおいて、前記第２の情報に誤りが
    生じた場合には訂正を施して、前記第２の情報を出力す
    ることを特徴とする請求項４８に記載の半導体記憶装置
    の使用方法。
  51. 【請求項５１】 前記第３のステップにおいて、前記記
    憶情報を構成する各桁のうち、最上位桁の情報を最も速
    く出力するようになされており、前記最上位桁の情報を
    １回の判定動作により出力するとともに、それに次ぐ各
    下位桁を順次出力することを特徴とする請求項４８に記
    載の半導体記憶装置の使用方法。
  52. 【請求項５２】 前記第３のステップにおいて、前記デ
    ータ列を構成する各桁のうち、最上位桁の情報を最も速
    く出力するようになされており、前記最上位桁の情報を
    １回の判定動作により出力するとともに、それに次ぐ各
    下位桁を順次出力することを特徴とする請求項４９又は
    ５０に記載の半導体記憶装置の使用方法。
  53. 【請求項５３】 前記第３のステップは、 隣接する前記基準電圧間の所定値をそのしきい値電圧と
    し、当該しきい値電圧を前記メモリセルの前記基準電圧
    と比較する各参照トランジスタを用い、先ず前記各参照
    トランジスタのうちの所定の１つの前記参照トランジス
    タのみを用いた１回の前記判定動作により、前記記憶情
    報の前記最上位桁の情報を特定して最初に出力し、 続いて、前記最上位桁の情報に基づいて、残りの前記参
    照トランジスタのうちの所定の前記参照トランジスタを
    用いた前記判定動作により、前記最上位桁に次ぐ下位桁
    を特定して出力し、 続いて、前記下位桁に次ぐ更なる下位桁を特定して出力
    する動作を、最下位桁に至るまで順次行うことを特徴と
    する請求項５１に記載の半導体記憶装置の使用方法。
  54. 【請求項５４】 前記第３のステップは、 前記メモリセルからの前記記憶情報に応じて、前記参照
    トランジスタのうちの所定の前記参照トランジスタを選
    択して導通させる選択手段を用い、 前記選択手段により選択された前記参照トランジスタに
    より前記比較動作を行うことを特徴とする請求項５３に
    記載の半導体記憶装置の使用方法。
  55. 【請求項５５】 前記第３のステップは、 隣接する前記基準電圧間の所定値をそのしきい値電圧と
    し、当該しきい値電圧を前記メモリセルの前記基準電圧
    と比較する各参照トランジスタを用い、先ず前記各参照
    トランジスタのうちの所定の１つの前記参照トランジス
    タのみを用いた１回の前記判定動作により、前記データ
    列の前記最上位桁の情報を特定して最初に出力し、 続いて、前記最上位桁の情報に基づいて、残りの前記参
    照トランジスタのうちの所定の前記参照トランジスタを
    用いた前記判定動作により、前記最上位桁に次ぐ下位桁
    を特定して出力し、 続いて、前記下位桁に次ぐ更なる下位桁を特定して出力
    する動作を、最下位桁に至るまで順次行うことを特徴と
    する請求項５２に記載の半導体記憶装置の使用方法。
  56. 【請求項５６】 前記第３のステップは、 前記メモリセルからの前記データ列に応じて、前記参照
    トランジスタのうちの所定の前記参照トランジスタを選
    択して導通させる選択手段を用い、 前記選択手段により選択された前記参照トランジスタに
    より前記比較動作を行うことを特徴とする請求項５５に
    記載の半導体記憶装置の使用方法。
  57. 【請求項５７】 前記記憶情報がバイナリデータである
    ことを特徴とする請求項４８、５１、５３、５４に記載
    の半導体記憶装置の使用方法。
  58. 【請求項５８】 前記データ列がバイナリデータである
    ことを特徴とする請求項４９、５０、５２、５５、５６
    のいずれか１項に記載の半導体記憶装置の使用方法。
  59. 【請求項５９】 前記メモリセルは、シリアルアクセス
    型のものであることを特徴とする請求項４８〜５７のい
    ずれか１項に記載の半導体記憶装置の使用方法。
  60. 【請求項６０】 前記メモリセルは、ゲート、ソース及
    びドレインを有し、前記ソースと前記ドレインとの間の
    チャネル領域上に形成されたトンネル絶縁膜と前記ゲー
    トとの間に誘電体膜を介して島状の浮遊ゲートを有して
    構成されたものであることを特徴とする請求項４８〜５
    ９のいずれか１項に記載の半導体記憶装置の使用方法。
  61. 【請求項６１】 請求項４８〜６０のいずれか１項に記
    載の半導体記憶装置の使用方法を構成する第１〜第３の
    ステップがコンピュータから読み出し可能に格納されて
    いることを特徴とする記憶媒体。
  62. 【請求項６２】 ２n 値（ｎは２以上の自然数）のある
    所定の記憶情報を記憶可能なメモリセルを備えた半導体
    記憶装置において、 前記メモリセルに格納された第１の記憶情報を読み出す
    読み出し手段と、 前記読み出し手段によって得られた前記第１の記憶情報
    の第１の特定値を、少なくとも所定の１桁のバイナリデ
    ータに変換する第１のデータ変換手段と、 前記第１の特定値を、（２n −１）個の基準値と比較
    し、第２の特定値に規定し、前記第２の特定値をバイナ
    リデータに変換する第２のデータ変換手段とを備え、 前記各第１の記憶情報に対応するバイナリデータにおい
    て、隣接するバイナリデータ間の差異を１桁のみとする
    ように構成されていることを特徴とする半導体記憶装
    置。
  63. 【請求項６３】 ２n 値（ｎは２以上の自然数）のある
    所定の記憶情報を記憶可能なメモリセルを備えた半導体
    記憶装置において、 前記メモリセルに格納された第１の記憶情報を読み出す
    読み出し手段と、 前記読み出し手段によって得られた前記第１の記憶情報
    の第１の特定値を、少なくとも所定の１桁のバイナリデ
    ータに変換する第１のデータ変換手段と、 前記第１の特定値を、（２m −１）個（ｍはｎより小さ
    い自然数）の基準値と比較し、第２の特定値に規定し、
    前記第２の特定値をｍ桁のバイナリデータに変換する第
    ２のデータ変換手段とを備え、 前記各第１の記憶情報に対応するバイナリデータにおい
    て、隣接するバイナリデータ間の差異を１桁のみとする
    ように構成されていることを特徴とする半導体記憶装
    置。
  64. 【請求項６４】 ＮM 値（Ｎ，Ｍはそれぞれ２以上の自
    然数）のある所定の記憶情報を記憶可能なメモリセルを
    備えた半導体記憶装置において、 前記メモリセルに格納された第１の記憶情報を読み出す
    読み出し手段と、 前記読み出し手段によって得られた前記第１の記憶情報
    の第１の特定値を、少なくとも所定の１桁のデータに変
    換する第１のデータ変換手段と、 前記第１の特定値を、（ＮM −１）個の基準値と比較
    し、第２の特定値に規定し、前記第２の特定値をデータ
    に変換する第２のデータ変換手段とを備え、 前記各第１の記憶情報に対応するデータにおいて、隣接
    するデータ間の差異を１桁のみとするように構成されて
    いることを特徴とする半導体記憶装置。
  65. 【請求項６５】 ＮM 値（Ｎ，Ｍはそれぞれ２以上の自
    然数）のある所定の記憶情報を記憶可能なメモリセルを
    備えた半導体記憶装置において、 前記メモリセルに格納された第１の記憶情報を読み出す
    読み出し手段と、 前記読み出し手段によって得られた前記第１の記憶情報
    の第１の特定値を、少なくとも所定の１桁のバイナリデ
    ータに変換する第１のデータ変換手段と、 前記第１の特定値を、（ＮL −１）個（ＬはＭより小さ
    い自然数）の基準値と比較し、第２の特定値に規定し、
    前記第２の特定値をＬ桁のバイナリデータに変換する第
    ２のデータ変換手段とを備え、 前記各第１の記憶情報に対応するデータにおいて、隣接
    するデータ間の差異を１桁のみとするように構成されて
    いることを特徴とする半導体記憶装置。
  66. 【請求項６６】 各メモリセルに３桁以上の所定値の記
    憶情報が各々の基準電圧に対応して記憶可能であり、数
    回の判定動作を順次行うことにより前記基準電圧を特定
    して前記記憶情報を読み出す多値型の半導体記憶装置で
    あって、 前記記憶情報を構成する各桁のうち、所定桁の情報を最
    も速く出力するようになされており、前記所定桁の情報
    を１回の前記判定動作により出力することを特徴とする
    半導体記憶装置。
  67. 【請求項６７】 複数のメモリセルが行列状に配され、
    前記各メモリセルに２ビットの記憶情報が基準電圧に対
    応して記憶されるように構成された記憶手段と、 隣接する前記基準電圧間の所定値を各々のしきい値電圧
    とする３つの参照トランジスタを有する読み出し手段と
    を備え、 前記読み出し手段は、 前記各参照トランジスタのうちの所定の１つの前記参照
    トランジスタのみを用いた１回の第１の判定動作によ
    り、前記記憶情報の上位ビットを特定して最初に出力す
    るとともに、 前記各参照トランジスタのうちの残りの２つを用いた第
    ２及び第３の判定動作を行い、前記第１の判定動作の結
    果如何により前記第２或いは第３の判定動作の結果を前
    記記憶情報の下位ビットであると特定して続いて出力す
    ることを特徴とする半導体記憶装置。
  68. 【請求項６８】 複数のメモリセルが行列状に配され、
    前記各メモリセルに３桁以上の所定値の記憶情報が各々
    の基準電圧に対応して記憶されるように構成された記憶
    手段と、 前記記憶手段のうちから所望の前記メモリセルを選択
    し、前記基準電圧を判定して前記記憶情報を特定し出力
    するものであって、前記記憶情報を構成する各桁のう
    ち、所定桁の情報を最も速く出力するようになされてお
    り、前記所定桁の情報を１回の判定動作により出力する
    読み出し手段とを備えたことを特徴とする半導体記憶装
    置。
  69. 【請求項６９】 前記所定桁が前記記憶情報の最上位桁
    であることを特徴とする請求項６６又は６８に記載の半
    導体記憶装置。
  70. 【請求項７０】 前記記憶情報を構成する各桁を最上位
    桁から順次出力することを特徴とする請求項６２〜６９
    のいずれか１項に記載の半導体記憶装置。
  71. 【請求項７１】 前記メモリセルは、 ゲート、ソース及びドレインを有し、前記ソースと前記
    ドレインとの間のチャネル領域上に形成されたトンネル
    絶縁膜と前記ゲートとの間に誘電体膜を介して島状の浮
    遊ゲートを有しており、 前記ゲート、前記ソース及び前記ドレインにそれぞれ所
    定電圧を印加することによってしきい値電圧として前記
    基準電圧を設定し、前記基準電圧に対応した記憶情報を
    記憶することを特徴とする請求項６６〜７０のいずれか
    １項に記載の半導体記憶装置。
  72. 【請求項７２】 前記メモリセルは、 信号電荷を蓄積するメモリキャパシタと、前記メモリキ
    ャパシタを選択するためのアクセストランジスタとを有
    して構成されており、 前記メモリキャパシタに所定の前記基準電圧を印加する
    ことにより電荷蓄積状態を設定し、前記基準電圧に対応
    した記憶情報を記憶することを特徴とする請求項６６〜
    ７０のいずれか１項に記載の半導体記憶装置。
  73. 【請求項７３】 前記メモリセルは、シリアルアクセス
    型のものであることを特徴とする請求項７１又は７２に
    記載の半導体記憶装置。
  74. 【請求項７４】 前記読み出し手段は、 隣接する前記基準電圧間の所定値をそのしきい値電圧と
    する各参照トランジスタを有しており、前記各参照トラ
    ンジスタの前記しきい値電圧を前記メモリセルの前記基
    準電圧と逐次比較して、当該基準電圧を特定するもので
    あり、 前記各参照トランジスタのうちの所定の１つの前記参照
    トランジスタのみを用いた１回の前記判定動作により、
    前記記憶情報の前記最上位桁の情報を特定して最初に出
    力することを特徴とする請求項６６、６８〜７３のいず
    れか１項に記載の半導体記憶装置。
  75. 【請求項７５】 前記読み出し手段は、 前記記憶情報の前記最上位桁の情報を出力した後に、前
    記最上位桁の情報に基づいて、残りの前記参照トランジ
    スタのうちの所定の前記参照トランジスタを用いた前記
    判定動作により、前記最上位桁に次ぐ下位桁を特定して
    出力し、 前記下位桁に次ぐ更なる下位桁を特定して出力する動作
    を、最下位桁に至るまで順次行うことを特徴とする請求
    項７４に記載の半導体記憶装置。
  76. 【請求項７６】 前記読み出し手段は、 隣接する前記基準電圧間の所定値をそのしきい値電圧と
    する各参照トランジスタを有しており、前記各参照トラ
    ンジスタの前記しきい値電圧を前記メモリセルの前記基
    準電圧と逐次比較して、当該基準電圧を特定するもので
    あり、 前記各参照トランジスタのうちの所定の１つの前記参照
    トランジスタのみを用いた１回の前記判定動作により、
    前記記憶情報の前記最上位桁の情報を特定して最初に出
    力し、 前記記憶情報の前記最上位桁の情報を出力した後に、前
    記最上位桁の情報に基づいて、残りの前記参照トランジ
    スタのうちの所定の前記参照トランジスタを用いた前記
    判定動作により、前記最上位桁に次ぐ下位桁を特定して
    出力し、 前記下位桁に次ぐ更なる下位桁を特定して出力する動作
    を、最下位桁に至るまで順次行うことを特徴とする７５
    に記載の半導体記憶装置。
  77. 【請求項７７】 前記読み出し手段は、 前記メモリセルからの前記記憶情報に応じて、前記参照
    トランジスタのうちの所定の前記参照トランジスタを選
    択して導通させる選択手段を有しており、 前記選択手段により選択された前記参照トランジスタに
    より前記比較動作が行われることを特徴とする請求項６
    ７又は７６に記載の半導体記憶装置。
  78. 【請求項７８】 前記記憶情報がバイナリデータである
    ことを特徴とする請求項６６、６８〜７７のいずれか１
    項に記載の半導体記憶装置。
  79. 【請求項７９】 各メモリセルに３桁以上の所定値の記
    憶情報が各々の基準電圧に対応して記憶可能であり、隣
    接する前記基準電圧間の所定値をそのしきい値電圧とす
    る各参照トランジスタにより、その前記しきい値電圧を
    前記メモリセルの前記基準電圧と逐次比較して、当該基
    準電圧を特定して前記記憶情報を読み出す多値型の半導
    体記憶装置の読み出し方法であって、 前記各参照トランジスタのうちの所定の１つの前記参照
    トランジスタのみを用いた１回の判定動作により、前記
    記憶情報の最上位桁の情報を特定して最初に出力する第
    １のステップと、 前記最上位桁の情報に基づいて、残りの前記参照トラン
    ジスタのうちの所定の前記参照トランジスタを用いた判
    定動作により、前記最上位桁に次ぐ下位桁を特定して出
    力する第２のステップとを備え、 前記第２のステップを、前記下位桁に次ぐ更なる下位桁
    を特定して出力する動作を、最下位桁に至るまで順次行
    うことを特徴とする半導体記憶装置の読み出し方法。
  80. 【請求項８０】 前記記憶情報がバイナリデータである
    ことを特徴とする請求項７９に記載の半導体記憶装置の
    読み出し方法。
  81. 【請求項８１】 各メモリセルに２ビットの記憶情報が
    各々の基準電圧に対応して記憶可能であり、隣接する前
    記基準電圧間の所定値を各々のしきい値電圧とする３つ
    の参照トランジスタにより、その前記しきい値電圧を前
    記メモリセルの前記基準電圧と逐次比較して、当該基準
    電圧を特定して前記記憶情報を読み出す多値型の半導体
    記憶装置の読み出し方法であって、 前記各参照トランジスタのうちの所定の１つの前記参照
    トランジスタのみを用いた１回の第１の判定動作によ
    り、前記記憶情報の上位ビットの情報を特定して最初に
    出力する第１のステップと、 前記上位ビットの情報に基づいて、残りの２つの前記参
    照トランジスタを用いた第２及び第３の判定動作を行
    い、前記第１の判定動作の結果如何により前記第２或い
    は第３の判定動作の結果を前記記憶情報の下位ビットで
    あると特定して続いて出力する第２のステップとを備え
    ることを特徴とする半導体記憶装置の読み出し方法。
  82. 【請求項８２】 前記第１及び第２のステップは、 前記メモリセルからの前記記憶情報に応じて、前記参照
    トランジスタのうちの所定の前記参照トランジスタを選
    択して導通させる選択手段を用い、 前記選択手段により選択された前記参照トランジスタに
    より前記比較動作を行うことを特徴とする請求項７９〜
    ８１のいずれか１項に記載の半導体記憶装置の読み出し
    方法。
  83. 【請求項８３】 前記メモリセルは、 ゲート、ソース及びドレインを有し、前記ソースと前記
    ドレインとの間のチャネル領域上に形成されたトンネル
    絶縁膜と前記ゲートとの間に誘電体膜を介して島状の浮
    遊ゲートを有して構成されており、 前記ゲート、前記ソース及び前記ドレインにそれぞれ所
    定電圧を印加することによってしきい値電圧として前記
    基準電圧を設定し、前記基準電圧に対応した記憶情報を
    記憶することを特徴とする請求項７９〜８２のいずれか
    １項に記載の半導体記憶装置の読み出し方法。
  84. 【請求項８４】 前記メモリセルは、 信号電荷を蓄積するメモリキャパシタと、前記メモリキ
    ャパシタを選択するためのアクセストランジスタとを有
    して構成されており、 前記メモリキャパシタに所定の基準電圧を印加すること
    により電荷蓄積状態を設定し、前記基準電圧に対応した
    記憶情報を記憶することを特徴とする請求項７９〜８２
    のいずれか１項に記載の半導体記憶装置の読み出し方
    法。
  85. 【請求項８５】 前記メモリセルは、シリアルアクセス
    型のものであることを特徴とする請求項７９〜８４のい
    ずれか１項に記載の半導体記憶装置の読み出し方法。
  86. 【請求項８６】 請求項７９〜８５のいずれか１項に記
    載の半導体記憶装置の読み出し方法を構成する各ステッ
    プがコンピュータから読み出し可能に格納されているこ
    とを特徴とする記憶媒体。
  87. 【請求項８７】 ２n 値（ｎは３以上の自然数）のある
    所定の記憶情報を記憶可能なメモリセルを備えた半導体
    記憶装置において、 前記メモリセルに格納された第１の記憶情報を読み出す
    読み出し手段と、 前記読み出し手段によって得られた前記第１の記憶情報
    の第１の特定値を、少なくとも所定の１桁のバイナリデ
    ータに変換する第１のデータ変換手段と、 前記第１の特定値を、（２n −１）個の基準値と比較
    し、第２の特定値に規定し、前記第２の特定値をバイナ
    リデータに変換する第２のデータ変換手段とを備えたこ
    とを特徴とする半導体記憶装置。
  88. 【請求項８８】 ２n 値（ｎは３以上の自然数）のある
    所定の記憶情報を記憶可能なメモリセルを備えた半導体
    記憶装置において、 前記メモリセルに格納された第１の記憶情報を読み出す
    読み出し手段と、 前記読み出し手段によって得られた前記第１の記憶情報
    の第１の特定値を、少なくとも所定の１桁のバイナリデ
    ータに変換する第１のデータ変換手段と、 前記第１の特定値を、（２m −１）個（ｍはｎより小さ
    い自然数）の基準値と比較し、第２の特定値に規定し、
    前記第２の特定値をｍ桁のバイナリデータに変換する第
    ２のデータ変換手段とを備えたことを特徴とする半導体
    記憶装置。
  89. 【請求項８９】 ＮM 値（Ｎは２以上、Ｍは３以上の自
    然数）のある所定の記憶情報を記憶可能なメモリセルを
    備えた半導体記憶装置において、 前記メモリセルに格納された第１の記憶情報を読み出す
    読み出し手段と、 前記読み出し手段によって得られた前記第１の記憶情報
    の第１の特定値を、少なくとも所定の１桁のデータに変
    換する第１のデータ変換手段と、 前記第１の特定値を、（ＮM −１）個の基準値と比較
    し、第２の特定値に規定し、前記第２の特定値をデータ
    に変換する第２のデータ変換手段とを備えたことを特徴
    とする半導体記憶装置。
  90. 【請求項９０】 ＮM 値（Ｎは２以上、Ｍは３以上の自
    然数）のある所定の記憶情報を記憶可能なメモリセルを
    備えた半導体記憶装置において、 前記メモリセルに格納された第１の記憶情報を読み出す
    読み出し手段と、 前記読み出し手段によって得られた前記第１の記憶情報
    の第１の特定値を、少なくとも所定の１桁のデータに変
    換する第１のデータ変換手段と、 前記第１の特定値を、（ＮL −１）個（ＬはＭより小さ
    い自然数）の基準値と比較し、第２の特定値に規定し、
    前記第２の特定値をＬ桁のデータに変換する第２のデー
    タ変換手段とを備えたことを特徴とする半導体記憶装
    置。
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