JP3581549B2 - 半導体記憶装置及び使用方法並びにコンピュータ読み取り可能な記憶媒体 - Google Patents
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Description
【発明の属する技術分野】
本発明は、入力されるデータが主にバイナリ形式のデータ列である半導体記憶装置及びその使用方法並びに当該使用方法が記憶された記憶媒体に関する。
【0002】
【従来の技術】
半導体記憶装置の大容量化は、これまで半導体メモリの微細化・高集積化を中心に進められてきた。ところが、そのための微細加工技術も限界に近づきつつあり、これまでの要請に沿った半導体記憶装置の大容量化は、今後見込めなくなりつつある。このような状況下で、微細加工技術の限界を越える打開策として、近年注目を集めているものに、入力し記憶するデータを3値以上から構成し、その記憶データのうちの1つを各半導体メモリに記憶させる多値半導体記憶装置がある。
【0003】
【発明が解決しようとする課題】
ところで、従来の単値、即ち”0”又は”1”の情報を記憶する半導体記憶装置にあっては、一般に、入力データの書き込み時や読み出し時或いは保存中に記憶データが何等かの原因によって変化した場合に、それを検出したり元の正しい入力データに復元したりする必要があるため、入力データの符号化/復号化が行われている。
【0004】
例えば、メモリセルアレイに入力データを書き込む際に、当該入力データに誤り訂正データを付帯させ、入力データをメモリセルアレイから読み出すときにその内容の誤りの有無を検査(誤り検出)する。そして、その結果として誤りが判明した場合には、訂正データに基づいて誤りを訂正して正しい読み出しデータとして出力する。
【0005】
現在のところ、例えば一般的によく用いられる誤り訂正法であるハミング訂正法によれば、1ビットの記憶データに対して1ビットの誤り訂正を行うには、2ビット以上の誤り訂正データが必要であり、2ビットの記憶データに対して1ビットの誤り訂正を行うには、3ビット以上の誤り訂正データが必要である。
【0006】
ところが、このように単値の半導体記憶装置については、ある程度高い効率をもって誤り訂正を行う手法が開発されているのに対して、多値半導体記憶装置は未だ開発途上にあることから、その誤り訂正法については知られていない。仮に何らかの訂正法が案出されているとしても、多値半導体記憶装置は1つの素子に単値の半導体記憶装置に比してより多くの情報が記憶される性質上、当然のことながらハミング訂正法等よりも効率の劣るものであると考えられる。
【0007】
そこで、本発明の目的は、例えば3値以上の多値データの書き込み・読み出しを行う場合において、極めて効率よく正確に誤り訂正を行うことを可能とする半導体記憶装置及びその使用方法並びに使用方法が記憶された記憶媒体を提供することである。
【0008】
【課題を解決するための手段】
本発明の半導体記憶装置は、電荷蓄積層、ゲート電極及びソース/ドレインを有し、少なくとも前記ゲート電極及び前記ソース/ドレインに所定電圧が印加されることにより前記電荷蓄積層における電荷の蓄積状態が段階的に変化する複数のメモリセルを備え、各々の前記蓄積状態に対応して規定された識別番号が書き込まれ、前記電荷蓄積層における電荷の蓄積状態を判定して前記識別番号が読み出される半導体記憶装置であって、前記各データ列に複数桁の前記識別番号からなる所定の識別番号群をそれぞれ割り当て、各桁の前記識別番号を対応する前記各メモリセルに記憶するとともに、前記識別番号群の前記各識別番号に対応する前記各メモリセルにおいて、前記電荷蓄積層に電荷が蓄積された上位段階の状態から電荷が減少した下位段階の状態へ1段階だけ変化する第1の遷移が発生する確率に比して、前記下位段階の状態から前記上位段階の状態へ変化する第2の遷移が発生する確率が無視し得るほど小さいことと、前記識別番号群の前記各識別番号に対応する前記各メモリセルにおいて、2段階以上について、前記電荷蓄積層に電荷が蓄積された上位段階の状態から電荷が減少した下位段階の状態へ変化する第3の遷移が発生する確率が、1つの前記メモリセルのみにおける前記第1の遷移の発生確率に比して無視し得るほど小さいことと、前記識別番号群の前記各識別番号に対応する前記各メモリセルのうち2つ以上のメモリセルについて、前記電荷蓄積層に電荷が蓄積された上位段階の状態から電荷が減少した下位段階の状態へ共に変化する第4の遷移が発生する確率が、1つの前記メモリセルのみにおける前記第1の遷移の発生確率に比して無視し得るほど小さいこととを利用し、前記メモリセルから前記識別番号を読み出す際に、前記識別番号に誤りが生じるとすれば前記第1の遷移に対応するものであると見做して誤り訂正を行い、前記割り当てに基づいて前記データ列を出力する。
【0010】
本発明の半導体記憶装置の一態様例においては、前記データ列の各桁が、バイナリ形式の情報データである。
【0013】
本発明の半導体記憶装置の一態様例においては、前記メモリセルが、前記電荷蓄積層として浮遊ゲートが、前記ゲート電極として制御ゲートが設けられてなるものである。
【0014】
本発明の半導体記憶装置は、ゲート電極及びソース/ドレインを有し、少なくとも前記ゲート電極及び前記ソース/ドレインに所定電圧が印加されることにより前記電荷蓄積層における電荷の蓄積状態が段階的に変化する複数のメモリセルを備え、各々の前記蓄積状態に対応して規定された識別番号が書き込まれ、前記電荷蓄積層における電荷の蓄積状態を判定して前記識別番号が読み出される半導体記憶装置であって、入力されるデータ列を、複数桁の前記識別番号からなる識別番号群のうちの規定された所定のものに変換する符号化手段と、複数の前記メモリセルが行列状に配され、対応する前記メモリセルに前記識別番号が記憶されるように構成された記憶手段とを備えるとともに、選択された所定の前記メモリセルに記憶された前記識別番号を検出して、前記識別番号群の前記各識別番号に対応する前記各メモリセルにおいて、2段階以上について、前記電荷蓄積層に電荷が蓄積された上位段階の状態から電荷が減少した下位段階の状態へ変化する第3の遷移が発生する確率が、1つの前記メモリセルのみにおける前記第1の遷移の発生確率に比して無視し得るほど小さいことと、前記識別番号群の前記各識別番号に対応する前記各メモリセルのうち2つ以上のメモリセルについて、前記電荷蓄積層に電荷が蓄積された上位段階の状態から電荷が減少した下位段階の状態へ共に変化する第4の遷移が発生する確率が、1つの前記メモリセルのみにおける前記第1の遷移の発生確率に比して無視し得るほど小さいこととを利用し、前記メモリセルから前記識別番号を読み出す際に、前記識別番号に誤りが生じるとすれば前記第1の遷移に対応するものであると見做して誤り訂正を行い、前記変換に基づいて前記データ列に復号化して出力する復号化手段とを備える。
【0016】
本発明の半導体記憶装置の一態様例においては、前記データ列の各桁が、バイナリ形式の情報データである。
【0019】
本発明の半導体記憶装置の一態様例においては、前記メモリセルが、前記電荷蓄積層として浮遊ゲートが、前記ゲート電極として制御ゲートが設けられてなるものである。
【0020】
本発明の半導体記憶装置の使用方法は、ゲート電極及びソース/ドレインを有し、少なくとも前記ゲート電極及び前記ソース/ドレインに所定電圧が印加されることにより前記電荷蓄積層における電荷の蓄積状態が段階的に変化する複数のメモリセルを備え、各々の前記蓄積状態に対応して規定された識別番号が書き込まれ、前記電荷蓄積層における電荷の蓄積状態を判定して前記識別番号が読み出される半導体記憶装置の使用方法であって、入力されるデータ列を、複数桁の前記識別番号からなる識別番号群のうちの規定された所定のものに変換する第1のステップと、前記識別番号を対応する前記メモリセルに書き込む第2のステップと、選択された所定の前記メモリセルに記憶された前記識別番号を検出して、前記識別番号群の前記各識別番号に対応する前記各メモリセルにおいて、2段階以上について、前記電荷蓄積層に電荷が蓄積された上位段階の状態から電荷が減少した下位段階の状態へ変化する第3の遷移が発生する確率が、1つの前記メモリセルのみにおける前記第1の遷移の発生確率に比して無視し得るほど小さいことと、前記識別番号群の前記各識別番号に対応する前記各メモリセルのうち2つ以上のメモリセルについて、前記電荷蓄積層に電荷が蓄積された上位段階の状態から電荷が減少した下位段階の状態へ共に変化する第4の遷移が発生する確率が、1つの前記メモリセルのみにおける前記第1の遷移の発生確率に比して無視し得るほど小さいこととを利用し、前記メモリセルから前記識別番号を読み出す際に、前記識別番号に誤りが生じるとすれば前記第1の遷移に対応するものであると見做して誤り訂正を行い、前記各データ列に所定の前記識別番号群をそれぞれ割り当てて、前記変換に基づいて前記データ列に復号化して出力する第3のステップとを備える。
【0022】
本発明の半導体記憶装置の使用方法の一態様例においては、前記データ列の各桁が、バイナリ形式の情報データである。
【0025】
本発明の半導体記憶装置の使用方法の一態様例においては、前記メモリセルが、前記電荷蓄積層として浮遊ゲートが、前記ゲート電極として制御ゲートが設けられてなるものである。
【0026】
本発明の記憶媒体は、半導体記憶装置の使用方法を構成する第1〜第3のステップをコンピュータに実行させるためのプログラムを記憶したコンピュータ読み取り可能なものである。
【0027】
【作用】
通常、DRAM等の揮発性半導体記憶装置においては、電荷蓄積層に電荷が蓄積された状態から電荷が引き抜かれた状態へ変化する第1の遷移と、電荷が引き抜かれた状態から蓄積された状態へ変化する第2の遷移とはほぼ等確率で生じる。一方、EEPROM等の不揮発性半導体記憶装置においては、第1の遷移に比して第2の遷移が生じる確率は無視し得るほど小さい。更に、前記識別番号のうち、2段階以上について、前記電荷蓄積層に電荷が蓄積された状態から引き抜かれた状態へ共に変化する第3の遷移が発生する確率も、前記第2の遷移と同様に前記第1の遷移の発生確率に比して無視し得るほど小さい。本発明は、この性質を積極的に利用するものである。
【0028】
具体的には、識別番号のとり得る個数が、入力されるデータ列のとり得る個数よりも多くなるように設定し、前記各データ列に所定の識別番号をそれぞれ割り当て、各メモリセルについて識別番号の書き込み・読み出しが行われる。そして、このデータ列を読み出す際に、当該識別番号に生じる誤りは第1の遷移に対応して生じたものと見做し、好ましくは第3の遷移も考慮して、この誤りを訂正する。即ち、第2の遷移及び第3の遷移の可能性を排除して、第1の遷移の可能性のみ考慮すると、仮に識別番号に変化が生じるとすれば、それは電荷蓄積層に電荷の多い状態から電荷の少ない状態への1段階のみの変化となる。この性質を利用して、当該1段階の変化によって識別番号が変化した際に、識別番号の値が重なる(同じ値となる)ことのないように前記割り当てを行えば、当該割り当ての規則性に基づいて変化した識別番号から元の正しいデータ列が一意に定まることになる。
【0029】
このように、本発明においては、上述の割り当て規則により入力されたデータ列を識別番号に変換し、読み出し時に第1の遷移のみを考慮することにより、簡易且つ正確に誤り訂正を行って極めて高い蓋然性をもって正しいデータ列を得ることが可能となる。
【0030】
【発明の実施の形態】
以下、本発明のいくつかの好適な実施形態について図面を参照しながら詳細に説明する。
【0031】
(第1の実施形態)
先ず、第1の実施形態について説明する。この第1の実施形態においては、3値(3種類)の情報を記憶することが可能な各メモリセルを備えた不揮発性半導体記憶装置であるEEPROMを用いて、4値(2ビット)の情報からなるデータ列の書き込み及び読み出しを行う場合について例示する。図1は、第1の実施形態のEEPROMの全体の概略構成を示すブロック図であり、図2はこのEEPROMのメモリセルの主要構成を示す概略断面図、図3はメモリセルに記憶されるデータとしきい値電圧との関係を示す特性図、図4は遷移確率に基づいて誤りが発生する様子を示す模式図、図5〜図7はこのEEPROMの使用方法をステップ順に示すフローチャートである。
【0032】
第1の実施形態のEEPROMは、図1に示すように、バイナリデータのデータ変換を行う符号化回路11と、符号化回路11により変換されたデータが収められる多数のメモリセルが行列状に配置されてなるメモリセルアレイ12と、メモリセルのデータに誤りが生じた場合には誤り訂正を施した後に復号化して出力する復号化回路13とを備えて構成されている。
【0033】
符号化回路11は、”0”又は”1”が多数羅列してなるバイナリデータが入力すると、このバイナリデータを2ビット毎に区切って”00”,”01”,”10”,”11”の何れかのデータ列とし、このデータ列の各ビットをそれぞれ”0”,”1”,”2”の3値の識別番号のうち”0”又は”2”に割り当てて2つのメモリセルに記憶させる。具体的には、表1に示すように、入力されたデータ列”00”,”01”,”10”,”11”が各識別番号群”00”,”02”,”20”,”22”にそれぞれ変換されることになる。
【0034】
【表1】
【0035】
メモリセルアレイ12は、図2に示すように、各メモリセルが、p型のシリコン半導体基板1上において、フィールド酸化膜等の素子分離構造により画定された素子活性領域2の表面領域にリン(P)や砒素(As)等のn型不純物がイオン注入されて形成された一対の不純物拡散層であるソース3及びドレイン4と、ソース3とドレイン4との間のチャネル領域C上にトンネル酸化膜7を介してパターン形成された電荷蓄積層である浮遊ゲート電極5と、浮遊ゲート電極5上に誘電体膜8を介してパターン形成された制御ゲート電極6とを有して構成されている。
【0036】
各メモリセルは、3値の識別番号”0”,”1”,”2”のデータの書き込み及び読み出しが可能であり、書き込み時には前記3値のうち”0”,”2”のみを用いる。即ち、書き込み時においては、識別番号群を構成する2つの識別番号を2つのメモリセルを用いて記憶させる際に、一方のメモリセルにデータ”0”又は”2”を記憶させて上位の識別番号に配するとともに、他方のメモリセルにも同様にデータ”0”又は”2”を記憶させて下位の識別番号に配し、各識別番号群”00”,”02”,”20”,”22”のうちの1つを構成する。
【0037】
復号化回路13は、メモリセルの読み出し時において、Vt0,Vt1,Vt2の3種のしきい値電圧を用いて、各識別番号群”00”,”01”,”02”,”10”,”20”,”12”,”21”,”22”の読み出しを行い、誤りがあると判定された場合には後述するように訂正を施して出力する。
【0038】
各メモリセルにおいては、図3に示すように、しきい値電圧Vt がVt0未満の分布に属している場合が”0”の状態に、Vt0以上で且つVt1未満の分布に属している場合が”1”の状態、Vt1以上で且つVt2未満の分布に属している場合が”2”の状態にそれぞれ規定されている。この場合、浮遊ゲート電極5には、”2”の状態にあるときが最も多く電荷が蓄積されており、”1”の状態にあるときがそれに次ぐ電荷量が蓄積され、”0”の状態にあるときには基本的に電荷が浮遊ゲート電極5に存しない。
【0039】
ここで、EEPROMの使用を重ねてメモリセルに劣化が生じた場合等において、メモリセルにデータ化けが生じることがある。浮遊ゲート電極5に電荷が蓄積された上位段階の状態から電荷が減少した下位段階の状態へ遷移する確率に比して、浮遊ゲート電極5に電荷が減少した下位段階の状態から電荷が蓄積された上位段階の状態へ遷移する確率は圧倒的に小さい。即ち、各識別番号のどちらか一方のみが状態”2”から状態”1”又は状態”1”から状態”0”への遷移確率(第1の遷移確率)に比して状態”1”から状態”2”又は状態”0”から状態”1”への遷移確率(第2の遷移確率)は殆ど無視し得る程度の値である。更に、各識別番号のどちらか一方のみが状態”2”から状態”0”へ2段階の遷移を起こす確率(第3の遷移確率)もまた、第1の遷移確率に比して殆ど無視し得る程度に小さい。更にまた、識別番号群の各識別番号が共に状態”2”から状態”1”又は”1”から状態”0”へ遷移する確率(第4の遷移確率)もまた、第1の遷移確率に比して殆ど無視し得る程度に小さい。なお、当然のことながら、各識別番号が共に”2”から”0”へ変化したり、一方が”2”から”0”へ変化し他方が”1”から”2”ヘ変化する確率等は、上記の考察から無視できる。第1の実施形態においては、EEPROMを代表とする不揮発性半導体記憶装置に特有なこの性質を利用して、読み出されたデータ列の誤り訂正を行う。
【0040】
具体的には、図4に示すように、書き込み時の識別番号群が”22”であるときに、この識別番号群”22”が何等かの理由でデータ化けしたとすると、先ず第3の遷移確率が小さいことを考慮すれば、読み出し時に識別番号群”20”,”02”,”10”,”01”,”00”となる確率は無視できる。次に、第4の遷移確率が小さいことを考慮すれば、読み出し時に第1の遷移確率により識別番号群”12”,”21”に変化する確率P1,P2に比して、識別番号群”11”に変化する確率P3は極めて小さく、無視することができる。従って、書き込み時の識別番号群”22”が読み出された場合にデータ化けが生じるとすれば、確率P1,P2のみを考慮すればよく、読み出された識別番号群が”12”又は”21”であれば、この識別番号群には誤りがあり、正しい識別番号群は”22”となる。従って、符号化回路11による符号化規則により、元の正しいデータ列”11”が復号化回路13から出力される。
【0041】
同様に、書き込み時の識別番号群が”02”であるときに、この識別番号群”02”が何等かの理由でデータ化けしたとすると、第2〜4の遷移確率が小さいことから、第1の遷移確率により識別番号群”01”に変化する確率P4のみを考慮すればよい。従って、読み出された識別番号群が”01”であれば、この識別番号群には誤りがあり、正しい識別番号群は”02”となって、符号化回路11による符号化規則により元の正しいデータ列”01”が復号化回路13から出力される。
【0042】
同様に、書き込み時の識別番号群が”20”であるときに、この識別番号群”20”が何等かの理由でデータ化けしたとすると、第2〜4の遷移確率が小さいことから、第1の遷移確率により識別番号群”10”に変化する確率P5のみを考慮すればよい。従って、読み出された識別番号群が”10”であれば、この識別番号群には誤りがあり、正しい識別番号群は”20”となって、符号化回路11による符号化規則により元の正しいデータ列”10”が復号化回路13から出力される。
【0043】
書き込み時の識別番号群が”00”であるときには、特に第2の遷移確率を考慮すれば、データ化けが起こる確率が小さく、無視できることが分かる。従って、符号化回路11による符号化規則により元の正しいデータ列”00”が復号化回路13から出力される。
【0044】
上述の復号化を以下の表2にまとめて記載する。
【0045】
【表2】
【0046】
上述の性質を利用したEEPROMからのデータ列の誤り訂正を含む使用方法(書き込み方法及び読み出し方法)について、図5〜図7を用いて説明する。
【0047】
先ず、図5に示すように、符号化回路11により、入力したバイナリデータを2ビット毎に区切って”00”,”01”,”10”,”11”の何れかのデータ列とし、このデータ列を各識別番号群”00”,”02”,”20”,”22”に変換する(ステップS1)。
【0048】
次に、変換されてなる識別番号群(”00”,”02”,”20”,”22”のうちの1つ)について、各桁の識別番号をそれぞれ対応するメモリセルに記憶させる(ステップS2)。具体的に、”2”を記憶させる場合には、メモリセルのしきい値電圧が電圧Vt1以上で且つ電圧Vt2未満となるように、制御ゲート電極6に所定の(適当な)電圧を印加し、”0”を記憶させる場合には、メモリセルのしきい値電圧が電圧Vt0未満となるように制御ゲート電極6に所定の(適当な)電圧を印加すればよい。以上、ステップS1及びS2により、EEPROMの書き込み方法が構成される。
【0049】
次に、図6に示すように、一組のメモリセルに記憶された各識別番号を読み出し、バイナリデータに変換して出力する場合について説明する。具体的には、復号化回路13により、先ずメモリセルアレイ12から所定の一対のメモリセルを選択し、識別番号群のうち上位に相当するメモリセルの制御ゲート電極6に電圧Vt0を印加する(ステップS3)。このとき、ソース3−ドレイン4間に電流が流れれば、このメモリセルに記憶された識別番号は”0”と判定される(ステップS31 )。ソース3−ドレイン4間に電流が流れない場合、制御ゲート電極6に電圧Vt1を印加する(ステップS4)。このとき、ソース3−ドレイン4間に電流が流れれば、このメモリセルに記憶された識別番号は”1”と判定される(ステップS41 )。一方、ソース3−ドレイン4間に電流が流れなければ、メモリセルに記憶された識別番号は”2”と判定される(ステップS42 )。
【0050】
ここで、より簡単な方法として、ステップS4を行わずに、ステップS3で電流が流れない場合には識別番号は”1”又は”2”と見做すこともできる。この方法は、3値メモリセルの場合に可能である。即ちこの場合、元のバイナリデータのある桁が”1”である場合、3値における識別番号は”1”又は”2”にしか対応しないことが利用される。
【0051】
続いて、下位に相当するメモリセルにも、上述と同様にステップS3,S4の操作を行うことにより、このメモリセルに記憶された識別番号を判定し、上位及び下位の識別番号からなる識別番号群を構成する。もちろん、下位の識別番号を先に判定し、続いて上位の識別番号を判定するようにしてもよい。
【0052】
次いで、図7に示すように、上位及び下位の識別番号からなる識別番号群をバイナリデータに復号化して出力する。具体的には、識別番号群が”00”であるときにはそのまま”00”を正しいデータ列として出力する(ステップS5)。また、識別番号群が”01”,”02”の何れかであるときには、上述した規定に従って元の識別番号群を”02”と見做し、”01”を正しいデータ列として出力する(ステップS6)。また、識別番号群が”10”,”20”の何れかであるときには、上述した規定に従って元の識別番号群を”20”と見做し、”10”を正しいデータ列として出力する(ステップS7)。また、識別番号群が”12”,”21”,”22”の何れかであるときには、上述した規定に従って元の識別番号群を”22”と見做し、”11”を正しいデータ列として出力する(ステップS8)。
【0053】
上述のように、第1の実施形態のEEPROMによれば、4値の情報からなるデータ列の書き込み・読み出しを行う場合において、上述の割り当て規則により入力されたデータ列を識別番号群に変換し、読み出し時に第1の遷移確率のみを考慮することにより、簡易且つ正確に誤り訂正を行って極めて高い蓋然性をもって正しいデータ列を得ることができ、効率よく正確に誤り訂正を行うことが可能となる。
【0054】
(第2の実施形態)
次いで、本発明の第2の実施形態について説明する。この第2の実施形態においては、3値(3種類)の情報を記憶することが可能な各メモリセルを備えた不揮発性半導体記憶装置であるEEPROMを用いて、8値(3ビット)の情報からなるデータ列の書き込み及び読み出しを行う場合について例示する。なお、第2の実施形態のEEPROMの全体の概略構成は図1と同様であり、このEEPROMのメモリセルの主要構成は図2と同様であり、メモリセルに記憶されるデータとしきい値電圧との関係は図3と同様である。図8は遷移確率に基づいて誤りが発生する様子を示す模式図、図9〜図11はこのEEPROMの使用方法をステップ順に示すフローチャートである。
【0055】
このEEPROMは、第1の実施形態のEEPROMと同様に、バイナリデータのデータ変換を行う符号化回路11と、符号化回路11により変換されたデータが収められる多数のメモリセルが行列状に配置されてなるメモリセルアレイ12と、メモリセルのデータに誤りが生じた場合には誤り訂正を施した後に復号化して出力する復号化回路13とを備えて構成されている。
【0056】
符号化回路11は、”0”又は”1”が多数羅列してなるバイナリデータが入力すると、このバイナリデータを3ビット毎に区切って”000”,”001”,”010”,”011”,”100”,”101”,”110”,”111”の何れかのデータ列とし、このデータ列の各ビットをそれぞれ”0”,”1”,”2”の3値の識別番号に割り当てて3つのメモリセルに記憶させる。具体的には、表3に示すように、入力されたデータ列”000”,”001”,”010”,”011”,”100”,”101”,”110”,”111”が各識別番号群”000”,”002”,”020”,”022”,”200”,”202”,”220”,”222”にそれぞれ変換されることになる。
【0057】
【表3】
【0058】
各メモリセルは、3値の識別番号”0”,”1”,”2”のデータの書き込み及び読み出しが可能であり、書き込み時には前記3値のうち”0”,”2”のみを用いる。即ち、書き込み時においては、識別番号群を構成する3つの識別番号を3つのメモリセルを用いて記憶させる際に、第1のメモリセルにデータ”0”又は”2”を記憶させて上位の識別番号に配するとともに、第2、第3のメモリセルにも同様にそれぞれデータ”0”又は”2”を記憶させて中位、下位の識別番号に配して、各識別番号群”000”,”002”,”020”,”022”,”200”,”202”,”220”,”222”の書き込みを行う。
【0059】
復号化回路13は、メモリセルの読み出し時において、Vt0,Vt1,Vt2の3種のしきい値電圧を用いて、各識別番号群”000”,”001”,”002”,”010”,”020”,”012”,”021”,”022”,”100”,”200”,”102”,”201”,”202”,”120”,”210”,”220”,”122”,”212”,”221”,”222”の読み出しを行い、誤りがあると判定された場合には後述するように訂正を施して出力する。
【0060】
各メモリセルにおいては、第1の実施形態と同様に、しきい値電圧Vt が電圧Vt0未満の分布に属している場合が”0”の状態に、電圧Vt0以上で且つ電圧Vt1未満の分布に属している場合が”1”の状態、電圧Vt1以上で且つ電圧Vt2未満の分布に属している場合が”2”の状態にそれぞれ規定されている。この場合、浮遊ゲート電極5には、”2”の状態にあるときが最も多く電荷が蓄積されており、”1”の状態にあるときにそれに次ぐ電荷量が蓄積され、”0”の状態にあるときには基本的に電荷が浮遊ゲート電極5に存しない。
【0061】
ここで、EEPROMの使用を重ねてメモリセルに劣化が生じた場合等において、メモリセルにデータ化けが生じることがある。浮遊ゲート電極5に電荷が蓄積された上位段階の状態から電荷が減少した下位段階の状態へ遷移する確率に比して、浮遊ゲート電極5に電荷が減少した下位段階の状態から電荷が蓄積された上位段階の状態へ遷移する確率は圧倒的に小さい。即ち、各識別番号の何れか1つのみが状態”2”から状態”1”又は状態”1”から状態”0”へ遷移する確率(第1の遷移確率)に比して、状態”1”から状態”2”又は状態”0”から状態”1”への遷移確率(第2の遷移確率)は殆ど無視し得る程度の値である。更に、各識別番号の何れか1つのみが状態”2”から状態”0”へ2段階の遷移を起こす確率(第3の遷移確率)もまた、第1の遷移確率に比して殆ど無視し得る程度に小さい。更にまた、識別番号群のうち2つ以上の識別番号が共に状態”2”から状態”1”又は”1”から状態”0”へ遷移する確率(第4の遷移確率)もまた、第1の遷移確率に比して殆ど無視し得る程度に小さい。なお、当然のことながら、2つ以上の識別番号が共に”2”から”0”へ変化したり、1つが”2”から”0”へ変化しもう1つが”1”から”2”ヘ変化する確率等は、上記の考察から無視できる。第2の実施形態においては、EEPROMを代表とする不揮発性半導体記憶装置に特有なこの性質を利用して、読み出されたデータ列の誤り訂正を行う。
【0062】
具体的には、図8に示すように、書き込み時の識別番号群が”222”であるときに、この識別番号群”222”が何等かの理由でデータ化けしたとすると、先ず第3の遷移確率が小さいことを考慮すれば、読み出し時に識別番号群”220”,”202”,”022”となる確率は無視できる。次に、第4の遷移確率が小さいことを考慮すれば、”211”,”112”,”121”,”111”となる確率も無視できる。更に、第3及び第4の遷移確率が共に小さいことを考慮すれば、”200”,”020”,”002”,”000”などとなる確率も無視できる。即ち、第1の遷移確率により”122”,”212”,”221”に変化する確率P11,P12,P13のみを考慮すればよく、読み出された識別番号群がこれらに変化していれば、この識別番号群には誤りがあり、正しい識別番号群は”222”となる。従って、符号化回路11による符号化規則により、元の正しいデータ列”111”が復号化回路13から出力される。
【0063】
同様に、書き込み時の識別番号群が”022”であるときに、この識別番号群”022”が何等かの理由でデータ化けしたとすると、第2〜4の遷移確率が小さいことから、第1の遷移確率により識別番号群”012”,”021”に変化する確率P14,P15のみを考慮すればよい。従って、読み出された識別番号群が”012”,”021”であれば、この識別番号群には誤りがあり、正しい識別番号群は”022”となって、符号化回路11による符号化規則により元の正しいデータ列”011”が復号化回路13から出力される。
【0064】
同様に、書き込み時の識別番号群が”202”であるときに、この識別番号群”202”が何等かの理由でデータ化けしたとすると、第2〜4の遷移確率が小さいことから、第1の遷移確率により識別番号群”102”,”201”に変化する確率P16,P17のみを考慮すればよい。従って、読み出された識別番号群が”102”,”201”であれば、この識別番号群には誤りがあり、正しい識別番号群は”202”となって、符号化回路11による符号化規則により元の正しいデータ列”101”が復号化回路13から出力される。
【0065】
同様に、書き込み時の識別番号群が”220”であるときに、この識別番号群”220”が何等かの理由でデータ化けしたとすると、第2〜4の遷移確率が小さいことから、第1の遷移確率により識別番号群”120”,”210”に変化する確率P18,P19のみを考慮すればよい。従って、読み出された識別番号群が”120”,”210”であれば、この識別番号群には誤りがあり、正しい識別番号群は”220”となって、符号化回路11による符号化規則により元の正しいデータ列”110”が復号化回路13から出力される。
【0066】
同様に、書き込み時の識別番号群が”002”であるときに、この識別番号群”002”が何等かの理由でデータ化けしたとすると、第2〜4の遷移確率が小さいことから、第1の遷移確率により識別番号群”001”に変化する確率P20のみを考慮すればよい。従って、読み出された識別番号群が”001”であれば、この識別番号群には誤りがあり、正しい識別番号群は”002”となって、符号化回路11による符号化規則により元の正しいデータ列”001”が復号化回路13から出力される。
【0067】
同様に、書き込み時の識別番号群が”020”であるときに、この識別番号群”020”が何等かの理由でデータ化けしたとすると、第2〜4の遷移確率が小さいことから、第1の遷移確率により識別番号群”010”に変化する確率P21のみを考慮すればよい。従って、読み出された識別番号群が”010”であれば、この識別番号群には誤りがあり、正しい識別番号群は”020”となって、符号化回路11による符号化規則により元の正しいデータ列”010”が復号化回路13から出力される。
【0068】
同様に、書き込み時の識別番号群が”200”であるときに、この識別番号群”200”が何等かの理由でデータ化けしたとすると、第2〜4の遷移確率が小さいことから、第1の遷移確率により識別番号群”100”に変化する確率P22のみを考慮すればよい。従って、読み出された識別番号群が”100”であれば、この識別番号群には誤りがあり、正しい識別番号群は”200”となって、符号化回路11による符号化規則により元の正しいデータ列”100”が復号化回路13から出力される。
【0069】
書き込み時の識別番号群が”000”であるときには、特に第2の遷移確率を考慮すれば、データ化けが起こる確率が小さく、無視できることが分かる。従ってこの場合、符号化回路11による符号化規則により元の正しいデータ列”000”が復号化回路13から出力される。
【0070】
上述の復号化を以下の表4にまとめて記載する。
【0071】
【表4】
【0072】
上述の性質を利用したEEPROMからのデータ列の誤り訂正を含む使用方法(書き込み方法及び読み出し方法)について、図9〜図11を用いて説明する。
【0073】
先ず、図9に示すように、符号化回路11により、入力したバイナリデータを3ビット毎に区切って”000”,”001”,”010”,”011”,”100”,”101”,”110”,”111”の何れかのデータ列とし、このデータ列を各識別番号群”000”,”002”,”020”,”022”,”200”,”202”,”220”,”222”に変換する(ステップS11)。
【0074】
次に、変換されてなる識別番号群(”000”,”002”,”020”,”022”,”200”,”202”,”220”,”222”のうちの1つ)について、各桁の識別番号をそれぞれ対応するメモリセルに記憶させる(ステップS12)。具体的に、”2”を記憶させる場合には、メモリセルのしきい値電圧が電圧Vt1以上で且つ電圧Vt2未満となるように制御ゲート電極6に所定の電圧を印加し、”0”を記憶させる場合には、メモリセルのしきい値電圧が電圧Vt0未満となるように制御ゲート電極6に所定の電圧を印加すればよい。以上、ステップS11及びS12により、EEPROMの書き込み方法が構成される。
【0075】
次に、図10に示すように、一組のメモリセルに記憶された各識別番号を読み出し、バイナリデータに変換して出力する場合について説明する。具体的には、復号化回路13により、先ずメモリセルアレイ12から所定の一組の3つのメモリセルを選択し、識別番号群のうち上位に相当するメモリセルの制御ゲート電極6に電圧Vt0を印加する(ステップS13)。このとき、ソース3−ドレイン4間に電流が流れれば、このメモリセルに記憶された識別番号は”0”と判定される(ステップS131 )。ソース3−ドレイン4間に電流が流れない場合、制御ゲート電極6に電圧Vt1を印加する(ステップS14)。このとき、ソース3−ドレイン4間に電流が流れれば、このメモリセルに記憶された識別番号は”1”と判定される(ステップS141 )。一方、ソース3−ドレイン4間に電流が流れなければ、メモリセルに記憶された識別番号は”2”と判定される(ステップS142 )。
【0076】
続いて、中位及び下位に相当するメモリセルにも、上述と同様にそれぞれステップS13,S14の操作を行うことにより、このメモリセルに記憶された識別番号を判定し、上位、中位及び下位の識別番号からなる識別番号群を構成する。もちろん、下位の識別番号を先に判定し、続いて中位及び上位の識別番号を判定するようにしてもよい。
【0077】
次いで、図11に示すように、上位、中位及び下位の識別番号からなる識別番号群をバイナリデータに復号化して出力する。具体的には、識別番号群が”000”であるときにはそのまま”000”を正しいデータ列として出力する(ステップS15)。また、識別番号群が”001”,”002”の何れかであるときには、上述した規定に従って元の識別番号群を”002”と見做し、”001”を正しいデータ列として出力する(ステップS16)。また、識別番号群が”010”,”020”の何れかであるときには、上述した規定に従って元の識別番号群を”020”と見做し、”010”を正しいデータ列として出力する(ステップS17)。また、識別番号群が”012”,”021”,”022”の何れかであるときには、上述した規定に従って元の識別番号群を”022”と見做し、”011”を正しいデータ列として出力する(ステップS18)。また、識別番号群が”100”,”200”の何れかであるときには、上述した規定に従って元の識別番号群を”200”と見做し、”100”を正しいデータ列として出力する(ステップS19)。また、識別番号群が”102”,”201”,”202”の何れかであるときには、上述した規定に従って元の識別番号群を”202”と見做し、”101”を正しいデータ列として出力する(ステップS20)。また、識別番号群が”110”,”210”,”220”の何れかであるときには、上述した規定に従って元の識別番号群を”220”と見做し、”110”を正しいデータ列として出力する(ステップS21)。また、識別番号群が”122”,”212”,”221”,”222”の何れかであるときには、上述した規定に従って元の識別番号群を”222”と見做し、”111”を正しいデータ列として出力する(ステップS22)。
【0078】
上述のように、第2の実施形態のEEPROMによれば、8値の情報からなるデータ列の書き込み・読み出しを行う場合において、上述の割り当て規則により入力されたデータ列を識別番号群に変換し、読み出し時に第1の遷移確率のみを考慮することにより、簡易且つ正確に誤り訂正を行って極めて高い蓋然性をもって正しいデータ列を得ることができ、効率よく正確に誤り訂正を行うことが可能となる。
【0079】
(第3の実施形態)
次いで、本発明の第3の実施形態について説明する。この第3の実施形態においては、4値(4種類)の情報を記憶することが可能な各メモリセルを備えた不揮発性半導体記憶装置であるEEPROMを用いて、6値の情報からなるデータ列の書き込み及び読み出しを行う場合について例示する。なお、第3の実施形態のEEPROMの全体の概略構成は図1と同様であり、このEEPROMのメモリセルの主要構成は図2と同様である。図12は、メモリセルに記憶されるデータとしきい値電圧との関係を示す特性図であり、図13は遷移確率に基づいて誤りが発生する様子を示す模式図、図14〜図16はこのEEPROMの使用方法をステップ順に示すフローチャートである。
【0080】
このEEPROMは、第1の実施形態のEEPROMと同様に、バイナリデータのデータ変換を行う符号化回路11と、符号化回路11により変換されたデータが収められる多数のメモリセルが行列状に配置されてなるメモリセルアレイ12と、メモリセルのデータに誤りが生じた場合には誤り訂正を施した後に復号化して出力する復号化回路13とを備えて構成されている。
【0081】
符号化回路11は、”0”又は”1”が多数羅列してなるバイナリデータが入力すると、このバイナリデータを3ビット毎に区切って”000”,”001”,”010”,”011”,”100”,”101”の何れかのデータ列とし、このデータ列をそれぞれ”0”,”1”,”2”,”3”の4値の識別番号による2桁の識別番号群に割り当て、各識別番号群を2つのメモリセルに記憶させる。具体的には、表5に示すように、入力されたデータ列”000”,”001”,”010”,”011”,”100”,”101”が各識別番号群”00”,”03”,”11”,”22”,”30”,”33”にそれぞれ変換されることになる。
【0082】
【表5】
【0083】
各メモリセルは、4値の識別番号”0”,”1”,”2”,”3”のデータの書き込み及び読み出しが可能であり、書き込み時には前記4値を用いる。即ち、書き込み時においては、識別番号群を構成する4つの識別番号を2つのメモリセルを用いて記憶させる際に、第1のメモリセルにデータ”0”,”1”,”2”,又は”3”を記憶させて上位の識別番号に配するとともに、第2のメモリセルにも同様にそれぞれデータ”0”,”1”,”2”,又は”3”を記憶させて下位の識別番号に配して、各識別番号群”00”,”03”,”11”,”22”,”30”,”33”の書き込みを行う。
【0084】
復号化回路13は、メモリセルの読み出し時において、Vt0,Vt1,Vt2,Vt3の4種のしきい値電圧を用いて、各識別番号群”00”,”02”,”03”,”01”,”10”,”11”,”12”,”21”,”22”,”20”,”30”,”23”,”32”,”33”の読み出しを行い、誤りがあると判定された場合には後述するように訂正を施して出力する。
【0085】
各メモリセルにおいては、図12に示すように、しきい値電圧Vt が電圧Vt0未満の分布に属している場合が”0”の状態に、電圧Vt0以上で且つ電圧Vt1未満の分布に属している場合が”1”の状態、電圧Vt1以上で且つ電圧Vt2未満の分布に属している場合が”2”の状態、電圧Vt2以上で且つVt3未満の分布に属している場合が”3”の状態にそれぞれ規定されている。この場合、浮遊ゲート電極5には、”3”の状態にあるときが最も多く電荷が蓄積されており、”2”の状態にあるときにそれに次ぐ電荷量が蓄積され、更に”1”の状態にあるときがそれに次ぎ、”0”の状態にあるときには基本的に電荷が浮遊ゲート電極5に存しない。
【0086】
ここで、EEPROMの使用を重ねてメモリセルに劣化が生じた場合等において、メモリセルにデータ化けが生じることがある。浮遊ゲート電極5に電荷が蓄積された上位段階の状態から電荷が減少した下位段階の状態へ遷移する確率に比して、浮遊ゲート電極5に電荷が減少した下位段階の状態から電荷が蓄積された上位段階の状態へ遷移する確率は圧倒的に小さい。即ち、各識別番号の何れか1つのみが状態”3”から状態”2”、”2”から状態”1”又は状態”1”から状態”0”へ遷移する確率(第1の遷移確率)に比して、状態”2”から状態”3”、状態”1”から状態”2”又は状態”0”から状態”1”への遷移確率(第2の遷移確率)は殆ど無視し得る程度の値である。更に、各識別番号の何れか1つのみが状態”3”から状態”1”又は”2”から状態”0”へ2段階以上の遷移を起こす確率(第3の遷移確率)もまた、第1の遷移確率に比して殆ど無視し得る程度に小さい。更にまた、各識別番号が共に状態状態”3”から状態”2”、”2”から状態”1”又は”1”から状態”0”へ遷移する確率(第4の遷移確率)もまた、第1の遷移確率に比して殆ど無視し得る程度に小さい。なお、当然のことながら、2つ以上の識別番号が共に”2”から”0”へ変化したり、識別番号が”3”から”0”へ変化したり、1つが”3”から”1”へ変化しもう1つが”1”から”2”ヘ変化する確率等は、上記の考察から無視できる。第3の実施形態においては、EEPROMを代表とする不揮発性半導体記憶装置に特有なこの性質を利用して、読み出されたデータ列の誤り訂正を行う。
【0087】
具体的には、図13に示すように、書き込み時の識別番号群が”33”であるときに、この識別番号群”33”が何等かの理由でデータ化けしたとすると、先ず第3の遷移確率が小さいことを考慮すれば、読み出し時に識別番号群”31”,”13”などとなる確率は無視できる。次に、第4の遷移確率が小さいことを考慮すれば、”22”となる確率も無視できる。更に、第3及び第4の遷移確率が共に小さいことを考慮すれば、識別番号群”21”,”12”,”11”,”10”,”01”,”00”などとなる確率も無視できる。即ち、第1の遷移確率により”23”,”32”に変化する確率P31,P32のみを考慮すればよく、読み出された識別番号群がこれらに変化していれば、この識別番号群には誤りがあり、正しい識別番号群は”33”となる。従って、符号化回路11による符号化規則により、元の正しいデータ列”101”が復号化回路13から出力される。
【0088】
同様に、書き込み時の識別番号群が”22”であるときに、この識別番号群”22”が何等かの理由でデータ化けしたとすると、第2〜4の遷移確率が小さいことから、第1の遷移確率により識別番号群”12”,”21”に変化する確率P33,P34のみを考慮すればよい。従って、読み出された識別番号群が”12”,”21”であれば、この識別番号群には誤りがあり、正しい識別番号群は”22”となって、符号化回路11による符号化規則により元の正しいデータ列”011”が復号化回路13から出力される。
【0089】
同様に、書き込み時の識別番号群が”03”であるときに、この識別番号群”03”が何等かの理由でデータ化けしたとすると、第2〜4の遷移確率が小さいことから、第1の遷移確率により識別番号群”02”に変化する確率P35のみを考慮すればよい。従って、読み出された識別番号群が”02”であれば、この識別番号群には誤りがあり、正しい識別番号群は”03”となって、符号化回路11による符号化規則により元の正しいデータ列”001”が復号化回路13から出力される。
【0090】
同様に、書き込み時の識別番号群が”30”であるときに、この識別番号群”30”が何等かの理由でデータ化けしたとすると、第2〜4の遷移確率が小さいことから、第1の遷移確率により識別番号群”20”に変化する確率P36のみを考慮すればよい。従って、読み出された識別番号群が”20”であれば、この識別番号群には誤りがあり、正しい識別番号群は”30”となって、符号化回路11による符号化規則により元の正しいデータ列”100”が復号化回路13から出力される。
【0091】
同様に、書き込み時の識別番号群が”11”であるときに、この識別番号群”11”が何等かの理由でデータ化けしたとすると、第2〜4の遷移確率が小さいことから、第1の遷移確率により識別番号群”01”,”10”に変化する確率P37,P38のみを考慮すればよい。従って、読み出された識別番号群が”01”,”10”であれば、この識別番号群には誤りがあり、正しい識別番号群は”11”となって、符号化回路11による符号化規則により元の正しいデータ列”010”が復号化回路13から出力される。
【0092】
書き込み時の識別番号群が”00”であるときには、特に第2の遷移確率を考慮すれば、データ化けが起こる確率が小さく、無視できることが分かる。従ってこの場合、符号化回路11による符号化規則により元の正しいデータ列”000”が復号化回路13から出力される。
【0093】
上述の復号化を以下の表6にまとめて記載する。
【0094】
【表6】
【0095】
上述の性質を利用したEEPROMからのデータ列の誤り訂正を含む使用方法(書き込み方法及び読み出し方法)について、図14〜図16を用いて説明する。
【0096】
先ず、図14に示すように、符号化回路11により、入力したバイナリデータを3ビット毎に区切って”000”,”001”,”010”,”011”,”100”,”101”の何れかのデータ列とし、このデータ列を各識別番号群”00”,”03”,”11”,”22”,”30”,”33”に変換する(ステップS31)。
【0097】
次に、変換されてなる識別番号群(”00”,”03”,”11”,”22”,”30”,”33”のうちの1つ)について、各桁の識別番号をそれぞれ対応するメモリセルに記憶させる(ステップS32)。具体的に、”3”を記憶させる場合には、メモリセルのしきい値電圧が電圧Vt2以上で且つ電圧Vt3未満となるように制御ゲート電極6に所定の電圧を印加し、”2”を記憶させる場合には、メモリセルのしきい値電圧が電圧Vt1以上で且つ電圧Vt2未満となるように制御ゲート電極6に所定の電圧を印加し、”1”を記憶させる場合には、メモリセルのしきい値電圧が電圧Vt0以上で且つ電圧Vt1未満となるように制御ゲート電極6に所定の電圧を印加し、”0”を記憶させる場合には、メモリセルのしきい値電圧が電圧Vt0未満となるように制御ゲート電極6に所定の電圧を印加すればよい。以上、ステップS31及びS32により、EEPROMの書き込み方法が構成される。
【0098】
次に、図15に示すように、一組のメモリセルに記憶された各識別番号を読み出し、バイナリデータに変換して出力する場合について説明する。具体的には、復号化回路13により、先ずメモリセルアレイ12から所定の一対のメモリセルを選択し、識別番号群のうち上位に相当するメモリセルの制御ゲート電極6に電圧Vt1を印加し、電流が流れるか否かを判定する(ステップS33)。
【0099】
ステップS33において、ソース3−ドレイン4間に電流が流れた場合、制御ゲート電極6に更に電圧Vt0を印加する(ステップS34)。このとき、ソース3−ドレイン4間に電流が流れれば、メモリセルに記憶された識別番号は”0”と判定され(ステップS341 )、流れなければ、メモリセルに記憶された識別番号は”1”と判定される(ステップS342 )。
【0100】
一方、ステップS33において、ソース3−ドレイン4間に電流が流れなかった場合、制御ゲート電極6に更に電圧Vt2を印加する(ステップS35)。このとき、ソース3−ドレイン4間に電流が流れれば、メモリセルに記憶された識別番号は”2”と判定され(ステップS351 )、流れなければ、メモリセルに記憶された識別番号は”3”と判定される(ステップS352 )。
【0101】
続いて、下位に相当するメモリセルにも、上述と同様にそれぞれステップS33〜S35の操作を行うことにより、このメモリセルに記憶された識別番号を判定し、上位及び下位の識別番号からなる識別番号群を構成する。もちろん、下位の識別番号を先に判定し、続いて上位の識別番号を判定するようにしてもよい。
【0102】
次いで、図16に示すように、上位及び下位の識別番号からなる識別番号群をバイナリデータに復号化して出力する。具体的には、識別番号群が”00”であるときにはそのまま”000”を正しいデータ列として出力する(ステップS36)。また、識別番号群が”02”,”03”の何れかであるときには、上述した規定に従って元の識別番号群を”03”と見做し、”001”を正しいデータ列として出力する(ステップS37)。また、識別番号群が”01”,”10”,”11”の何れかであるときには、上述した規定に従って元の識別番号群を”11”と見做し、”010”を正しいデータ列として出力する(ステップS38)。また、識別番号群が”12”,”21”,”22”の何れかであるときには、上述した規定に従って元の識別番号群を”22”と見做し、”011”を正しいデータ列として出力する(ステップS39)。また、識別番号群が”20”,”30”の何れかであるときには、上述した規定に従って元の識別番号群を”30”と見做し、”100”を正しいデータ列として出力する(ステップS40)。また、識別番号群が”23”,”32”,”33”の何れかであるときには、上述した規定に従って元の識別番号群を”33”と見做し、”101”を正しいデータ列として出力する(ステップS41)。
【0103】
なお、データ列と識別番号群との状態割り当てについて、表1〜表6に示す以外の組み合わせも可能である。
【0104】
上述のように、第3の実施形態のEEPROMによれば、6値情報からなるデータ列の書き込み・読み出しを行う場合において、上述の割り当て規則により入力されたデータ列を識別番号群に変換し、読み出し時に第1の遷移確率のみを考慮することにより、簡易且つ正確に誤り訂正を行って極めて高い蓋然性をもって正しいデータ列を得ることができ、効率よく正確に誤り訂正を行うことが可能となる。
【0105】
(変形例)
ここで、第3の実施形態のEEPROMの変形例について説明する。この変形例のEEPROMは、第3の実施形態のそれとほぼ同様の構成を有するが、データ列に割り当てる識別番号群が異なる点で相違する。なお、このEEPROMは、その全体構成やメモリセルの主要構成等については第3の実施形態のそれとほぼ同様とされている。図17は遷移確率に基づいて誤りが発生する様子を示す模式図、図18〜図20はこのEEPROMの使用方法をステップ順に示すフローチャートである。
【0106】
このEEPROMにおいては、符号化回路11が、”0”又は”1”が多数羅列してなるバイナリデータが入力すると、このバイナリデータを3ビット毎に区切って”000”,”001”,”010”,”011”,”100”,”101”の何れかのデータ列とし、このデータ列をそれぞれ”0”,”1”,”2”,”3”の4値の識別番号による2桁の識別番号群に割り当て、各識別番号群を2つのメモリセルに記憶させる。具体的には、表7に示すように、入力されたデータ列”000”,”001”,”010”,”011”,”100”,”101”が各識別番号群”00”,”02”,”20”,”13”,”31”,”33”にそれぞれ変換されることになる。
【0107】
【表7】
【0108】
誤り訂正を行うには、図17に示すように、書き込み時の識別番号群が”33”であるときに、この識別番号群”33”が何等かの理由でデータ化けしたとすると、先ず第3の遷移確率が小さいことを考慮すれば、読み出し時に識別番号群”31”,”13”などとなる確率は無視できる。次に、第4の遷移確率が小さいことを考慮すれば、”22”となる確率も無視できる。更に、第3及び第4の遷移確率が共に小さいことを考慮すれば、識別番号群”21”,”12”,”11”,”10”,”01”,”00”などとなる確率も無視できる。即ち、第1の遷移確率により”23”,”32”に変化する確率P41,P42のみを考慮すればよく、読み出された識別番号群がこれらに変化していれば、この識別番号群には誤りがあり、正しい識別番号群は”33”となる。従って、符号化回路11による符号化規則により、元の正しいデータ列”101”が復号化回路13から出力される。
【0109】
同様に、書き込み時の識別番号群が”13”であるときに、この識別番号群”13”が何等かの理由でデータ化けしたとすると、第2〜4の遷移確率が小さいことから、第1の遷移確率により識別番号群”03”,”12”に変化する確率P43,P44のみを考慮すればよい。従って、読み出された識別番号群が”03”,”12”であれば、この識別番号群には誤りがあり、正しい識別番号群は”13”となって、符号化回路11による符号化規則により元の正しいデータ列”011”が復号化回路13から出力される。
【0110】
同様に、書き込み時の識別番号群が”31”であるときに、この識別番号群”31”が何等かの理由でデータ化けしたとすると、第2〜4の遷移確率が小さいことから、第1の遷移確率により識別番号群”21”,”30”に変化する確率P45,P46のみを考慮すればよい。従って、読み出された識別番号群が”21”,”30”であれば、この識別番号群には誤りがあり、正しい識別番号群は”31”となって、符号化回路11による符号化規則により元の正しいデータ列”100”が復号化回路13から出力される。
【0111】
同様に、書き込み時の識別番号群が”02”であるときに、この識別番号群”02”が何等かの理由でデータ化けしたとすると、第2〜4の遷移確率が小さいことから、第1の遷移確率により識別番号群”01”に変化する確率P47のみを考慮すればよい。従って、読み出された識別番号群が”01”であれば、この識別番号群には誤りがあり、正しい識別番号群は”02”となって、符号化回路11による符号化規則により元の正しいデータ列”001”が復号化回路13から出力される。
【0112】
同様に、書き込み時の識別番号群が”20”であるときに、この識別番号群”20”が何等かの理由でデータ化けしたとすると、第2〜4の遷移確率が小さいことから、第1の遷移確率により識別番号群”10”に変化する確率P48のみを考慮すればよい。従って、読み出された識別番号群が”10”であれば、この識別番号群には誤りがあり、正しい識別番号群は”20”となって、符号化回路11による符号化規則により元の正しいデータ列”010”が復号化回路13から出力される。
【0113】
書き込み時の識別番号群が”00”であるときには、特に第2の遷移確率を考慮すれば、データ化けが起こる確率が小さく、無視できることが分かる。従ってこの場合、符号化回路11による符号化規則により元の正しいデータ列”000”が復号化回路13から出力される。
【0114】
上述の復号化を以下の表8にまとめて記載する。
【0115】
【表8】
【0116】
上述の性質を利用したEEPROMからのデータ列の誤り訂正を含む使用方法(書き込み方法及び読み出し方法)について、図18〜図20を用いて説明する。
【0117】
先ず、図18に示すように、符号化回路11により、入力したバイナリデータを3ビット毎に区切って”000”,”001”,”010”,”011”,”100”,”101”の何れかのデータ列とし、このデータ列を各識別番号群”00”,”02”,”20”,”13”,”31”,”33”に変換する(ステップS51)。
【0118】
次に、変換されてなる識別番号群(”00”,”02”,”20”,”13”,”31”,”33”のうちの1つ)について、各桁の識別番号をそれぞれ対応するメモリセルに記憶させる(ステップS52)。具体的に、”3”を記憶させる場合には、メモリセルのしきい値電圧が電圧Vt2以上で且つ電圧Vt3未満となるように制御ゲート電極6に所定の電圧を印加し、”2”を記憶させる場合には、メモリセルのしきい値電圧が電圧電圧Vt1以上で且つ電圧Vt2未満となるように制御ゲート電極6に所定の電圧を印加し、”1”を記憶させる場合には、メモリセルのしきい値電圧が電圧電圧Vt0以上で且つ電圧Vt1未満となるように制御ゲート電極6に所定の電圧を印加し、”0”を記憶させる場合には、メモリセルのしきい値電圧が電圧電圧Vt0未満となるように制御ゲート電極6に所定の電圧を印加すればよい。以上、ステップS51及びS52により、EEPROMの書き込み方法が構成される。
【0119】
次に、図19に示すように、一組のメモリセルに記憶された各識別番号を読み出し、バイナリデータに変換して出力する場合について説明する。具体的には、復号化回路13により、先ずメモリセルアレイ12から所定の一対のメモリセルを選択し、識別番号群のうち上位に相当するメモリセルの制御ゲート電極6に電圧Vt1を印加し、電流が流れるか否かを判定する(ステップS53)。
【0120】
ステップS53において、ソース3−ドレイン4間に電流が流れた場合、制御ゲート電極6に更に電圧Vt0を印加する(ステップS54)。このとき、ソース3−ドレイン4間に電流が流れれば、メモリセルに記憶された識別番号は”0”と判定され(ステップS541 )、流れなければ、メモリセルに記憶された識別番号は”1”と判定される(ステップS542 )。
【0121】
一方、ステップS53において、ソース3−ドレイン4間に電流が流れなかった場合、制御ゲート電極6に更に電圧Vt2を印加する(ステップS55)。このとき、ソース3−ドレイン4間に電流が流れれば、メモリセルに記憶された識別番号は”2”と判定され(ステップS551 )、流れなければ、メモリセルに記憶された識別番号は”3”と判定される(ステップS552 )。
【0122】
続いて、下位に相当するメモリセルにも、上述と同様にそれぞれステップS53〜S55の操作を行うことにより、このメモリセルに記憶された識別番号を判定し、上位及び下位の識別番号からなる識別番号群を構成する。もちろん、下位の識別番号を先に判定し、続いて上位の識別番号を判定するようにしてもよい。
【0123】
次いで、図20に示すように、上位及び下位の識別番号からなる識別番号群をバイナリデータに復号化して出力する。具体的には、識別番号群が”00”であるときにはそのまま”000”を正しいデータ列として出力する(ステップS56)。また、識別番号群が”01”,”02”の何れかであるときには、上述した規定に従って元の識別番号群を”02”と見做し、”001”を正しいデータ列として出力する(ステップS57)。また、識別番号群が”10”,”20”の何れかであるときには、上述した規定に従って元の識別番号群を”20”と見做し、”010”を正しいデータ列として出力する(ステップS58)。また、識別番号群が”03”,”12”,”13”の何れかであるときには、上述した規定に従って元の識別番号群を”13”と見做し、”011”を正しいデータ列として出力する(ステップS59)。また、識別番号群が”21”,”30”,”31”の何れかであるときには、上述した規定に従って元の識別番号群を”31”と見做し、”100”を正しいデータ列として出力する(ステップS60)。また、識別番号群が”23”,”32”,”33”の何れかであるときには、上述した規定に従って元の識別番号群を”33”と見做し、”101”を正しいデータ列として出力する(ステップS61)。
【0124】
上述のように、第3の実施形態の変形例のEEPROMによれば、6値の情報からなるデータ列の書き込み・読み出しを行う場合において、上述の割り当て規則により入力されたデータ列を識別番号群に変換し、読み出し時に第1の遷移確率のみを考慮することにより、簡易且つ正確に誤り訂正を行って極めて高い蓋然性をもって正しいデータ列を得ることができ、効率よく正確に誤り訂正を行うことが可能となる。
【0125】
なお、本実施形態においては、不揮発性半導体記憶装置としてEEPROMを例示したが、本発明はこれに限定されるものではない。電荷蓄積層を有する半導体記憶装置であればよく、例えばEPROMやMNOS、フラッシュメモリ等にも適用可能である。更に、揮発性半導体記憶装置であるDRAMにも、所定条件の下では適用できる余地がある。
【0126】
また、前述の第1〜第3実施形態及び変形例において、図5〜図7、図9〜図11、図14〜図16、図18〜図20を用いて説明した使用方法の機能を実現するように、各種のデバイスを動作させるためのプログラムコード自体及びそのプログラムコードをコンピュータに供給するための手段、例えば図1に示すように、かかるプログラムコードを格納した記憶媒体21は本発明の範疇に属する。
【0127】
またこの場合、記憶再生装置22により、記憶媒体21に格納されているプログラムコードが読み出され、EEPROMが作動する。かかるプログラムコードを記憶する記憶媒体21としては、例えばフロッピーディスク、ハードディスク、光ディスク、光磁気ディスク、CD−ROM、磁気テープ、不揮発性のメモリカード、ROM等を用いることができる。
【0128】
また、コンピュータが供給されたプログラムコードを実行することにより、各実施形態の機能が実現されるだけでなく、そのプログラムコードがコンピュータにおいて稼働しているOS(オペレーティングシステム)或いは他のアプリケーションソフト等の共同して各実施形態の機能が実現される場合にもかかるプログラムコードは本発明に含まれる。
【0129】
更に、供給されたプログラムコードがコンピュータの機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに格納された後、そのプログラムコードの指示に基づいてその機能拡張ボードや機能拡張ユニットに備わるCPU等が実際の処理の一部または全部を行い、その処理によって本実施形態の機能が実現されるシステムも本発明に含まれる。
【0130】
【発明の効果】
本発明によれば、例えば3値以上の多値データの書き込み・読み出しを行う場合において、効率よく正確に誤り訂正を行うことが可能となる。
【図面の簡単な説明】
【図1】本発明の第1〜第3の実施形態に係る不揮発性半導体記憶装置の概略全体構成を示すブロック図である。
【図2】本発明の第1〜第3の実施形態に係るEEPROMのメモリセルの主要構成を示す概略断面図である。
【図3】本発明の第1及び第2の実施形態に係るEEPROMのメモリセルに記憶されるデータとしきい値電圧との関係を示す特性図である。
【図4】本発明の第1の実施形態において、遷移確率に基づいて誤りが発生する様子を示す模式図である。
【図5】本発明の第1の実施形態において、EEPROMの使用方法を示すフローチャート図である。
【図6】図5に引き続き、本発明の第1の実施形態において、EEPROMの使用方法を示すフローチャート図である。
【図7】図6に引き続き、本発明の第1の実施形態において、EEPROMの使用方法を示すフローチャート図である。
【図8】本発明の第2の実施形態において、遷移確率に基づいて誤りが発生する様子を示す模式図である。
【図9】本発明の第2の実施形態において、EEPROMの使用方法を示すフローチャート図である。
【図10】図9に引き続き、本発明の第2の実施形態において、EEPROMの使用方法を示すフローチャート図である。
【図11】図10に引き続き、本発明の第2の実施形態において、EEPROMの使用方法を示すフローチャート図である。
【図12】本発明の第3の実施形態に係るEEPROMのメモリセルに記憶されるデータとしきい値電圧との関係を示す特性図である。
【図13】本発明の第3の実施形態において、遷移確率に基づいて誤りが発生する様子を示す模式図である。
【図14】本発明の第3の実施形態において、EEPROMの使用方法を示すフローチャート図である。
【図15】図14に引き続き、本発明の第3の実施形態において、EEPROMの使用方法を示すフローチャート図である。
【図16】図15に引き続き、本発明の第3の実施形態において、EEPROMの使用方法を示すフローチャート図である。
【図17】本発明の第3の実施形態の変形例において、遷移確率に基づいて誤りが発生する様子を示す模式図である。
【図18】本発明の第3の実施形態の変形例において、EEPROMの使用方法を示すフローチャート図である。
【図19】図18に引き続き、本発明の第3の実施形態の変形例において、EEPROMの使用方法を示すフローチャート図である。
【図20】図19に引き続き、本発明の第3の実施形態の変形例において、EEPROMの使用方法を示すフローチャート図である。
【符号の説明】
1 シリコン半導体基板
2 素子形成領域
3 ソース
4 ドレイン
5 浮遊ゲート電極
6 制御ゲート電極
7 トンネル酸化膜
8 誘電体膜
11 符号化回路
12 メモリセルアレイ
13 復号化回路
21 記憶媒体
22 記憶再生装置
Claims (10)
- 電荷蓄積層、ゲート電極及びソース/ドレインを有し、少なくとも前記ゲート電極及び前記ソース/ドレインに所定電圧が印加されることにより前記電荷蓄積層における電荷の蓄積状態が段階的に変化する複数のメモリセルを備え、各々の前記蓄積状態に対応して規定された識別番号が書き込まれ、前記電荷蓄積層における電荷の蓄積状態を判定して前記識別番号が読み出される半導体記憶装置であって、
前記各データ列に複数桁の前記識別番号からなる所定の識別番号群をそれぞれ割り当て、各桁の前記識別番号を対応する前記各メモリセルに記憶するとともに、
前記識別番号群の前記各識別番号に対応する前記各メモリセルにおいて、前記電荷蓄積層に電荷が蓄積された上位段階の状態から電荷が減少した下位段階の状態へ1段階だけ変化する第1の遷移が発生する確率に比して、前記下位段階の状態から前記上位段階の状態へ変化する第2の遷移が発生する確率が無視し得るほど小さいことと、
前記識別番号群の前記各識別番号に対応する前記各メモリセルにおいて、2段階以上について、前記電荷蓄積層に電荷が蓄積された上位段階の状態から電荷が減少した下位段階の状態へ変化する第3の遷移が発生する確率が、1つの前記メモリセルのみにおける前記第1の遷移の発生確率に比して無視し得るほど小さいことと、
前記識別番号群の前記各識別番号に対応する前記各メモリセルのうち2つ以上のメモリセルについて、前記電荷蓄積層に電荷が蓄積された上位段階の状態から電荷が減少した下位段階の状態へ共に変化する第4の遷移が発生する確率が、1つの前記メモリセルのみにおける前記第1の遷移の発生確率に比して無視し得るほど小さいことと
を利用し、
前記メモリセルから前記識別番号を読み出す際に、前記識別番号に誤りが生じるとすれば前記第1の遷移に対応するものであると見做して誤り訂正を行い、前記割り当てに基づいて前記データ列を出力することを特徴とする半導体記憶装置。 - 前記データ列の各桁が、バイナリ形式の情報データであることを特徴とする請求項1に記載の半導体記憶装置。
- 前記メモリセルが、前記電荷蓄積層として浮遊ゲートが、前記ゲート電極として制御ゲートが設けられてなるものであることを特徴とする請求項1又は2に記載の半導体記憶装置。
- ゲート電極及びソース/ドレインを有し、少なくとも前記ゲート電極及び前記ソース/ドレインに所定電圧が印加されることにより前記電荷蓄積層における電荷の蓄積状態が段階的に変化する複数のメモリセルを備え、各々の前記蓄積状態に対応して規定された識別番号が書き込まれ、前記電荷蓄積層における電荷の蓄積状態を判定して前記識別番号が読み出される半導体記憶装置であって、
入力されるデータ列を、複数桁の前記識別番号からなる識別番号群のうちの規定された所定のものに変換する符号化手段と、
複数の前記メモリセルが行列状に配され、対応する前記メモリセルに前記識別番号が記憶されるように構成された記憶手段とを備えるとともに、
選択された所定の前記メモリセルに記憶された前記識別番号を検出して、前記識別番号群の前記各識別番号に対応する前記各メモリセルにおいて、2段階以上について、前記電荷蓄積層に電荷が蓄積された上位段階の状態から電荷が減少した下位段階の状態へ変化する第3の遷移が発生する確率が、1つの前記メモリセルのみにおける前記第1の遷移の発生確率に比して無視し得るほど小さいことと、前記識別番号群の前記各識別番号に対応する前記各メモリセルのうち2つ以上のメモリセルについて、前記電荷蓄積層に電荷が蓄積された上位段階の状態から電荷が減少した下位段階の状態へ共に変化する第4の遷移が発生する確率が、1つの前記メモリセルのみにおける前記第1の遷移の発生確率に比して無視し得るほど小さいこととを利用し、前記メモリセルから前記識別番号を読み出す際に、前記識別番号に誤りが生じるとすれば前記第1の遷移に対応するものであると見做して誤り訂正を行い、
前記変換に基づいて前記データ列に復号化して出力する復号化手段とを備えたことを特徴とする半導体記憶装置。 - 前記データ列の各桁が、バイナリ形式の情報データであることを特徴とする請求項4に記載の半導体記憶装置。
- 前記メモリセルが、前記電荷蓄積層として浮遊ゲートが、前記ゲート電極として制御ゲートが設けられてなるものであることを特徴とする請求項4又は5に記載の半導体記憶装置。
- ゲート電極及びソース/ドレインを有し、少なくとも前記ゲート電極及び前記ソース/ドレインに所定電圧が印加されることにより前記電荷蓄積層における電荷の蓄積状態が段階的に変化する複数のメモリセルを備え、各々の前記蓄積状態に対応して規定された識別番号が書き込まれ、前記電荷蓄積層における電荷の蓄積状態を判定して前記識別番号が読み出される半導体記憶装置の使用方法であって、
入力されるデータ列を、複数桁の前記識別番号からなる識別番号群のうちの規定された所定のものに変換する第1のステップと、
前記識別番号を対応する前記メモリセルに書き込む第2のステップと、
選択された所定の前記メモリセルに記憶された前記識別番号を検出して、前記識別番号群の前記各識別番号に対応する前記各メモリセルにおいて、2段階以上について、前記電荷蓄積層に電荷が蓄積された上位段階の状態から電荷が減少した下位段階の状態へ変化する第3の遷移が発生する確率が、1つの前記メモリセルのみにおける前記第1の遷移の発生確率に比して無視し得るほど小さいことと、前記識別番号群の前記各識別番号に対応する前記各メモリセルのうち2つ以上のメモリセルについて、前記電荷蓄積層に電荷が蓄積された上位段階の状態から電荷が減少した下位段階の状態へ共に変化する第4の遷移が発生する確率が、1つの前記メモリセルのみにおける前記第1の遷移の発生確率に比して無視し得るほど小さいこととを利用し、前記メモリセルから前記識別番号を読み出す際に、前記識別番号に誤りが生じるとすれば前記第1の遷移に対応するものであると見做して誤り訂正を行い、前記各データ列に所定の前記識別番号群をそれぞれ割り当てて、前記変換に基づいて前記データ列に復号化して出力する第3のステップとを備えたことを特徴とする半導体記憶装置の使用方法。 - 前記データ列の各桁が、バイナリ形式の情報データであることを特徴とする請求項7に記載の半導体記憶装置の使用方法。
- 前記メモリセルが、前記電荷蓄積層として浮遊ゲートが、前記ゲート電極として制御ゲートが設けられてなるものであることを特徴とする請求項7又は8に記載の半導体記憶装置の使用方法。
- 請求項7に記載の半導体記憶装置の使用方法を構成する第1〜第3のステップをコンピュータに実行させるためのプログラムを記憶したコンピュータ読み取り可能な記憶媒体。
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