JPH07201171A - ブロック上書き式半導体メモリ回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 アレイ状のメモリ・セル内の選択されたビッ
ト線対上に新しいデータをブロック上書きする方法を提
供する。 【構成】 ブロック上書き機能が強化されたマルチメデ
ィアＤＲＡＭまたはマルチメディアＶＲＡＭは、メモリ
・セルへの電荷の感知／書込みを行うためにビット線対
を介してアレイ状のメモリ・セルに選択的に連結される
複数のセンス増幅器１８を含む。各センス増幅器は、一
次設定装置と二次設定装置によって制御される。二次設
定装置は一次設定装置よりサイズが小さい。ブロック上
書き要求を復号すると、一次設定装置は、新しいデータ
による選択済みセンス増幅器の強制的上書きを容易にす
るために瞬間的にオフになるのに対し、二次設定装置
は、未選択のセンス増幅器上に現れるデータを維持す
る。ブロック上書きが完了すると、一次設定装置は再活
動化され、電荷はメモリ・セルに復元される。一次設定
装置を瞬間的に非活動化して、多数のビット線対のブロ
ック上書きが可能になる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般的には半導体メモ
リ回路に関し、より具体的には、ブロック上書き機能が
強化されたマルチメディア・ダイナミック・ランダム・
アクセス・メモリ（ＤＲＡＭ）またはビデオ・ランダム
・アクセス・メモリ（ＶＲＡＭ）に関する。

【０００２】

【従来の技術】ＤＲＡＭは、多くのコンピュータ・メモ
リ・システム用に好んで使われるメモリである。ほとん
どのＤＲＡＭでは、単一ビット記憶素子またはセルがア
レイ形式で配置されている。このアレイは複数の行と列
で構成され、行は「ワード線」と呼ばれ、列は「ビット
線」と呼ばれている。この記憶アレイとの間のデータ転
送はデータ線が行う。従来の読み書き操作では、各列の
１つのメモリ・セルがそれに対応するビット線に接続さ
れる。各ビット線に接続されたセンス増幅器が、読取り
操作中にそのビット線上に置かれた信号を増幅し、復元
する。ＤＲＡＭチップでは、１回の読み書き操作を行う
のに２つのステップが必要である。第一のステップは、
行を選択することで、これは所望の行アドレスがアドレ
ス入力上にある間に行アドレス・ストローブ（ＲＡＳ）
をアサートすることによって行う。次に、オンチップ行
復号器が、ビットがゼロになっているベクトルを生成す
る。ただし、選択した行に１がある場合は除く。このビ
ット・ベクトルによって、記憶セルのどの行がビット線
とそれに関連するセンス増幅器に接続されているかが決
定される。

【０００３】第二のステップは、列を選択することで、
これは所望の列アドレスがアドレス入力上にある間に列
アドレス・ストローブ（ＣＡＳ）をアサートすることに
よって行う。この列アドレスは、各アレイの活動状態の
メモリ行から１つのビットを選択する。選択されたビッ
トは、（読取り操作中に）出力用としてバッファリング
されるか、（書込み操作中に）データ入力から受け取っ
た値に設定される。

【０００４】ＶＲＡＭは、ビデオ・スキャンアウトがビ
デオ表示システムにおける他のフレームバッファ操作か
ら独立できるようにするために特別に設計した特定タイ
プのＤＲＡＭである。ＶＲＡＭチップは従来のＤＲＡＭ
チップに似ているが、第二のデータ・ポートに接続され
た並列入力直列出力データ・レジスタを含んでいる。直
列レジスタは、メモリ・アレイと同程度の幅にすること
ができ、１行分のメモリを読み取っている間に転送信号
をアサートすることで並列ロードすることができる。直
列レジスタには専用のデータ・クロックがあり、チップ
からの高速データ転送を可能にしている。この直列レジ
スタとポートによって、メモリ・アレイに効果的にもう
１つのシリアル・ポートが提供される。このポートをビ
デオ・スキャンアウトに使用すると、チップとの間で行
われる通常の読み書きとは非同期のスキャンアウトを行
うことができ、あらゆるビデオ・スキャンアウト問題を
ほぼ解消することができる。

【０００５】ＤＲＡＭまたはＶＲＡＭのパフォーマンス
を高めるための手法の１つは、メモリ回路にブロック書
込み機構を取り入れることである。ブロック書込み機構
を使用すると、アクセスしたワード線に沿った１組のビ
ット線にデータを同時に書き込むことができる。既存の
技術では、ワード線にアクセスして通常の読取りを行
い、関連のセンス増幅器に過剰に電力供給することで選
択したビット線にデータを書き込み、さらに通常の復元
サイクルを実行することによって、ブロック書込み機能
を達成している。この方法における問題は、上書きドラ
イバによって「過剰に電力供給」できる活動状態のセン
ス増幅器が８つ程度までである点である。この「暴力」
的な方法で８ビット線の上書きを拡張するのは、技術的
に実現不可能である。

【０００６】

【発明が解決しようとする課題】本明細書で説明する方
法は、９対以上のビット線にデータをブロック書込みす
るためにセンス増幅器に印加するクランプを瞬間的にオ
フにする方法である。センス増幅器をオフにすること
で、上書きドライバがデータをブロック書込みできるビ
ット線の数が大幅に増加する。しかし、センス増幅器を
瞬間的に切断する場合の問題として、センス増幅器が浮
動状態になるために、未選択のビット線上のデータが破
壊される恐れがある。この問題は、アクセスしていない
ビット線がラッチされずに残っている間に電圧損失など
が起こりうるために発生する。

【０００７】したがって、本明細書に記載する発明で
は、未選択のビット線上に現れるアクセス済みデータを
浮動状態にせずに、大幅に増加したビット線に新しいデ
ータをブロック上書きすることができる。

【０００８】

【課題を解決するための手段】簡単に要約すると、本発
明の１つの態様では、アレイ状のメモリ・セル内の選択
されたビット線対上に新しいデータをブロック上書きす
るための方法を含む。未選択のビット線対上のデータ値
を浮動状態にせずに多数のビット線対の上書きが達成さ
れる。この方法は、ブロック上書き要求を識別するステ
ップと、センス増幅器のクランプ力が低下するようにビ
ット線対に関連するセンス増幅器に印加されるセット信
号の強度を低下させるステップと、複数のビット線対か
ら選択されたビット線対上に新しいデータをブロック上
書きするステップとを含む。選択したビット線対上にデ
ータをブロック上書きする前にセット信号の強度を低下
させることで、未選択のビット線対上に現れるデータを
損なわずにブロック上書きを容易にする。また、クラン
プ力は低下するが、未選択のビット線対上に現れるデー
タを維持するためにセンス増幅器は浮動状態にならない
ようになっている。

【０００９】具体的な実施例では、２つの個別の活動化
回路がセンス増幅器の設定を制御する。一次設定装置
は、センス増幅器を「高速設定」または「強力設定」す
るのに十分なサイズになっているが、二次設定装置は、
センス増幅器を「低速設定」するために一次設定装置よ
り小さいサイズになっている。しかし、二次設定装置
は、センス増幅器上に現れるデータを維持できるだけの
十分なサイズになっている。ブロック書込み操作中は、
一次設定装置が非活動化されるのに対し、二次設定装置
は活動状態を維持する。このため、より多くのセンス増
幅器を強制的にブロック上書きできるが、未選択のビッ
ト線対上に現れるデータは強制的に維持される。

【００１０】もう１つの態様では、書込み操作モードで
メモリを操作する方法が提供される。このメモリは、そ
れぞれのワード線によって活動化され、それぞれのビッ
ト線によって感知される、アレイ状のメモリ・セルを有
している。それぞれのワード線は、１組のメモリ・セル
によってビット線に連結される。このビット線はセンス
増幅器に連結され、それぞれのセンス増幅器は小型設定
装置と大型設定装置によって制御される。この方法は、
複数組のメモリ・セルから１組を活動化するために複数
のワード線から選択した１本のワード線を活動化するス
テップと、アクセスされた１組のメモリ・セル内に格納
されているデータを感知するために小型設定装置と大型
設定装置を順次活動化するステップと、小型設定装置の
活動化を続行しながら大型設定装置を非活動化するステ
ップと、アクセスされた１組のメモリ・セルから選択さ
れたサブセットのセンス増幅器に新しいデータを書き込
むステップとを含む。新しいデータのブロック書込み
後、大型設定装置が再活動化され、データは１組のメモ
リ・セルに復元される。

【００１１】さらにもう１つの態様では、本発明は、電
荷を蓄積するためのアレイ状のメモリ・セルを含む半導
体メモリ回路で構成される。このアレイ状のメモリ・セ
ルは、複数のビット線対を含み、各ビット線対はメモリ
・セルへの電荷の感知／書込みを行うためのセンス増幅
器に連結されている。一次設定装置は、各センス増幅器
に連結され、複数のビット線対上に現れるデータのクラ
ンプを可能にする。二次設定装置も各センス増幅器に連
結され、一次設定装置によるデータ・クランプが行われ
ない場合にビット線対上に現れるデータを維持するため
に機能する。また、未選択のビット線対上に現れるデー
タを強制的に維持しながら、選択されたビット線対のブ
ロック上書きを容易にするために、複数のビット線対か
ら選択された少なくとも２つのビット線対上に新しいデ
ータをブロック上書きする間、一次設定装置によるデー
タ・クランプを瞬間的に除去するための制御手段も設け
られている。

【００１２】本発明によるブロック上書きでは、既存の
方法に比べ、１回のブロック上書きサイクルで新しいデ
ータを上書きできるビット線の数が大幅に増加する。こ
の新規のブロック上書き方法は、マルチメディア・ダイ
ナミック・ランダム・アクセス・メモリまたはマルチメ
ディア・ビデオ・ランダム・アクセス・メモリに適用可
能である。ブロック上書きの機能強化は、より大きな書
込みドライバ／ビット・スイッチ、分離可能なセンス増
幅器、または複数のデータ線・セットに頼らずに達成さ
れる。実際には、２５６以下およびそれ以上のビット線
対など、９つ以上の任意の数のビット線対のブロック上
書きが可能である。

【００１３】上記およびその他の本発明の目的、利点、
および特徴は、本発明の実施例の詳細な説明を添付図面
とともに検討すればより容易に理解されるだろう。

【００１４】

【実施例】ここで添付図面を参照する。ただし、同一ま
たは同様の構成要素を示す場合は、複数の図面にわたっ
て同一の参照番号を使用している。図１および図４で
は、Ｐ型電解効果トランジスタ（ＰＦＥＴ）を備えた相
補形金属酸化膜半導体（ＣＭＯＳ）は、内部に斜線を引
いた四角形で示し、制御要素またはゲート電極がそれに
隣接して配置されており、Ｎ型電解効果トランジスタ
（ＮＦＥＴ）は、内部に斜線がない四角形で示し、制御
要素またはゲート電極がそれに隣接して配置されてい
る。

【００１５】図１は、ビット線対ＢＬおよびＢＬＮを有
する従来の半導体メモリ回路（全体を１０で示す）の一
部を示す。ビット線ＢＬＮ上の信号は、ビット線ＢＬ上
の信号の相補形である。このビット線対は、図示の通
り、メモリ・セル１２、参照セル１４、ビット線分離装
置１６、センス増幅器１８、およびビット線・パス装置
２０を接続している。実際の実施態様では、周知の方法
で半導体メモリ回路全体に図１のビット線対が、２５６
回、５１２回などの回数、繰り返されている。個々のメ
モリ・セル１２はワード線選択信号ＷＬによって選択さ
れる。この信号は、外部の制御装置（図示せず）から受
け取った復号済み行アドレスを使用してメモリ回路によ
って生成される。

【００１６】書込みサイクルでは、ビット線上書きドラ
イバ２２が、真ビット線ＢＬと補ビット線ＢＬＮにデー
タ信号ＤＬとＤＬＮをそれぞれ出力する。一対の設定装
置２４は、センス増幅器１８により、ビット線対上に現
れるアクセス済みデータをクランプし、増幅する。これ
は、所与のアクセス・サイクル内のビット線データ発生
間隔の後で行われる。

【００１７】センス増幅器１８は、ＰＦＥＴ設定装置Ｔ
Ｐ１によって制御されるＰラッチ回路と、ＮＦＥＴ設定
装置ＴＮ１によって制御されるＮラッチ回路とを含む、
ＣＭＯＳラッチで構成される。設定装置ＴＰ１およびＴ
Ｎ１は設定装置対２４で構成される。メモリ・アレイの
ビット線対に関連するセンス増幅器は、信号発生に続い
てビット線ＢＬおよびＢＬＮ上のデータをラッチするた
めに、通常、単一の大型ＰＦＥＴ ＴＰ１および単一の
大型ＮＦＥＴ ＴＮ１に接続されている。

【００１８】図示されていないが、所与のメモリ回路
は、関連のビット線対上のデータ発生に続いてセンス増
幅器のステージ式活動化を可能にする、小型ＰＦＥＴお
よび小型ＮＦＥＴで構成される補足対型の設定装置を含
む場合もある。このようなステージ式活動化は図２（以
下に詳述する）に示されているが、ビット線ＢＬおよび
補ビット線ＢＬＮ上のデータ値は、始めは低速で感知さ
れ、大型ＰＦＥＴおよび大型ＮＦＥＴ設定装置が活動化
されると強力にまたはすばやくクランプされる。センス
増幅器のステージ式活動化は、センス増幅器が間違った
データをクランプするほどすばやくラッチするのを防止
するために使用されることが多い。

【００１９】外部制御装置の要求があると、メモリ回路
は、制御信号ＹおよびＢＬＫを介してビット線・パス装
置２０を活動化し、上書きドライバ２２でラッチ・デー
タを上書きできるようにする（すなわち、データ信号Ｄ
Ｌおよび信号ＤＬＮによってラッチ・データをそれぞれ
上書きする）。従来通り、設定装置２４は、ＤＲＡＭ／
ＶＲＡＭ読取り操作を実行するのに必要な時間を最小限
にするための強力な高性能装置を含めるだけのサイズに
なっているのに対し、上書きドライバ２２は、１回のＤ
ＲＡＭ／ＶＲＡＭ読取り操作中に１つのセンス増幅器１
８（すなわち、１ビット分の情報）を上書きできるよう
にサイズが最適化されている。

【００２０】既存の技術では、１回のブロック書込みサ
イクル中に最高８つのセンス増幅器を上書きすることで
しか、ブロック書込み操作を達成できない。この重大な
限界は、ビット線対上のデータを設定装置２４によって
強力にクランプすることによるものだが、この強力クラ
ンプは読取り操作を実行するには必要なものである。１
回の「暴力」的な上書きの対象となるセンス増幅器の数
を増やせる範囲までパフォーマンスが向上することは明
らかである。

【００２１】従来のブロック書込み操作のタイミング図
を図２に示す。この図では、外部行アドレス・ストロー
ブ補信号（ＸＲＡＳＮ）が立下り、通常のワード線ＷＬ
（および関連の参照ワード線（図示せず））が選択さ
れ、ビット線対ＢＬおよびＢＬＮ上でデータが発生さ
れ、センス増幅器が設定ビット線・パルス（ＳＥＴＢ
Ｌ）によって設定された後で、ブロック書込みが行われ
るものと想定する。メモリ制御装置からの外部の指定特
殊機能信号（ＸＤＳＦ）がハイになると、ブロック書込
み操作が定義される。真のデータＤＬはラインＢＬ上に
提示され、補データＤＬＮはラインＢＬＮに出力され、
関連のパス装置２０は復号済み制御信号ＹおよびＢＬＫ
によって活動化される。

【００２２】図２のタイミング図では、ラインＢＬおよ
びＢＬＮから得たセンス増幅器１８内のラッチ・データ
信号は、ドライバ２２から受け取った逆のデータ信号に
よって上書きされ、それにより、図示の信号切替えが行
われるものと想定する。セルの上書きが完了すると、信
号ＸＲＡＳＮはハイに戻り、通常のセル復元フェーズが
始まる。設定装置２４のサイズが大きいため、駆動され
たデータ線の極性を使って１回のブロック書込みサイク
ルで９つ以上のビット線対のブロック書込みを達成する
ことはできない。

【００２３】図３は、既存のブロック書込み処理の概要
を示す図である。処理は、３０「入力」から始まり、３
２「設定装置を活動化する」で通常のセル・アクセス・
サイクル中に設定装置２４（図２）が活動化される。３
４「ＤＲＡＭ／ＶＲＡＭがブロック書込み要求を受け取
って復号する」でブロック上書き要求が受け取られて復
号され、その後、３６「復号済みブロック書込み用のビ
ット線対のアドレス位置」で上書き対象のビット線対の
位置が得られる。外部制御装置は、信号ＸＲＡＳＮおよ
びＸＤＳＦ（図２）などの外部制御信号によって、ブロ
ック上書きが行われる時期を示す。これらの信号は、メ
モリ制御装置からメモリ回路に供給され、メモリ回路内
の制御論理回路によってチップ上で復号される。

【００２４】ブロック書込み要求の復号とほぼ同時に、
アドレス位置情報が外部制御装置からメモリ回路に転送
され、行／列アドレス復号器（図示せず）で復号され
る。既存の実施例では、このアドレス情報によって、た
とえば、４メガ設計の５１２本のビット線対から最高８
本の順次ビット線対をブロック上書き用として識別する
ことができる。３８「上書きドライバをオンにする」で
上書きドライバがオンになり、４０「新しいデータで８
つ以下のセンス増幅器をブロック書込みする」で上書き
データＤＬおよびＤＬＮを使用してセンス増幅器のブロ
ック上書きが行われる。ブロック書込みが完了すると、
４２「ＤＲＡＭ／ＶＲＡＭを復元する」でビット線対が
復元されて次のアクセス・サイクルを待ち、その結果、
４４「終了」で上書き機能が完了する。

【００２５】上記の従来の「暴力」的上書き方法のパフ
ォーマンス上の制限を大幅に緩和する、新規のブロック
上書き制御処理および回路について次に説明する。

【００２６】図４では、図１の回路１０と同様の半導体
メモリ回路１０’が示されている。ただし、図４では、
設定装置２４は一次設定装置に名前が変更され、二次設
定装置６０が追加されている。また、ＮＦＥＴ ＴＮ１
およびＰＦＥＴ ＴＰ１に出力される制御信号ビット線
設定（ＳＥＴＢＬ）とその補信号（ＳＥＴＢＬＮ）は、
以下に説明するように変更されている。

【００２７】半導体メモリ回路１０’は、データをクラ
ンプするために複数対の設定装置が順次使用される既存
のメモリ回路に似ている。しかし、これらの特定の設定
装置対の目的と動作はまったく異なっている。具体的に
は、前述の通り、所与のメモリ回路では、センス増幅器
１８内でＣＭＯＳラッチをステージング設定するために
「低速反応」対の設定装置と「高速反応」対の設定装置
とを組み合わせて使用している。このような使い方は、
センス増幅器の設定間違いを防止するため、ならびにＣ
ＭＯＳラッチの設定が速すぎるために発生しうる、ビッ
ト線信号発生間隔の後でセンス増幅器で起こる不要な伝
導を削減するために行われる。しかし、このような構造
の場合、複数対の設定装置に制御信号を出力するオンチ
ップ論理回路は、本発明によるブロック上書きを達成す
るために図４の一次設定装置２４と二次設定装置６０に
制御信号を出力するオンチップ論理回路とは異なる。た
だし、必要であれば、ビット線対上に現れるデータの順
次クランプと本発明を組み合わせることも可能である。

【００２８】図５のタイミング図によって最もよく示さ
れるように、メモリ回路のセンス増幅器でのデータのク
ランプから一次設定装置を一時的に解放することによっ
て、本発明によりブロック上書き機能が拡張されてい
る。このため、一次設定装置によって提供される強力ク
ランプが行われない場合にブロック上書きを続行するこ
とができる。この説明では、二次設定装置は一次設定装
置より小さいが、依然としてビット線対で発生したデー
タを維持するのに十分なサイズであると想定している。
センス増幅器に印加するクランプ力を瞬間的に選択削減
することで、メモリ回路１０’は、大幅に強化したブロ
ック上書き機能を同時に提供しながら、単一ビットの読
取り／書込み操作用のパフォーマンス基準を維持するこ
とができる。さらに、未選択のセンス増幅器のデータ保
全性は、二次設定装置の制御下に維持される。

【００２９】二次設定装置６０のサイズは、当業者であ
れば容易に決定できる。考慮すべき基準としては以下の
ものがある。 １．ブロック上書きするのに必要なセンス増幅器（およ
びビット線対）の数 ２．上書きドライバの機能 ３．未選択のセンス増幅器でデータ保全性を維持するた
めに必要な最小サイズ ４．ブロック上書き処理が実現されるアーキテクチャの
その他の固有の属性 たとえば、一次設定装置と二次設定装置のサイズ比を１
０：１にすることも可能である。ここで使用する「サイ
ズ」とは、２対の異なる設定装置を構成するトランジス
タのチャネル幅とチャネル長の比を指している。また、
センス増幅器に印加される設定信号の「強度」は、電流
シンク能力に正比例する。具体的には、強力な設定信号
を印加すると、結果的に、弱い設定信号の場合よりセン
ス増幅器の電流シンク能力が高くなる。

【００３０】図５のブロック上書きタイミング図で、本
発明による処理ではブロック設定信号（ＢＬＫＳＥＴ）
という新しい制御信号を使用していること、および一次
設定装置を瞬間的に比活動化するためにＳＥＴＢＬ信号
が変更されていることに留意されたい。このタイミング
図には示されていないが、補信号（ＢＬＫＳＥＴＮおよ
びＳＥＴＢＬＮ）も出力される。この場合も、信号ＢＬ
およびＢＬＮにおける遷移は、ブロック書込み中に新し
いデータ・タイプを強制的にセンス増幅器に書き込むた
めに発生するものと想定される。残りの信号は前述のも
のと同様である。

【００３１】本発明によるＤＲＡＭ／ＶＲＡＭ回路７２
を有するデータ処理システム７０の高水準図を図６に示
す。図示の通り、半導体メモリ回路７２はメモリ制御装
置７４に連結されている。制御装置７４は、メモリ回路
７２内の制御論理回路７８にＸＲＡＳおよびＸＤＳＦな
どの制御信号を出力する。論理回路７８は、メモリ・ア
レイ７６およびセンス増幅器タイミング連鎖８０用のタ
イミング信号を生成する。たとえば、ビット線切替え信
号ＢＬＫは、制御論理回路７８から各種のビット線対
（図４）のビット・スイッチに直接供給される。

【００３２】センス増幅器タイミング連鎖８０は、アド
レス復号回路８２からの入力も受け取るが、この復号回
路自体は、制御装置７４から受け取った行／列アドレス
によって制御される。タイミング連鎖８０は、メモリ・
アレイ７６の一次および二次設定装置にＳＥＴＢＬおよ
びＢＬＫＳＥＴ信号と、その補信号とを出力する。当業
者であれば、本明細書で描写し説明するこれらの信号を
出力するためのタイミング連鎖を容易に実現することが
できる。また、アドレス復号回路８２からの出力は、ワ
ード線アドレス信号ＷＬと、書込み切替え信号Ｙであ
る。入出力インタフェース８４は、メモリ回路７２と制
御装置７４との間でデータを送受信し、メモリ・アレイ
７６に連結されている。

【００３３】本発明によるブロック上書き処理の一実施
例を図７に示す。まず、１００「入力」から始まり、１
０２「一次設定装置および二次設定装置を活動化する」
で一次設定装置と二次設定装置が活動化されるが、これ
はセル・アクセス・サイクルの通常の処理である。１０
４「ＤＲＡＭ／ＶＲＡＭがブロック書込み要求を受け取
って復号する」でブロック上書きコマンドを受け取る
と、１０６「復号済みブロック書込み用のビット線対の
アドレス位置」で上書き対象のビット線のアドレス位置
が得られる。次に、１０８「一次設定装置を瞬間的に非
活動化する」で一次設定装置が瞬間的に非活動化され、
１１０「上書きドライバをオンにする」と１１２「新し
いデータでＸ個のセンス増幅器にブロック書込みする」
で、上書きドライバが開始され、データ線ＤＬおよびＤ
ＬＮ上の新しいデータをアドレス指定したビット線に出
力し、関連のセンス増幅器を上書きする。ここで使用す
る変数Ｘは、９以上の任意の数（たとえば、２５６）な
ど、任意の数にすることができる。新しいデータの書込
みが完了すると、１１４「一次設定装置を再活動化す
る」で一次設定装置が再活動化され、１１６「ＤＲＡＭ
／ＶＲＡＭを復元する」でＤＲＡＭ／ＶＲＡＭの状態が
復元されて次のアクセス・サイクルを待つ。次に、１１
８「終了」でブロック上書きが完了する。

【００３４】本発明によるブロック上書きでは、既存の
方法に比べ、１回のブロック上書きサイクル中に新しい
データで上書きできるビット線の数が大幅に増加する。
この新規のブロック上書き方法は、マルチメディア・ダ
イナミック・ランダム・アクセス・メモリまたはマルチ
メディア・ビデオ・ランダム・アクセス・メモリに適用
可能である。ブロック上書きの機能強化は、より大きな
書込みドライバ／ビット・スイッチ、分離可能なセンス
増幅器、または複数のデータ線・セットに頼らずに達成
される。実際には、２５６以下およびそれ以上のビット
線対など、９つ以上の任意の数のビット線対のブロック
上書きが可能である。

【００３５】本発明の具体的な実施例を添付図面に例示
し、上記の詳細な説明で説明してきたが、本発明は本明
細書に記載した特定の実施例に限定されるわけではな
く、本発明の範囲を逸脱せずに数多くの配置変更、変更
態様、および代替態様が可能であることに留意された
い。特許請求の範囲は、このような変更態様をすべて包
含するためのものである。

【００３６】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００３７】（１）アレイ状のメモリ・セル内の複数の
ビット線対のうちの未選択のビット線対上に現れるデー
タを維持しながら、複数のビット線対から選択した少な
くとも２つのビット線対上にデータをブロック上書きす
るための方法において、各ビット線対がその上に現れる
データをクランプするために関連のセンス増幅器を有
し、各センス増幅器がそのセンス増幅器によってデータ
をクランプする強さを指示する強度を有する設定信号に
よって制御され、前記ブロック上書き方法が、（ａ）ブ
ロック上書き要求を復号するステップと、（ｂ）その上
に現れるデータが維持されるように、センス増幅器を浮
動状態にせずにセンス増幅器に印加される設定信号の強
度を低下させるステップと、（ｃ）複数のビット線対か
ら選択した少なくとも２つのビット線対にデータをブロ
ック上書きするステップであって、それにより、選択し
たビット線対上にデータをブロック上書きする前に設定
信号の強度を低下させることで、未選択のビット線対上
に現れるデータを損なわずにブロック上書きを容易にす
るステップとを含む、ブロック上書き方法。 （２）前記ブロック上書きステップ（ｃ）の後で設定信
号の強度を高めるステップをさらに含むことを特徴とす
る、上記（１）に記載のブロック上書き方法。 （３）設定信号の強度を高める前記ステップに続いて、
アレイ状のメモリ・セル内の複数のビット線対上に現れ
るデータを復元するステップをさらに含むことを特徴と
する、上記（２）に記載のブロック上書き方法。 （４）ブロック上書きステップ（ｃ）の対象となる選択
された少なくとも２つのビット線対が、選択された９つ
以上のビット線対を含み、９つ以上のビット線対をブロ
ック上書きする前記ステップ（ｃ）が１回のブロック上
書きサイクル内で行われることを特徴とする、上記
（１）に記載のブロック上書き方法。 （５）アレイ状のメモリ・セル内の複数のビット線対の
うちの未選択のビット線対上に現れるデータを維持しな
がら、複数のビット線対から選択した少なくとも２つの
ビット線対上にデータをブロック上書きするための方法
において、各ビット線対が関連のセンス増幅器を有し、
各センス増幅器が、関連のビット線対上に現れるデータ
をそれぞれクランプして維持するために一次設定装置お
よび二次設定装置に接続され、前記ブロック上書き方法
が、（ａ）アレイ状のメモリ・セル内の複数のビット線
対上のアクセス済みデータの発生に続いて、一次設定装
置および二次設定装置を活動化するステップと、（ｂ）
アクセス済みデータが引き続き複数のビット線対上で維
持されるように二次設定装置の活動化を続行しながら、
複数のビット線対のデータ・クランプを除去するために
一次設定装置を非活動化するステップと、（ｃ）複数の
ビット線対から選択したビット線対上に新しいデータを
ブロック上書きするステップと、（ｄ）前記ブロック上
書きステップ（ｃ）が完了したら、一次設定装置を再活
動化するステップとを含む、ブロック上書き方法。 （６）前記再活動化ステップ（ｄ）に続いて、アレイ状
のメモリ・セル内の複数のビット線対上に現れるデータ
を復元するステップをさらに含むことを特徴とする、上
記（５）に記載のブロック上書き方法。 （７）アクセス済みデータのステージング式クランプが
アレイ状のメモリ・セル内の複数のビット線対上で行わ
れるように、前記活動化ステップ（ａ）が、前記一次設
定装置を活動化する前に前記二次設定装置を活動化する
ことを含むことを特徴とする、上記（５）に記載のブロ
ック上書き方法。 （８）前記非活動化ステップ（ｂ）の前にブロック書込
み要求を復号するステップをさらに含むことを特徴とす
る、上記（５）に記載のブロック上書き方法。 （９）前記ステップ（ｃ）で新しいデータをブロック上
書きする前に、複数のビット線対から選択したビット線
対のアドレス位置を復号するステップをさらに含むこと
を特徴とする、上記（８）に記載のブロック上書き方
法。 （１０）書込み操作モードでメモリを操作するための方
法において、メモリが、それぞれのワード線で活動化さ
れ、それぞれのビット線で感知されるアレイ状のメモリ
・セルを有し、各ワード線が１組のメモリ・セルによっ
てビット線に連結され、ビット線がセンス増幅器に連結
され、各センス増幅器が小型設定装置と大型設定装置と
を有し、前記操作方法が、（ａ）複数組のメモリ・セル
のうちの１組を活動化するために複数のワード線から選
択した１つのワード線を活動化するステップと、（ｂ）
アクセスされた組のメモリ・セル内に格納されたデータ
を感知するために、小型設定装置と大型設定装置を順次
活動化するステップと、（ｃ）小型設定装置の活動化を
続行しながら、大型設定装置を非活動化するステップ
と、（ｄ）アクセスされた組のメモリ・セルから選択し
たサブセットのセンス増幅器に新しいデータを書き込む
ステップとを含む、操作方法。 （１１）大型設定装置を再活動化するステップと、アク
セスされた組のメモリ・セルにデータを復元するステッ
プとをさらに含むことを特徴とする、上記（１０）に記
載の操作方法。 （１２）前記書込みステップ（ｄ）が、選択されたサブ
セットのメモリ・セルに連結されたセンス増幅器を強制
的に上書きすることを含むことを特徴とする、上記（１
０）に記載の操作方法。 （１３）複数のビット線対を含み、内部に電荷を格納す
るためのアレイ状のメモリ・セルと、前記複数のビット
線対を介して前記メモリ・セルに選択的に連結され、前
記メモリ・セルへの電荷の感知／書込みを行うための複
数のセンス増幅器であって、各センス増幅器が複数のビ
ット線対のうちの対応するビット線対に連結される複数
のセンス増幅器と、前記複数のセンス増幅器のうちの各
センス増幅器に連結され、複数のビット線対上に現れる
データをクランプするための手段を含む一次設定装置
と、前記複数のセンス増幅器のうちの各センス増幅器に
連結され、一次設定装置によるデータ・クランプが行わ
れない場合に、複数のビット線対上に現れるデータを維
持するための手段を含む二次設定装置と、未選択のビッ
ト線対上に現れるデータを二次設定装置によって維持し
ながら、複数のビット線対から選択した少なくとも２つ
のビット線対のブロック上書きを容易にするように、選
択された少なくとも２つのビット線対上に新しいデータ
をブロック上書きする間に一次設定装置によるデータ・
クランプを瞬間的に除去するための制御手段とを含む半
導体メモリ回路。 （１４）複数のビット線対から選択した少なくとも２つ
のビット線対上に新しいデータをブロック上書きするた
めの手段をさらに含むことを特徴とする、上記（１３）
に記載の半導体メモリ回路。 （１５）一次設定装置が第一のＰＦＥＴと第一のＮＦＥ
Ｔとを含み、二次設定装置が第二のＰＦＥＴと第二のＮ
ＦＥＴとを含み、第一のＰＦＥＴは第二のＰＦＥＴより
大きいサイズになっており、第一のＮＦＥＴは第二のＮ
ＦＥＴより大きいサイズになっていることを特徴とす
る、上記（１３）に記載の半導体メモリ回路。 （１６）第一のＰＦＥＴと第二のＰＦＥＴとのサイズ比
が約１０：１で、第一のＮＦＥＴと第二のＮＦＥＴとの
サイズ比が約１０：１であることを特徴とする、上記
（１５）に記載の半導体メモリ回路。 （１７）前記制御手段が制御論理回路とそれに連結され
たセンス増幅器タイミング連鎖とを含み、前記制御論理
回路とセンス増幅器タイミング連鎖が、複数のビット線
対から選択した少なくとも２つのビット線対上に新しい
データをブロック上書きする間に一次設定装置のデータ
・クランプを瞬間的に除去するために一次設定装置と二
次設定装置に制御信号を出力するための手段を含むこと
を特徴とする、上記（１３）に記載の半導体メモリ回
路。 （１８）前記メモリ回路がＤＲＡＭ構造またはＶＲＡＭ
構造のいずれかを含むことを特徴とする、上記（１３）
に記載の半導体メモリ回路。 （１９）半導体メモリ回路に連結されたメモリ制御装置
とともに、前記メモリ制御装置が、ブロック上書きの対
象となる複数のビット線対から選択した少なくとも２つ
のビット線対を識別するアドレス指定信号を半導体メモ
リ回路に出力するための手段を含むことを特徴とする、
上記（１８）に記載の半導体メモリ回路。 （２０）データ・アクセス・サイクル中にアレイ状のメ
モリ・セル内の複数のビット線対上で感知データをラッ
チするための方法において、各ビット線対がその上に現
れるデータをクランプするために関連のセンス増幅器を
有し、各センス増幅器が第一の設定信号と第二の設定信
号に対して応答し、前記データ・ラッチ方法が、（ａ）
感知データが関連のセンス増幅器でラッチされるよう
に、アレイ状のメモリ・セル内の複数のビット線対上で
の感知データの発生に続いて、第一の設定信号と第二の
設定信号をセンス増幅器に順次印加するステップと、
（ｂ）第一の設定信号と第二の設定信号のうちの一方を
センス増幅器に印加し続けながら、データ・アクセス・
サイクルの一部の間、第一の設定信号と第二の設定信号
のうちのもう一方の信号をセンス増幅器から除去するス
テップとを含む、データ・ラッチ方法。

【図面の簡単な説明】

【図１】従来の半導体メモリ回路のビット線対の部分ブ
ロック図である。

【図２】図１の半導体メモリ回路を使用した従来のブロ
ック上書きを説明する際に有用なタイミング図である。

【図３】従来のブロック上書き処理の実施例の流れ図で
ある。

【図４】本発明によるブロック上書きを使用した半導体
メモリ回路のビット線対の部分ブロック図である。

【図５】（図４に関連して）本発明によるブロック上書
きを説明する際に有用なタイミング図である。

【図６】本発明によるブロック上書き機能を有するＤＲ
ＡＭ／ＶＲＡＭを使用したデータ処理システムの部分ブ
ロック図である。

【図７】本発明によるブロック上書き処理の実施例の流
れ図である。

【符号の説明】

１０’ 半導体メモリ回路 １２ メモリ・セル １４ 参照セル １６ ビット線分離装置 １８ センス増幅器 ２０ ビット線パス装置 ２２ ビット線上書きドライバ ２４ 一次設定装置 ６０ 二次設定装置

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロナルド・アラン・ササキ アメリカ合衆国95136 カリフォルニア州 サンノゼ ザ・ウッズ・ドライブ4300 ア パートメント1822 (72)発明者 ロバート・タムリン アメリカ合衆国05456 バーモント州ジェ リコ スターバード・ロード 10 (72)発明者 エンドレ・フィリップ・トーマ アメリカ合衆国05446 バーモント州コル チェスター バーチウッド・ドライブ 40

Claims (20)

【特許請求の範囲】
1. 【請求項１】アレイ状のメモリ・セル内の複数のビット
   線対のうちの未選択のビット線対上に現れるデータを維
   持しながら、複数のビット線対から選択した少なくとも
   ２つのビット線対上にデータをブロック上書きするため
   の方法において、各ビット線対がその上に現れるデータ
   をクランプするために関連のセンス増幅器を有し、各セ
   ンス増幅器がそのセンス増幅器によってデータをクラン
   プする強さを指示する強度を有する設定信号によって制
   御され、前記ブロック上書き方法が、 （ａ）ブロック上書き要求を復号するステップと、 （ｂ）その上に現れるデータが維持されるように、セン
   ス増幅器を浮動状態にせずにセンス増幅器に印加される
   設定信号の強度を低下させるステップと、 （ｃ）複数のビット線対から選択した少なくとも２つの
   ビット線対にデータをブロック上書きするステップであ
   って、それにより、選択したビット線対上にデータをブ
   ロック上書きする前に設定信号の強度を低下させること
   で、未選択のビット線対上に現れるデータを損なわずに
   ブロック上書きを容易にするステップとを含む、ブロッ
   ク上書き方法。
2. 【請求項２】前記ブロック上書きステップ（ｃ）の後で
   設定信号の強度を高めるステップをさらに含むことを特
   徴とする、請求項１に記載のブロック上書き方法。
3. 【請求項３】設定信号の強度を高める前記ステップに続
   いて、アレイ状のメモリ・セル内の複数のビット線対上
   に現れるデータを復元するステップをさらに含むことを
   特徴とする、請求項２に記載のブロック上書き方法。
4. 【請求項４】ブロック上書きステップ（ｃ）の対象とな
   る選択された少なくとも２つのビット線対が、選択され
   た９つ以上のビット線対を含み、９つ以上のビット線対
   をブロック上書きする前記ステップ（ｃ）が１回のブロ
   ック上書きサイクル内で行われることを特徴とする、請
   求項１に記載のブロック上書き方法。
5. 【請求項５】アレイ状のメモリ・セル内の複数のビット
   線対のうちの未選択のビット線対上に現れるデータを維
   持しながら、複数のビット線対から選択した少なくとも
   ２つのビット線対上にデータをブロック上書きするため
   の方法において、各ビット線対が関連のセンス増幅器を
   有し、各センス増幅器が、関連のビット線対上に現れる
   データをそれぞれクランプして維持するために一次設定
   装置および二次設定装置に接続され、前記ブロック上書
   き方法が、 （ａ）アレイ状のメモリ・セル内の複数のビット線対上
   のアクセス済みデータの発生に続いて、一次設定装置お
   よび二次設定装置を活動化するステップと、 （ｂ）アクセス済みデータが引き続き複数のビット線対
   上で維持されるように二次設定装置の活動化を続行しな
   がら、複数のビット線対のデータ・クランプを除去する
   ために一次設定装置を非活動化するステップと、 （ｃ）複数のビット線対から選択したビット線対上に新
   しいデータをブロック上書きするステップと、 （ｄ）前記ブロック上書きステップ（ｃ）が完了した
   ら、一次設定装置を再活動化するステップとを含む、ブ
   ロック上書き方法。
6. 【請求項６】前記再活動化ステップ（ｄ）に続いて、ア
   レイ状のメモリ・セル内の複数のビット線対上に現れる
   データを復元するステップをさらに含むことを特徴とす
   る、請求項５に記載のブロック上書き方法。
7. 【請求項７】アクセス済みデータのステージング式クラ
   ンプがアレイ状のメモリ・セル内の複数のビット線対上
   で行われるように、前記活動化ステップ（ａ）が、前記
   一次設定装置を活動化する前に前記二次設定装置を活動
   化することを含むことを特徴とする、請求項５に記載の
   ブロック上書き方法。
8. 【請求項８】前記非活動化ステップ（ｂ）の前にブロッ
   ク書込み要求を復号するステップをさらに含むことを特
   徴とする、請求項５に記載のブロック上書き方法。
9. 【請求項９】前記ステップ（ｃ）で新しいデータをブロ
   ック上書きする前に、複数のビット線対から選択したビ
   ット線対のアドレス位置を復号するステップをさらに含
   むことを特徴とする、請求項８に記載のブロック上書き
   方法。
10. 【請求項１０】書込み操作モードでメモリを操作するた
    めの方法において、メモリが、それぞれのワード線で活
    動化され、それぞれのビット線で感知されるアレイ状の
    メモリ・セルを有し、各ワード線が１組のメモリ・セル
    によってビット線に連結され、ビット線がセンス増幅器
    に連結され、各センス増幅器が小型設定装置と大型設定
    装置とを有し、前記操作方法が、 （ａ）複数組のメモリ・セルのうちの１組を活動化する
    ために複数のワード線から選択した１つのワード線を活
    動化するステップと、 （ｂ）アクセスされた組のメモリ・セル内に格納された
    データを感知するために、小型設定装置と大型設定装置
    を順次活動化するステップと、 （ｃ）小型設定装置の活動化を続行しながら、大型設定
    装置を非活動化するステップと、 （ｄ）アクセスされた組のメモリ・セルから選択したサ
    ブセットのセンス増幅器に新しいデータを書き込むステ
    ップとを含む、操作方法。
11. 【請求項１１】大型設定装置を再活動化するステップ
    と、アクセスされた組のメモリ・セルにデータを復元す
    るステップとをさらに含むことを特徴とする、請求項１
    ０に記載の操作方法。
12. 【請求項１２】前記書込みステップ（ｄ）が、選択され
    たサブセットのメモリ・セルに連結されたセンス増幅器
    を強制的に上書きすることを含むことを特徴とする、請
    求項１０に記載の操作方法。
13. 【請求項１３】複数のビット線対を含み、内部に電荷を
    格納するためのアレイ状のメモリ・セルと、 前記複数のビット線対を介して前記メモリ・セルに選択
    的に連結され、前記メモリ・セルへの電荷の感知／書込
    みを行うための複数のセンス増幅器であって、各センス
    増幅器が複数のビット線対のうちの対応するビット線対
    に連結される複数のセンス増幅器と、 前記複数のセンス増幅器のうちの各センス増幅器に連結
    され、複数のビット線対上に現れるデータをクランプす
    るための手段を含む一次設定装置と、 前記複数のセンス増幅器のうちの各センス増幅器に連結
    され、一次設定装置によるデータ・クランプが行われな
    い場合に、複数のビット線対上に現れるデータを維持す
    るための手段を含む二次設定装置と、 未選択のビット線対上に現れるデータを二次設定装置に
    よって維持しながら、複数のビット線対から選択した少
    なくとも２つのビット線対のブロック上書きを容易にす
    るように、選択された少なくとも２つのビット線対上に
    新しいデータをブロック上書きする間に一次設定装置に
    よるデータ・クランプを瞬間的に除去するための制御手
    段とを含む半導体メモリ回路。
14. 【請求項１４】複数のビット線対から選択した少なくと
    も２つのビット線対上に新しいデータをブロック上書き
    するための手段をさらに含むことを特徴とする、請求項
    １３に記載の半導体メモリ回路。
15. 【請求項１５】一次設定装置が第一のＰＦＥＴと第一の
    ＮＦＥＴとを含み、二次設定装置が第二のＰＦＥＴと第
    二のＮＦＥＴとを含み、第一のＰＦＥＴは第二のＰＦＥ
    Ｔより大きいサイズになっており、第一のＮＦＥＴは第
    二のＮＦＥＴより大きいサイズになっていることを特徴
    とする、請求項１３に記載の半導体メモリ回路。
16. 【請求項１６】第一のＰＦＥＴと第二のＰＦＥＴとのサ
    イズ比が約１０：１で、第一のＮＦＥＴと第二のＮＦＥ
    Ｔとのサイズ比が約１０：１であることを特徴とする、
    請求項１５に記載の半導体メモリ回路。
17. 【請求項１７】前記制御手段が制御論理回路とそれに連
    結されたセンス増幅器タイミング連鎖とを含み、前記制
    御論理回路とセンス増幅器タイミング連鎖が、複数のビ
    ット線対から選択した少なくとも２つのビット線対上に
    新しいデータをブロック上書きする間に一次設定装置の
    データ・クランプを瞬間的に除去するために一次設定装
    置と二次設定装置に制御信号を出力するための手段を含
    むことを特徴とする、請求項１３に記載の半導体メモリ
    回路。
18. 【請求項１８】前記メモリ回路がＤＲＡＭ構造またはＶ
    ＲＡＭ構造のいずれかを含むことを特徴とする、請求項
    １３に記載の半導体メモリ回路。
19. 【請求項１９】半導体メモリ回路に連結されたメモリ制
    御装置とともに、前記メモリ制御装置が、ブロック上書
    きの対象となる複数のビット線対から選択した少なくと
    も２つのビット線対を識別するアドレス指定信号を半導
    体メモリ回路に出力するための手段を含むことを特徴と
    する、請求項１８に記載の半導体メモリ回路。
20. 【請求項２０】データ・アクセス・サイクル中にアレイ
    状のメモリ・セル内の複数のビット線対上で感知データ
    をラッチするための方法において、各ビット線対がその
    上に現れるデータをクランプするために関連のセンス増
    幅器を有し、各センス増幅器が第一の設定信号と第二の
    設定信号に対して応答し、前記データ・ラッチ方法が、 （ａ）感知データが関連のセンス増幅器でラッチされる
    ように、アレイ状のメモリ・セル内の複数のビット線対
    上での感知データの発生に続いて、第一の設定信号と第
    二の設定信号をセンス増幅器に順次印加するステップ
    と、 （ｂ）第一の設定信号と第二の設定信号のうちの一方を
    センス増幅器に印加し続けながら、データ・アクセス・
    サイクルの一部の間、第一の設定信号と第二の設定信号
    のうちのもう一方の信号をセンス増幅器から除去するス
    テップとを含む、データ・ラッチ方法。